JP2018074561A - 半導体装置、電子部品、および電子機器 - Google Patents

Abstract

【課題】半導体素子の微細化に伴うリーク電流を低減するとともに、マルチコンテキスト方式のＰＬＤのコンテキスト切り替え時における遅延を低減できる半導体装置を提供すること。【解決手段】コンフィギュレーションメモリとして機能する電荷保持回路が有する第１のトランジスタおよび第２のトランジスタは、チャネル形成領域となる半導体層に酸化物半導体とする。第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続される。第２のトランジスタのソースまたはドレインの一方は、コンテキストを切り替えるためのスイッチに接続される。コンテキストを切り替えるスイッチにおいて、第２のトランジスタのソースまたはドレインの一方が接続される入力側の静電容量は、出力側の静電容量よりも大きくしておく。【選択図】図３

Description

本発明の一態様は、半導体装置、電子部品、および電子機器に関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）およびプログラマブルルーティングスイッチ（ＰＲＳ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｏｕｔｉｎｇ Ｓｗｉｔｃｈ）を有する。ＰＬＤでは、各ＰＬＥの機能の情報や、ＰＲＳによるＰＬＥ間の接続構造の情報をコンフィギュレーションデータとして、コンフィギュレーションメモリ内に格納している。つまり、ＰＬＤの回路構成をコンフィギュレーションデータとして記憶している。

マルチコンテキスト方式のリコンフィギャラブルデバイスが提案されている（例えば、非特許文献１）。マルチコンテキスト方式とは、ＰＬＤに、複数の回路構成に対応するコンフィギュレーションデータを複数格納し、使用するコンフィギュレーションデータを切り替えることでＰＬＤの回路構成を切り替える方式である。回路構成情報を表すコンフィギュレーションデータをコンテキストという。また、ＰＬＤの回路構成を切り替えることをコンテキスト切替えという。

近年、マルチコンテキスト方式のリコンフィギャラブルデバイスとして、チャネル形成領域を有する半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）とチャネル形成領域を有する半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）とを組み合わせてコンフィギュレーションデータを記憶するメモリとして用いる構成が提案されている（例えば、特許文献１）。

特開２０１５−２７０８０号公報

Ｈ． Ｍ． Ｗａｉｄｙａｓｏｏｒｉｙａ ｅｔ ａｌ．， "Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ Ｐａｒｔｉａｌｌｙ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｍｕｌｔｉ−Ｃｏｎｔｅｘｔ ＦＰＧＡ Ｂａｓｅｄ ｏｎ Ａｓｙｎｃｈｒｏｎｏｕｓ Ａｒｃｈｉｔｅｃｔｕｒｅ"， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ．Ｅ９２−Ｃ， ｐｐ．５３９−５４９， ２００９． Ｄ． Ｓｕｚｕｋｉ ｅｔ ａｌ．，"Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ ３０００−６−Ｉｎｐｕｔ−ＬＵＴｓ Ｅｍｂｅｄｄｅｄ ａｎｄ Ｂｌｏｃｋ−Ｌｅｖｅｌ Ｐｏｗｅｒ−Ｇａｔｅｄ Ｎｏｎｖｏｌａｔｉｌｅ ＦＰＧＡ Ｃｈｉｐ Ｕｓｉｎｇ ｐ−ＭＴＪ−Ｂａｓｅｄ Ｌｏｇｉｃ−ｉｎ−Ｍｅｍｏｒｙ Ｓｔｒｕｃｔｕｒｅ，"Ｄｉｇ． Ｓｙｍｐ． ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｊｕｎ．２０１５，ｐｐ．１７２―１７３． Ｓ． Ｍａｓｕｉ ｅｔ ａｌ．， "Ａ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ−Ｂａｓｅｄ Ｓｅｃｕｒｅ Ｄｙｎａｍｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，" Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ， ｖｏｌ．３８，ｎｏ．５，ｐｐ．７１５―７２５， Ｍａｙ ２００３． Ｔ． Ａｏｋｉ ｅｔ ａｌ．，"Ｎｏｒｍａｌｌｙ−Ｏｆｆ Ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ ＩｎＧａＺｎＯ−ｂａｓｅｄ ＦＰＧＡ，" ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ，Ｆｅｂ．２０１４，ｐｐ．５０２―５０４．

半導体装置の低消費電力化、高速動作または集積度の向上を実現するためには、半導体装置に用いられるトランジスタなどの半導体素子を微細化する必要がある。しかし、トランジスタのサイズを縮小していくと、スケーリング則に従いゲート絶縁膜も薄くなる。ゲート絶縁膜が薄くなると、トンネル電流の発生により、ゲートと半導体層との間に流れるリーク電流が大きくなる。

上述した特許文献１の半導体装置（例えば、図５（Ｂ））では、ＯＳトランジスタとＳｉトランジスタの間のノードに電荷を蓄積することによりデータを保持している。このような半導体装置では、上述した半導体素子の微細化によりＳｉトランジスタのリーク電流が大きくなると、蓄積された電荷がリークしやすく、データの保持時間を長く確保することが難しくなる。

また、電荷の保持を優先するためにゲート絶縁膜を厚くする場合、トランジスタを流れる電流量が減少する場合がある。この場合、コンテキスト切り替え時に論理を変化させる回路の負荷が大きいと、コンテキスト切り替えに時間がかかってしまう。つまりコンテキストの切り替えを高速で行うことができるマルチコンテキスト方式の利点が損なわれる虞がある。

本発明の一態様は、データの保持時間を長くすることができる半導体装置の提供することを課題の一とする。本発明の一態様は、低消費電力化を実現できる半導体装置の提供することを課題の一とする。本発明の一態様は、正常な動作を確保しつつ、コンテキスト切り替えに要する時間を短くできる半導体装置の提供することを課題の一とする。

本発明の一態様は、第１の電荷保持回路と、第２の電荷保持回路と、第１のスイッチと、第２のスイッチと、バッファ回路と、を有し、第１の電荷保持回路および第２の電荷保持回路は、それぞれ第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタおよび第２のトランジスタは、それぞれチャネル形成領域となる半導体層に酸化物半導体を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１のスイッチの一方の端子または第２のスイッチの一方の端子に電気的に接続され、第１のスイッチの他方の端子は、第２のスイッチの他方の端子に電気的に接続され、第１のスイッチの他方の端子および第２のスイッチの他方の端子は、バッファ回路の入力端子に電気的に接続され、第１のスイッチの一方の端子の静電容量は、バッファ回路の入力端子の静電容量より大きく、第２のスイッチの一方の端子の静電容量は、バッファ回路の入力端子の静電容量より大きい半導体装置である。

本発明の一態様において、第１のスイッチおよび第２のスイッチのオンまたはオフは、コンテキスト切り替え信号によって制御される半導体装置が好ましい。

本発明の一態様において、第１のスイッチおよび第２のスイッチは、それぞれ第３のトランジスタを有し、第３のトランジスタは、チャネル形成領域となる半導体層にシリコンを有する半導体装置が好ましい。

本発明の一態様において、第１のトランジスタおよび第２のトランジスタは、第３のトランジスタの上層に設けられる半導体装置が好ましい。

本発明の一態様において、第１の容量素子および第２の容量素子を有し、第１の容量素子の静電容量は、第１のスイッチの一方の端子の静電容量であり、第２の容量素子の静電容量は、第２のスイッチの一方の端子の静電容量であり、第１の容量素子および第２の容量素子は、第１のトランジスタおよび第２のトランジスタの上層に設けられる半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

本発明の一態様は、データの保持時間を長くすることができる半導体装置の提供することができる。本発明の一態様は、低消費電力化を実現できる半導体装置の提供することができる。本発明の一態様は、正常な動作を確保しつつ、コンテキスト切り替えに要する時間を短くできる半導体装置の提供することができる。

半導体装置の構成例を説明するブロック図。 半導体装置の構成例を説明するブロック図。 半導体装置の構成例を説明する回路図。 トランジスタの特性を説明するグラフ。 トランジスタの特性を説明するグラフ。 トランジスタの特性を説明するグラフ。 半導体装置の構成例を説明する回路図。 半導体装置の動作例を説明するタイミングチャート。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する模式図。 半導体装置の構成例を説明する断面模式図。 半導体装置の構成例を説明する断面模式図。 表示システムを説明するブロック図。 表示装置部を説明するブロック図および画素の一例を説明する回路図。 画素の一例を説明する回路図および断面模式図。 Ａ：電子部品の作製方法例を説明するフローチャート。Ｂ：電子部品の上面図。Ｃ：電子部品の拡大図。Ｄ：電子部品の拡大図。Ｅ：完成した電子部品の斜視模式図。 電子機器を説明する図。 試作したＯＳ ＦＰＧＡのチップの顕微鏡写真。 Ａ：試作したＯＳ ＦＰＧＡのブロック図。Ｂ：ＬＡＢ（ロジックアレイブロック）のブロック図。Ｃ：ＳＡＢのブロック図。 Ａ：ＳＢのブロック図。Ｂ：ＰＲＳの回路図。Ｃ：ＰＲＳのタイミングチャート。 Ａ：比較例のＳＢのブロック図。Ｂ：比較例のＰＲＳの回路図。 ＰＬＥのブロック図。 Ａ：ＯＳ−ＦＦの回路図。Ｂ：ＯＳ−ＦＦのタイミングチャート。 Ａ： ７段リングオシレータ構成におけるＯＳ ＦＰＧＡの動作電圧と発振周波数の関係を示す図。Ｂ：同回路構成での保持時間と発振周波数の関係を示す図。Ｃ：２０段シフトレジスタ構成でのシュムプロット。 Ａ：ＯＳ ＦＰＧＡの出力波形を示す図。Ｂ：２０段シフトレジスタ構成におけるＯＳ ＦＰＧＡの各動作モードでの消費電力を示す図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

＜半導体装置の構成＞
本発明の一態様の半導体装置の構成について説明する。なお本発明の一態様の半導体装置は、マルチコンテキスト方式を実現できるプログラマブルロジックデバイス（ＰＬＤ）としての機能を有する。

図１は、半導体装置のブロック図の一例を示す図である。半導体装置１００は、アレイ状の複数のプログラマブルロジックエレメント（以下、ＰＬＥ）１０１を有する。ここでアレイ状とは、行列状にＰＬＥ１０１が周期的に配列していることを指し、配列は図１の配列に限られない。

また、ＰＬＥ１０１を囲むように、複数の配線が形成されている。図１においては、これらの配線は複数の水平な配線群１０３と複数の垂直な配線群１０４とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群１０３と垂直な配線群１０４とが交わる部分にはプログラマブルルーティングスイッチ（ＰＲＳ）１０２が設けられる。また、水平な配線群１０３および垂直な配線群１０４は入出力端子１０５に接続され、半導体装置１００の外部回路と信号の授受を行う。

複数のＰＬＥ１０１の入力端子および出力端子は、それぞれ周囲に設けられた水平な配線群１０３や垂直な配線群１０４に接続されている。例えば、ＰＬＥ１０１の入力端子および出力端子は図１においてそれぞれ上下左右の側で水平な配線群１０３や垂直な配線群１０４と接続している。この入力端子および出力端子を用いることで、ＰＬＥ１０１は他のＰＬＥ１０１に接続することができる。任意のＰＬＥ１０１と、これと異なるＰＬＥ１０１との接続経路は、ＰＲＳ１０２内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。

ＰＲＳ１０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションメモリが記憶したコンフィギュレーションデータに応じて決定される。ＰＲＳ１０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

図２は図１で示したＰＬＥ１０１のブロック図である。図２に示すＰＬＥ１０１は、一例として、ルックアップテーブル８０と、マルチプレクサ８４と、コンフィギュレーションメモリ８１［０］乃至８１［１６］と、バックアップ機能付きフリップフロップ６０と、を有する。バックアップ機能付きフリップフロップ６０は、フリップフロップ６１およびバックアップ回路６２を有する。

なお図２では、ＰＬＥ１０１が有するフリップフロップとしてバックアップ機能付きフリップフロップ６０を示しているが、バックアップ機能を有していないフリップフロップでもよい。つまり、バックアップ回路６２を省略することが可能である。

ルックアップテーブル８０は、別のＰＬＥ１０１等から信号ｉｎ［０］乃至信号ｉｎ［３］が入力される。ルックアップテーブル８０の出力信号は、フリップフロップ６１のデータ入力端子およびマルチプレクサ８４の入力端子に出力される。

なお、ルックアップテーブル８０は４入力ルックアップテーブルとしたが、本発明の一態様ではこれに限らない。例えば、ルックアップテーブル８０を６入力ルックアップテーブルとしてもよいし、ｐ入力ルックアップテーブル（ｐは２以上の整数）としてもよい。

コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］は、コンテキストコントローラから信号ｃｏｎｔｅｘｔ［０］および信号ｃｏｎｔｅｘｔ［１］が入力される。コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１５］の出力信号は、ルックアップテーブル８０に出力される。コンフィギュレーションメモリ８１［１６］の出力信号は、マルチプレクサ８４の選択信号入力端子に出力される。

バックアップ機能付きフリップフロップ６０は、選択クロック信号ｓｅｌ＿ｃｌｋの論理に応じてルックアップテーブル８０からの出力信号の、保持またはマルチプレクサ８４の第２の入力端子への出力を行う機能を有する。マルチプレクサ８４は、コンフィギュレーションメモリ８１［１６］から出力された信号の論理に応じて、ルックアップテーブル８０から出力された信号の論理と、フリップフロップ６０のデータ出力端子から出力された信号の論理の一方を、出力信号ｐｌｅ＿ｏｕｔとして出力する機能を有する。

フリップフロップ６１の出力信号は、マルチプレクサ８４の入力端子に出力される。フリップフロップ６１は、選択クロック信号ｓｅｌ＿ｃｌｋがクロック入力端子に入力される。マルチプレクサ８４の出力信号は、出力信号ｐｌｅ＿ｏｕｔとする。

バックアップ回路６２は、バックアップデータ書き込み信号ｓｔｏｒｅおよびバックアップデータ読み出し信号ｌｏａｄによってデータの書き込みおよび読み出しが制御される。バックアップ回路６２は、バックアップデータ書き込み信号ｓｔｏｒｅに応じて、フリップフロップ６１の出力信号および反転出力信号が入力される。バックアップ回路６２の出力信号は、バックアップデータ読み出し信号ｌｏａｄに応じて、フリップフロップ６１の出力端子および反転出力端子に出力される。

図３を参照して、本発明の一態様である図２のコンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］に適用可能なコンフィギュレーションメモリについて説明する。

図３に示すコンフィギュレーションメモリ８１Ａは、電荷保持回路ＭＥＭ０、電荷保持回路ＭＥＭ１、スイッチＣＳ０、スイッチＣＳ１、キャパシタ２０７、キャパシタ２１４、インバータ回路で構成されるバッファ回路２１６で構成される。

電荷保持回路ＭＥＭ０は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３およびトランジスタ２０４を有する。

トランジスタ２０１のゲートは、書き込み制御信号線ｗｌ０に接続される。トランジスタ２０１のソースまたはドレインの一方は、データ線ｄａｔａに接続される。トランジスタ２０１のソースまたはドレインの他方は、トランジスタ２０２のゲートに接続される。トランジスタ２０１のバックゲートは、閾値制御線ＭＧに接続される。なおトランジスタ２０１のソースまたはドレインの他方と、トランジスタ２０２のゲートと、が接続されるノードを、ノードｍ０と呼ぶ。

トランジスタ２０２のソースまたはドレインの一方は、高電位電源線ＶＤＤに接続される。トランジスタ２０２のソースまたはドレインの他方は、コンテキストスイッチ入力信号線ｓｗｉｎ［０］に接続される。トランジスタ２０２のバックゲートは、閾値制御線ＰＧに接続される。コンテキストスイッチ入力信号線ｓｗｉｎ［０］は、スイッチＣＳ０の一方の端子に接続される。

トランジスタ２０３のゲートは、書き込み制御信号線ｗｌ０に接続される。トランジスタ２０３のソースまたはドレインの一方は、データ線ｄａｔａｂに接続される。トランジスタ２０３のソースまたはドレインの他方は、トランジスタ２０４のゲートに接続される。トランジスタ２０３のバックゲートは、閾値制御線ＭＧに接続される。なおトランジスタ２０３のソースまたはドレインの他方と、トランジスタ２０４のゲートと、が接続されるノードを、ノードｍｂ０と呼ぶ。

トランジスタ２０４のソースまたはドレインの一方は、低電位電源線ＶＳＳに接続される。トランジスタ２０４のソースまたはドレインの他方は、コンテキストスイッチ入力信号線ｓｗｉｎ［０］に接続される。トランジスタ２０４のバックゲートは、閾値制御線ＰＧに接続される。

トランジスタ２０１は、書き込み制御信号線ｗｌ０の電位がハイレベルでノードｍ０にデータ線ｄａｔａの電位を書き込む。またトランジスタ２０１は、書き込み制御信号線ｗｌ０の電位がローレベルでノードｍ０の電位に応じた電荷を保持する機能を有する。なおトランジスタ２０１は、バックゲートに接続される閾値制御信号線ＭＧの電位によって、閾値電圧が制御され、非導通状態におけるリーク電流（オフ電流）が極めて小さい状態に制御される。

トランジスタ２０２は、ノードｍ０の電位に依存して高電位電源線ＶＤＤの電位をコンテキストスイッチ入力信号線ｓｗｉｎ［０］に与えるか否かを制御する機能を有する。なお、トランジスタ２０２は、バックゲートに接続される閾値制御信号線ＰＧの電位によって、導通状態におけるドレイン電流（オン電流）が大きい状態に制御される。

トランジスタ２０３は、書き込み制御信号線ｗｌ０の電位がハイレベルでノードｍｂ０にデータ線ｄａｔａｂの電位を書き込む。またトランジスタ２０３は、書き込み制御信号線ｗｌ０の電位がローレベルでノードｍｂ０の電位に応じた電荷を保持する機能を有する。なおトランジスタ２０３は、バックゲートに接続される閾値制御信号線ＭＧの電位によって、閾値電圧が制御され、オフ電流が極めて小さい状態に制御される。

トランジスタ２０４は、ノードｍｂ０の電位に依存して低電位電源線ＶＳＳの電位をコンテキストスイッチ入力信号線ｓｗｉｎ［０］に与えるか否かを制御する機能を有する。なお、トランジスタ２０４は、バックゲートに接続される閾値制御信号線ＰＧの電位によって、オン電流が大きい状態に制御される。

トランジスタ２０１およびトランジスタ２０３は、例えば、ＯＳトランジスタのようにオフ電流が極めて小さいトランジスタを用いる構成とする。該構成とすることで、トランジスタ２０１およびトランジスタ２０３を非導通状態とした際、ノードｍ０、ノードｍｂ０に保持した電位に応じたデータを保持し続けることができる。

なおＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。またＯＳトランジスタの電圧に対する耐圧は、Ｓｉトランジスタの電圧に対する耐圧よりも高い。そのため環境の変化に対して信頼性に優れた回路とすることができる。ＯＳトランジスタの電気特性については、後述する。

トランジスタ２０２およびトランジスタ２０４は、例えばＳｉトランジスタと比べてゲート絶縁膜の厚いＯＳトランジスタを用いる構成とする。該構成とすることで、トランジスタ２０２およびトランジスタ２０４のゲート絶縁膜も薄いことによるトンネル電流の発生に起因するゲートと半導体層との間に流れるリーク電流を抑制することができる。そのため、ノードｍ０、ノードｍｂ０に保持した電位に応じたデータを保持し続けることができる。

なお、ノードｍ０およびノードｍｂ０は、電荷を保持する機能を高めるため、キャパシタを有していてもよい。

電荷保持回路ＭＥＭ１は、トランジスタ２０８、トランジスタ２０９、トランジスタ２１０およびトランジスタ２１１を有する。

トランジスタ２０８のゲートは、書き込み制御信号線ｗｌ１に接続される。トランジスタ２０８のソースまたはドレインの一方は、データ線ｄａｔａに接続される。トランジスタ２０８のソースまたはドレインの他方は、トランジスタ２０９のゲートに接続される。トランジスタ２０８のバックゲートは、閾値制御線ＭＧに接続される。なおトランジスタ２０８のソースまたはドレインの他方と、トランジスタ２０９のゲートと、が接続されるノードを、ノードｍ１と呼ぶ。

トランジスタ２０９のソースまたはドレインの一方は、高電位電源線ＶＤＤに接続される。トランジスタ２０９のソースまたはドレインの他方は、コンテキストスイッチ入力信号線ｓｗｉｎ［１］に接続される。トランジスタ２０９のバックゲートは、閾値制御線ＰＧに接続される。コンテキストスイッチ入力信号線ｓｗｉｎ［１］は、スイッチＣＳ１の一方の端子に接続される。

トランジスタ２１０のゲートは、書き込み制御信号線ｗｌ１に接続される。トランジスタ２１０のソースまたはドレインの一方は、データ線ｄａｔａｂに接続される。トランジスタ２１０のソースまたはドレインの他方は、トランジスタ２１１のゲートに接続される。トランジスタ２１０のバックゲートは、閾値制御線ＭＧに接続される。なおトランジスタ２１０のソースまたはドレインの他方と、トランジスタ２１１のゲートと、が接続されるノードを、ノードｍｂ１と呼ぶ。

トランジスタ２１１のソースまたはドレインの一方は、低電位電源線ＶＳＳに接続される。トランジスタ２１１のソースまたはドレインの他方は、コンテキストスイッチ入力信号線ｓｗｉｎ［１］に接続される。トランジスタ２１１のバックゲートは、閾値制御線ＰＧに接続される。

トランジスタ２０８は、書き込み制御信号線ｗｌ１の電位がハイレベルでノードｍ１にデータ線ｄａｔａの電位を書き込む。またトランジスタ２０８は、書き込み制御信号線ｗｌ１の電位がローレベルでノードｍ１の電位に応じた電荷を保持する機能を有する。なおトランジスタ２０８は、バックゲートに接続される閾値制御信号線ＭＧの電位によって、閾値電圧が制御され、オフ電流が極めて小さい状態に制御される。

トランジスタ２０９は、ノードｍ１の電位に依存して高電位電源線ＶＤＤの電位をコンテキストスイッチ入力信号線ｓｗｉｎ［１］に与えるか否かを制御する機能を有する。なお、トランジスタ２０９は、バックゲートに接続される閾値制御信号線ＰＧの電位によって、オン電流が大きい状態に制御される。

トランジスタ２１０は、書き込み制御信号線ｗｌ１の電位がハイレベルでノードｍｂ１にデータ線ｄａｔａｂの電位を書き込む。またトランジスタ２１０は、書き込み制御信号線ｗｌ１の電位がローレベルでノードｍｂ１の電位に応じた電荷を保持する機能を有する。なおトランジスタ２１０は、バックゲートに接続される閾値制御信号線ＭＧの電位によって、閾値電圧が制御され、オフ電流が極めて小さい状態に制御される。

トランジスタ２１１は、ノードｍｂ１の電位に依存して低電位電源線ＶＳＳの電位をコンテキストスイッチ入力信号線ｓｗｉｎ［１］に与えるか否かを制御する機能を有する。なお、トランジスタ２１１は、バックゲートに接続される閾値制御信号線ＰＧの電位によって、オン電流が大きい状態に制御される。

トランジスタ２０８およびトランジスタ２１０は、例えば、ＯＳトランジスタのようにオフ電流が極めて小さいトランジスタを用いる構成とする。該構成とすることで、トランジスタ２０８およびトランジスタ２１０を非導通状態とした際、ノードｍ１、ノードｍｂ１に保持した電位に応じたデータを保持し続けることができる。

トランジスタ２０９およびトランジスタ２１１は、例えばＳｉトランジスタと比べてゲート絶縁膜の厚いＯＳトランジスタを用いる構成とする。該構成とすることで、トランジスタ２０９およびトランジスタ２１１のゲート絶縁膜も薄いことによるトンネル電流の発生に起因するゲートと半導体層との間に流れるリーク電流を抑制することができる。そのため、ノードｍ１、ノードｍｂ１に保持した電位に応じたデータを保持し続けることができる。

なお、ノードｍ１およびノードｍｂ１は、電荷を保持する機能を高めるため、キャパシタを有していてもよい。

スイッチＣＳ０は、コンテキスト選択信号ｃｏｎｔｅｘｔ［０］の電位がハイレベルで、コンテキストスイッチ入力信号線ｓｗｉｎ［０］とコンテキストスイッチ出力信号線ｓｗｏｕｔとの間を導通状態とする機能を有する。またスイッチＣＳ０は、コンテキスト選択信号ｃｏｎｔｅｘｔ［０］の電位がローレベルで、コンテキストスイッチ入力信号線ｓｗｉｎ［０］とコンテキストスイッチ出力信号線ｓｗｏｕｔとの間を非導通状態とする機能を有する。

スイッチＣＳ１は、コンテキスト選択信号ｃｏｎｔｅｘｔ［１］の電位がハイレベルで、コンテキストスイッチ入力信号線ｓｗｉｎ［１］とコンテキストスイッチ出力信号線ｓｗｏｕｔとの間を導通状態とする機能を有する。またスイッチＣＳ１は、コンテキスト選択信号ｃｏｎｔｅｘｔ［１］の電位がローレベルで、コンテキストスイッチ入力信号線ｓｗｉｎ［１］とコンテキストスイッチ出力信号線ｓｗｏｕｔとの間を非導通状態とする機能を有する。

また図３では、キャパシタ２０７を図示している。キャパシタ２０７の一方の電極はコンテキストスイッチ入力信号線ｓｗｉｎ［０］に接続され、他方の電極は低電位電源線ＶＳＳに接続される。キャパシタ２０７は、コンテキストスイッチ入力信号線ｓｗｉｎ［０］の寄生容量を大きくすることで省略することも可能である。

また図３では、キャパシタ２１４を図示している。キャパシタ２１４の一方の電極はコンテキストスイッチ入力信号線ｓｗｉｎ［１］に接続され、他方の電極は低電位電源線ＶＳＳに接続される。キャパシタ２１４は、コンテキストスイッチ入力信号線ｓｗｉｎ［１］の寄生容量を大きくすることで省略することも可能である。

バッファ回路２１６は、相補型のＳｉトランジスタで構成される。バッファ回路２１６の入力端子は、コンテキストスイッチ出力信号線ｓｗｏｕｔに接続される。バッファ回路２１６の出力端子は、コンフィギュレーションメモリ８１Ａの出力信号線ｍｏｕｔに接続される。

スイッチＣＳ０は、一例として図７に示すコンフィギュレーションメモリ８１Ｂのようにトランジスタ２０５およびトランジスタ２０６で構成される。トランジスタ２０５はｎチャネル型、トランジスタ２０６はｐチャネル型である。トランジスタ２０５のゲートにはコンテキスト選択信号ｃｏｎｔｅｘｔ［０］が与えられ、トランジスタ２０６のゲートにはコンテキスト選択信号ｃｏｎｔｅｘｔ［０］の反転信号であるコンテキスト選択信号ｃｏｎｔｅｘｔｂ［０］が与えられ、導通状態または非導通状態を制御することができる。

またスイッチＣＳ１は、一例として図７に示すコンフィギュレーションメモリ８１Ｂのようにトランジスタ２１２およびトランジスタ２１３で構成される。トランジスタ２１２はｎチャネル型、トランジスタ２１３はｐチャネル型である。トランジスタ２１２のゲートにはコンテキスト選択信号ｃｏｎｔｅｘｔ［１］が与えられ、トランジスタ２１３のゲートにはコンテキスト選択信号ｃｏｎｔｅｘｔ［１］の反転信号であるコンテキスト選択信号ｃｏｎｔｅｘｔｂ［１］が与えられ、導通状態または非導通状態を制御することができる。

トランジスタ２０５およびトランジスタ２０６、ならびにトランジスタ２１２およびトランジスタ２１３は、例えば、Ｓｉトランジスタのようにオン電流が大きいトランジスタを用いる構成とする。該構成とすることで、スイッチＣＳ０およびスイッチＣＳ１を導通状態（オン）とした際、電荷の分配を高速に行うことができる。

なおＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。またＯＳトランジスタの電圧に対する耐圧は、Ｓｉトランジスタの電圧に対する耐圧よりも高い。そのため環境の変化に対して信頼性に優れた回路とすることができる。ＯＳトランジスタの電気特性については、後述する。

またコンテキストスイッチ出力信号線ｓｗｏｕｔには、一例として図７に示すコンフィギュレーションメモリ８１Ｂのように、コンテキストスイッチ出力信号線ｓｗｏｕｔをプルダウンするためのトランジスタ２１７が接続されていてもよい。トランジスタ２１７は例えばｎチャネル型である。トランジスタ２１７のゲートは、プルダウンイネーブル信号ｃｆｇを与える配線に接続される。トランジスタ２１７のソースまたはドレインの一方は、コンテキストスイッチ出力信号線ｓｗｏｕｔに接続される。トランジスタ２１７のソースまたはドレインの他方は、低電位電源線ＶＳＳに接続される。トランジスタ２１７を有し、プルダウンイネーブル信号ｃｆｇの電位をハイレベルとすることでコンフィギュレーションメモリ８１Ｂの出力信号線ｍｏｕｔの電位をハイレベルに固定することが可能である。

以上説明した図３および図７に示すコンフィギュレーションメモリ８１Ａおよびコンフィギュレーションメモリ８１Ｂは、コンテキスト選択信号ｃｏｎｔｅｘｔ［０］（およびコンテキスト選択信号ｃｏｎｔｅｘｔｂ［０］）、コンテキスト選択信号ｃｏｎｔｅｘｔ［１］（およびコンテキスト選択信号ｃｏｎｔｅｘｔｂ［１］）によって、電荷保持回路ＭＥＭ０または電荷保持回路ＭＥＭ１に保持されているデータに依存した論理（電位）を出力する機能を有する。

電荷保持回路ＭＥＭ０および電荷保持回路ＭＥＭ１が有する各ノードｍ０、ｍｂ０、ｍ１、ｍｂ１に付加する静電容量は電荷が保持できる程度の値で十分であり、静電容量の値が小さいほど電荷保持回路ＭＥＭ０および電荷保持回路ＭＥＭ１へのコンフィギュレーションデータの書き込みに要する時間を削減することができる。

本発明の一態様におけるコンフィギュレーションメモリ８１Ａおよびコンフィギュレーションメモリ８１Ｂの構成では、コンテキストスイッチ出力信号線ｓｗｏｕｔのノードに付加する静電容量に対し、コンテキストスイッチ入力信号線ｓｗｉｎ［０］およびコンテキストスイッチ入力信号線ｓｗｉｎ［１］のノードに付加する静電容量を大きくするため、キャパシタ２０７およびキャパシタ２１４を設ける構成とする。当該構成とすることで、コンテキスト切り替え時にコンテキストスイッチ入力信号線ｓｗｉｎ［０］乃至ｓｗｉｎ［１］のノードに保持していた電荷を、スイッチＣＳ０またはスイッチＣＳ１を介してコンテキストスイッチ出力信号線ｓｗｏｕｔのノードに分配することができる。

コンテキストスイッチ出力信号線ｓｗｏｕｔへの電荷の分配によってコンテキストスイッチ出力信号線ｓｗｏｕｔのノードの電位が低電位から高電位に遷移するとき、バッファ回路２１６であるインバータ回路の閾値よりコンテキストスイッチ出力信号線ｓｗｏｕｔの電位を高くするようにキャパシタ２０７およびキャパシタ２１４の静電容量を調整する。加えて、コンテキストスイッチ出力信号線ｓｗｏｕｔへの電荷の分配によってコンテキストスイッチ出力信号線ｓｗｏｕｔのノードの電位が高電位から低電位に遷移するとき、バッファ回路２１６であるインバータ回路の閾値よりコンテキストスイッチ出力信号線ｓｗｏｕｔの電位が低くなるようにキャパシタ２０７およびキャパシタ２１４の静電容量を調整する。つまり、コンテキストスイッチ入力信号線ｓｗｉｎ［０］およびコンテキストスイッチ入力信号線ｓｗｉｎ［１］のノードに付加する静電容量を、コンテキストスイッチ出力信号線ｓｗｏｕｔのノードに付加する静電容量より大きくする。

本発明の一態様の構成において、トランジスタ２０２およびトランジスタ２０４、ならびにトランジスタ２０９およびトランジスタ２１１は、Ｓｉトランジスタと比べてゲート絶縁膜の厚いＯＳトランジスタを用いる。ＯＳトランジスタは、半導体層に単結晶を用いるＳｉトランジスタに比べて電界効果移動度が小さいため、Ｓｉトランジスタに比べてオン電流が小さい。

そこで本発明の一態様の構成では上述の電荷を分配する構成によりトランジスタ２０２，２０４，２０９および２１１のオン電流が小さくてもバッファ回路２１６であるインバータ回路の論理遷移を実現できる。そのため、トランジスタ２０２，２０４，２０９および２１１をＳｉトランジスタで構成した場合と同等の速度でコンテキスト切り替えが可能になる。

なお本発明の一態様の構成とする場合、キャパシタ２０７およびキャパシタ２１４として、静電容量の大きいキャパシタであることが好ましい。当該構成とする場合、Ｓｉトランジスタを設ける層の上層にＯＳトランジスタを設ける層を形成し、ＯＳトランジスタを設ける層の上層にキャパシタ２０７およびキャパシタ２１４を設ける構成が好ましい。当該構成とすることで、デバイスの最上層において静電容量の大きいキャパシタを形成でき、且つトランジスタ２０２、２０４、２０９および２１１との接続も容易に実現できる。

＜ＯＳトランジスタの電気特性＞
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図４（Ａ）にＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、およびゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、図４（Ｂ）にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、およびゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、示す。なお図４（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気特性の測定結果を示している。なおドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお図４（Ａ）に示すＯＳトランジスタの電気特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図４（Ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。

なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。

図４（Ａ）および（Ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図４（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図４（Ａ）および（Ｂ）のグラフから、ＯＳトランジスタをスイッチとして用いる場合、１５０℃以上の温度下においても、動作させることができる。そのため、半導体装置の耐熱性を優れたものとすることができる。

次いでＯＳトランジスタの電圧に対する耐圧について、Ｓｉトランジスタの耐圧と比較し、説明する。

図５では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図５では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図５に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図６（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図６（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図６（Ａ）、（Ｂ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図６（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図６（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図６（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図５、図６（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて耐圧が高い。そのため高い電圧が印加される箇所にＯＳトランジスタを適用しても、絶縁破壊を引き起こすことなく安定して使用することができる。

＜半導体装置の動作＞
図８は、半導体装置の動作を説明するためタイミングチャートの一例である。図８では、図７に示すコンフィギュレーションメモリ８１Ｂのコンフィギュレーションおよびコンテキスト切り替え動作の一例を示す。

なお図８の説明では、データ線ｄａｔａおよびｄａｔａｂの電位を、ｄａｔａおよびｄａｔａｂとして説明する。図８では、書き込み制御信号線ｗｌ０およびｗｌ１の電位を、ｗｌ０およびｗｌ１として説明する。図８では、ノードｍ０およびｍ１の電位を、ｍ０およびｍ１として説明する。図８では、ノードｍｂ０およびｍｂ１の電位を、ｍｂ０およびｍｂ１として説明する。図８では、コンテキストスイッチ入力信号線ｓｗｉｎ［０］およびｓｗｉｎ［１］の電位を、ｓｗｉｎ［０］およびｓｗｉｎ［１］として説明する。図８では、コンテキスト選択信号ｃｏｎｔｅｘｔ［０］およびｃｏｎｔｅｘｔ［１］の電位を、ｃｔｘ［０］およびｃｔｘ［１］として説明する。図８では、コンテキスト選択信号ｃｏｎｔｅｘｔｂ［０］およびｃｏｎｔｅｘｔｂ［１］の電位を、ｃｔｘｂ［０］およびｃｔｘｂ［１］として説明する。図８では、コンテキストスイッチ出力信号線ｓｗｏｕｔの電位を、ｓｗｏｕｔとして説明する。図８では、コンフィギュレーションメモリ８１Ｂの出力信号線ｍｏｕｔの電位を、ｍｏｕｔとして説明する。

なお図８の説明では、ＯＳトランジスタを駆動するためのハイレベルの電位をＨＶＤＤ、Ｓｉトランジスタを駆動するためのハイレベルの電位をＶＤＤとする。なお、ＨＶＤＤは、ＶＤＤより高い。

なお図８の説明では、ＨＶＤＤで表現される論理をＨ−ハイレベル、ＶＤＤで表現される論理をハイレベル、低電位電源線ＶＳＳの電位で表現される論理をローレベルとする。

なお図８の説明では、プルダウンイネーブル信号ｃｆｇは、ローレベルの電位であるとする。

なお図８の説明では、バッファ回路２１６が有するインバータ回路の論理が遷移する電圧の閾値をＶｔｈとする。

なお図８の説明では、データ線ｄａｔａとｄａｔａｂの信号、コンテキスト選択信号ｃｏｎｔｅｘｔ［０］とｃｏｎｔｅｘｔｂ［０］、コンテキスト選択信号ｃｏｎｔｅｘｔ［１］とｃｏｎｔｅｘｔｂ［１］は、それぞれ論理が反転した信号である。

ここでは例として、ノードｍ０にローレベルを、ノードｍｂ０にＨ−ハイレベルを、ノードｍ１にＨ−ハイレベルを、ノードｍｂ１にローレベルを書き込むコンフィギュレーション動作とする。

初期状態は、ノードｍ０がローレベル、ｍｂ０がＨ−ハイレベルであるため、ｓｗｉｎ［０］がローレベルとなる。ノードｍ１がローレベル、ノードｍｂ１がＨ−ハイレベルであるため、ｓｗｉｎ［１］にローレベルとなる。

時刻Ｔ０において、コンフィギュレーション動作としてまず電荷保持回路ＭＥＭ０の書き込み動作が実行される。ｗｌ０はＨ−ハイレベルとなる。このときｄａｔａはローレベル、ｄａｔａｂはＨ−ハイレベルであるため、ノードｍ０、ノードｍｂ０の電位は初期状態のまま遷移せず、ｓｗｉｎ［０］もローレベルのまま遷移しない。

時刻Ｔ１において、電荷保持回路ＭＥＭ０の書き込み完了動作が実行される。ｗｌ０はローレベルとなるため、ｍ０はローレベル、ｍｂ０はＨ−ハイレベルを維持する。したがって、ｓｗｉｎ［０］はローレベルを維持する。

時刻Ｔ２において、ｄａｔａおよびｄａｔａｂがノードｍ１およびノードｍｂ１に書き込むデータの電位に遷移する。すなわち、ｄａｔａがＨ−ハイレベル、ｄａｔａｂがローレベルに遷移する。

時刻Ｔ３において、電荷保持回路ＭＥＭ１の書き込み動作が実行される。ｗｌ１はＨ−ハイレベルとなる。このときｄａｔａはＨ−ハイレベル、ｄａｔａｂはローレベルであるため、ノードｍ１にＨ−ハイレベル、ノードｍｂ１にローレベルが与えられる。

時刻Ｔ４において、ノードｍ１、ノードｍｂ１の書き込みが完了する。ノードｍ１がＨ−ハイレベル、ノードｍｂ１がローレベルであるため、ｓｗｉｎ［１］はローレベルからハイレベルに遷移を開始する。

時刻Ｔ５において、ｓｗｉｎ［１］の電位遷移が完了する。ｓｗｉｎ［１］はハイレベルになる。

時刻Ｔ６において、電荷保持回路ＭＥＭ１の書き込みおよびコンフィギュレーション完了動作が実行される。ｗｌ１はローレベルとなるため、ｍ１はＨ−ハイレベル、ｍｂ１はローレベルを維持する。したがって、ｓｗｉｎ［１］はハイレベルを維持する。

電荷保持回路ＭＥＭ０および電荷保持回路ＭＥＭ１において、ノードｍ０、ｍｂ０、ｍ１、ｍｂ１に付加する静電容量を小さくするほど、より高速なコンフィギュレーションが可能となる。

時刻Ｔ７において、コンテキスト切り替え動作が実行される。コンテキストスイッチ入力信号線ｓｗｉｎ［０］およびｓｗｉｎ［１］が選択されるコンテキストをコンテキスト０およびコンテキスト１とする。ここでは最初にコンテキスト１の選択が開始されるものとする。ｃｔｘ［１］がハイレベル、ｃｔｘｂ［１］がローレベルになる。

スイッチＣＳ１がオンになるため、コンテキストスイッチ入力信号線ｓｗｉｎ［１］とコンテキストスイッチ出力信号線ｓｗｏｕｔが導通状態となる。コンフィギュレーションの結果、ｓｗｉｎ［１］はハイレベルを維持しているため、ｓｗｏｕｔにハイレベルが与えられる。時刻Ｔ７からＴ８において、ｓｗｉｎ［１］のノードに保持していた電荷がＳｉトランジスタを介してｓｗｏｕｔのノードに分配されるため、ｓｗｏｕｔはＳｉトランジスタのスイッチング速度で電位Ｖｅ１に変化する。

ここでは、時刻Ｔ７からＴ８におけるトランジスタ２０９を介したＶＤＤの供給は無視しているが、それも含めて考えた場合、スイッチング速度はさらに向上する。

静電容量の比を調整し、電位Ｖｅ１の値がバッファ回路２１６が有するインバータ回路の閾値Ｖｔｈより高くなるようにすれば、高速にｍｏｕｔをローレベルに遷移させることが可能である。

時刻Ｔ８において、電荷分配が完了する。その後、トランジスタ２０９を介して、ＶＤＤが供給されるため、ｓｗｉｎ［１］とｓｗｏｕｔはトランジスタのスイッチング速度で時刻Ｔ９までの間にハイレベルに遷移する。

時刻Ｔ１０において、コンテキスト切り替え動作が完了する。

時刻Ｔ１１において、再びコンテキスト切り替え動作が実行される。コンテキスト０の選択が開始されるものとする。ｃｔｘ［１］がローレベル、ｃｔｘｂ［１］がハイレベルになり、スイッチＣＳ１がオフになったため、ｓｗｉｎ［１］とｓｗｏｕｔが非導通状態となる。

時刻Ｔ１２において、ｃｔｘ［０］がハイレベル、ｃｔｘｂ［０］がローレベルになる。

スイッチＣＳ０がオンになったため、コンテキストスイッチ入力信号線ｓｗｉｎ［０］とコンテキストスイッチ出力信号線ｓｗｏｕｔが導通状態となる。コンフィギュレーションの結果、ｓｗｉｎ［０］はローレベルを維持しているため、ｓｗｏｕｔにローレベルが与えられる。時刻Ｔ１２からＴ１３において、ｓｗｏｕｔのノードに保持されていた電荷がＳｉトランジスタを介してｓｗｉｎ［０］のノードに分配されるため、ｓｗｏｕｔはＳｉトランジスタのスイッチング速度で電位Ｖｅ０に変化する。

ここでは、時刻Ｔ１２からＴ１３におけるトランジスタ２０４を介したＶＳＳの供給は無視しているが、それも含めて考えた場合、スイッチング速度はさらに向上する。

静電容量の比を調整し、電位Ｖｅ０の値がバッファ回路２１６が有するインバータ回路の閾値Ｖｔｈより低くなるようにすれば、高速にｍｏｕｔをハイレベルに遷移させることが可能である。

時刻Ｔ１３において、電荷分配が完了する。その後、トランジスタ２０４を介して、ＶＳＳが供給されるため、ｓｗｉｎ［０］とｓｗｏｕｔはトランジスタのスイッチング速度で時刻Ｔ１４までの間にローレベルに遷移する。

時刻Ｔ１５において、コンテキスト切り替え動作が完了する。

ノードｍ０、ｍｂ０、ｍ１、ｍｂ１に付加する静電容量を小さくすることで、時刻Ｔ３からＴ４での電荷保持回路ＭＥＭ０および電荷保持回路ＭＥＭ１への書込み時間を削減できる。

時刻Ｔ１から時刻Ｔ３までの書き込み制御信号どうしの間隔、および時刻Ｔ６からＴ７までのコンフィギュレーション完了からコンテキスト選択開始までの時間は、ｓｗｉｎ［０］およびｓｗｉｎ［１］の論理遷移までの時間に対して十分にある。また、コンテキスト切り替え動作には高速性が求められるが、通常コンテキスト切り替えは数クロック程度の間隔で頻繁に行われるものではないので、時刻Ｔ８からＴ９までのｓｗｉｎ［１］およびｓｗｏｕｔがハイレベルに遷移するまでの時間、および時刻Ｔ１３からＴ１４までのｓｗｉｎ［０］およびｓｗｏｕｔがローレベルに遷移するまでの時間は十分にある。したがって、ｓｗｉｎ［０］およびｓｗｉｎ［１］への電荷供給にトランジスタを用いても、半導体装置の動作速度にはほとんど影響を与えない。

このように、コンテキストスイッチ入力信号線ｓｗｉｎ［０］、ｓｗｉｎ［１］に、ノードｍ０、ｍｂ０、ｍ１、ｍｂ１、コンテキストスイッチ出力信号線ｓｗｏｕｔの静電容量に対して、大きい静電容量を備えることでＯＳトランジスタを用いたコンフィギュレーションメモリにおいて高速なコンテキスト切り替え動作が可能となる。

＜ルックアップテーブル８０の構成＞
図９は、図２に示すルックアップテーブル８０の構成例を示す。ルックアップテーブル８０は、図９に示すように複数の切り替え回路８２を有し、信号ｉｎ［０］乃至信号ｉｎ［３］の論理に応じてコンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１５］の中の一つの出力信号ｍｏｕｔ［０］―ｍｏｕｔ［１５］を出力信号ｏｕｔして出力する。コンフィギュレーションメモリ８１［０］乃至コンフィギュレーションメモリ８１［１６］は、コンフィギュレーションデータを保持し、また保持されたコンフィギュレーションデータに応じた信号を出力する。

＜バックアップ機能付きフリップフロップ６０の構成＞
図１０は、図２で説明したバックアップ機能付きフリップフロップ６０の構成例を示す。

バックアップ機能付きフリップフロップ６０は、フリップフロップ６１およびバックアップ回路６２を有する。フリップフロップ６１は、ノードＮ、ＮＢ、スイッチ６３、スイッチ６４、インバータ回路６５、インバータ回路６６、インバータ回路６７、インバータ回路６８、スイッチ７７、スイッチ７８、インバータ回路７９、インバータ回路８５およびインバータ回路８６を有する。バックアップ回路６２は、トランジスタ６９、トランジスタ７０、トランジスタ７１、容量素子７２、トランジスタ７３、トランジスタ７４、トランジスタ７５、および容量素子７６を有する。

スイッチ６３、スイッチ６４、スイッチ７７およびスイッチ７８は、選択クロック信号ｓｅｌ＿ｃｌｋによって導通状態が制御される。ここでは、選択クロック信号ｓｅｌ＿ｃｌｋがハイレベルで導通状態となり、ローレベルで非導通状態となる。

フリップフロップ６１は、選択クロック信号ｓｅｌ＿ｃｌｋがハイレベルとなり、次いで選択クロック信号ｓｅｌ＿ｃｌｋがローレベルとなることで、データＤを取り込む。フリップフロップ６１は、スイッチ６４を導通状態とし続けることで取り込んだデータＤを出力信号Ｑとして保持し続ける。

トランジスタ６９は、ゲート端子にバックアップデータ書き込み信号ｓｔｏｒｅが入力される配線とトランジスタ７３のゲート端子が接続される。トランジスタ６９は、ソースまたはドレインの一方の端子に、フリップフロップ６１内のノードＮが接続される。トランジスタ６９は、ソースまたはドレインの他方の端子にトランジスタ７１のゲート端子と容量素子７２の一方の端子が接続される。

トランジスタ７０は、ゲート端子にバックアップデータ読み出し信号ｌｏａｄが入力される配線とトランジスタ７４のゲート端子が接続される。トランジスタ７０は、ソースまたはドレインの一方の端子に、フリップフロップ６１内のノードＮＢが接続され、ソースまたはドレインの他方の端子にトランジスタ７１のソースまたはドレインの一方の端子が接続される。

トランジスタ７１は、ソースまたはドレインの他方の端子に接地電位が与えられる。

容量素子７２は他方の端子に接地電位が与えられる。

トランジスタ７３は、ゲート端子にバックアップデータ書き込み信号ｓｔｏｒｅが入力される配線とトランジスタ６９のゲート端子が接続される。トランジスタ７３は、ソースまたはドレインの一方の端子に、フリップフロップ６１内のノードＮＢが接続される。トランジスタ７３は、ソースまたはドレインの他方の端子にトランジスタ７５のゲート端子と容量素子７６の一方の端子が接続される。

トランジスタ７４は、ゲート端子にバックアップデータ読み出し信号ｌｏａｄが入力される配線とトランジスタ７０のゲート端子が接続される。トランジスタ７４は、ソースまたはドレインの一方の端子に、フリップフロップ６１内のノードＮＢが接続される。トランジスタ７４は、ソースまたはドレインの他方の端子にトランジスタ７５のソースまたはドレインの一方の端子が接続される。

トランジスタ７５は、ソースまたはドレインの他方の端子に接地電位が与えられる。

容量素子７６は他方の端子に接地電位が与えられる。

トランジスタ６９およびトランジスタ７４は、非導通状態とした際のリーク電流（オフ電流）が極めて少ないトランジスタとする。このようなトランジスタとして、チャネル形成領域が酸化物半導体層を有するトランジスタ（ＯＳトランジスタ）を用いることが好ましい。トランジスタ６９およびトランジスタ７４にＯＳトランジスタを用いることで、当該トランジスタを非導通状態にし続けることで、容量素子７２および容量素子７６に保持される電荷に応じた電位を保持することができる。

＜半導体装置の断面構造＞
次いで半導体装置の断面構造の一例について、図１１―図１３を参照して説明する。

上述した半導体装置は、Ｓｉトランジスタを有する層、ＯＳトランジスタを有する層、および配線層を積層して設けることで形成することができる。

図１１には、半導体装置の層構造の模式図を示す。トランジスタ層１０、配線層２０、トランジスタ層３０、および配線層４０が順に重なって設けられる。一例として示す配線層２０は、配線層２０Ａ、配線層２０Ｂを有する。また配線層４０は、配線層４０Ａ、配線層４０Ｂを有する。配線層２０および／または配線層４０は、絶縁体を挟んで導電体を配置することでキャパシタを形成することができる。

トランジスタ層１０は、複数のトランジスタ１２を有する。トランジスタ１２は、半導体層１４およびゲート電極１６を有する。半導体層１４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極１６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。

配線層２０Ａおよび配線層２０Ｂは、絶縁層２４に設けられた開口に埋め込んだ配線２２を有する。配線２２は、トランジスタ等の素子間を接続するための配線としての機能を有する。

トランジスタ層３０は、複数のトランジスタ３２を有する。トランジスタ３２は、半導体層３４およびゲート電極３６を有する。半導体層３４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極３６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。

配線層４０Ａおよび配線層４０Ｂは、絶縁層４４に設けられた開口に埋め込んだ配線４２を有する。配線４２は、トランジスタ等の素子間を接続するための配線としての機能を有する。

半導体層１４は、半導体層３４とは異なる半導体材料である。一例としては、トランジスタ１２はＳｉトランジスタであり、トランジスタ３２はＯＳトランジスタであるとすると、半導体層１４の半導体材料はシリコンであり、半導体層３４の半導体材料は、酸化物半導体である。

半導体装置の断面図の一例を図１２（Ａ）に示す。図１２（Ｂ）は、図１２（Ａ）を構成の一部を拡大したものである。

図１２（Ａ）に示す半導体装置は、キャパシタ３００と、トランジスタ４００と、トランジスタ５００と、を有している。

キャパシタ３００は、絶縁体６０２上に設けられ、導電体６０４と、絶縁体６１２と、導電体６１６とを有する。

導電体６０４は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、プラグや配線などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

絶縁体６１２は、導電体６０４の側面および上面を覆うように設けられる。絶縁体６１２には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。

導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆うように設けられる。

なお、導電体６１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

キャパシタ３００が有する導電体６１６は、絶縁体６１２を介して、導電体６０４の側面および上面を覆う構成とすることで、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。

トランジスタ５００は、基板３０１上に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、およびソース領域またはドレイン領域として機能する低抵抗領域３０８ａおよび低抵抗領域３０８ｂを有する。

トランジスタ５００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３０８ａ、および低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、ゲート電極の仕事関数を定めることで、トランジスタ５００のしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

また、図１２（Ａ）に示すトランジスタ５００はチャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ５００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

なお、図１２（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図１３（Ａ）に示すようにトランジスタ５００Ａの構成を、プレーナ型として設けてもよい。

トランジスタ５００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が、順に積層して設けられている。

絶縁体３２２はその下方に設けられるトランジスタ５００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。

絶縁体３２４は、基板３０１、またはトランジスタ５００などから、トランジスタ４００が設けられる領域に、水素や不純物が拡散しないように、バリア膜として機能する。例えば、絶縁体３２４には、窒化シリコンなどの窒化物を用いればよい。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはキャパシタ３００、またはトランジスタ４００と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。なお、後述するが、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２（Ａ）において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６、および導電体３５８が埋め込まれている。導電体３５６、および導電体３５８はプラグ、または配線として機能を有する。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６および導電体３５８は、水素に対するバリア性を有する導電体を用いることが好ましい。水素に対するバリア性を有する絶縁体３５０が有する開口部には、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５００とトランジスタ４００とは、バリア層により分離することができ、トランジスタ５００からトランジスタ４００への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５００からの水素の拡散を抑制することができる。

絶縁体３５４の上方には、トランジスタ４００が設けられている。なお、トランジスタ４００の拡大図を１２（Ｂ）に示す。なお、図１２（Ｂ）に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ４００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ４００は、オフ電流が小さいため、これを半導体装置のフレームメモリに用いることにより長期にわたり記憶内容を保持することが可能である。

絶縁体３５４上には、絶縁体４１０、絶縁体４１２、絶縁体４１４、および絶縁体４１６が、順に積層して設けられている。また、絶縁体４１０、絶縁体４１２、絶縁体４１４、および絶縁体４１６には、導電体２１８、および導電体４０５等が埋め込まれている。なお、導電体２１８は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線としての機能を有する。導電体４０５は、トランジスタ４００のゲート電極としての機能を有する。

絶縁体４１０、絶縁体４１２、絶縁体４１４、および絶縁体４１６のいずれかを、酸素や水素に対してバリア性のある物質を用いることが好ましい。特に、トランジスタ４００に酸化物半導体を用いる場合、トランジスタ４００近傍の層間膜などに、酸素過剰領域を有する絶縁体を設けることで、トランジスタ４００の信頼性を向上させることができる。従って、トランジスタ４００近傍の層間膜から、効率的に酸素をトランジスタ４００へ拡散させるために、トランジスタ４００と層間膜の上下を、水素および酸素に対するバリア性を有する層で挟む構造とするとよい。

例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを用いるとよい。なお、バリア性を有する膜を積層することで、当該機能をより確実にすることができる。

絶縁体４１６上には、絶縁体２２０、絶縁体２２２、および絶縁体２２４が順に積層して設けられている。また、絶縁体２２０、絶縁体２２２、および絶縁体２２４には導電体２４４の一部が埋め込まれている。

絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ４００のチャネル領域が形成される酸化物２３０に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２０と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。

絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

絶縁体２２０および絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。

例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体４０５の電位をソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、酸化物２３０から導電体４０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。

絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体４０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。

また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース電極あるいはドレイン電極に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。

また、絶縁体２２２には、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。

酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃとして、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。以下において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃをまとめて酸化物２３０という場合がある。

酸化物２３０に用いる酸化物としては、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、酸化物が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

導電体２４０ａ、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。

導電体２４０ａ、および導電体２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、タンタル膜または窒化タンタル膜上にアルミニウム膜を積層する二層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。

なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ４００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ４００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。

ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。

また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。

絶縁体２８０は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。

加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

また、トランジスタ４００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

また、導電体２６０を覆うように、絶縁体２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。当該構成とすることで、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。

絶縁体２８０上には、絶縁体２８２、および絶縁体２８４が順に積層して設けられている。また、絶縁体２８０、絶縁体２８２、および絶縁体２８４には、導電体２４４、導電体２４６ａ、および導電体２４６ｂ等が埋め込まれている。なお、導電体２４４は、キャパシタ３００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。導電体２４６ａ、および導電体２４６ｂは、キャパシタ３００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能を有する。

絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。当該構成とすることで、トランジスタ４００近傍の層間膜から脱離する酸素を、効率的にトランジスタ４００へ、拡散させることができる。

絶縁体２８４の上方には、キャパシタ３００が設けられている。

絶縁体６０２上には、導電体６０４、および導電体６２４が設けられている。なお、導電体６２４は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。

導電体６０４上に絶縁体６１２、絶縁体６１２上に導電体６１６が設けられている。また、導電体６１６は、絶縁体６１２を介して、導電体６０４の側面を覆っている。つまり、導電体６０４の側面においても、容量として機能するため、キャパシタの投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。

なお、絶縁体６０２は、少なくとも導電体６０４と重畳する領域に設けられていればよい。例えば、図１３（Ｂ）に示すキャパシタ３００Ａのように、絶縁体６０２を、導電体６０４、および導電体６２４と重畳する領域にのみ設け、絶縁体６０２と、絶縁体６１２とが接する構造としてもよい。

導電体６１６上には、絶縁体６２０、および絶縁体６２２が順に積層して設けられている。また、絶縁体６２０、絶縁体６２２、および絶縁体６０２には導電体６２６、および導電体６２８が埋め込まれている。なお、導電体６２６、および導電体６２８は、トランジスタ４００、またはトランジスタ５００と電気的に接続するプラグ、または配線として機能を有する。

また、キャパシタ３００を覆う絶縁体６２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

以上が半導体装置におけるトランジスタの積層構造の一例である。

＜表示システム＞
図１４は、上記半導体装置を適用した表示システムの構成例を説明するブロック図である。

表示システム５０１は、ビデオデータ通信部５１０、表示駆動部５２０、電源制御部５３０、表示装置部５４０、およびタッチパネル部５５０を有する。

ビデオデータ通信部５１０は、無線信号受信部５１１、プロセッサ５１２、およびビデオデータ入力部５１３を有する。無線信号受信部５１１は、無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）に接続し、ビデオデータ等を受信する機能を有する。プロセッサ５１２は、無線信号受信部５１１で受信したビデオデータ等をデコードし、表示駆動部５２０に出力する。ビデオデータ入力部５１３は、外部からビデオデータを直接入力する場合の入力端子に相当する。ビデオデータ入力部５１３に入力されたビデオデータは、表示駆動部５２０に出力される。

表示駆動部５２０は、ＰＬＤ５２１、表示コントローラ５２２、および電源回路５２３を有する。ＰＬＤ５２１は、上記実施の形態で説明した半導体装置の構成を適用することができる。そのため、コンテキストを切り替えることで、フォーマットの異なるビデオデータの信号処理に対応することができるとともに、コンテキストの切り替え時における低消費電力化を図ることができる。表示コントローラ５２２は、ＰＬＤ５２１で処理されたビデオデータをもとに、表示装置部５４０を駆動するためのビデオ信号および制御信号を生成して表示装置部５４０に出力する。電源回路５２３は、ＰＬＤ５２１で処理されたビデオデータをもとに、表示装置部５４０を駆動するための電源電圧を生成して表示装置部５４０に出力する。

電源制御部５３０は、無線給電モジュール５３１、二次電池５３２、電圧変換回路５３３、および電源コントローラ５３４を有する。無線給電モジュール５３１は、無線給電の規格に応じて、無線による給電がなされる。二次電池５３２は、無線給電モジュール５３１への給電によって得られた電力によって充電される。電圧変換回路５３３は、二次電池５３２の放電による電圧を変換して電源コントローラ５３４に出力する。電源コントローラ５３４は、表示システム５０１の各回路で用いられる電力の出力を制御する。

表示装置部５４０は、複数の画素を有する表示領域の他、各画素へのビデオ信号の書き込みを制御する走査線駆動回路および信号線駆動回路等の駆動回路を有する。表示装置部５４０の構成例については、図１５（Ａ）乃至（Ｃ）および図１６（Ａ）、（Ｂ）で詳述する。

タッチパネル部５５０は、検出回路５５１と、演算回路５５２と、を有する。検出回路５５１は、被検出物を検出することで得られる電気信号を演算回路５５２に出力する。演算回路５５２は、検出回路５５１で得られる電気信号をもとに被検出物の位置を演算し、演算結果をプロセッサ５１２に出力する。

＜表示装置部＞
図１５（Ａ）は、表示装置部５４０の構成例を説明するブロック図である。

図１５（Ａ）に示す表示装置部５４０は、駆動回路５４１、駆動回路５４２Ａ、駆動回路５４２Ｂ、および表示領域５４３を有する。なお、駆動回路５４１、駆動回路５４２Ａ、および駆動回路５４２Ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。

駆動回路５４２Ａ、駆動回路５４２Ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５４１は、例えば信号線駆動回路として機能できる。なお、駆動回路５４２Ａ、および駆動回路５４２Ｂは、どちらか一方のみとしてもよい。また、表示領域５４３を挟んで駆動回路５４１と向き合う位置に、何らかの回路を設けてもよい。

また、図１５（Ａ）に例示する表示装置部５４０は、各々が略平行に配設され、且つ、駆動回路５４２Ａ、および／または駆動回路５４２Ｂによって電位が制御されるｐ本の配線５４４と、各々が略平行に配設され、且つ、駆動回路５４１によって電位が制御されるｑ本の配線５４５と、を有する（ｐ、ｑは、ともに１以上の自然数。）。さらに、表示領域５４３はマトリクス状に配設された複数の画素５４６を有する。画素５４６は、画素回路および表示素子を有する。

また、３つの画素５４６を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの画素５４６は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの画素５４６で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。

また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する画素５４６を加えて、４つの画素５４６をまとめて１つの画素として機能させてもよい。白色光を制御する画素５４６を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる画素５４６を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。

画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置部５４０を実現することも可能である。

ｇ行目の配線５４４＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示領域５４３においてｐ行ｑ列に配設された複数の画素５４６のうち、ｇ行に配設されたｑ個の画素５４６と電気的に接続される。また、ｈ列目の配線５４５＿ｈ（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された画素５４６のうち、ｈ列に配設されたｐ個の画素５４６に電気的に接続される。

〔表示素子〕
表示装置部５４０は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物および無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。

ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。表示装置はプラズマディスプレイパネル（ＰＤＰ）であってもよい。表示装置は網膜走査型の投影装置であってもよい。

なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。

なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。

〔発光素子を用いた画素の一例〕
図１５（Ｂ）に示す画素５４６Ａは、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、表示素子として機能できる発光素子４２６と、を有する。

トランジスタ４６１のソース電極およびドレイン電極の一方は、配線５４５＿ｈに電気的に接続される。さらに、トランジスタ４６１のゲート電極は、配線５４４＿ｇに電気的に接続される。配線５４５＿ｈからはビデオ信号が供給される。

トランジスタ４６１は、ビデオ信号のノード４６５への書き込みを制御する機能を有する。

容量素子４６３の一対の電極の一方は、ノード４６５に電気的に接続され、他方は、ノード４６７に電気的に接続される。また、トランジスタ４６１のソース電極およびドレイン電極の他方は、ノード４６５に電気的に接続される。

容量素子４６３は、ノード４６５に書き込まれたデータを保持する保持容量としての機能を有する。

トランジスタ４６８のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６８のゲート電極は、ノード４６５に電気的に接続される。

トランジスタ４６４のソース電極およびドレイン電極の一方は、配線Ｖ０に電気的に接続され、他方はノード４６７に電気的に接続される。さらに、トランジスタ４６４のゲート電極は、配線５４４＿ｇに電気的に接続される。

発光素子４２６のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４６７に電気的に接続される。

発光素子４２６としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子４２６としては、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。

例えば、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。

図１５（Ｂ）の画素５４６Ａを有する表示装置部５４０では、駆動回路５４２Ａ、および／または駆動回路５４２Ｂにより各行の画素５４６Ａを順次選択し、トランジスタ４６１、をオン状態にしてビデオ信号をノード４６５に書き込む。

ノード４６５にデータが書き込まれた画素５４６Ａは、トランジスタ４６１、およびトランジスタ４６４がオフ状態になることで保持状態になる。さらに、ノード４６５に書き込まれたデータの電位に応じてトランジスタ４６８のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子４２６は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。

また、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８として、バックゲートを有するトランジスタを用いてもよい。この場合、トランジスタ４６１、トランジスタ４６４、およびトランジスタ４６８のゲートは、バックゲートと電気的に接続されていてもよい。

〔液晶素子を用いた画素の一例〕
図１５（Ｃ）に示す画素５４６Ｂは、トランジスタ４７１と、容量素子４７３と、液晶素子４７２と、を有する。

液晶素子４７２の一対の電極の一方の電位は、画素５４６Ｂの仕様に応じて適宜設定される。例えば、液晶素子４７２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよいし、容量線ＣＬと同電位としてもよい。また、液晶素子４７２の一対の電極の一方に、画素５４６Ｂ毎に異なる電位を与えてもよい。液晶素子４７２の一対の電極の他方はノード４７６に電気的に接続されている。液晶素子４７２は、ノード４７６に書き込まれるデータにより配向状態が設定される。

液晶素子４７２を備える表示装置の駆動方法としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ−ｆｉｅｌｄ ｓｗｉｔｃｈｉｎｇ）モード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子およびその駆動方式として様々なものを用いることができる。

表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。

また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。

また、液晶材料の固有抵抗は、１×１０^９Ω・ｃｍ以上であり、好ましくは１×１０^１１Ω・ｃｍ以上であり、さらに好ましくは１×１０^１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。

ｇ行ｈ列目の画素５４６Ｂにおいて、トランジスタ４７１のソース電極およびドレイン電極の一方は、配線５４５＿ｈに電気的に接続され、他方はノード４７６に電気的に接続される。トランジスタ４７１のゲート電極は、配線５４４＿ｇに電気的に接続される。配線５４５＿ｈからはビデオ信号が供給される。トランジスタ４７１は、ノード４７６へのビデオ信号の書き込みを制御する機能を有する。

容量素子４７３の一対の電極の一方は、特定の電位が供給される配線（以下、容量線ＣＬ）に電気的に接続され、他方は、ノード４７６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素５４６Ｂの仕様に応じて適宜設定される。容量素子４７３は、ノード４７６に書き込まれたデータを保持する保持容量としての機能を有する。

例えば、図１５（Ｃ）の画素５４６Ｂを有する表示装置部５４０では、駆動回路５４２Ａ、および／または駆動回路５４２Ｂにより各行の画素５４６Ｂを順次選択し、トランジスタ４７１をオン状態にしてノード４７６にビデオ信号を書き込む。

ノード４７６にビデオ信号が書き込まれた画素５４６Ｂは、トランジスタ４７１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、表示領域５４３に画像を表示できる。

また、トランジスタ４７１として、バックゲートを有するトランジスタを用いてもよい。この場合、トランジスタ４７１のゲートは、バックゲートと電気的に接続されていてもよい。

〔液晶素子および発光素子を用いた画素の一例〕
図１６（Ａ）に示す画素５４６Ｃは、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、発光素子４２６と、トランジスタ４７１と、容量素子４７３と、液晶素子４７２と、を有する。

図１６（Ａ）に示す画素５４６Ｃは、図１５（Ｂ）に示す画素５４６Ａで説明した構成と、図１５（Ｃ）に示す画素５４６Ｂで説明した構成と、を有する。ノード４７６へ与えるビデオ信号は、配線５４５＿ｈ＿１に与えられる。配線５４５＿ｈ＿１のビデオ信号は、配線５４４＿ｇ＿１にゲート電極が電気的に接続されたトランジスタ４７１を介して書き込まれる。ノード４６５へ与えるビデオ信号は、配線５４５＿ｈ＿２に与えられる。配線５４５＿ｈ＿２のビデオ信号は、配線５４４＿ｇ＿２にゲート電極が電気的に接続されたトランジスタ４６１を介して書き込まれる。図１６（Ａ）に示す画素５４６Ｃにおける発光素子４２６および液晶素子４７２の駆動についての説明は、図１５（Ｂ）に示す画素５４６Ａでの説明および図１５（Ｃ）に示す画素５４６Ｂでの説明と同様であり、上記記載を援用することができる。

図１６（Ａ）に示す画素５４６Ｃを有する表示装置部５４０は、図１６（Ｂ）に示す断面模式図のように発光素子４２６と液晶素子４７２とを重ねて設けることができる。図１６（Ｂ）において、発光素子４２６および液晶素子４７２の間には、トランジスタを有する層４８１が設けられる。トランジスタを有する層４８１は、トランジスタ４６１と、容量素子４６３と、トランジスタ４６８と、トランジスタ４６４と、トランジスタ４７１と、容量素子４７３と、を有する。図１６（Ｂ）の液晶素子４７２は、外光（Ｌ_ＲＥＦ）を反射することができる電極４８２を有する。電極４８２は、発光素子からの光（Ｌ_ＥＬ）を透過するための開口部４８３が設けられる。

図１６（Ａ）に示す画素５４６Ｃは、発光素子４２６と液晶素子４７２とを別々に駆動することができる。つまり図１６（Ｂ）の発光素子４２６と液晶素子４７２とを別々に駆動することができる。そのため、図１６（Ａ）に示す画素５４６Ｃを有する表示装置部５４０は、照度に応じて発光素子４２６と液晶素子４７２とを切り替えて駆動させることができる。例えば、照度が大きい場合、液晶素子４７２を駆動して所望の階調を得る構成とし、照度が小さい場合、発光素子４２６を駆動して所望の階調を得る構成とする。当該構成とすることで、低消費電力かつ視認性に優れた表示装置部とすることができる。

＜電子部品＞
上述した半導体装置を適用した電子部品について説明する。

図１７（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、その一例について説明する。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。

図１７（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１７（Ｃ）は、図１７（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。

複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１７（Ｄ）にチップ７１１０の拡大図を示す。

分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ基板上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する「成型工程」を行う（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

完成した電子部品の斜視模式図を図１７（Ｅ）に示す。図１７（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（Ｅ）に示すように、電子部品７０００は、リード７００１およびチップ７１１０を有する。

電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などに適用可能である。

＜電子機器＞
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１８（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の少なくとも一部には、上述した半導体装置を有する電子部品が設けられている。そのため、動作の切り替えを高速で行うことが可能な携帯型の情報端末が実現される。

なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図１８（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１８（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１８（Ａ）に示す携帯型の情報端末は、図１８（Ａ）の右図のように、第１の表示部８０３ａおよび第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便利である。

図１８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１８（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１８（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐体８１２の２つの筐体で構成されている。筐体８１１および筐体８１２には、それぞれ表示部８１３および表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５により接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１１、筐体８１２の少なくとも一には、上述した半導体装置を有する電子部品が設けられている。そのため、動作の切り替えを高速で行うことが可能な電子書籍端末が実現される。

図１８（Ｃ）は、テレビジョン装置８２０であり、筐体８２１、表示部８２２、スタンド８２３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッチや、リモコン操作機８２４により行うことができる。筐体８２１およびリモコン操作機８２４には上述した半導体装置を有する電子部品が設けられている。そのため、動作の切り替えを高速で行うことが可能なテレビジョン装置が実現される。

図１８（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には、上述した半導体装置を有する電子部品が設けられている。そのため動作の切り替えを高速で行うことが可能なスマートフォンが実現される。

図１８（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８４３などによって構成されている。本体８４１内には、上述した半導体装置を有する電子部品が設けられている。そのため、動作の切り替えを高速で行うことが可能なデジタルカメラが実現される。

コンフィギュレーションメモリ、およびレジスタがＳＲＡＭで構成されているＳＲＡＭベースのＦＰＧＡには、間欠駆動、および低消費電力化に効果的なノーマリオフ（ＮＯＦＦ）コンピューティングの採用が困難であるという問題がある。コンフィギュレーションメモリ、およびレジスタに不揮発性メモリが適用された不揮発性ＦＰＧＡが提案されている。

例えば、非特許文献２には、ＭＲＡＭベースのＦＰＧＡが開示され、非特許文献３には、ＦｅＲＡＭベースのＦＰＧＡが開示されている。

上掲したように、極小オフ電流のＯＳトランジスタが用いられたメモリ（以下、ＯＳメモリと呼ぶ。）は、ＯＳトランジスタが極小オフ電流であることから、不揮発性をもつ。非特許文献４には、ＯＳメモリベースのＦＰＧＡ（ＯＳ ＦＰＧＡ）を用いたＮＯＦＦコンピューティングが開示されている。

＜試作したＯＳ ＦＰＧＡ＞
本実施例では、Ｓｉ−ＯＳハイブリッドプロセスを用いたＯＳ ＦＰＧＡの試作と、評価結果を報告する。試作したＯＳ ＦＰＧＡを「ＯＳ ＦＰＧＡ１１０」と呼ぶ。本実施例では、非特許文献４において試作されたＯＳ ＦＰＧＡを比較例にする。比較例のＯＳ ＦＰＧＡを「ＯＳ ＦＰＧＡ４ｐｖ」と呼ぶ。

表１に、ＯＳ ＦＰＧＡ１１０の仕様を示す。ＯＳ ＦＰＧＡ１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング（ＦＧ−ＰＧ）、ＮＯＦＦコンピューティングを可能とするＯＳ ＦＰＧＡ４ｐｖの構成を踏襲し、さらに、ＯＳ ＦＰＧＡ４ｐｖよりもＰＬＥ数を増加している。

図１９はＯＳ ＦＰＧＡ１１０のチップの顕微鏡写真である。図２０（Ａ）はＯＳ ＦＰＧＡ１１０のブロック図である。ＯＳ ＦＰＧＡ１１０は、コントローラ１１１、ワードドライバ１１２、データドライバ１１３、プログラマブルエリア１１５を有する。

プログラマブルエリア１１５は、２個の入出力ブロック（ＩＯＢ）１１７、コア１１９を有する。ＩＯＢ１１７は、２０個のプログラマブル入出力回路（ＰＩＯ）を有する。コア１１９は、２００個のロジックアレイブロック（ＬＡＢ）１２０、複数のスイッチアレイブロック（ＳＡＢ）１３０で構成される。図２０（Ｂ）に示すようにＬＡＢ１２０は、５個のＰＬＥ１２１を有する。図２０（Ｃ）に示すようにＳＡＢ１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）１３１を有する。ＬＡＢ１２０は自身の入力端子と、ＳＡＢ１３０を介して４（上下左右）方向のＬＡＢ１２０に接続される。

（ＳＢ）
図２１（Ａ）−図２１（Ｃ）を参照して、ＳＢ１３１について説明する。ＳＢ１３１にはｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号であり、信号ｗｏｒｄ［１：０］はワード線選択信号である。

ＳＢ１３１は、ＰＲＳ１３３［０］、１３３［１］を有する。ＰＲＳ１３３［０］、１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。

（ＰＲＳ）
図２１（Ｂ）はＰＲＳ１３３［０］の回路図である。ＰＲＳ１３３［０］とＰＲＳ１３３［１］とは同じ回路構成を有する。ＰＲＳ１３３［０］とＰＲＳ１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ１３３［１］に入力される。例えば、ＳＢ１３１において、信号ｃｏｎｔｅｘｔ［０］がハイレベルになることで、ＰＲＳ１３３［０］がアクティブになる。

ＰＲＳ１３３［０］は、ＣＭ１３５、ＳｉトランジスタＭ１を有する。ＳｉトランジスタＭ１は、ＣＭ１３５により制御されるパストランジスタである。ＣＭ１３５は、不揮発性メモリ（ＮＶＭ）１３７、１３７Ｂを有する。ＮＶＭ１３７、１３７Ｂは同じ回路構成である。ＮＶＭ１３７は、３ｆＦの容量素子Ｃ１、ＯＳトランジスタＭＯ１、ＭＯ２を有する。ＮＶＭ１３７Ｂは、３ｆＦの容量素子ＣＢ１、ＯＳトランジスタＭＯＢ１、ＭＯＢ２を有する。

ＳｉトランジスタＭ１のゲートがノードＮ１であり、ＯＳトランジスタＭＯ２のゲートがノードＮ２であり、ＯＳトランジスタＭＯＢ２のゲートがノードＮＢ２である。ノードＮ２、ＮＢ２はＣＭ１３５の電荷保持ノードである。ＯＳトランジスタＭＯ２はノードＮ１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ２はノードＮ１と低電位電源線ＶＳＳとの間の導通状態を制御する。

ＮＶＭ１３７、１３７Ｂが保持するデータは相補的な関係にある。つまり、ＣＭ１３５は、コンフィギュレーションデータを差動形式で保持しているので、ＯＳトランジスタＭＯ２またはＭＯＢ２の何れか一方が導通する。

なお、ＰＲＳ１３３［０］とＰＲＳ１３３［１］とを区別しない場合、ＰＲＳ１３３と呼ぶ。他の要素についても同様である。

比較のため、ＯＳ ＦＰＧＡ４ｐｖのスイッチブロック（以下、「ＳＢ１３１ｐｖ」と呼ぶ。）について説明する。図２２（Ａ）にＳＢ１３１ｐｖのブロック図を示す。ＳＢ１３１ｐｖには、ｄａｔａ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ＳＢ１３１ｐｖはＰＲＳ１３３ｐｖ［０］、１３３ｐｖ［１］を有する。ＰＲＳ１３３ｐｖ［０］とＰＲＳ１３３ｐｖ［１］は同じ回路構成である。図２２（Ｂ）はＰＲＳ１３３ｐｖ［０］の回路図である。

ＰＲＳ１３３ｐｖ［０］には信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］、およびｄａｔａが入力される。ＰＲＳ１３３ｐｖ［０］は、ＳｉトランジスタＭ３、Ｍ４、ＣＭ１３５ｐｖを有する。ＣＭ１３５ｐｖは容量素子Ｃ３、ＯＳトランジスタＭＯ３を有する。ＣＭ１３５ｐｖは不揮発性メモリであり、ＳｉトランジスタＭ３のゲートに電荷を保持し、極低リーク電流のＯＳトランジスタＭＯ３により電荷を保持する。

ＰＲＳ１３３ｐｖは、ＳｉトランジスタＭ３のゲートが浮遊状態になることを利用したブースティングによってスイッチ特性の向上を実現している。しかしながら、本実施例では、６５ｎｍ Ｓｉプロセスをベースにするハイブリッドプロセスが採用されているので、Ｓｉトランジスタのゲートリークは無視できない。そこで、Ｓｉトランジスタのゲートで電荷を保持する構成を採用せずに、電荷保持ノードを、ゲート絶縁膜が厚くても短チャネル効果が発生しにくいＯＳトランジスタのゲートに変更することで、不揮発性ＯＳメモリを実現している。

図２１（Ｃ）を参照して、ＰＲＳ１３３［０］のスイッチ動作を説明する。ＰＲＳ１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ１３３［０］のノードＮ２は“Ｈ”であり、ノードＮＢ２は“Ｌ”である。

信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ１３３［０］は非アクティブである。この期間に、ＰＲＳ１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ１のゲートは“Ｌ”が維持され、ＰＲＳ１３３［０］の出力端子も“Ｌ”が維持される。

信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ１のゲートは“Ｈ”に遷移する。

ＰＲＳ１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、ＮＶＭ１３７のＯＳトランジスタＭＯ２がソースフォロアであるために、ブースティングによってＳｉトランジスタＭ１のゲート電圧は上昇する。その結果、ＮＶＭ１３７のＯＳトランジスタＭＯ２は駆動能力を失い、ＳｉトランジスタＭ１のゲートは浮遊状態となる。つまり、本実施例のＰＲＳ１３３で採用された構成も、ＰＲＳ１３３ｐｖと同様、スイッチング特性の向上が可能な構成である。

マルチコンテキスト機能を備えるＰＲＳ１３３において、ＣＭ１３５はマルチプレサの機能を併せ持つ。ＰＲＳ１３３ｐｖでは、パストランジスタ（ＳｉトランジスタＭ４）がマルチプレクサとして機能している。ＰＲＳ１３３の素子数はＰＲＳ１３３ｐｖよりも多いが、ＰＲＳ１３３はスイッチ特性を低下させるパストランジスタが不要であるので、スイッチング特性において有利である。

（ＰＬＥ）
図２３はＰＬＥ１２１のブロック図である。ＰＬＥ１２１はＬＵＴブロック１２３、レジスタブロック１２４、セレクタ１２５、ＣＭ１２６を有する。ＬＵＴブロック１２３は、内部の１６ビットＣＭ対の出力を入力ｉｎＡ−ｉｎＤに従ってマルチプレクスする構成である。セレクタ１２５は、ＣＭ１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック１２３の出力またはレジスタブロック１２４の出力を選択する構成である。

ＰＬＥ１２１は、パワースイッチ１２７を介して高電位電源線ＶＤＤに接続されている。パワースイッチ１２７のオンオフは、ＣＭ１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ１２１にパワースイッチ１２７を設けることで、ＦＧ−ＰＧを可能にしている。ＦＧ−ＰＧ機能により、コンテキストの切り替え後に使用されないＰＬＥ１２１をパワーゲーティングすることができるので、待機電力を削減できる。

ＮＯＦＦコンピューティングを実現するため、レジスタブロック１２４は、不揮発性レジスタ（ＮＶ−Ｒｅｇ）で構成される。ＰＬＥ１２１内のＮＶ−Ｒｅｇは不揮発性ＯＳメモリを備えるフリップフロップ（ＯＳ−ＦＦ）である。

（ＯＳ−ＦＦ）
レジスタブロック１２４は、ＯＳ−ＦＦ１４０［１］、１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ１４０［１］、１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ１４０［２］に入力される。図２４（Ａ）にＯＳ−ＦＦ１４０の回路図を示す。

ＯＳ−ＦＦ１４０は、ＦＦ１４１、シャドウレジスタ１４２を有する。ＦＦ１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。

シャドウレジスタ１４２は、ＦＦ１４１のバックアップ回路として機能する。シャドウレジスタ１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。

シャドウレジスタ１４２は、インバータ回路８８、８９、ＳｉトランジスタＭ７、ＭＢ７、ＮＶＭ１４３、１４３Ｂを有する。ＮＶＭ１４３、１４３Ｂは、ＰＲＳ１３３のＮＶＭ１３７と同じ回路構成である。ＮＶＭ１４３は容量素子Ｃ６、ＯＳトランジスタＭＯ５、ＭＯ６を有する。ＮＶＭ１４３Ｂは容量素子ＣＢ６、ＯＳトランジスタＭＯＢ５、ＭＯＢ６を有する。ノードＮ６、ＮＢ６はＯＳトランジスタＭＯ６、ＭＯＢ６のゲートであり、それぞれ電荷保持ノードである。ノードＮ７、ＮＢ７は、ＳｉトランジスタＭ７、ＭＢ７のゲートである。

図２４（Ｂ）を参照して、ＯＳ−ＦＦ１４０の動作方法を説明する。

（バックアップ）
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ１４０に入力されると、シャドウレジスタ１４２はＦＦ１４１のデータをバックアップする。ノードＮ６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ１２７をオフにする。ＦＦ１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ１４２はバックアップしたデータを保持する。

（リカバリ）
パワースイッチ１２７をオンにし、ＰＬＥ１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ１４０に入力されると、シャドウレジスタ１４２はバックアップしているデータをＦＦ１４１に書き戻す。ノードＮ６は“Ｌ”であるので、ノードＮ７は“Ｌ”が維持され、ノードＮＢ６は“Ｈ”であるので、ノードＮＢ７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ” が維持さる。つまり、ＯＳ−ＦＦ１４０はバックアップ動作時の状態に復帰する。

ＳＰＩＣＥシミュレーションの結果、ＯＳ−ＦＦ１４０はバックアップに５ｎｓを要し、リカバリに５ｎｓを要する。ＦＧ−ＰＧ機能と、ＯＳ−ＦＦ１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ ＦＰＧＡ１１０は、低消費電力駆動が可能である。

＜評価結果＞
ＯＳ ＦＰＧＡ１１０の評価結果を説明する。

ブースティング効果による動作速度の向上を確認するため、７段ＲＯ（リングオシレータ）構成におけるＯＳ ＦＰＧＡ１１０の発振周波数の動作電圧依存性を測定した。図２５（Ａ）に測定結果を示す。

図２５（Ｂ）は同じ回路構成におけるＯＳ ＦＰＧＡ１１０の保持試験を行った。図２５（Ｂ）に試験結果を示す。発振周波数が約２５％低下した時点での保持時間は、室温（Ｒ．Ｔ．）で４０時間であり、８５℃では１．５時間である。発振周波数が約２５％低下した時点で７段ＲＯ構成を維持できていることから、ＯＳ ＦＰＧＡ１１０のＣＭは正常に論理を出力していることが分かる。

図２５（Ｃ）は２０段シフトレジスタ構成におけるＯＳ ＦＰＧＡ１１０のシェム（ｓｈｍｏｏ）プロットである。

ＯＳ ＦＰＧＡ１１０のマルチコンテキスト機能及びＮＯＦＦ機能を検証した。図２６（Ａ）は、検証時のＯＳ ＦＰＧＡ１１０の出力信号波形である。動作周波数（クロック信号ＣＬｋ_ｓｙｓの周波数）は１０ＭＨｚであり、動作電圧は１．２Ｖである。図２６（Ａ）の例では、ＯＳ ＦＰＧＡ１１０の回路構成は、信号ｃｏｎｔｅｘｔ［０］が使用される場合は７段シフトレジスタであり、信号ｃｏｎｔｅｘｔ［１］が使用される場合は７段逆シフトレジスタである。

信号波形は、ＯＳ ＦＰＧＡ１１０の回路構成が７段シフトレジスタから７段逆シフトレジスタにコンテキスト切り替え後１クロックで変化していること、７段シフトレジスタ構成におけるＯＳ ＦＰＧＡ１１０のバックアップ／リカバリ動作が実施されていること、及び、データの保持と読み出しとが正常に実行されたことを示している。

２０段シフトレジスタ構成におけるＯＳ ＦＰＧＡ１１０の各動作モードの電力を測定した。図２６（Ｂ）に測定結果を示す。ＯＳ ＦＰＧＡ１１０のコア１１９の消費電力の削減率は、ＣＧモードで１２．８％、ＦＧ−ＰＧモードで９４．５％、ＦＧ−ＰＧとＣＧを組み合わせたモードで９５．１％である。削減率はフルモードでの消費電力を基準にして算出した。

本実施例において、マルチコンテキスト機能による１クロックコンテキスト切り替え、及び、低消費電力動作に要求されるＮＯＦＦ機能をＯＳ ＦＰＧＡ１１０が備えていることが実証された。

表２は、ＯＳ ＦＰＧＡ１１０とＯＳ ＦＰＧＡ４ｐｖとの仕様の比較を示す。

＜本明細書等の記載に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。

本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

ｃｆｇ プルダウンイネーブル信号線
ＣＬ 容量線
ｃｏｎｔｅｘｔ コンテキスト選択信号線
ｃｏｎｔｅｘｔｂ コンテキスト選択信号線
ＣＳ０ スイッチ
ＣＳ１ スイッチ
Ｃ１ 容量素子
Ｃ３ 容量素子
Ｃ６ 容量素子
ＣＢ１ 容量素子
ＣＢ６ 容量素子
ｄａｔａ データ線
ｄａｔａｂ データ線
Ｍ１ Ｓｉトランジスタ
Ｍ３ Ｓｉトランジスタ
Ｍ４ Ｓｉトランジスタ
Ｍ７ Ｓｉトランジスタ
ＭＢ７ Ｓｉトランジスタ
ＭＯ１ ＯＳトランジスタ
ＭＯ２ ＯＳトランジスタ
ＭＯ３ ＯＳトランジスタ
ＭＯ５ ＯＳトランジスタ
ＭＯ６ ＯＳトランジスタ
ＭＯＢ１ ＯＳトランジスタ
ＭＯＢ２ ＯＳトランジスタ
ＭＯＢ５ ＯＳトランジスタ
ＭＯＢ６ ＯＳトランジスタ
ｍ０ ノード
ｍ１ ノード
ｍｂ０ ノード
ｍｂ１ ノード
ＭＥＭ０ 電荷保持回路
ＭＥＭ１ 電荷保持回路
ＭＧ 閾値制御線
ｍｏｕｔ 出力信号線
Ｎ ノード
ＮＢ ノード
Ｎ１ ノード
Ｎ２ ノード
ＮＢ２ ノード
Ｎ６ ノード
ＮＢ６ ノード
Ｎ７ ノード
ＮＢ７ ノード
ＰＧ 閾値制御線
ｓｗｉｎ［０］ コンテキストスイッチ入力信号線
ｓｗｉｎ［１］ コンテキストスイッチ入力信号線
ｓｗｏｕｔ コンテキストスイッチ出力信号線
Ｔ０ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
Ｔ１５ 時刻
Ｖ０ 配線
Ｖｅ０ 電位
Ｖｅ１ 電位
ＶＤＤ 高電位電源線
ＶＳＳ 低電位電源線
ＶＬ＿ａ 電位供給線
ＶＬ＿ｂ 電位供給線
ｗｌ０ 書き込み制御信号線
ｗｌ１ 書き込み制御信号線
４ｐｖ ＯＳ ＦＰＧＡ
１０ トランジスタ層
１２ トランジスタ
１４ 半導体層
１６ ゲート電極
２０ 配線層
２０Ａ 配線層
２０Ｂ 配線層
２２ 配線
２４ 絶縁層
３０ トランジスタ層
３２ トランジスタ
３４ 半導体層
３６ ゲート電極
４０ 配線層
４０Ａ 配線層
４０Ｂ 配線層
４２ 配線
４４ 絶縁層
６０ バックアップ機能付きフリップフロップ
６１ フリップフロップ
６２ バックアップ回路
６３ スイッチ
６４ スイッチ
６５ インバータ回路
６６ インバータ回路
６７ インバータ回路
６８ インバータ回路
６９ トランジスタ
７０ トランジスタ
７１ トランジスタ
７２ 容量素子
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ 容量素子
７７ スイッチ
７８ スイッチ
７９ インバータ回路
８０ ルックアップテーブル
８１ コンフィギュレーションメモリ
８１Ａ コンフィギュレーションメモリ
８１Ｂ コンフィギュレーションメモリ
８２ 切り替え回路
８４ マルチプレクサ
８５ インバータ回路
８６ インバータ回路
８８ インバータ回路
８９ インバータ回路
１００ 半導体装置
１０１ ＰＬＥ
１０２ ＰＲＳ
１０３ 配線群
１０４ 配線群
１０５ 入出力端子
１１０ ＯＳ ＦＰＧＡ
１１１ コントローラ
１１２ ワードドライバ
１１３ データドライバ
１１５ プログラマブルエリア
１１７ ＩＯＢ
１１９ コア
１２０ ＬＡＢ
１２１ ＰＬＥ
１２３ ＬＵＴブロック
１２４ レジスタブロック
１２５ セレクタ
１２６ ＣＭ
１２７ パワースイッチ
１２８ ＣＭ
１３０ ＳＡＢ
１３１ ＳＢ
１３１ｐｖ ＳＢ
１３３ ＰＲＳ
１３３ｐｖ ＰＲＳ
１３５ ＣＭ
１３５ｐｖ ＣＭ
１３７ ＮＶＭ
１３７Ｂ ＮＶＭ
１４０ ＯＳ−ＦＦ
１４１ ＦＦ
１４２ シャドウレジスタ
１４３ ＮＶＭ
１４３Ｂ ＮＶＭ
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ キャパシタ
２０８ トランジスタ
２０９ トランジスタ
２１０ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ キャパシタ
２１６ バッファ回路
４１６ 絶縁体
２１７ トランジスタ
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０ｂ 酸化物
２３０ｃ 酸化物
２４０ａ 導電体
２４０ｂ 導電体
２４４ 導電体
２４６ａ 導電体
２４６ｂ 導電体
２５０ 絶縁体
２６０ 導電体
２７０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８４ 絶縁体
３００ キャパシタ
３００Ａ キャパシタ
３０１ 基板
３０２ 半導体領域
３０４ 絶縁体
３０６ 導電体
３０８ａ 低抵抗領域
３０８ｂ 低抵抗領域
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３５８ 導電体
４００ トランジスタ
４１０ 絶縁体
４１２ 絶縁体
４１４ 絶縁体
４２６ 発光素子
４６１ トランジスタ
４６３ 容量素子
４６４ トランジスタ
４６５ ノード
４６７ ノード
４６８ トランジスタ
４７１ トランジスタ
４７２ 液晶素子
４７３ 容量素子
４７６ ノード
４８１ 層
４８２ 電極
４８３ 開口部
５００ トランジスタ
５０１ 表示システム
５００Ａ トランジスタ
５１０ ビデオデータ通信部
５１１ 無線信号受信部
５１２ プロセッサ
５１３ ビデオデータ入力部
５２０ 表示駆動部
５２１ ＰＬＤ
５２２ 表示コントローラ
５２３ 電源回路
５３０ 電源制御部
５３１ 無線給電モジュール
５３２ 二次電池
５３３ 電圧変換回路
５３４ 電源コントローラ
５４０ 表示装置部
５４１ 駆動回路
５４２Ａ 駆動回路
５４２Ｂ 駆動回路
５４３ 表示領域
５４４ 配線
５４４＿ｇ 配線
５４４＿ｇ＿１ 配線
５４４＿ｇ＿２ 配線
５４４＿ｈ 配線
５４５ 配線
５４５＿ｈ 配線
５４５＿ｈ＿１ 配線
５４５＿ｈ＿２ 配線
５４６ 画素
５４６Ａ 画素
５４６Ｂ 画素
５４６Ｃ 画素
５５０ タッチパネル部
５５１ 検出回路
５５２ 演算回路
６０２ 絶縁体
６０４ 導電体
６１２ 絶縁体
６１６ 導電体
６２０ 絶縁体
６２２ 絶縁体
６２４ 導電体
６２６ 導電体
６２８ 導電体
８０１ 筐体
８０２ 筐体
８０３ａ 第１の表示部
８０３ｂ 第２の表示部
８０４ 選択ボタン
８０５ キーボード
８１０ 電子書籍端末
８１１ 筐体
８１２ 筐体
８１３ 表示部
８１４ 表示部
８１５ 軸部
８１６ 電源
８１７ 操作キー
８１８ スピーカー
８２０ テレビジョン装置
８２１ 筐体
８２２ 表示部
８２３ スタンド
８２４ リモコン操作機
８３０ 本体
８３１ 表示部
８３２ スピーカー
８３３ マイク
８３４ 操作ボタン
８４１ 本体
８４２ 表示部
８４３ 操作スイッチ
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ

Claims (7)

1. 第１の電荷保持回路と、第２の電荷保持回路と、第１のスイッチと、第２のスイッチと、バッファ回路と、を有し、
   前記第１の電荷保持回路および第２の電荷保持回路は、それぞれ第１のトランジスタと、第２のトランジスタと、を有し、
   前記第１のトランジスタおよび前記第２のトランジスタは、それぞれチャネル形成領域となる半導体層に酸化物半導体を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記第１のスイッチの一方の端子または前記第２のスイッチの一方の端子に電気的に接続され、
   前記第１のスイッチの他方の端子は、前記第２のスイッチの他方の端子に電気的に接続され、
   前記第１のスイッチの他方の端子および前記第２のスイッチの他方の端子は、前記バッファ回路の入力端子に電気的に接続され、
   前記第１のスイッチの一方の端子の静電容量は、前記バッファ回路の入力端子の静電容量より大きく、
   前記第２のスイッチの一方の端子の静電容量は、前記バッファ回路の入力端子の静電容量より大きいことを特徴とする半導体装置。
2. 請求項１において、
   前記第１のスイッチおよび前記第２のスイッチのオンまたはオフは、コンテキスト切り替え信号によって制御されることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１のスイッチおよび前記第２のスイッチは、それぞれ第３のトランジスタを有し、
   前記第３のトランジスタは、チャネル形成領域となる半導体層にシリコンを有することを特徴とする半導体装置。
4. 請求項３において、
   前記第１のトランジスタおよび前記第２のトランジスタは、前記第３のトランジスタの上層に設けられることを特徴とする半導体装置。
5. 請求項４において、
   第１の容量素子および第２の容量素子を有し、
   前記第１の容量素子の静電容量は、前記第１のスイッチの一方の端子の静電容量であり、
   前記第２の容量素子の静電容量は、前記第２のスイッチの一方の端子の静電容量であり、
   前記第１の容量素子および前記第２の容量素子は、前記第１のトランジスタおよび前記第２のトランジスタの上層に設けられることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置と、
   当該半導体装置と電気的に接続されたリードと、
   を有することを特徴とする電子部品。
7. 請求項６に記載の電子部品と、
   表示装置、タッチパネル、マイクロホン、スピーカー、操作キー、および筐体の少なくとも１つと、
   を有する電子機器。