JP2015027080A - プログラマブルロジックデバイス - Google Patents

Abstract

【課題】プログラマブルロジックエレメント内のレジスタのデータを保持すること。
【解決手段】複数のコンテキスト信号により機能の切り替えが可能なプログラマブルロジックエレメントが有するレジスタ内において、揮発性記憶回路と不揮発性記憶回路を設ける構成とする。そして、不揮発性記憶回路は、コンテキスト信号の数に対応してレジスタ内のデータを記憶するための不揮発性記憶部を有する構成とする。該構成とすることで、コンテキスト信号を切り替える毎に機能が切り替えられ、該機能の切り替えに従って変更されるレジスタ内のデータを、機能毎に不揮発性記憶部にバックアップすることができる。また、コンテキスト信号を切り替える毎に機能が切り替えられ、該機能の切り替えに従ってバックアップしたレジスタ内のデータを、揮発性記憶回路にリカバリーすることができる。
【選択図】図１

Description

本発明は、プログラマブルロジックデバイスに関する。または本発明の一態様は、プログラマブルロジックデバイスを用いた半導体装置などに関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）で構成されている。ＰＬＤは、各プログラマブルロジックエレメントの機能や、プログラマブルスイッチエレメントによるプログラマブルロジックエレメント間の接続構造を、製造後においてユーザがプログラミングにより変更することで、回路構成が切り換えられ、その機能を変更することができる。

ＰＬＤでは、複数の回路構成に対応するコンフィギュレーションデータのセットを記憶し、使用するコンフィギュレーションデータのセットを切り替えることでＰＬＤの回路構成を切り替えるマルチコンテキスト方式の研究が盛んである（たとえば非特許文献１を参照）。特に、細粒度（ｆｉｎｅ−ｇｒａｉｎｅｄ）構成におけるマルチコンテキスト方式でのＰＬＤは、回路構成の変更に高い柔軟性を有するなどの利点を有しており、研究が盛んである。

現在普及している、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いたコンフィギュレーションメモリは揮発性の為、電源供給を停止後、再起動する場合には、コンフィギュレーションデータを記憶するための外付けのフラッシュメモリからコンフィギュレーションデータを再度コンフィギュレーションメモリに記憶し直す、いわゆるリコンフィギュレーションを必ず行う必要がある。そのため、携帯機器などのように低消費電力化の目的で頻繁に電源供給を停止する場合、再起動に時間を要するといった問題がある。このような不便を解消する目的で、フラッシュメモリまたはＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることで、コンフィギュレーションメモリを不揮発化したＰＬＤが提案されている（たとえば非特許文献２及び非特許文献３を参照）。

さらに、ＳＲＡＭを用いたコンフィギュレーションメモリは集積密度を高めることが難しく、データ保持に要する消費電力が高い。そのため、相対的にコンフィギュレーションメモリ数の少ない粗粒度（ｃｏａｒｓｅ−ｇｒａｉｎｅｄ）構成におけるマルチコンテキスト方式でのＰＬＤが有利であるという提案もある（たとえば非特許文献４を参照）。

Ｓ． Ｔｒｉｍｂｅｒｇｅｒ ｅｔ ａｌ．， "Ａ Ｔｉｍｅ−Ｍｕｌｔｉｐｌｅｘｅｄ ＦＰＧＡ，" Ｐｒｏｃ． ＩＥＥＥ ＦＣＣＭ， １９９７， ｐｐ． ２２−２８． Ｄ． Ｓｕｚｕｋｉ ｅｔ ａｌ．， "Ｄｅｓｉｇｎ ｏｆ ａ Ｐｒｏｃｅｓｓ−Ｖａｒｉａｔｉｏｎ−Ａｗａｒｅ Ｎｏｎｖｏｌａｔｉｌｅ ＭＴＪ−Ｂａｓｅｄ Ｌｏｏｋｕｐ−Ｔａｂｌｅ Ｃｉｒｃｕｉｔ，" Ｉｎｔ． Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１０， ｐｐ． １１４６−１１４７． Ｄ． Ｓｕｚｕｋｉ ｅｔ ａｌ．， "Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｌｏｏｋｕｐ−Ｔａｂｌｅ Ｃｉｒｃｕｉｔ Ｃｈｉｐ Ｕｓｉｎｇ Ｍａｇｎｅｔｏ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｈｙｂｒｉｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ａｎ Ｉｍｍｅｄｉａｔｅ−Ｐｏｗｅｒ−Ｕｐ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，" Ｐｒｏｃ． ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐ．， ２００９， ｐｐ． ８０−８１． Ａ． Ｒａｈｍａｎ ｅｔ ａｌ．， "Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ Ｐｏｗｅｒ Ｇａｔｉｎｇ Ｇｒａｎｕｌａｒｉｔｙ ｆｏｒ ＦＰＧＡ Ｆａｂｒｉｃ，" Ｐｒｏｃ． ＩＥＥＥ ＣＩＣＣ ， ２００６， ｐｐ． ９−１２．

しかし低消費電力化を目的として、処理に不要なプログラマブルロジックエレメントへの電力供給を停止する、いわゆるパワー・ゲーティング（ｐｏｗｅｒ ｇａｔｉｎｇ（ＰＧ））を採用する場合、粗粒度構成におけるマルチコンテキスト方式でのＰＬＤでは、制御単位が大きいため、緻密な電力制御は困難である。

対照的に、細粒度構成におけるマルチコンテキスト方式でのＰＬＤは、プログラマブルロジックエレメント毎のパワー・ゲーティングにより緻密な電力制御ができる。一方で、プログラマブルロジックエレメント毎の電力制御には制御ロジックが複雑になる。

さらにＳＲＡＭを用いた、細粒度構成におけるマルチコンテキスト方式でのＰＬＤは、パワー・ゲーティングによりプログラマブルロジックエレメント内のレジスタに記憶したデータが消失してしまう。そのため、コンテキストの切り替えに伴うレジスタが記憶するデータの連続性の確保なども考慮する必要がある。

そこで、本発明の一態様では、細粒度構成におけるマルチコンテキスト方式でのＰＬＤにおいて、プログラマブルロジックエレメント内のレジスタのデータを保持することのできる、新規な構成のプログラマブルロジックデバイスを提供することを課題の一とする。または、本発明の一態様では、細粒度構成におけるマルチコンテキスト方式でのＰＬＤにおいて、複雑な制御回路を用いることなく、プログラマブルロジックエレメント毎のパワー・ゲーティングにより緻密な電力制御ができる、新規な構成のプログラマブルロジックデバイスを提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。

本発明の一態様は、複数のコンテキスト信号により機能の切り替えが可能なプログラマブルロジックエレメントが有するレジスタ内において、揮発性記憶回路と不揮発性記憶回路を設ける構成とする。そして、不揮発性記憶回路は、コンテキスト信号の数に対応してレジスタ内のデータを記憶するための不揮発性記憶部を有する構成とする。

該構成とすることで、コンテキスト信号を切り替える毎に機能が切り替えられ、該機能の切り替えに従って変更されるレジスタ内のデータを、機能毎に不揮発性記憶部にバックアップすることができる。また、コンテキスト信号を切り替える毎に機能が切り替えられ、該機能の切り替えに従ってバックアップしたレジスタ内のデータを、揮発性記憶回路にリカバリーすることができる。

または本発明の一態様は、上述の構成に加えて、プログラマブルロジックエレメント毎に電力制御を行うためのスイッチを設ける構成とする。そして、コンフィギュレーションメモリに記憶するコンフィギュレーションデータにスイッチのオンまたはオフの要否に関する情報を割り当て、複数のコンテキスト信号により機能の切り替えを行う際、該スイッチのオンまたはオフの制御を行う構成とする。

該構成とすることで、あらかじめ記憶したコンフィギュレーションデータ、及びコンテキスト信号の制御によって、プログラマブルロジックエレメント毎の電力制御を行うことができる。

本発明の一態様は、レジスタを有するプログラマブルロジックエレメントを有し、プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、レジスタは、第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、不揮発性記憶回路は、第１乃至第ｋの不揮発性記憶部を有するプログラマブルロジックデバイスである。

本発明の一態様は、レジスタを有するプログラマブルロジックエレメントを有し、プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、レジスタは、第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、第１乃至第ｊの不揮発性記憶部は、第１乃至第ｋのコンテキスト信号の切り替えに従って、揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを揮発性記憶回路に復元させる記憶部であるプログラマブルロジックデバイスである。

本発明の一態様は、レジスタおよびレジスタへの電源供給を制御するためのスイッチを有する複数のプログラマブルロジックエレメントを有し、プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、レジスタは、第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、第１乃至第ｊの不揮発性記憶部は、第１乃至第ｋのコンテキスト信号の切り替えに従って、揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを揮発性記憶回路に復元させる記憶部であり、揮発性記憶回路に記憶されたデータが、第１乃至第ｊの不揮発性記憶部に退避され、該データを揮発性記憶回路に復元しない期間において、スイッチがオフに切り替えられるプログラマブルロジックデバイスである。

本発明の一態様は、レジスタ、コンフィギュレーションメモリおよびレジスタへの電源供給を制御するためのスイッチを有する複数のプログラマブルロジックエレメントを有し、レジスタは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、コンフィギュレーションメモリは、第１乃至第ｋのコンフィギュレーションデータのいずれか一に従って機能を切り替え可能な素子であり、スイッチは、第１乃至第ｋのコンテキスト信号のいずれか一により、第１乃至第ｋのコンフィギュレーションデータに割り当てられた機能に基づいて、オフに切り替えられるスイッチであり、不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、第１乃至第ｊの不揮発性記憶部は、第１乃至第ｋのコンテキスト信号の切り替えに従って、揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを揮発性記憶回路に復元させる記憶部であり、揮発性記憶回路に記憶されたデータが、第１乃至第ｊの不揮発性記憶部に退避され、該データを揮発性記憶回路に復元しない期間において、スイッチがオフに切り替えられるプログラマブルロジックデバイスである。

本発明の一態様において、不揮発性記憶部は、ゲートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方がインバータを介して揮発性記憶回路が有するノードに電気的に接続された第１のトランジスタと、一方の電極が第１のトランジスタのソース及びドレインの他方に電気的に接続され、他方の電極がグラウンド電位が与えられる配線に電気的に接続された容量素子と、ゲートが第１のトランジスタのソース及びドレインの他方、及び容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方がグラウンド電位が与えられる配線に電気的に接続された第２のトランジスタと、ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が揮発性記憶回路が有するノードに電気的に接続された第３のトランジスタと、を有するプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第１の制御信号及び第２の制御信号は、第１乃至第ｊの不揮発性記憶部において、それぞれ異なる制御信号であるプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第１のトランジスタは、酸化物半導体を有する半導体膜、を有するプログラマブルロジックデバイスが好ましい。

本発明の一態様により、細粒度構成におけるマルチコンテキスト方式でのＰＬＤにおいて、プログラマブルロジックエレメント内のレジスタのデータを保持することのできる、新規な構成のプログラマブルロジックデバイスを提供することができる。または、本発明の一態様では、細粒度構成におけるマルチコンテキスト方式でのＰＬＤにおいて、複雑な制御回路を用いることなく、プログラマブルロジックエレメント毎のパワー・ゲーティングにより緻密な電力制御ができる、新規な構成のプログラマブルロジックデバイスを提供することができる。

ＰＬＤの構成を説明するための模式図。 ＰＬＤの構成を示すブロック図。 プログラマブルロジックエレメントの構成を示す回路図。 コンフィギュレーションメモリの構成を説明するブロック図。 コンフィギュレーションメモリの構成を説明する回路図。 レジスタを構成するラッチ回路の構成を説明する回路図。 ラッチ回路の動作を説明するタイミングチャート図。 ラッチ回路の動作を説明するタイミングチャート図。 プログラマブルスイッチエレメントの構成を説明するブロック図。 プログラマブルスイッチエレメントの構成を説明する回路図。 回路部の断面構造を説明する図。 半導体装置の断面を説明する図。 半導体装置の作製工程を示すフローチャート図及び完成した電子部品の斜視模式図。 半導体装置を用いた電子機器。 コンフィギュレーションメモリが出力する信号の波形図。 コンフィギュレーションメモリが出力する信号の波形図。 レジスタが出力する信号の波形図。 消費電力を比較した結果を示すグラフ。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

また本明細書等において、プログラマブルロジックエレメントの機能、及びプログラマブルスイッチエレメントによる接続構造を設定するデータ（コンフィギュレーションデータ）は、フラッシュメモリ等のメモリデバイスに記憶されている。メモリデバイスに記憶されているコンフィギュレーションデータを、プログラマブルロジックエレメント及びプログラマブルスイッチエレメントに書き込むことをコンフィギュレーションと呼ぶ。コンフィギュレーションデータが記憶される、プログラマブルロジックエレメント及びプログラマブルスイッチエレメント内のメモリをコンフィギュレーションメモリと呼ぶ。

また本明細書等において、プログラマブルスイッチエレメントは、コンフィギュレーションによって記憶されたコンフィギュレーションデータに基づいて複数の接続状態を設定する機能を有する回路である。また本明細書等において、プログラマブルスイッチエレメントは、コンテキスト信号により、コンフィギュレーションデータのうちのいずれか一のセットを切り換える機能を有する回路である。

また本明細書等において、プログラマブルロジックエレメントは、コンフィギュレーションによって記憶されたコンフィギュレーションデータに基づいて複数の機能を設定する機能を有する回路である。また本明細書等において、プログラマブルロジックエレメントは、コンテキスト信号により、コンフィギュレーションデータのうちのいずれか一のセットを切り換える機能を有する回路である。

また本明細書等において、コンフィギュレーションデータは、プログラマブルロジックエレメントの機能、及びプログラマブルスイッチエレメントによる接続構造を設定するデータを含むデータである。

また本明細書等において、コンテキスト信号は、予めＰＬＤに記憶された、複数の回路構成に対応するコンテキストのうち、使用するコンフィギュレーションデータのセットに切り替えるための信号である。また本明細書等において、コンテキストとは、回路構成情報を表すコンフィギュレーションデータのセットのことをいう。また、回路構成情報を切り換える信号をコンテキスト信号という。

（実施の形態１）
本実施の形態では、ＰＬＤの構成について説明する。図１では、ＰＬＤの構成を説明するための模式図を示し、その作用及び効果について説明する。

図１（Ａ）に示すＰＬＤ１０は、複数のプログラマブルロジックエレメントを有する。図１（Ａ）ではプログラマブルロジックエレメントをブロックで図示している。プログラマブルロジックエレメントは、単位ブロック毎に電源供給を制御することができる。図１（Ａ）では、平行斜線（ハッチング）を付したプログラマブルロジックエレメント１１について電源供給を行う状態（ｐｏｗｅｒ ｏｎ）を表し、プログラマブルロジックエレメント１２について電源供給を停止する状態（ｐｏｗｅｒ ｏｆｆ）、を表している。

また図１（Ａ）では、一例として、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号を切り替えることで、第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成、第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成、第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成、第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成及び第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成と切り替わる様子を示している。

図１（Ａ）に示すＰＬＤ１０は、細粒度（ｆｉｎｅ−ｇｒａｉｎｅｄ）構成におけるマルチコンテキスト方式での回路構成の切り替えを行うことができる。そのためＰＬＤ１０は、回路構成の変更に高い柔軟性を付与することができる。

また図１（Ａ）に示すＰＬＤ１０は、処理に不要なプログラマブルロジックエレメントへの電力供給を停止することができる。具体的には、プログラマブルロジックエレメント１２への電源供給を停止することができる。図１（Ａ）に示すＰＬＤ１０では、細粒度構成のプログラマブルロジックエレメントであるため、パワー・ゲーティングを採用する場合、制御単位が細かく、緻密な電力制御を行うことができる。

次いで、図１（Ｂ）では、図１（Ａ）に示したプログラマブルロジックエレメント１１＿ｐ（４ｘ４で並んだブロックのうち、右下のブロック）が有するレジスタ２０の模式図を示す。一例として示すプログラマブルロジックエレメント１１＿ｐは、コンテキストが切り替えられることで、電源供給の停止または再開が切り替わるプログラマブルロジックエレメントである。

図１（Ｂ）に示すレジスタ２０は、揮発性記憶回路２１及び不揮発性記憶回路２２を有する。揮発性記憶回路２１は、一例として、フリップフロップＤ−ＦＦである。また不揮発性記憶回路２２は、第１乃至第ｊの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｊ（ｊは２以上ｋ以下の自然数）を有する。

なお第１乃至第ｊの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｊは、図１（Ａ）で示した第１乃至第ｋのコンテキストによるコンテキスト数に対応して設けられる。第１乃至第ｊの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｊは、第１乃至第ｋのコンテキストによるコンテキスト数に対応してｋ個設けられることが好ましいが、不必要なデータの退避を省略すること、あるいは不揮発性記憶部を共用することで、必ずしも個数が対応していなくてもよい。なお図１（Ａ）、（Ｂ）では、説明を簡単にするため、第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋとして図示し、説明を行う。

また揮発性記憶回路２１が記憶するデータは、第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋにバックアップ（退避、Ｓａｖｅともいう）、もしくはリカバリー（復元、Ｌｏａｄともいう）することができる。このバックアップ及びリカバリーの動作は、一つの揮発性記憶回路２１と、第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋのいずれか一との間で行うことができる。

このバックアップ及びリカバリーの動作は、ＰＬＤにおいて、コンテキストが切り替えられるタイミングで行う。具体的にバックアップを行うタイミングとしては、コンテキストを切り替える直前が好ましい。またリカバリーを行うタイミングとしては、コンテキストを切り替える直後が好ましい。

ここで、図１（Ａ）で示した第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成から、第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成に切り替える場合での、バックアップを行う動作を説明する。この動作において、図１（Ａ）に示したプログラマブルロジックエレメント１１＿ｐでは、コンテキストが切り替わっても、電源供給が継続して行われる。

なお図１（Ｂ）の図を用いて以下で説明する、揮発性記憶回路２１または不揮発性記憶回路２２内に記憶される”ｄ１１”は「コンテキスト＿１に対応する１番目のデータ」を表す。同様に、”ｄ２１”は「コンテキスト＿２に対応する１番目のデータ」を表す。同様に、”ｄ１３”は「コンテキスト＿１に対応する３番目のデータ」を表す。同様に、”ｄ２２”は「コンテキスト＿２に対応する２番目のデータ」を表す。また、”ｄ１０”は「コンテキスト＿１に対応する初期値のデータ」を表す。また、”ｄ２０”は「コンテキスト＿２に対応する初期値のデータ」を表す。また、”ｄｋ０”は「コンテキスト＿ｋに対応する初期値のデータ」を表す。

図１（Ｂ）中に示すように、第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋにおいて記憶されるデータは、第１乃至第ｋのコンテキストに対応して記憶される。たとえば、”ｄ１０”は、第１の不揮発性記憶部ＳＲ＿１に記憶される。また、”ｄ２０”は、第２の不揮発性記憶部ＳＲ＿２に記憶される。また、”ｄｋ０”は、第ｋの不揮発性記憶部ＳＲ＿ｋに記憶される。

図１（Ａ）で示した第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成から、第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成に切り替える場合の、バックアップを行う動作では、揮発性記憶回路２１に記憶された”ｄ１１”を第１の不揮発性記憶部ＳＲ＿１に退避させる。そのため、バックアップを行う動作によって、第１の不揮発性記憶部ＳＲ＿１に記憶されるデータは、”ｄ１０”から”ｄ１１”に書き換えられる。

次いで、図１（Ａ）で示した第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成から、第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成に切り替える場合での、バックアップを行う動作及びリカバリーを行う動作を説明する。この動作において、図１（Ａ）に示したプログラマブルロジックエレメント１１＿ｐでは、コンテキストが切り替わっても、電源供給が継続して行われる。

図１（Ａ）で示した第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成から、第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成に切り替える場合の、バックアップを行う動作では、揮発性記憶回路２１に記憶された”ｄ２２”を第２の不揮発性記憶部ＳＲ＿２に退避させる。そのため、バックアップを行う動作によって、第２の不揮発性記憶部ＳＲ＿２に記憶されるデータは、”ｄ２０”から”ｄ２２”に書き換えられる。

そして、図１（Ａ）で示した第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成から、第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成に切り替える場合の、リカバリーを行う動作では、不揮発性記憶回路２２の第１の不揮発性記憶部ＳＲ＿１に記憶された”ｄ１１”を揮発性記憶回路２１に復元させる。そのため、リカバリーを行う動作によって、揮発性記憶回路２１に記憶されるデータは、”ｄ２２”から”ｄ１１”に書き換えられる。

次いで、図１（Ａ）で示した第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成から、第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成に切り替える場合での、バックアップを行う動作を説明する。この動作において、図１（Ａ）に示したプログラマブルロジックエレメント１１＿ｐでは、コンテキストが切り替わった後、電源供給が停止する。

図１（Ａ）で示した第１のコンテキスト（ｃｏｎｔｅｘｔ＿１）による回路構成から、第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成に切り替える場合の、バックアップを行う動作では、揮発性記憶回路２１に記憶された”ｄ１３”を第１の不揮発性記憶部ＳＲ＿１に退避させる。そのため、バックアップを行う動作によって、第１の不揮発性記憶部ＳＲ＿１に記憶されるデータは、”ｄ１１”から”ｄ１３”に書き換えられる。

そして、図１（Ａ）で示したプログラマブルロジックエレメント１１＿ｐでは、第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成で、電源供給を停止する。そのため、揮発性記憶回路２１に記憶された”ｄ１３”が消失する。一方で、不揮発性記憶回路２２の第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋに記憶したデータは、記憶し続ける。

次いで、図１（Ａ）で示した第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成から、第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成に切り替える場合での、リカバリーを行う動作を説明する。この動作において、図１（Ａ）に示したプログラマブルロジックエレメント１１＿ｐでは、コンテキストが切り替わった後、電源供給が再開する。

図１（Ａ）で示した第ｋのコンテキスト（ｃｏｎｔｅｘｔ＿ｋ）による回路構成から、第２のコンテキスト（ｃｏｎｔｅｘｔ＿２）による回路構成に切り替える場合の、リカバリーを行う動作では、不揮発性記憶回路２２の第２の不揮発性記憶部ＳＲ＿２に記憶された”ｄ２２”を揮発性記憶回路２１に復元させる。そのため、リカバリーを行う動作の後では、揮発性記憶回路２１に記憶されるデータは、”ｄ２２”となる。

以上説明したプログラマブルロジックエレメントが有するレジスタに記憶するデータのバックアップ及びリカバリーを行う動作により、ＰＬＤは第１のコンテキストによる処理を一旦停止し、第２のコンテキストによる処理を行った後に、再び第１のコンテキストによる処理を途中から続けるといった処理スケジューリングが可能となる。また、各コンテキストに応じてプログラマブルロジックエレメント毎のパワー・ゲーティングも行うことで、必要な時間に必要なプログラマブルロジックエレメントのみ電源供給を行うことが可能となる。そして各プログラマブルロジックエレメントのレジスタに対して、コンテキストの数と同数の不揮発性記憶部が存在する為、何れのコンテキストから他の何れのコンテキストへの切り替えも可能である。したがって、複雑なコンテキストの切り替えスケジュールを組むことが可能である。

また、本実施の形態で説明するＰＬＤにおいて、コンフィギュレーションデータの各セットには、プログラマブルロジックエレメントへの電力供給の要否に関する情報を含むデータが含まれる。すなわち図１（Ａ）で示すように、コンテキストを切り替えることで、プログラマブルロジックエレメントでのパワー・ゲーティングを行うか否かを個別に切り替えることができる。すなわち、本実施の形態のＰＬＤの動作は、上記の制御を複雑な追加回路を設けることなく実現できる。

各プログラマブルロジックエレメントにおけるパワー・ゲーティングは、当該プログラマブルロジックエレメントにおいて対応するコンフィギュレーションメモリに記憶されたコンフィギュレーションデータのセットをコンテキスト信号により選択することでパワー・ゲーティングを行うためのスイッチのオンまたはオフを制御することで実現できる。コンテキスト信号は、各回路を一斉に制御する信号であるため、複雑な追加回路を設けることなく、パワー・ゲーティングの制御を実現することができる。

また、各プログラマブルロジックエレメントにおけるレジスタのデータのバックアップ及びリカバリーは、コンテキスト信号をもとに得られる信号を用いて行うことができる。そのため、プログラマブルロジックエレメント毎に追加の論理回路を設ける必要は無い。換言すると、コンテキスト信号をもとにバックアップもしくはリカバリーを制御するための信号を生成する簡単な論理回路を追加するのみで、データのバックアップ及びリカバリーの制御を実現することができる。

なお不揮発性記憶部に用いる記憶素子としては、非導通状態でのリーク電流（オフ電流）が極めて少ないトランジスタを用いて、所定のノードに電荷を保持させることで、記憶素子とする構成を用いることが好ましい。このような記憶素子では、トランジスタを積層して設けることが可能であり、集積度が高めやすいといった利点がある。また、電流を流すことでデータを書き込む記憶素子とは異なり、電圧によるデータの書き込みおよび読み出しを行う構成とすることができるため、データの書き込み及び読み出しの低消費電力化を図ることができる。

ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ以下、更に１０ｙＡ以下とし、更に１ｙＡ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

以上説明したように本発明の一態様は、複数のコンテキスト信号により機能の切り替えが可能なプログラマブルロジックエレメントが有するレジスタ内において、揮発性記憶回路と不揮発性記憶回路を設ける構成とする。そして、不揮発性記憶回路は、コンテキスト信号の数に対応して不揮発性記憶部を有する構成とする。該構成とすることで、コンテキスト信号を切り替える毎に機能が切り替えられ、該機能の切り替えに従って変更されるレジスタ内のデータを、コンテキストを切り替える毎に不揮発性記憶部にバックアップすることができる。また、コンテキストを切り替える毎に、以前にバックアップしたレジスタ内のデータを、揮発性記憶回路にリカバリーすることができる。

または本発明の一態様は、コンフィギュレーションメモリに記憶するコンフィギュレーションデータのセットに、パワー・ゲーティングを制御するためのスイッチのオンまたはオフの要否に関する情報を割り当て、複数のコンテキスト信号により機能の切り替えを行う際、該スイッチのオンまたはオフの制御を行う構成とする。該構成とすることで、あらかじめ記憶したコンフィギュレーションデータ、及びコンテキスト信号の制御によって、プログラマブルロジックエレメント毎の緻密な電力制御を行うことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態ではＰＬＤの回路構成例、プログラマブルロジックエレメントの回路構成例、及びプログラマブルロジックエレメントを構成する各回路の回路構成例について説明する。

〈ＰＬＤの構成例〉
ＰＬＤの構成の一例について説明する。図２に、ＰＬＤ１００の構成の一部を、例示する。

ＰＬＤ１００が有する構成として、図２では、プログラマブルロジックエレメント１０１（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ：ＰＬＥと略記することもある）及びプログラマブルスイッチエレメント１０２（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ：ＰＳＥと略記することもある）で構成されるロジックアレイ１０３（Ｌｏｇｉｃ Ａｒｒａｙ：ＬＡと略記することもある）、ワード線駆動回路１１１（Ｗｏｒｄ Ｄｒｉｖｅｒ）、ビット線駆動回路１１２（Ｂｉｔ Ｄｒｉｖｅｒ）、コンフィギュレーション制御回路１１３（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ）、入出力端子部１１４Ｌ（Ｉ／Ｏ）並びに入出力端子部１１４Ｒ（Ｉ／Ｏ）、が配置されるブロック図を例示している。

図２では、プログラマブルロジックエレメント１０１及びプログラマブルスイッチエレメント１０２が列方向に並んで配置される例を示している。プログラマブルロジックエレメント１０１及びプログラマブルスイッチエレメント１０２にはそれぞれコンテキスト信号（図中、ｃｏｎｔｅｘｔ）が与えられる。コンテキスト信号を切り替えることでコンテキストの切り替えを行うことができる。すなわち、プログラマブルロジックエレメント１０１の機能、及びプログラマブルスイッチエレメント１０２による電気的接続を切り替えることによる回路構成の切り替えを行うことができる。

図２中のプログラマブルロジックエレメント１０１は、２０個のプログラマブルロジックエレメントが設けられる例を示している。なお図２では、列方向に設けられた各プログラマブルロジックエレメントについて、説明のためブロック中において”ＬＥ＿００”乃至”ＬＥ＿１９”と番号を付している。

図２中のプログラマブルロジックエレメント１０１は、一つのプログラマブルロジックエレメント（たとえば”ＬＥ＿０１”）について、４つのプログラマブルスイッチエレメントが設けられる例を示している。たとえば図２で示す”ＬＥ＿００”についていえば、４つのプログラマブルスイッチエレメントとしてブロック中に”ＬＥ＿０＊ ｔｏ ＩＯ＿００”、”ＩＯ＿０＊ ｔｏ ＬＥ＿００”、”ＬＥ＿１＊ ｔｏ ＬＥ＿００”及び”ＬＥ＿０＊ ｔｏ ＬＥ＿００”が付された行方向にある４つのブロックが相当する。

なお図２のプログラマブルスイッチエレメントに付した、”ＬＥ＿０＊ ｔｏ ＩＯ＿００”とは、”ＬＥ＿０１”乃至”ＬＥ＿０９”のいずれか一のプログラマブルロジックエレメントと、入出力端子部１１４Ｌが有する１番目の入出力端子との間の電気的な接続を制御するためのプログラマブルスイッチエレメントを意味する。また、”ＩＯ＿０＊ ｔｏ ＬＥ＿００”とは、入出力端子部１１４Ｌが有する１番目の入出力端子乃至１０番目の入出力端子のいずれか一の入出力端子と、”ＬＥ＿００”のプログラマブルロジックエレメントとの間の電気的な接続を制御するためのプログラマブルスイッチエレメントを意味する。また、”ＬＥ＿１＊ ｔｏ ＬＥ＿００”とは、”ＬＥ＿１１”乃至”ＬＥ＿１９”のいずれか一のプログラマブルロジックエレメントと、”ＬＥ＿００”のプログラマブルロジックエレメントとの間の電気的な接続を制御するためのプログラマブルスイッチエレメントを意味する。また、”ＬＥ＿０＊ ｔｏ ＬＥ＿００”とは、”ＬＥ＿０１”乃至”ＬＥ＿０９”のいずれか一のプログラマブルロジックエレメントと、”ＬＥ＿００”のプログラマブルロジックエレメントとの間の電気的な接続を制御するためのプログラマブルスイッチエレメントを意味する。プログラマブルスイッチエレメント１０２によってＰＬＤ１００は、プログラマブルロジックエレメント１０１、プログラマブルスイッチエレメント１０２、入出力端子部１１４Ｌ及び入出力端子部１１４Ｒ同士の接続関係をコンテキスト信号に従って切り替え、異なる機能を有する回路構成を実現することができる。

なお図２では図示していないが、プログラマブルロジックエレメント１０１及びプログラマブルスイッチエレメント１０２には、ワード線駆動回路１１１からワード信号が与えられる。また、プログラマブルロジックエレメント１０１及びプログラマブルスイッチエレメント１０２には、ビット線駆動回路１１２からコンフィギュレーションデータが与えられる。ワード信号は、コンフィギュレーションデータの書き込みを制御している。コンフィギュレーション制御回路１１３は、ワード線駆動回路１１１及びビット線駆動回路１１２を制御する機能を有する回路である。

なお図２に示す入出力端子部１１４Ｌ及び入出力端子部１１４Ｒは、ロジックアレイ１０３に信号を入出力するための端子を有する。入出力端子部１１４Ｌ及び入出力端子部１１４Ｒは、一例としては、上述したように、プログラマブルロジックエレメント”ＬＥ＿００”乃至”ＬＥ＿１９”に対応して、”ＩＯ＿００”乃至”ＩＯ＿１９”の２０個の入出力端子が設けられている。

〈プログラマブルロジックエレメントの構成例〉
図３に、プログラマブルロジックエレメント１０１の構成を示す回路図を例示する。図３に示すプログラマブルロジックエレメント１０１は、コンフィギュレーションメモリ部２０１、パワー・ゲーティング部２０２（ＰＧ Ａｒｅａ）、スイッチＰＳＷを有する。パワー・ゲーティング部２０２は、排他的論理和回路２０３、マルチプレクサＭＵＸ、セレクタＳＥＬ１、フリップフロップＦＦ、及びセレクタＳＥＬ２を有する。

コンフィギュレーションメモリ部２０１は、ワード信号が与えられるワード線（ｗｌｉｎｅ）、コンフィギュレーションデータが与えられるビット線（ｂｌｉｎｅ）に接続される。またコンフィギュレーションメモリ部２０１には、コンテキスト信号が与えられる。コンフィギュレーションメモリ部２０１は、コンフィギュレーションメモリ（ＭＣ−ＣＭ：Ｍｕｌｔｉ Ｃｏｎｔｅｘｔ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｍｅｍｏｒｙ）が複数設けられ、ワード信号が供給されることで、所定のコンフィギュレーションメモリにコンフィギュレーションデータが記憶される。

またコンフィギュレーションメモリ部２０１は、コンテキスト信号に従って、排他的論理和回路２０３、マルチプレクサＭＵＸ、セレクタＳＥＬ１、フリップフロップＦＦ、及びセレクタＳＥＬ２に出力する信号を切り替えることで回路構成を切り替える機能を有する。

またコンフィギュレーションメモリ部２０１は、コンテキスト信号に従って、パワー・ゲーティング部２０２へのパワー・ゲーティングを制御する機能を有する。パワー・ゲーティングは、コンテキストを切り替えることで選択されるコンフィギュレーションデータのセットに従って、スイッチＰＳＷのオンまたはオフを切り替える。

パワー・ゲーティング部２０２は、コンテキストの切り替えに従って、隣接するプログラマブルロジックエレメント１０１間で、キャリーチェーン（Ｃａｒｒｙ ｃｈａｉｎ）またはレジスタチェーン（Ｒｅｇｉｓｔｅｒ ｃｈａｉｎ）を形成するための信号（ｃａｒｒｙ ｓｉｇｎａｌｓ、ｒｅｇｉｓｔｅｒ ｃｈａｉｎ ｓｉｇｎａｌｓ）の入出力が行われる。

また、パワー・ゲーティング部２０２は、スイッチＰＳＷのオンまたはオフの切り替えに従って、各回路への高電源電位ＶＤＤの供給を制御し、パワー・ゲーティングの有無を制御する。またパワー・ゲーティング部２０２の排他的論理和回路２０３には、入力端子ＩＮより入力信号が与えられる。

フリップフロップＦＦは、レジスタとして機能する回路である。フリップフロップＦＦは、データＤが入力される端子、リセット信号ＲＥＳＥＴが入力される端子、クロック信号ＣＬＫが入力される端子、第１の制御信号Ｓａｖｅが入力される端子、第２の制御信号Ｌｏａｄが入力される端子、データを出力する端子を有する。またフリップフロップＦＦは、揮発性記憶回路と不揮発性記憶回路とを有する。フリップフロップＦＦの詳細については、後述する。

スイッチＰＳＷは、一例として、図３に示すようにｐチャネル型のトランジスタで構成すればよい。スイッチＰＳＷは、高電源電位ＶＤＤが与えられる配線に電気的に接続され、スイッチＰＳＷのオンまたはオフに従って、高電源電位ＶＤＤをパワー・ゲーティング部２０２に与えるか否かの制御を行う。

〈コンフィギュレーションメモリの構成例〉
次いでプログラマブルロジックエレメント１０１が有するコンフィギュレーションメモリ部２０１の構成例、及びコンフィギュレーションメモリの構成例について説明する。

図４に示すコンフィギュレーションメモリ部２０１は、複数のコンフィギュレーションメモリ３０１を有する。図４では、複数のコンフィギュレーションメモリ３０１がｍ行ｎ列（ｍ、ｎは２以上の自然数）設けられている。各コンフィギュレーションメモリ３０１には、コンテキスト信号が与えられる。また各コンフィギュレーションメモリ３０１は、ワード線（ｗｌｉｎｅ＿１：０乃至ｗｌｉｎｅ＿２ｍ−１：２ｍ−２）、ビット線（ｂｌｉｎｅ＿０乃至ｂｌｉｎｅ＿ｎ−１）に接続され、コンフィギュレーションデータの書き込みが制御される。

なおワード線の本数について、図４では、コンフィギュレーションメモリ３０１毎に２本（ｗｌｉｎｅ＿１：０であれば、ｗｌｉｎｅ＿１とｗｌｉｎｅ＿０）を設ける構成としている。これは、本実施の形態において、コンテキスト信号で切り替えるコンテキスト数を２として説明するためであり、コンテキスト数に応じて、適宜変更することができる。

次いで図５（Ａ）では、図４に示したコンフィギュレーションメモリ３０１の具体的な回路構成について説明する。コンフィギュレーションメモリ３０１は、コンテキスト数に応じた複数のデータ記憶部４０１（ＤＭ：Ｄａｔａ Ｍｅｍｏｒｙ ｃｅｌｌ）と、セレクタ４０２（ＳＥＬ）を有する。

データ記憶部４０１はそれぞれ、ワード線（ｗｌｉｎｅ＿１：０）及びビット線ｂｌｉｎｅに接続され、ワード線にワード信号が供給されるタイミングで、ビット線ｂｌｉｎｅに与えられるコンフィギュレーションデータを記憶することができる。

セレクタＳＥＬは、コンテキスト信号に従って、いずれか一のデータ記憶部４０１に記憶されたコンフィギュレーションデータに応じた信号を出力端子ｏｕｔより出力する。

図５（Ｂ）に示す回路図は、図５（Ａ）に示すデータ記憶部４０１の具体的な回路構成の一例である。

図５（Ｂ）に示すデータ記憶部４０１は、トランジスタ４１１、トランジスタ４１２、トランジスタ４１３、トランジスタ４１４、容量素子Ｃ１および容量素子Ｃ２を有する。

トランジスタ４１１は、ゲートがワード線ｗｌｉｎｅに接続され、ソース及びドレインの一方がビット線ｂｌｉｎｅに接続され、ソース及びドレインの他方が容量素子Ｃ１に接続されている。トランジスタ４１２は、ゲートがワード線ｗｌｉｎｅに接続され、ソース及びドレインの一方がビット線ｂｌｉｎｅの信号を反転させた信号が与えられる配線ｂｌｉｎｅ＿ｂに接続され、ソース及びドレインの他方が容量素子Ｃ２に接続されている。

トランジスタ４１３は、ゲートが容量素子Ｃ１に接続され、ソース及びドレインの一方が電位ＶＨが与えられる配線に接続され、ソース及びドレインの他方が出力端子ＤＭ＿ｏｕｔに接続されている。トランジスタ４１４は、ゲートが容量素子Ｃ２に接続され、ソース及びドレインの一方が電位ＶＬが与えられる配線に接続され、ソース及びドレインの他方が出力端子ＤＭ＿ｏｕｔに接続されている。なお電位ＶＨは高電源電位ＶＤＤ、電位ＶＬはグラウンド電位ＧＮＤとすればよい。

なおトランジスタ４１１及びトランジスタ４１２には、非導通状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ以下、更に１０ｙＡ以下とし、更に１ｙＡ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

図５（Ｂ）に示すデータ記憶部４０１の構成では、ビット線ｂｌｉｎｅ（またはｂｌｉｎｅ＿ｂ）と容量素子Ｃ１（またはＣ２）間をトランジスタ４１１（または４１２）で接続し、このトランジスタ４１１（または４１２）の導通状態、又は非導通状態を制御することで、コンフィギュレーションデータの書き込み、記憶を行っている。そのためコンフィギュレーションデータを記憶する期間において、容量素子Ｃ１（またはＣ２）が設けられるノードでの電荷の移動、すなわち、電位の変動を抑えるトランジスタ４１１（または４１２）として、オフ電流が少ないトランジスタが用いられることが特に好ましい。

なお容量素子Ｃ１（またはＣ２）が設けられるノードとは、トランジスタ４１１のソース及びドレインの他方と、トランジスタ４１３のゲートとが接続され、さらに容量素子Ｃ１を構成する一方の電極が電気的に接続された配線上の節点のことであり、素子間に設けられる接続を行うための配線や、該配線に付加される容量素子等のいずれかの箇所をいう。なお図５（Ｂ）では容量素子Ｃ１（またはＣ２）を設ける構成としたが、トランジスタ４１３及び４１４のゲート容量を利用することで、容量素子を省略することもできる。

トランジスタ４１１及び４１２をオフ電流が少ないトランジスタとすることで、データ記憶部４０１を、電源供給を停止後にデータを記憶できる不揮発性のメモリとすることができる。よって、一旦、データ記憶部４０１に書き込まれたコンフィギュレーションデータは、再度、トランジスタ４１１及び４１２を導通状態とするまで、容量素子Ｃ１（またはＣ２）が設けられるノードに記憶し続けることができる。従って、外部のメモリデバイスからコンフィギュレーションデータをロードする処理を省略でき、起動時の消費電力の削減、起動時間の短縮等が実現できる。

なお本明細書等において、半導体層に酸化物半導体層を有するトランジスタ（以下、ＯＳトランジスタと略記）は、半導体層に酸化物半導体層を有することを明示するために、ＯＳの符号を合わせて付して説明する場合がある。なお本明細書等において、半導体層にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと略記）は、半導体層にシリコンを有することを明示するために、Ｓｉの符号を合わせて付して説明する場合がある。図５（Ｂ）では、トランジスタ４１１及びトランジスタ４１２は、半導体層に酸化物半導体層を有するトランジスタであることを明示するために、ＯＳの符号を合わせて付している。また図５（Ｂ）で、トランジスタ４１３及びトランジスタ４１４は、半導体層にシリコンを有するトランジスタであることを明示するための、Ｓｉの符号を併せて付している。

なお図５（Ｂ）では、トランジスタ４１１乃至トランジスタ４１４をｎチャネル型のトランジスタとしたが、ｐチャネル型トランジスタとすることもできる。

〈フリップフロップの回路構成例〉
図６に、図３で示したフリップフロップＦＦの一形態を例示する。図６に示すラッチ回路５００は、図３に示すフリップフロップＦＦが有する１ビットのデータを記憶するラッチ回路の一例である。

図６に示すラッチ回路５００は、揮発性記憶回路５０１及び不揮発性記憶回路５０２を有する。不揮発性記憶回路５０２は、コンテキスト数に応じた数の不揮発性記憶部５０３＿１乃至５０３＿ｊ、及び揮発性記憶回路５０１が有するデータを記憶するノードに応じて設けられたインバータ回路５０４を有する。なお揮発性記憶回路５０１は、実施の形態１の図１（Ｂ）で説明した揮発性記憶回路２１に相当する回路であり、不揮発性記憶回路５０２は実施の形態１の図１（Ｂ）で説明した不揮発性記憶回路２２に相当する回路である。また不揮発性記憶部５０３＿１乃至５０３＿ｊは、実施の形態１の図１（Ｂ）で説明した第１乃至第ｋの不揮発性記憶部ＳＲ＿１乃至ＳＲ＿ｋに相当する記憶部である。

図６に示す揮発性記憶回路５０１は、一例として、アナログスイッチ５１１、ＮＡＮＤ回路５１２、インバータ回路５１３、アナログスイッチ５１４、インバータ回路５１５及びＮＡＮＤ回路５１６を有する。アナログスイッチ５１１、インバータ回路５１３、アナログスイッチ５１４、及びＮＡＮＤ回路５１６には、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＮが与えられる。またＮＡＮＤ回路５１２及びＮＡＮＤ回路５１６には、リセット信号ＲＥＳＥＴが与えられる。なお各回路に与えられる反転クロック信号ＣＬＫＮは、ラッチ回路５００に与えられるクロック信号ＣＬＫをインバータ回路で反転させて得る構成とすればよい。

揮発性記憶回路５０１は、電源供給が継続されている期間において、データに対応する電位をインバータラッチに保持し、データを記憶する機能を有する回路である。不揮発性記憶回路５０２は、電源供給が停止されている期間において、データに対応する電位を保持し、データを記憶する機能を有する回路である。

不揮発性記憶部５０３＿１は、複数のデータ記憶部５２０を有する。データ記憶部５２０は、トランジスタ５２１、容量素子５２２、トランジスタ５２３及びトランジスタ５２４を有する。なお図６に示す不揮発性記憶部５０３＿１は、揮発性記憶回路５０１が有するデータを記憶するノードに応じて、データを記憶するデータ記憶部５２０に相当する回路を４つ有する。

また不揮発性記憶部５０３＿２乃至５０３＿ｊについても、図６に示すように同じ回路構成を有する。

データ記憶部５２０のトランジスタ５２１のソース及びドレインの一方は、インバータ回路５０４を介して、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方に接続されている。トランジスタ５２１のゲートは、第１の制御信号Ｓａｖｅ＿１が与えられる配線に接続されている。トランジスタ５２１のソース及びドレインの他方は、トランジスタ５２４のゲート及び容量素子５２２の第１の電極に接続されている。

容量素子５２２の第２の電極及びトランジスタ５２４のソースまたはドレインの他方は、グラウンド電位が与えられる配線に接続されている。

トランジスタ５２３のソース及びドレインの一方は、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方に接続されている。トランジスタ５２３のソース及びドレインの他方は、トランジスタ５２４のソース及びドレインの一方に接続されている。トランジスタ５２３のゲートは、第２の制御信号Ｌｏａｄ＿１が与えられる配線に接続されている。

なお不揮発性記憶部５０３＿１において、トランジスタ５２１のソース及びドレインの他方、容量素子５２２の第１の電極及びトランジスタ５２４のゲートが接続されたノードを、図６に示すようにノードＦ１、ノードＦ２、ノードＦ３、ノードＦ４という。また、不揮発性記憶部５０３＿２においても同様に、図６に示すようにノードＦ５、ノードＦ６、ノードＦ７、ノードＦ８という。なおノードＦ１、ノードＦ２、ノードＦ３、ノードＦ４にゲートが接続されるトランジスタを説明のため、トランジスタＭ１乃至Ｍ４ともいう。なおノードＦ５、ノードＦ６、ノードＦ７、ノードＦ８にゲートが接続されるトランジスタを説明のため、トランジスタＭ５乃至Ｍ８ともいう。

なお、不揮発性記憶部５０３＿２乃至５０３＿ｊに与えられる第１の制御信号Ｓａｖｅ＿１及び第２の制御信号Ｌｏａｄ＿１に相当する信号を、図６に示すように、それぞれ第１の制御信号Ｓａｖｅ＿２乃至Ｓａｖｅ＿ｊ、並びに第２の制御信号Ｌｏａｄ＿２乃至Ｌｏａｄ＿ｊという。なお第１の制御信号Ｓａｖｅ＿１乃至Ｓａｖｅ＿ｊ、及び第２の制御信号Ｌｏａｄ＿１乃至Ｌｏａｄ＿ｊは、簡単な論理回路を追加するのみで生成できる制御信号である。具体的には、コンテキスト信号と、データのバックアップ又はリカバリーを行うタイミング信号と、の論理積で得られる信号を第１の制御信号Ｓａｖｅ＿１乃至Ｓａｖｅ＿ｊ、及び第２の制御信号Ｌｏａｄ＿１乃至Ｌｏａｄ＿ｊに用いることができる。

図６に示す回路構成とすることで、プログラマブルロジックエレメントでは、揮発性記憶回路５０１が有するインバータラッチを構成するノードのデータを、第１の制御信号Ｓａｖｅ＿１乃至Ｓａｖｅ＿ｊのいずれか一、たとえば第１の制御信号Ｓａｖｅ＿１をＨレベルにすることで、ノードＦ１、ノードＦ２、ノードＦ３、ノードＦ４に退避させることができる。また、ノードＦ１、ノードＦ２、ノードＦ３、ノードＦ４のデータを、第２の制御信号Ｌｏａｄ＿１乃至Ｌｏａｄ＿ｊのいずれか一、たとえば第２の制御信号Ｌｏａｄ＿１をＨレベルにすることで、ノードに復元させることができる。

なおトランジスタ５２１には、非導通状態でのリーク電流（オフ電流）が少ないトランジスタであることが好ましい。図６に示すデータ記憶部５２０の構成では、トランジスタ５２１の導通状態、又は非導通状態を制御することで、揮発性記憶回路５０１が有するデータの書き込み、記憶を行っている。そのため揮発性記憶回路５０１が有するデータを記憶する期間において、ノードＦ１での電荷の移動、すなわち、電位の変動を抑えるトランジスタ５２１として、オフ電流が少ないトランジスタが用いられることが特に好ましい。

トランジスタ５２１をオフ電流が少ないトランジスタとすることで、データ記憶部５２０を、電源供給を停止後にデータを記憶できる不揮発性のメモリとすることができる。よって、一旦、データ記憶部５２０に書き込まれた揮発性記憶回路５０１が有するデータは、再度、トランジスタ５２１を導通状態とするまで、ノードＦ１に記憶し続けることができる。従って、ラッチ回路５００を有するフリップフロップへの電源供給を停止する期間を設けたとしても、一旦記憶したデータを保持し、データの再計算に要する時間や電力の削減等が実現できる。

なお図６では、トランジスタ５２１、トランジスタ５２３及びトランジスタ５２４をｎチャネル型のトランジスタとして説明をするが、ｐチャネル型トランジスタとすることもできる。

〈ラッチ回路の動作例〉
次に、図６に示すラッチ回路５００の動作について、図７、図８に示すタイミングチャートを用いて説明する。

図７において、ＶＤＤはラッチ回路５００に高電源電位ＶＤＤを与える配線の電位を表す。また、ＲＥＳＥＴはリセット信号が与えられる配線の電位を表す。また、ＣＬＫはクロック信号が与えられる配線の電位を表す。また、Ｄはデータ信号が与えられる配線の電位を表す。また、Ｑは出力信号が与えられる配線の電位を表す。また、Ｓａｖｅ＿１は第１の制御信号Ｓａｖｅ＿１が与えられる配線の電位を表す。また、Ｌｏａｄ＿１は第２の制御信号Ｌｏａｄ＿１が与えられる配線の電位を表す。また、Ｆ１はノードＦ１の電位を表す。また、Ｆ２はノードＦ２の電位を表す。また、Ｆ３はノードＦ３の電位を表す。また、Ｆ４はノードＦ４の電位を表す。

データ信号及び出力信号は、Ｈレベルの電位またはＬレベルの電位であるが、ここでは入力される順に”Ｄ０”乃至”Ｄ３”のように表記する。また、”Ｄ０”の反転値には、”Ｄ０＿ｂ”として表記する。また図面においては、”Ｄ０”の反転値を”Ｄ０”の上側に線を付して表記する。

図７に示すタイミングチャートにおいて、期間Ｔ１乃至Ｔ５は、ラッチ回路５００の状態を表している。期間Ｔ１は通常動作期間（ａｃｔｉｖｅ ｓｔａｔｅ）である。期間Ｔ２はデータのバックアップ期間（Ｂａｃｋｕｐ）である。期間Ｔ３は動作停止期間（Ｏｆｆ ｓｔａｔｅ）である。期間Ｔ４はデータのリカバリー期間（Ｒｅｃｏｖｅｒｙ）である。期間Ｔ５は通常動作期間（ａｃｔｉｖｅ ｓｔａｔｅ）である。

期間Ｔ１では、クロック信号がＬレベルからＨレベルに切り替わるタイミングで、データ信号が”Ｄ０”から”Ｄ１”に変わる。この切り替わったデータ信号”Ｄ１”が、揮発性記憶回路５０１が有するデータとして、マスターラッチ及びスレーブラッチが有する双方のインバータラッチに与えられる。また期間Ｔ１では、クロック信号がＨレベルからＬレベルに切り替わるタイミングで、揮発性記憶回路５０１が取り込んだデータを出力信号”Ｄ１”として出力する。なお期間Ｔ１では、ノードＦ１乃至Ｆ４の電位は、不定値（ｕｎｋｎｏｗｎ）として示しているが、前の期間に書き込まれたデータを記憶する構成としてもよい。

次いで期間Ｔ２で、クロック信号はＬレベルに固定され、第１の制御信号Ｓａｖｅ＿１がＨレベルになる。このとき、揮発性記憶回路５０１は取り込んだデータ”Ｄ１”をインバータラッチで保持する。また、揮発性記憶回路５０１は取り込んだデータ”Ｄ１”がインバータ回路５０４を介してノードＦ１に与えられ、ノードＦ１の電位は、”Ｄ１＿ｂ”となる。同様に、ノードＦ２乃至Ｆ４についても、揮発性記憶回路５０１が有するインバータラッチが保持するいずれか一の電位が与えられ、図７に示す状態となる。

期間Ｔ３で、電源電圧の供給を停止し、第１の制御信号Ｓａｖｅ＿１をＬレベルにする。このとき、ノードＦ１乃至Ｆ４は浮遊状態となり、データを記憶する。このように、不揮発性記憶回路５０２にデータが記憶され、揮発性記憶回路５０１のデータは消失する。

期間Ｔ４で、電源電圧の供給を再開し、第２の制御信号Ｌｏａｄ＿１がＨレベルになる。このとき、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、Ｍ１とＭ２、及びＭ３とＭ４のトランジスタのチャネル抵抗の差で決定される。例えば、データ”Ｄ１”がＨレベルの場合、ノードＦ１はＬレベルである。このとき、トランジスタＭ１はオフであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方とは非導通状態である。一方、データ”Ｄ１”がＨレベルの場合、ノードＦ２はＨレベルである。このとき、トランジスタＭ２はオンであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの他方とは導通状態である。そのため、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、常にノードＦ１乃至Ｆ４の電位に従ってＬレベルのノードが決まり、データの復元を行うことができる。

電源電圧の供給が再開されると、データ信号が与えられる配線の電位Ｄが”Ｄ１”に戻り、クロック信号が与えられる配線にはＬレベルの電位が供給される。このとき、ラッチ回路５００の出力電位が”Ｄ１”となる。したがって、揮発性記憶回路５０１にデータを復元することができる。

期間Ｔ５で、制御信号Ｌｏａｄ＿１がＬレベルになり、これ以降、通常動作期間になり、データ演算が再開される。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現することができるプログラマブルロジックデバイスを提供することができる。揮発性記憶回路５０１と不揮発性記憶回路５０２とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止及び再開することができ、消費電力の低減を図ることができる。

なお図６に示すラッチ回路の回路構成は、ノードＦ１とＦ２、並びにノードＦ３とＦ４に記憶されるデータは常に論理が反対の関係にあるため、復元動作を行う際、Ｍ１とＭ２の何れか、及びＭ３とＭ４の何れかのトランジスタが必ず導通状態となり、揮発性記憶回路５０１内のインバータラッチにＬレベルの電位を与える。その為、高速にデータの復元が可能であり、また駆動電圧を低くすることが可能である。

図７では電源電圧の供給を停止する際の動作について説明したが、図８ではコンテキストを切り替える際の動作について説明する。図８では、一例として第１のコンテキストから第２のコンテキストに切り替え、再度第１のコンテキストに切り替える構成について説明する。

図８において、ＣＬＫはクロック信号が与えられる配線の電位を表す。また、Ｄはデータ信号が与えられる配線の電位を表す。また、Ｑは出力信号が与えられる配線の電位を表す。また、Ｓａｖｅ＿１は第１の制御信号Ｓａｖｅ＿１が与えられる配線の電位を表す。また、Ｌｏａｄ＿１は第２の制御信号Ｌｏａｄ＿１が与えられる配線の電位を表す。また、Ｓａｖｅ＿２は第１の制御信号Ｓａｖｅ＿２が与えられる配線の電位を表す。また、Ｌｏａｄ＿２は第２の制御信号Ｌｏａｄ＿２が与えられる配線の電位を表す。また、Ｆ１はノードＦ１の電位を表す。また、Ｆ２はノードＦ２の電位を表す。また、Ｆ３はノードＦ３の電位を表す。また、Ｆ４はノードＦ４の電位を表す。また、Ｆ５はノードＦ５の電位を表す。また、Ｆ６はノードＦ６の電位を表す。また、Ｆ７はノードＦ７の電位を表す。また、Ｆ８はノードＦ８の電位を表す。

データ信号及び出力信号は、Ｈレベルの電位またはＬレベルの電位であるが、ここでは第１のコンテキストで得られるデータについて、入力される順に”Ｄ０”乃至”Ｄ３”のように表記し、第２のコンテキストで得られるデータについて、入力される順に”ｄ０”乃至”ｄ３”のように表記する。また、”Ｄ０”、”ｄ０”の反転値には、”Ｄ０＿ｂ”、”ｄ０＿ｂ”として表記する。また図面においては、”Ｄ０”、”ｄ０”の反転値を”Ｄ０”、”ｄ０”の上側に線を付して表記する。

図８に示すタイミングチャートにおいて、期間Ｔ１１乃至Ｔ１７は、ラッチ回路５００の状態を表す。期間Ｔ１１は第１のコンテキストによる通常動作期間（ａｃｔｉｖｅ ｓｔａｔｅ）である。期間Ｔ１２は第１のコンテキストによるデータのバックアップ期間（Ｂａｃｋｕｐ）である。期間Ｔ１３は第２のコンテキストによるデータのリカバリー期間（Ｒｅｃｏｖｅｒｙ）である。期間Ｔ１４は第２のコンテキストによる通常動作期間（ａｃｔｉｖｅ ｓｔａｔｅ）である。期間Ｔ１５は第２のコンテキストによるデータのバックアップ期間（Ｂａｃｋｕｐ）である。期間Ｔ１６は第１のコンテキストによるデータのリカバリー期間（Ｒｅｃｏｖｅｒｙ）である。期間Ｔ１７は第１のコンテキストによる通常動作期間（ａｃｔｉｖｅ ｓｔａｔｅ）である。

まず第１のコンテキストによるデータの記憶を行う。期間Ｔ１１では、クロック信号がＬレベルからＨレベルに切り替わるタイミングで、データ信号が”Ｄ０”から”Ｄ１”に変わる。この切り替わったデータ信号”Ｄ１”が、揮発性記憶回路５０１が有するデータとして、マスターラッチ及びスレーブラッチが有する双方のインバータラッチに取り込まれる。また期間Ｔ１１では、クロック信号がＨレベルからＬレベルに切り替わるタイミングで、揮発性記憶回路５０１が取り込んだデータを出力信号”Ｄ１”として出力する。なお期間Ｔ１１では、ノードＦ１乃至Ｆ４の電位は、不定値（ｕｎｋｎｏｗｎ）として示している。また期間Ｔ１１では、ノードＦ５乃至Ｆ８の電位は、前の期間に書き込まれたデータである”ｄ０”及び”ｄ０＿ｂ”として示している。

次いで第１のコンテキストによるデータの記憶から第２のコンテキストによるデータの記憶に切り替えるために、第１のコンテキストによるデータのバックアップを行う。期間Ｔ１２で、クロック信号はＬレベルに固定され、第１の制御信号Ｓａｖｅ＿１がＨレベルになる。このとき、揮発性記憶回路５０１は取り込んだデータ”Ｄ１”をインバータラッチで保持する。また、揮発性記憶回路５０１は取り込んだデータ”Ｄ１”がインバータ回路５０４を介してノードＦ１に与えられ、ノードＦ１の電位は、”Ｄ１＿ｂ”となる。同様に、ノードＦ２乃至Ｆ４についても、揮発性記憶回路５０１が有するインバータラッチが保持するいずれか一の電位が与えられ、図８に示す状態となる。

次いで、前の期間にバックアップしたデータの第２のコンテキストによる復元を行う。期間Ｔ１３で、第２の制御信号Ｌｏａｄ＿２がＨレベルになる。このとき、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、Ｍ５とＭ６、及びＭ７とＭ８のトランジスタのチャネル抵抗の差で決定される。例えば、データ”ｄ０”がＨレベルの場合、ノードＦ５はＬレベルである。このとき、トランジスタＭ５はオフであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方とは非導通状態である。一方、データ”ｄ０”がＨレベルの場合、ノードＦ６はＨレベルである。このとき、トランジスタＭ６はオンであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの他方とは導通状態である。そのため、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、常にノードＦ５乃至Ｆ８の電位に従ってＬレベルのノードが決まり、データの復元を行うことができる。

次いで、復元したデータをもとに第２のコンテキストによるデータの記憶を行う。期間Ｔ１４では、クロック信号がＬレベルからＨレベルに切り替わるタイミングで、データ信号”ｄ０”が”ｄ１”に変わり、データ信号”ｄ１”が”ｄ２”に変わる。これらの切り替わったデータ信号”ｄ１”及び”ｄ２”が、揮発性記憶回路５０１が有するデータとして、マスターラッチ及びスレーブラッチが有する双方のインバータラッチに取り込まれる。また期間Ｔ１４では、クロック信号がＨレベルからＬレベルに切り替わるタイミングで、揮発性記憶回路５０１が取り込んだデータを出力信号”ｄ１”及び”ｄ２”として出力する。なお期間Ｔ１４では、ノードＦ１乃至Ｆ４の電位は、前の期間に書き込まれたデータである”Ｄ１”及び”Ｄ１＿ｂ”として示している。また期間Ｔ１４では、ノードＦ５乃至Ｆ８の電位は、前の期間に書き込まれたデータである”ｄ０”及び”ｄ０＿ｂ”として示している。

次いで第２のコンテキストによるデータの記憶から再度第１のコンテキストによるデータの記憶に切り替えるために、第２のコンテキストによるデータのバックアップを行う。期間Ｔ１５で、クロック信号はＬレベルに固定され、第１の制御信号Ｓａｖｅ＿２がＨレベルになる。このとき、揮発性記憶回路５０１は取り込んだデータ”ｄ２”をインバータラッチで保持する。また、揮発性記憶回路５０１は取り込んだデータ”ｄ２”がインバータ回路５０４を介してノードＦ５に与えられ、ノードＦ５の電位は、”ｄ２＿ｂ”となる。同様に、ノードＦ６乃至Ｆ８についても、揮発性記憶回路５０１が有するインバータラッチが保持するいずれか一の電位が与えられ、図８に示す状態となる。

次いで、前の期間にバックアップしたデータの第１のコンテキストによる復元を行う。期間Ｔ１６で、第２の制御信号Ｌｏａｄ＿１がＨレベルになる。このとき、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、Ｍ１とＭ２、及びＭ３とＭ４のトランジスタのチャネル抵抗の差で決定される。例えば、データ”Ｄ１”がＨレベルの場合、ノードＦ１はＬレベルである。このとき、トランジスタＭ１はオフであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方とは非導通状態である。一方、データ”Ｄ１”がＨレベルの場合、ノードＦ２はＬレベルである。このとき、トランジスタＭ２はオンであり、グラウンド電位ＧＮＤを供給する配線と揮発性記憶回路５０１が有するインバータラッチを構成するノードの他方とは導通状態である。そのため、揮発性記憶回路５０１が有するインバータラッチを構成するノードの一方または他方の電位は、常にノードＦ１乃至Ｆ４の電位に従ってＬレベルのノードが決まり、データの復元を行うことができる。

次いで期間Ｔ１７で、復元したデータをもとに第１のコンテキストによるデータの記憶が再開される。

以上のような構成とすることで、プログラマブルロジックエレメントが有するレジスタ内のデータを保持し、コンテキストの切り替えを容易に実現することができるプログラマブルロジックデバイスを提供することができる。また、以上のような構成とすることで、揮発性記憶回路５０１と不揮発性記憶回路５０２の間でデータの退避及び復元を伴ったコンテキストの切り替えを行うことができ、電源供給を停止した際の、データを保持することができる。また、以上のような構成とすることで、電源電圧の供給を適宜停止及び再開することができ、消費電力の低減を図ることができる。

〈プログラマブルスイッチエレメントの構成例〉
次いで図２で示すプログラマブルスイッチエレメント１０２の構成例について説明する。

図９に示すプログラマブルスイッチエレメント１０２は、複数のルーティングスイッチ部６０１（ＭＣ−ＲＳ：Ｍｕｌｔｉ−Ｃｏｎｔｅｘｔ Ｒｏｕｔｉｎｇ Ｓｗｉｔｃｈ）を有する。図９では、複数のルーティングスイッチ部６０１がｍ行ｎ列（ｍ、ｎは２以上の自然数）設けられている。各ルーティングスイッチ部６０１には、コンテキスト信号が与えられる。また各ルーティングスイッチ部６０１は、ワード線（ｗｌｉｎｅ＿１：０乃至ｗｌｉｎｅ＿２ｍ−１：２ｍ−２）、ビット線（ｂｌｉｎｅ＿０乃至ｂｌｉｎｅ＿ｎ−１）、入力線（ＳＷ＿ｉｎ＿０乃至ＳＷ＿ｉｎ＿ｎ−１）、出力線（ＳＷ＿ｏｕｔ＿０乃至ＳＷ＿ｏｕｔ＿ｍ−１）に接続され、コンフィギュレーションデータの書き込み及びコンフィギュレーションデータに応じた配線間の電気的接続が制御される。

なおワード線の本数について、図９では、ルーティングスイッチ部６０１毎に２本（ｗｌｉｎｅ＿１：０であれば、ｗｌｉｎｅ＿１とｗｌｉｎｅ＿０）を設ける構成としている。これは、本実施の形態において、コンテキスト信号で切り替えるコンテキスト数を２として説明するためであり、コンテキスト数に応じて、適宜変更することができる。

次いで図１０（Ａ）では、図９に示したルーティングスイッチ部６０１の具体的な回路構成について説明する。ルーティングスイッチ部６０１は、コンテキスト数に応じたルーティングスイッチ７０１（ＲＳ：Ｒｏｕｔｉｎｇ Ｓｗｉｔｃｈ）と、セレクタ７０２（ＳＥＬ）を有する。

ルーティングスイッチ７０１はそれぞれ、ワード線（ｗｌｉｎｅ＿１：０）、ビット線ｂｌｉｎｅ及び入力線ＳＷ＿ｉｎに接続され、ビット線に与えられるコンフィギュレーションデータをワード線にワード信号が供給されるタイミングで記憶することができる。ルーティングスイッチ７０１は、コンフィギュレーションデータに応じて、いずれか一の入力線ＳＷ＿ｉｎとセレクタＳＥＬとの電気的な接続を切り替える。

セレクタＳＥＬは、コンテキスト信号に従って、いずれか一の入力線ＳＷ＿ｉｎといずれか一の出力線ＳＷ＿ｏｕｔとの電気的な接続を切り替える。

図１０（Ｂ）に示す回路図は、図１０（Ａ）に示すルーティングスイッチ７０１の具体的な回路構成の一例である。

図１０（Ｂ）に示すルーティングスイッチ７０１は、トランジスタ７１１、トランジスタ７１２および容量素子７１３を有する。トランジスタ７１１は、ゲートがワード線ｗｌｉｎｅに接続され、ソース及びドレインの一方がビット線ｂｌｉｎｅに接続され、ソース及びドレインの他方が容量素子７１３に接続されている。トランジスタ７１２は、ゲートがノードＳＮに接続され、ソース及びドレインの一方が入力線ＳＷ＿ｉｎに接続され、ソース及びドレインの他方が出力端子ＲＳ＿ｏｕｔに接続されている。

なおトランジスタ７１１には、非導通状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。図１０（Ｂ）に示すルーティングスイッチ７０１の構成では、トランジスタ７１１の導通状態、又は非導通状態を制御することで、コンフィギュレーションデータの書き込み、記憶を行っている。そのためコンフィギュレーションデータを記憶する期間において、ノードＳＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。

トランジスタ７１１をオフ電流が少ないトランジスタとすることで、ルーティングスイッチ７０１を、電源供給を停止後にデータの保持期間が存在する不揮発性のメモリとすることができる。よって、一旦、ルーティングスイッチ７０１に書き込まれたコンフィギュレーションデータは、再度、トランジスタ７１１を導通状態とするまで、ノードＳＮに記憶し続けることができる。従って、ルーティングスイッチ部６０１への電源供給を停止する期間を設けたとしても、一旦記憶したコンフィギュレーションデータを保持し、再度のコンフィギュレーションデータの書き込みに要する時間や電力の削減等が実現できる。

なお図１０（Ｂ）に示すノードＳＮとは、トランジスタ７１１のソース及びドレインの他方と、トランジスタ７１２のゲートとが接続され、さらに容量素子７１３を構成する一方の電極が電気的に接続された配線上の節点のことであり、素子間に設けられる接続を行うための配線や、該配線に付加される容量素子等のいずれかの箇所をいう。なお図１０（Ｂ）では容量素子７１３を設ける構成としたが、トランジスタ７１２のゲート容量を利用することで、容量素子を省略することもできる。

なお図１０（Ｂ）では、トランジスタ７１１及び７１２をｎチャネル型のトランジスタとしたが、ｐチャネル型トランジスタとすることもできる。

上述したように、本発明の一態様では、複数のコンテキスト信号により機能の切り替えが可能なプログラマブルロジックエレメントが有するレジスタ内において、揮発性記憶回路と、コンテキスト信号の数に対応して複数の不揮発性記憶部が設けられた不揮発性記憶回路と、を設ける構成とする。当該構成により、コンテキストを切り替える毎に、揮発性記憶回路のデータの退避及び復元をコンテキストに応じて行うことができる。その結果、各プログラマブルロジックエレメントが有するレジスタでのデータを保持することのできるプログラマブルロジックデバイスとすることができる。

または本発明の一態様は、プログラマブルロジックエレメント内にスイッチを設け、コンフィギュレーションデータのセットに、パワー・ゲーティングを制御するためのスイッチのオンまたはオフの要否に関する情報を割り当て、複数のコンテキスト信号により機能の切り替えを行う際、該スイッチのオンまたはオフの制御を行う構成とする。該構成とすることで、複雑な制御回路を用いることなく、プログラマブルロジックエレメント毎のパワー・ゲーティングにより緻密な電力制御ができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又は実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタが非導通状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタが非導通状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタは非導通状態となる。

また、成膜される酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係るＰＬＤが有するプログラマブルスイッチエレメントを構成する回路部に用いられるトランジスタの断面の構造について、図面を参照して説明する。

図１１に、開示する発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１１では、上記実施の形態２の図６で図示したトランジスタ５２４、容量素子５２２、及びトランジスタ５２１を、例示している。

また、本実施の形態では、トランジスタ５２４が、単結晶のシリコン基板に形成され、酸化物半導体を活性層に用いたトランジスタ５２１が、トランジスタ５２４上に形成されている場合を例示している。トランジスタ５２４は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に用いていても良い。或いは、トランジスタ５２４は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ５２１はトランジスタ５２４上に積層されていなくとも良く、トランジスタ５２１とトランジスタ５２４とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ５２４を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態２の図６で説明したトランジスタのうち、トランジスタ５２１に酸化物半導体を用い、トランジスタ５２３及びトランジスタ５２４にシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ５２１を積層させることで、トランジスタ５２１のデザインルールを緩和させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造のレジスタを有することによってＰＬＤのチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際のＰＬＤのチップ面積は、シリコンを用いたトランジスタの数で決定される。

図１１では、半導体基板８００にｎチャネル型のトランジスタ５２４が形成されている。

半導体基板８００は、例えば、ｎ型又はｐ型の導電性を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１１では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ５２４は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。

具体的に、トランジスタ５２４は、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。

トランジスタ５２４上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。

そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。

配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。

そして、図１１では、絶縁膜８２０上にトランジスタ５２１及び容量素子５２２が形成されている。

トランジスタ５２１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。

また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子５２２として機能する。

なお、図１１では、容量素子５２２がトランジスタ５２１と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子５２２は、トランジスタ５２１と共に、絶縁膜８２０の下に設けられていても良い。

そして、トランジスタ５２１、容量素子５２２上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。

なお、図１１において、トランジスタ５２１は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ５２１が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ５２１の閾値電圧を制御することができる。

また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ５２１の構成例を、図１２（Ａ）に示す。

図１２（Ａ）に示すトランジスタ５２１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。

そして、トランジスタ５２１では、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物層である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図１２（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＰＬＤを含む回路部を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１３、図１４を用いて説明する。

図１３（Ａ）では上述の実施の形態で説明したＰＬＤを含む回路部を含むチップを電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態４の図１１に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程は、図１３（Ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後に電子部品をプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経てＰＬＤを含む回路部を有する電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明したＰＬＤを有する回路部を含む構成とすることができる。そのため、高機能化及び低消費電力化が図られた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１３（Ｂ）に示す。図１３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３（Ｂ）に示す電子部品７５０は、リード７５１及び回路部７５３を示している。図１３（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで半導体装置が完成する。完成した半導体装置７５４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１４（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。そのため、高機能化及び低消費電力化が図られた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１４（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１４（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１４（Ａ）に示す携帯型の情報端末は、図１４（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１４（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１４（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１４（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。そのため、高機能化及び低消費電力化が図られた電子書籍が実現される。

図１４（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示すＰＬＤを有する半導体装置が搭載されている。そのため、高機能化及び低消費電力化が図られたテレビジョン装置が実現される。

図１４（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。そのため高機能化及び低消費電力化が図られたスマートフォンが実現される。

図１４（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。そのため、高機能化及び低消費電力化が図られたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に示すＰＬＤを有する半導体装置が搭載されている。このため、高機能化及び低消費電力化が図られた電子機器が実現される。

本実施例では、上記実施の形態で説明したＰＬＤを有する半導体装置のチップを作製し、コンテキスト信号を切り替えた際、またはデータのバックアップまたはリカバリーをする際、の出力される信号の波形を示すことで、該半導体装置の高機能化及び低消費電力化が実現されることについて説明する。

図２で示したＰＬＤを用いて作成した半導体装置において、コンテキスト信号及び半導体装置の機能に従って、入力信号を出力する回路の出力信号の波形図を図１５に示す。図１５では、コンテキストを切り替えるコンテキスト信号（Ｃｏｎｔｅｘｔ）のほか、入力信号としてクロック信号（ＣＬＫ）、出力信号として”ＯＵＴ＿０”乃至”ＯＵＴ＿２”を示している。

図１５においてコンテキスト信号は、一例として、第１のコンテキスト（Ｃｏｎｔｅｘｔ＿１）（クロック信号を１／２分周した信号として出力する機能に対応）、第２のコンテキスト（Ｃｏｎｔｅｘｔ＿２）（クロック信号を１／４分周した信号として出力する機能に対応）を切り替えるものである。なお図１５のタイミングチャート図において、電源電圧を２．５Ｖとし、クロック信号の駆動周波数を１０ＭＨｚとした。

なお図１５に示す出力信号”ＯＵＴ＿０”乃至”ＯＵＴ＿２”は、図２で示したＰＬＤにおける入出力端子部１１４Ｌが有するプログラマブルロジックエレメント”ＬＥ＿００”乃至”ＬＥ＿０２”の出力信号を出力する端子より得られる。つまり、コンテキスト信号を切り替えることで、ＰＬＤの機能が切り替わり、出力信号”ＯＵＴ＿０”乃至”ＯＵＴ＿２”が切り替わることになる。

図１５に示すようにコンテキスト信号を切り替えることで、１クロック（１ＣＬＫ）の切り替え期間を経て、第１のコンテキストから第２のコンテキストへと機能が切り替わり、出力信号が切り替わることが確認できた。

次いで、図２で示したＰＬＤを用いて作成した半導体装置において、データのバックアップを行い、そして電源供給を停止し、その後電源供給を再開してデータのリカバリーを行った場合の回路の出力信号の波形図を図１６に示す。図１６では、電源供給が行われる期間として信号ＶＤＤをＨレベル、電源供給が行われない期間（ＯＦＦ）として信号ＶＤＤをＬレベルで表している。また図１６では、データのバックアップ期間（Ｂａｃｋｕｐ）において第１の制御信号（Ｓａｖｅ＿１）をＨレベルとし、データのリカバリー期間（Ｒｅｃｏｖｅｒｙ）において、第２の制御信号（Ｌｏａｄ＿１）をＨレベルで表している。

また、コンテキストの切り替えにより、昇降を繰り返すカウンター回路としての機能に切り替えられたＰＬＤを有する半導体装置の出力信号の波形図を図１６に示す。図１６では、第１の制御信号、第２の制御信号、入力信号としてデジタル／アナログコンバータの出力信号（ＤＡＣ ｏｕｔｐｕｔ）、出力信号として”ＯＵＴ＿０”乃至”ＯＵＴ＿４”を示している。

なお図１６に示す出力信号”ＯＵＴ＿０”乃至”ＯＵＴ＿４”は、図２で示したＰＬＤにおける入出力端子部１１４Ｌが有するプログラマブルロジックエレメント”ＬＥ＿００”乃至”ＬＥ＿０４”の出力信号を出力する端子より得られる。なお図１６のタイミングチャート図において、電源電圧を２．５Ｖとし、クロック信号の駆動周波数を１６ｋＨｚとした。

図１６に示すようにデータのバックアップを行い、その後電源供給を停止し、そして電源供給を再開してデータのリカバリーを行う動作が正常に行われていることが確認できた。また、電源供給を停止する前後でＰＬＤを有する半導体装置は、昇降を繰り返すカウンター回路としての機能を維持し、コンフィギュレーションメモリに記憶したコンフィギュレーションデータの不揮発性も確認できた。

次いで、図２で示したＰＬＤを用いて作成した半導体装置において、コンテキスト信号によってコンテキストを切り替える前後でのデータのバックアップ及びデータのリカバリーを行い、使用しないプログラマブルロジックエレメントでのパワー・ゲーティングを行った場合の回路の出力信号の波形図を図１７に示す。図１７では、データのバックアップ期間（Ｂａｃｋｕｐ）において第１の制御信号（Ｓａｖｅ＿１）をＨレベルとし、データのリカバリー期間（Ｒｅｃｏｖｅｒｙ）において、第２の制御信号（Ｌｏａｄ＿１）をＨレベルとしている。図１７では、コンテキストを切り替えるコンテキスト信号（Ｃｏｎｔｅｘｔ）のほか、入力信号としてクロック信号（ＣＬＫ）、出力信号として”ＯＵＴ＿０”乃至”ＯＵＴ＿６”を示している。

図１７においてコンテキスト信号は、一例として、第１のコンテキスト（Ｃｏｎｔｅｘｔ＿１）（シフト回路としての機能に対応）、第２のコンテキスト（Ｃｏｎｔｅｘｔ＿２）（カウンター回路としての機能に対応）を切り替えるものである。なお図１７のタイミングチャート図において、電源電圧を２．５Ｖとし、クロック信号の駆動周波数を２．５ＭＨｚとした。

なお図１７において、第１のコンテキストではシフト回路の出力信号として、”ＯＵＴ＿０”乃至”ＯＵＴ＿６”を用いるものとし、第２のコンテキストではカウンター回路の出力信号として、”ＯＵＴ＿１”乃至”ＯＵＴ＿６”を用いるものとした。すなわち第２のコンテキストでは、出力信号”ＯＵＴ＿０”を用いず、プログラマブルロジックエレメントＬＥ＿００をパワー・ゲーティングする構成とした。

なお図１７に示す出力信号”ＯＵＴ＿０”乃至”ＯＵＴ＿６”は、図２で示したＰＬＤにおける入出力端子部１１４Ｌが有するプログラマブルロジックエレメント”ＬＥ＿００”乃至”ＬＥ＿０６”の出力信号を出力する端子より得られる。つまり、コンテキスト信号を切り替えることで、ＰＬＤの機能が切り替わり、出力信号”ＯＵＴ＿０”乃至”ＯＵＴ＿６”が切り替わることになる。

図１７に示すようにコンテキスト信号を切り替えることで、シフト回路からカウンター回路への機能の切り替わり、及びカウンター回路からシフト回路への機能の切り替わりを確認できた。また、データのバックアップの前後において、シフト回路の出力信号の波形と、カウンター回路におけるカウントアップする波形がつながっていることを確認することができた。また、データのリカバリーの前後において、カウンター回路の出力信号の波形の影響を受けることなく、前の期間でバックアップしたデータをリカバリーし、再度シフト回路として機能させた際の出力信号の波形を確認することができた。

次いで、図２で示したＰＬＤを用いて作成した半導体装置において、消費電力の削減効果について検証した。試作した図２で示したＰＬＤを用いて作成した半導体装置に対して、電源供給を停止する場合と、電源供給を再開する場合での、パワー・ゲーティングの有無による消費電力の変化について測定を行った。

なおパワー・ゲーティングの条件としては、電源電圧を２．５Ｖとし、クロック信号の駆動周波数を１０ＭＨｚとして、消費電力の測定をおこなった。またプログラマブルロジックデバイス単体の消費電力は、同条件でのＳＰＩＣＥシミュレーションで算出した、半導体装置全体の消費電力に対する各回路部の消費電力の割合から見積もった。

その結果、プログラマブルロジックデバイス１個あたりの消費電力は、パワー・ゲーティングを行う構成では０．０６μＷ、パワー・ゲーティングを行わない構成では１５．７２μＷであり、パワー・ゲーティングを行うことにより消費電力を１５．６６μＷ（９９．６％）削減できることがわかった。

次いで図１８（Ａ）は、電源供給を停止する場合での、パワー・ゲーティングの有無による消費電力の変化について示したグラフである。また図１８（Ｂ）は、電源供給を再開する場合での、パワー・ゲーティングの有無による消費電力の変化について示したグラフである。

なお図２で示したＰＬＤを用いて作成した半導体装置の構成において、５個のプログラマブルロジックエレメントでシフトレジスタを構成し、残り１５個のプログラマブルロジックエレメントについて、パワー・ゲーティングを行わない場合と行う場合とに分けて消費電力の測定をおこなった。

なお図１８（Ａ）で示す、”ｃｏｎｔｅｘｔ”は、パワー・ゲーティングによって電源供給を停止する場合での、コンテキストの切り替えに要する消費電力の変化を表している。また、図１８（Ａ）で示す、”１５ＰＬＥ”は、パワー・ゲーティングによって電源供給を停止する場合での、パワー・ゲーティングを行う１５個のプログラマブルロジックエレメントで要する消費電力の変化を表している。また、図１８（Ａ）で示す、”ｃｏｎｔｅｘｔ＋１５ＰＬＥ”は、パワー・ゲーティングによって電源供給を停止する場合での、コンテキストの切り替えと、パワー・ゲーティングを行う１５個のプログラマブルロジックエレメントとで要する消費電力の変化を表している。また、図１８（Ａ）で示す、”ｓｔａｎｄｂｙ”はコンテキストの切り替えによるプログラマブルロジックエレメントへのパワー・ゲーティングを行わない場合での消費電力の変化を表している。

また図１８（Ｂ）で示す、”ｃｏｎｔｅｘｔ”は、パワー・ゲーティングによって電源供給を再開する場合での、コンテキストの切り替えに要する消費電力の変化を表している。また、図１８（Ｂ）で示す、”１５ＰＬＥ”は、パワー・ゲーティングによって電源供給を再開する場合での、パワー・ゲーティングを行う１５個のプログラマブルロジックエレメントで要する消費電力の変化を表している。また、図１８（Ｂ）で示す、”ｃｏｎｔｅｘｔ＋１５ＰＬＥ”は、パワー・ゲーティングによって電源供給を再開する場合での、コンテキストの切り替えと、パワー・ゲーティングを行う１５個のプログラマブルロジックエレメントとで要する消費電力の変化を表している。また、図１８（Ｂ）で示す、”ｓｔａｎｄｂｙ”はコンテキストの切り替えによるプログラマブルロジックエレメントへのパワー・ゲーティングを行わない場合での消費電力の変化を表している。

また、パワー・ゲーティング有無による、電力オーバーヘッドの違いをみるため、上述のパワー・ゲーティングの有無による消費電力量の違いを、ＳＰＩＣＥシミュレーションで見積もった。

ここで、電力オーバーヘッドには、コンテキスト信号の制御、スイッチＰＳＷの制御に要する消費電力が含まれる。その結果、コンテキストの変更による電源供給の停止／再開に要する時間は９０ｎｓ／７００ｎｓ、電源供給の停止／再開時の電力オーバーヘッドは２．８０ｎＪ／３．３６ｎＪで、内訳はコンテキスト信号の制御に要する消費電力が０．９８ｎＪ／０．９９ｎＪ、スイッチＰＳＷの制御に要する消費電力が１．８２ｎＪ／２．３７ｎＪであった。電力オーバーヘッドと待機電力が等しくなる、いわゆる損益分岐時間は２３．３μｓとなった。なお、上記結果より、パワー・ゲーティングするプログラマブルロジックエレメントの数を１、５または１０個とすると、損益分岐時間はそれぞれ、５１．８μｓ、３１．５μｓ、２５．６μｓになると見積もられた。パワー・ゲーティングするプログラマブルロジックエレメントの数が多ければ電力オーバーヘッドにおけるコンテキスト信号の制御に要する消費電力の寄与を小さくできるため、損益分岐時間は短縮する。

最後に揮発性記憶回路と不揮発性記憶回路間のデータ転送特性を検証した。その結果、データのバックアップには、２００ｎｓ、データのリカバリーには、２０ｎｓ要することがわかった。また図１６で示した検証結果より、コンテキストの切り替えに要する期間は、５０ｎｓ以下であるため、異なるコンテキスト間での回路の切り替え、並びにデータの退避及び復帰が高速で実行できることが示された。

１０ ＰＬＤ
１１ プログラマブルロジックエレメント
１１＿ｐ プログラマブルロジックエレメント
１２ プログラマブルロジックエレメント
２０ レジスタ
２１ 揮発性記憶回路
２２ 不揮発性記憶回路
１００ ＰＬＤ
１０１ プログラマブルロジックエレメント
１０２ プログラマブルスイッチエレメント
１０３ ロジックアレイ
１１１ ワード線駆動回路
１１２ ビット線駆動回路
１１３ コンフィギュレーション制御回路
１１４Ｌ 入出力端子部
１１４Ｒ 入出力端子部
２０１ コンフィギュレーションメモリ部
２０２ パワー・ゲーティング部
２０３ 排他的論理和回路
３０１ コンフィギュレーションメモリ
４０１ データ記憶部
４０２ セレクタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１４ トランジスタ
５００ ラッチ回路
５０１ 揮発性記憶回路
５０２ 不揮発性記憶回路
５０３＿ｋ 不揮発性記憶部
５０３＿１ 不揮発性記憶部
５０３＿２ 不揮発性記憶部
５０４ インバータ回路
５１１ アナログスイッチ
５１２ ＮＡＮＤ回路
５１３ インバータ回路
５１４ アナログスイッチ
５１５ インバータ回路
５１６ ＮＡＮＤ回路
５２０ データ記憶部
５２１ トランジスタ
５２１Ａ トランジスタ
５２２ 容量素子
５２３ トランジスタ
５２４ トランジスタ
６０１ ルーティングスイッチ部
７０１ ルーティングスイッチ
７０２ セレクタ
７１１ トランジスタ
７１２ トランジスタ
７１３ 容量素子
７５０ 電子部品
７５１ リード
７５２ プリント基板
７５３ 回路部
７５４ 半導体装置
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (7)

1. レジスタを有するプログラマブルロジックエレメントを有し、
   前記プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、
   前記レジスタは、前記第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、
   前記不揮発性記憶回路は、第１乃至第ｋの不揮発性記憶部を有することを特徴とするプログラマブルロジックデバイス。
2. レジスタを有するプログラマブルロジックエレメントを有し、
   前記プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、
   前記レジスタは、前記第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、
   前記不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、
   前記第１乃至第ｊの不揮発性記憶部は、前記第１乃至第ｋのコンテキスト信号の切り替えに従って、前記揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを前記揮発性記憶回路に復元させる記憶部であることを特徴とするプログラマブルロジックデバイス。
3. レジスタおよび前記レジスタへの電源供給を制御するためのスイッチを有する複数のプログラマブルロジックエレメントを有し、
   前記プログラマブルロジックエレメントは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号のいずれか一に従って機能を切り替え可能な素子であり、
   前記レジスタは、前記第１乃至第ｋのコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、
   前記不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、
   前記第１乃至第ｊの不揮発性記憶部は、前記第１乃至第ｋのコンテキスト信号の切り替えに従って、前記揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを前記揮発性記憶回路に復元させる記憶部であり、
   前記揮発性記憶回路に記憶されたデータが、前記第１乃至第ｊの不揮発性記憶部に退避され、該データを前記揮発性記憶回路に復元しない期間において、前記スイッチがオフに切り替えられることを特徴とするプログラマブルロジックデバイス。
4. レジスタ、コンフィギュレーションメモリおよび前記レジスタへの電源供給を制御するためのスイッチを有する複数のプログラマブルロジックエレメントを有し、
   前記レジスタは、第１乃至第ｋ（ｋは２以上の自然数）のコンテキスト信号に従ったデータを記憶する揮発性記憶回路および不揮発性記憶回路を有し、
   前記コンフィギュレーションメモリは、第１乃至第ｋのコンフィギュレーションデータのいずれか一に従って機能を切り替え可能な素子であり、
   前記スイッチは、前記第１乃至第ｋのコンテキスト信号のいずれか一により、前記第１乃至第ｋのコンフィギュレーションデータに割り当てられた機能に基づいて、オフに切り替えられるスイッチであり、
   前記不揮発性記憶回路は、第１乃至第ｊ（ｊは２以上ｋ以下の自然数）の不揮発性記憶部を有し、
   前記第１乃至第ｊの不揮発性記憶部は、前記第１乃至第ｋのコンテキスト信号の切り替えに従って、前記揮発性記憶回路に記憶されたデータを退避させて記憶し、かつ退避させたデータを前記揮発性記憶回路に復元させる記憶部であり、
   前記揮発性記憶回路に記憶されたデータが、前記第１乃至第ｊの不揮発性記憶部に退避され、該データを前記揮発性記憶回路に復元しない期間において、前記スイッチがオフに切り替えられることを特徴とするプログラマブルロジックデバイス。
5. 請求項１乃至４のいずれか一において、
   前記不揮発性記憶部は、
   ゲートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方がインバータを介して前記揮発性記憶回路が有するノードに電気的に接続された第１のトランジスタと、
   一方の電極が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、他方の電極がグラウンド電位が与えられる配線に電気的に接続された容量素子と、
   ゲートが前記第１のトランジスタのソース及びドレインの他方、及び前記容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方が前記グラウンド電位が与えられる配線に電気的に接続された第２のトランジスタと、
   ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記揮発性記憶回路が有するノードに電気的に接続された第３のトランジスタと、を有することを特徴とするプログラマブルロジックデバイス。
6. 請求項５において、
   前記第１の制御信号及び前記第２の制御信号は、前記第１乃至第ｊの不揮発性記憶部において、それぞれ異なる制御信号であることを特徴とするプログラマブルロジックデバイス。
7. 請求項５または６において、
   前記第１のトランジスタは、酸化物半導体を有する半導体膜、を有することを特徴とするプログラマブルロジックデバイス。

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