JP2021005771A - 電子機器 - Google Patents
電子機器 Download PDFInfo
- Publication number
- JP2021005771A JP2021005771A JP2019118101A JP2019118101A JP2021005771A JP 2021005771 A JP2021005771 A JP 2021005771A JP 2019118101 A JP2019118101 A JP 2019118101A JP 2019118101 A JP2019118101 A JP 2019118101A JP 2021005771 A JP2021005771 A JP 2021005771A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- switching
- configuration data
- electronic device
- functions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 description 33
- 238000001994 activation Methods 0.000 description 6
- 101150086503 ADF1 gene Proteins 0.000 description 3
- 101100384717 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cof1 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 101100228149 Drosophila melanogaster Trl gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Facsimiles In General (AREA)
- Logic Circuits (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
【課題】回路規模が大きくなることを回避しつつ、論理回路によって実現される機能の数を増加可能な電子機器を提供すること。【解決手段】電子機器は、一又は複数の機能に対応するコンフィグレーションデータに基づいて内部構成を再構成可能なFPGA55と、互いに対応する機能が異なる又は機能の組み合わせが異なる複数のコンフィグレーションデータD1〜D3を個別に格納する複数の格納部571〜573と、FPGA55に接続される接続対象を格納部571〜573のいずれか一つから他の一つへ切り替え可能な切替部56と、を備える。【選択図】図3
Description
本発明は、電子機器に関する。
一又は複数の機能に対応するコンフィグレーションデータを読み込むことで、当該一又は複数の機能を実現可能となるように内部の論理構成を再構成可能なFPGA(フィールド・プログラマブル・ゲート・アレイ)などの論理回路を備える電子機器が知られている(例えば、特許文献1参照)。
ところで、近年においては前記電子機器が多機能化しており、前記論理回路による実現が求められる機能の数も増加している。しかしながら、前記論理回路によって実現される機能の数が増加する場合には、その分前記論理回路の回路規模が大きくなる。
本発明の目的は、回路規模が大きくなることを回避しつつ、論理回路によって実現される機能の数を増加可能な電子機器を提供することにある。
本発明の一の局面に係る電子機器は、論理回路と、複数の格納部と、切替部とを備える。前記論理回路は、一又は複数の機能に対応するコンフィグレーションデータに基づいて内部構成を再構成可能である。複数の前記格納部は、互いに対応する機能が異なる又は機能の組み合わせが異なる複数の前記コンフィグレーションデータを個別に格納する。前記切替部は、前記論理回路に接続される接続対象を複数の前記格納部の間で切り替え可能である。
本発明によれば、回路規模が大きくなることを回避しつつ、論理回路によって実現される機能の数を増加可能な電子機器が実現される。
以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。
[画像形成装置10の概略構成]
まず、図1〜図3を参照しつつ、本発明の実施形態に係る画像形成装置10の概略構成について説明する。ここで、図1は画像形成装置10の構成を示す断面模式図である。
まず、図1〜図3を参照しつつ、本発明の実施形態に係る画像形成装置10の概略構成について説明する。ここで、図1は画像形成装置10の構成を示す断面模式図である。
画像形成装置10は、画像データに基づいて画像を形成するプリント機能とともに、スキャン機能、ファクシミリ機能、及びコピー機能などの複数の機能を有する複合機である。ここに、画像形成装置10が、本発明における電子機器の一例である。なお、本発明は、スキャナー、プリンター、ファクシミリ装置、コピー機、パーソナルコンピューター、テレビ、エアコン、冷蔵庫、電子レンジ、及び洗濯機などの電子機器に適用可能である。
図1及び図2に示されるように、画像形成装置10は、ADF(自動原稿搬送装置)1、画像読取部2、画像形成部3、給紙部4、制御部5、及び操作表示部7を備える。
ADF1は、画像読取部2によって読み取られる原稿を搬送する。具体的に、ADF1は、原稿セット部、複数の搬送ローラー、原稿押さえ、及び排紙部を備える。ADF1は、前記原稿セット部に載置された原稿を、画像読取部2による画像データの読み取り位置を経由して、前記排紙部へ搬送する。
画像読取部2は、原稿から画像データを読み取る。具体的に、画像読取部2は、原稿台、光源、複数のミラー、光学レンズ、及びCCDを備える。画像読取部2は、前記原稿台に載置された原稿、及びADF1によって搬送される原稿から画像データを読み取る。
画像形成部3は、画像データに基づいて、電子写真方式で画像を形成する。具体的に、画像形成部3は、感光体ドラム、帯電装置、光走査装置、現像装置、転写ローラー、クリーニング装置、定着ローラー、加圧ローラー、及び排紙トレイを備える。画像形成部3は、画像読取部2で読み取られた画像データ、又は外部のパーソナルコンピューター等の情報処理装置から入力された画像データに基づいて、画像を形成する。なお、画像形成部3は、インクジェット方式などの他の画像形成方式で画像を形成してもよい。
給紙部4は、画像形成部3にシートを供給する。具体的に、給紙部4は、給紙カセット、及び複数の搬送ローラーを備える。画像形成装置10では、給紙部4から供給されるシートに画像が形成されて、画像形成後のシートが前記排紙トレイに排出される。
操作表示部7は、ユーザーの操作に応じて制御部5に各種の情報を入力し、制御部5からの制御指示に応じて各種の情報を出力する。具体的に、操作表示部7は、液晶ディスプレーなどの表示部、及び操作キー又はタッチパネルなどの操作部を備える。
制御部5は、画像形成装置10の各構成を統括的に制御する。図3に示されるように、制御部5は、CPU51、ROM52、RAM53、入出力部54、FPGA(フィールド・プログラマブル・ゲート・アレイ)55、切替部56、及び記憶部57を備える。制御部5において、CPU51、RAM53、入出力部54、及びFPGA55は、バス50(図3参照)を介して相互に通信可能に接続されている。
CPU51は、各種の演算処理を実行するプロセッサーである。
ROM52は、不揮発性の記憶装置である。ROM52には、CPU51に各種の処理を実行させるための制御プログラムが記憶されている。CPU51は、ROM52に記憶されている前記制御プログラムを実行することにより、画像形成装置10を統括的に制御する。
RAM53は、揮発性の記憶装置である。CPU51は、RAM53を、自身が実行する各種の処理の一時記憶メモリー(作業領域)として使用する。
入出力部54は、制御部5の外部の構成との間でデータの転送処理を実行するインターフェイスである。
FPGA55は、一又は複数の機能に対応するコンフィグレーションデータを読み込むことで、当該一又は複数の機能を実現可能となるように、内部の論理構成を再構成可能な電子回路である。画像形成装置10においては、画像形成装置10の備える機能の一部がFPGA55により実現される。ここに、FPGA55が、本発明における論理回路の一例である。なお、本発明における論理回路は、FPGAに限られず、前記コンフィグレーションデータに基づいて内部の論理構成を再構成可能な電子回路であればよい。
ところで、近年においては電子機器が多機能化しており、FPGA55による実現が求められる機能の数も増加している。しかしながら、FPGA55によって実現される機能の数が増加する場合には、その分FPGA55の回路規模が大きくなる。これに対し、本発明の実施形態に係る画像形成装置10では、以下に説明するように、回路規模が大きくなることを回避しつつ、FPGA55によって実現される機能の数を増加することが可能である。
記憶部57は、互いに対応する機能が異なる又は機能の組み合わせが異なる複数のコンフィグレーションデータD1〜D3を個別に格納する。具体的に、記憶部57は、図3に示されるように、格納部571、格納部572、及び格納部573を備える。
格納部571は、不揮発性の記憶装置である。例えば、格納部571はフラッシュメモリーである。格納部571は、コンフィグレーションデータD1を格納する。コンフィグレーションデータD1は、画像形成装置10の起動中に使用される複数の機能に対応するデータである。例えば、画像形成装置10の起動中に使用される機能は、RAM53のメモリーアクセスチェック機能、入出力部54の端子チェック機能、及びバス50の接続確認機能などである。ここに、格納部571が、本発明における第1格納部の一例である。また、コンフィグレーションデータD1が、本発明における第1コンフィグレーションデータの一例である。
格納部572は、格納部571と同様の不揮発性の記憶装置である。格納部572は、コンフィグレーションデータD2を格納する。コンフィグレーションデータD2は、画像形成装置10の起動後に使用される複数の機能に対応するデータである。例えば、画像形成装置10の起動後に使用される機能は、画像読取部2で読み取られた画像データに対する画像処理機能、外部に出力される画像データに対する画像処理機能、及び画像形成部3に入力される画像データに対する画像処理機能などである。
格納部573は、格納部571と同様の不揮発性の記憶装置である。格納部573は、コンフィグレーションデータD3を格納する。コンフィグレーションデータD3は、コンフィグレーションデータD2と同様に、画像形成装置10の起動後に使用される複数の機能に対応するデータである。コンフィグレーションデータD2及びコンフィグレーションデータD3は、互いに対応する機能の組み合わせが異なっている。例えば、コンフィグレーションデータD2によって実現される機能に、画像読取部2で読み取られた画像データに対して予め定められた第1の画像処理を実行する第1の機能が含まれるとする。この場合、コンフィグレーションデータD3によって実現される機能には、前記第1の機能に替えて、画像読取部2で読み取られた画像データに対して前記第1の画像処理とは異なる第2の画像処理を実行する第2の機能が含まれる。ここに、格納部572及び格納部573が、本発明における第2格納部の一例である。また、コンフィグレーションデータD2及びコンフィグレーションデータD3が、本発明における第2コンフィグレーションデータの一例である。
切替部56は、FPGA55に接続される接続対象を、記憶部57における格納部571〜573のいずれか一つから他の一つへ切り替え可能である。例えば、切替部56は、CPU51からの制御信号X1(図3参照)の入力に応じて前記接続対象を切り替え可能なマルチプレクサである。例えば、切替部56は、画像形成装置10の電源が遮断された状態で、FPGA55と格納部571とを接続する。なお、切替部56は、機械式スイッチ、及びリレーなどであってもよい。
また、制御部5は、図2に示されるように、切替処理部61、再起動処理部62、及び受付処理部63を含む。具体的に、制御部5は、CPU51を用いてROM52に記憶されている前記制御プログラムを実行する。これにより、制御部5は、切替処理部61、再起動処理部62、及び受付処理部63として機能する。
切替処理部61は、切替部56を操作して前記接続対象を切り替える。
例えば、切替処理部61は、画像形成装置10の起動後に、前記接続対象を格納部571から格納部572へ切り替える。具体的に、切替処理部61は、切替部56に制御信号X1を入力して、前記接続対象を切り替える。
また、切替処理部61は、コンフィグレーションデータD2及びコンフィグレーションデータD3のいずれか一つを選択する選択操作が受け付けられた場合に、前記接続対象を前記選択操作によって選択されたデータを格納する格納部へ切り替える。
再起動処理部62は、切替処理部61による前記接続対象の切替後に、FPGA55を再起動させる。
具体的に、再起動処理部62は、FPGA55に制御信号X2(図3参照)を入力することで、FPGA55を再起動させる。FPGA55は、CPU51から制御信号X2が入力されると、まず自身をリセットするリセット処理を実行し、次に前記接続対象からコンフィグレーションデータを読み込み、その後読み込んだデータに基づいて内部の論理構成を再構成するコンフィグレーション処理を実行する。
受付処理部63は、操作表示部7におけるユーザーの操作に応じて、前記選択操作に用いられる選択画面を操作表示部7に表示させる。
なお、制御部5は、受付処理部63を含んでいなくてもよい。また、切替処理部61は、前記選択操作が受け付けられた場合にのみ、前記接続対象を切り替えてもよい。また、制御部5は、再起動処理部62を備えていなくてもよい。また、制御部5は、切替処理部61、再起動処理部62、及び受付処理部63のいずれも備えていなくてもよい。
[第1切替制御処理]
以下、図4を参照しつつ、画像形成装置10において制御部5により実行される第1切替制御処理の手順の一例について説明する。ここで、ステップS11、S12・・・は、制御部5により実行される処理手順(ステップ)の番号を表している。なお、制御部5は、画像形成装置10の電源が投入された場合、及び画像形成装置10の再起動を指示するユーザー操作が行われた場合に、前記第1切替制御処理を実行する。
以下、図4を参照しつつ、画像形成装置10において制御部5により実行される第1切替制御処理の手順の一例について説明する。ここで、ステップS11、S12・・・は、制御部5により実行される処理手順(ステップ)の番号を表している。なお、制御部5は、画像形成装置10の電源が投入された場合、及び画像形成装置10の再起動を指示するユーザー操作が行われた場合に、前記第1切替制御処理を実行する。
<ステップS11>
まず、ステップS11において、制御部5は、画像形成装置10の起動処理が終了したか否かを判断する。
まず、ステップS11において、制御部5は、画像形成装置10の起動処理が終了したか否かを判断する。
ここで、制御部5は、前記起動処理が終了したと判断すると(S11のYes側)、処理をステップS12に移行させる。また、前記起動処理が終了していなければ(S11のNo側)、制御部5は、ステップS11で前記起動処理の終了を待ち受ける。
なお、画像形成装置10では、前記起動処理の実行中に、FPGA55の起動が行われる。具体的に、FPGA55は、不図示の電源から給電を受けると、まず前記リセット処理を実行し、次に前記接続対象である格納部571からコンフィグレーションデータD1を読み込み、その後読み込んだデータに基づいて前記コンフィグレーション処理を実行する。これにより、FPGA55は、コンフィグレーションデータD1に対応する複数の機能を実現することが可能となる。前記起動処理では、コンフィグレーションデータD1に対応する複数の機能が用いられて、制御部5に含まれる各構成の動作確認などが行われる。
<ステップS12>
ステップS12において、制御部5は、前記接続対象を格納部571から格納部572へ切り替える。ここで、ステップS11及びステップS12の処理は、制御部5の切替処理部61により実行される。
ステップS12において、制御部5は、前記接続対象を格納部571から格納部572へ切り替える。ここで、ステップS11及びステップS12の処理は、制御部5の切替処理部61により実行される。
<ステップS13>
ステップS13において、制御部5は、FPGA55を再起動させる。ここで、ステップS13の処理は、制御部5の再起動処理部62により実行される。
ステップS13において、制御部5は、FPGA55を再起動させる。ここで、ステップS13の処理は、制御部5の再起動処理部62により実行される。
[第2切替制御処理]
次に、図5を参照しつつ、画像形成装置10において制御部5により実行される第2切替制御処理の手順の一例について説明する。なお、制御部5は、前記第2切替制御処理の実行を指示する旨のユーザー操作が行われた場合に、前記第2切替制御処理を実行する。
次に、図5を参照しつつ、画像形成装置10において制御部5により実行される第2切替制御処理の手順の一例について説明する。なお、制御部5は、前記第2切替制御処理の実行を指示する旨のユーザー操作が行われた場合に、前記第2切替制御処理を実行する。
<ステップS21>
まず、ステップS21において、制御部5は、操作表示部7に前記選択画面を表示させる。ここで、ステップS21の処理は、制御部5の受付処理部63により実行される。
まず、ステップS21において、制御部5は、操作表示部7に前記選択画面を表示させる。ここで、ステップS21の処理は、制御部5の受付処理部63により実行される。
<ステップS22>
ステップS22において、制御部5は、ステップS21で表示された前記選択画面において前記選択操作が行われたか否かを判断する。
ステップS22において、制御部5は、ステップS21で表示された前記選択画面において前記選択操作が行われたか否かを判断する。
ここで、制御部5は、前記選択画面において前記選択操作が行われたと判断すると(S22のYes側)、処理をステップS23に移行させる。また、前記選択画面において前記選択操作が行われていなければ(S22のNo側)、制御部5は、ステップS22で前記選択操作が行われるのを待ち受ける。
<ステップS23>
ステップS23において、制御部5は、前記接続対象を前記選択操作によって選択されたデータを格納する格納部へ切り替える。ここで、ステップS23の処理は、制御部5の切替処理部61により実行される。
ステップS23において、制御部5は、前記接続対象を前記選択操作によって選択されたデータを格納する格納部へ切り替える。ここで、ステップS23の処理は、制御部5の切替処理部61により実行される。
<ステップS24>
ステップS24において、制御部5は、FPGA55を再起動させる。ここで、ステップS13の処理は、制御部5の再起動処理部62により実行される。
ステップS24において、制御部5は、FPGA55を再起動させる。ここで、ステップS13の処理は、制御部5の再起動処理部62により実行される。
このように、画像形成装置10では、互いに内容が異なるコンフィグレーションデータD1〜D3を個別に格納する記憶部57が設けられており、FPGA55に接続される前記接続対象がコンフィグレーションデータD1〜D3のいずれかを格納する格納部から他のデータを格納する格納部へ切り替えられる。これにより、回路規模が大きくなることを回避しつつ、FPGA55によって実現される機能の数を増加させることが可能である。
1 ADF
2 画像読取部
3 画像形成部
4 給紙部
5 制御部
7 操作表示部
10 画像形成装置
50 バス
51 CPU
52 ROM
53 RAM
54 入出力部
55 FPGA
56 切替部
57 記憶部
61 切替処理部
62 再起動処理部
63 受付処理部
571〜573 格納部
2 画像読取部
3 画像形成部
4 給紙部
5 制御部
7 操作表示部
10 画像形成装置
50 バス
51 CPU
52 ROM
53 RAM
54 入出力部
55 FPGA
56 切替部
57 記憶部
61 切替処理部
62 再起動処理部
63 受付処理部
571〜573 格納部
Claims (6)
- 一又は複数の機能に対応するコンフィグレーションデータに基づいて内部構成を再構成可能な論理回路と、
互いに対応する機能が異なる又は機能の組み合わせが異なる複数の前記コンフィグレーションデータを個別に格納する複数の格納部と、
前記論理回路に接続される接続対象を複数の前記格納部の間で切り替え可能な切替部と、
を備える電子機器。 - 前記切替部を操作して前記接続対象を切り替える切替処理部を備える、
請求項1に記載の電子機器。 - 前記切替処理部による前記接続対象の切替後に前記論理回路を再起動させる再起動処理部を備える、
請求項2に記載の電子機器。 - 前記切替処理部は、複数の前記コンフィグレーションデータのいずれか一つを選択する選択操作が受け付けられた場合に、前記接続対象を前記選択操作によって選択された前記コンフィグレーションデータを格納する前記格納部へ切り替える、
請求項3に記載の電子機器。 - 複数の前記格納部は、前記電子機器の起動中に使用される機能に対応する第1コンフィグレーションデータを格納する第1格納部、及び前記電子機器の起動後に使用される機能に対応する第2コンフィグレーションデータを格納する第2格納部を含み、
前記切替部は、前記電子機器の電源が遮断された状態で前記論理回路と前記第1格納部とを接続し、
前記切替処理部は、前記電子機器の起動後に前記接続対象を前記第1格納部から前記第2格納部へ切り替える、
請求項3又は4に記載の電子機器。 - 原稿から画像データを読み取る画像読取部、及び画像データに基づいて画像を形成する画像形成部のいずれか一方又は両方を備える、
請求項1〜5のいずれかに記載の電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019118101A JP2021005771A (ja) | 2019-06-26 | 2019-06-26 | 電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019118101A JP2021005771A (ja) | 2019-06-26 | 2019-06-26 | 電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021005771A true JP2021005771A (ja) | 2021-01-14 |
Family
ID=74098262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019118101A Pending JP2021005771A (ja) | 2019-06-26 | 2019-06-26 | 電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2021005771A (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11184718A (ja) * | 1997-12-19 | 1999-07-09 | Matsushita Electric Ind Co Ltd | プログラマブルなデータ処理装置 |
JP2004200311A (ja) * | 2002-12-17 | 2004-07-15 | Fujitsu Ltd | 論理検証装置 |
JP2005251017A (ja) * | 2004-03-05 | 2005-09-15 | Sharp Corp | 半導体装置および電子装置 |
JP2008033702A (ja) * | 2006-07-31 | 2008-02-14 | Fuji Xerox Co Ltd | 演算処理システム、画像処理システム、制御プログラム |
JP2015027080A (ja) * | 2013-06-18 | 2015-02-05 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
JP2015198405A (ja) * | 2014-04-02 | 2015-11-09 | キヤノン株式会社 | 画像処理装置及びその制御方法、並びにプログラム |
-
2019
- 2019-06-26 JP JP2019118101A patent/JP2021005771A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11184718A (ja) * | 1997-12-19 | 1999-07-09 | Matsushita Electric Ind Co Ltd | プログラマブルなデータ処理装置 |
JP2004200311A (ja) * | 2002-12-17 | 2004-07-15 | Fujitsu Ltd | 論理検証装置 |
JP2005251017A (ja) * | 2004-03-05 | 2005-09-15 | Sharp Corp | 半導体装置および電子装置 |
JP2008033702A (ja) * | 2006-07-31 | 2008-02-14 | Fuji Xerox Co Ltd | 演算処理システム、画像処理システム、制御プログラム |
JP2015027080A (ja) * | 2013-06-18 | 2015-02-05 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
JP2015198405A (ja) * | 2014-04-02 | 2015-11-09 | キヤノン株式会社 | 画像処理装置及びその制御方法、並びにプログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4039439B2 (ja) | 画像形成装置及び画像形成装置の機能追加方法 | |
US9813577B2 (en) | Image forming apparatus, activation control method, and non-transitory computer-readable recording medium encoded with activation control program | |
JP5619062B2 (ja) | 画像形成装置 | |
JP2007174555A (ja) | 画像処理装置 | |
JP2023153174A (ja) | 表示制御装置及び画像形成装置 | |
US9111210B2 (en) | Information processing apparatus and job setting method | |
JP6072090B2 (ja) | 情報処理装置、データ処理方法 | |
US9185257B2 (en) | Information processing apparatus and method for job setting within or outside range of use authority of users | |
JP5268830B2 (ja) | ファームウェア更新プログラム及び画像形成装置 | |
JP2021005771A (ja) | 電子機器 | |
JP5542755B2 (ja) | 操作装置及び操作方法 | |
JP7147981B2 (ja) | ジョブ処理システム | |
JP5840173B2 (ja) | 情報処理装置、入出力制御部の再起動方法 | |
JP7229786B2 (ja) | 制御装置、画像形成装置及び起動方法 | |
JP2009110109A (ja) | 画像処理装置及び起動方法 | |
JP6835013B2 (ja) | 画像形成装置 | |
JP5498986B2 (ja) | 画像形成装置 | |
JP5205348B2 (ja) | ファームウェア更新プログラム及び画像形成装置 | |
JP5145057B2 (ja) | 制御装置、及び画像形成装置 | |
JP2023019363A (ja) | 電子機器 | |
JP6327200B2 (ja) | 画像処理装置 | |
JP5843919B2 (ja) | 電気機器及び指示受付方法 | |
JP2020024620A (ja) | 画像形成装置 | |
JP2018056887A (ja) | 画像形成装置及び画像形成方法 | |
JP2012234265A (ja) | 画像形成装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230425 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20231017 |