JPH11184718A - プログラマブルなデータ処理装置 - Google Patents
プログラマブルなデータ処理装置Info
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- JPH11184718A JPH11184718A JP35098197A JP35098197A JPH11184718A JP H11184718 A JPH11184718 A JP H11184718A JP 35098197 A JP35098197 A JP 35098197A JP 35098197 A JP35098197 A JP 35098197A JP H11184718 A JPH11184718 A JP H11184718A
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Abstract
(57)【要約】
【課題】 本発明は、あらゆる機能要求に対応しかつ低
コスト化を図ったデータ処理装置を提供することを目的
とする。 【解決手段】メモリ２は、論理回路をプログラムにより
形成可能なＰＬＤ３用の複数のプログラムデータを記憶
する。変更部６は、プログラムデータを用いてプログラ
マブルロジックデバイスをプログラムする。ＣＰＵ１
は、アプリケーションプログラムの実行内容に応じて、
プログラマブルロジックデバイスを更新するよう変更部
６を制御する。
コスト化を図ったデータ処理装置を提供することを目的
とする。 【解決手段】メモリ２は、論理回路をプログラムにより
形成可能なＰＬＤ３用の複数のプログラムデータを記憶
する。変更部６は、プログラムデータを用いてプログラ
マブルロジックデバイスをプログラムする。ＣＰＵ１
は、アプリケーションプログラムの実行内容に応じて、
プログラマブルロジックデバイスを更新するよう変更部
６を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ、デ
ジタルＡＶ機器、デジタル通信装置などを構成するデー
タ処理装置に関する。
ジタルＡＶ機器、デジタル通信装置などを構成するデー
タ処理装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータ、デジタ
ルＡＶ機器、デジタル通信装置などのように、静止画、
動画、音声などを含むマルチメディアデータを扱う種々
のデータ処理装置が増加している。従来のデータ処理装
置ではシステム全体の処理を加速させるため、ＣＰＵで
処理していた特定の機能の一部をＡＳＩＣ（Aplication
Specific Integrated circuit）などの専用ハードウェ
アで実行していた。特定の機能というのは、画像処理
（グラフィックスデータの描画、動画像のデコード／エ
ンコードなど）や信号処理（モデム機能、通信機能な
ど）であり、大量の演算処理を必要とする。
ルＡＶ機器、デジタル通信装置などのように、静止画、
動画、音声などを含むマルチメディアデータを扱う種々
のデータ処理装置が増加している。従来のデータ処理装
置ではシステム全体の処理を加速させるため、ＣＰＵで
処理していた特定の機能の一部をＡＳＩＣ（Aplication
Specific Integrated circuit）などの専用ハードウェ
アで実行していた。特定の機能というのは、画像処理
（グラフィックスデータの描画、動画像のデコード／エ
ンコードなど）や信号処理（モデム機能、通信機能な
ど）であり、大量の演算処理を必要とする。
【０００３】従来のデータ処理装置がグラフィックス処
理を加速する例を用いて説明する。図１２は従来のデー
タ処理装置のブロック図を示す。同図において、１０１
はＣＰＵ、１０２はメモリ、１０３はアクセラレータ、
１０４は出力装置、１０５は入力装置である。メモリ１
０２は、ＣＰＵ１０１で実行するアプリケーションを格
納している。このアプリケーションは、二次元（以下２
Ｄ）あるいは三次元（以下３Ｄ）グラフィックス処理用
であるものとする。また、その処理内容は、キーボード
やマウスなどの入力装置１０５から入力される情報によ
って変化するものとする。例えばゲーム機のコントロー
ラ入力によって表示内容が異なるなどの状況があてはま
る。処理の結果はコンピュータディスプレイなどの出力
装置１０４を通して表示される。
理を加速する例を用いて説明する。図１２は従来のデー
タ処理装置のブロック図を示す。同図において、１０１
はＣＰＵ、１０２はメモリ、１０３はアクセラレータ、
１０４は出力装置、１０５は入力装置である。メモリ１
０２は、ＣＰＵ１０１で実行するアプリケーションを格
納している。このアプリケーションは、二次元（以下２
Ｄ）あるいは三次元（以下３Ｄ）グラフィックス処理用
であるものとする。また、その処理内容は、キーボード
やマウスなどの入力装置１０５から入力される情報によ
って変化するものとする。例えばゲーム機のコントロー
ラ入力によって表示内容が異なるなどの状況があてはま
る。処理の結果はコンピュータディスプレイなどの出力
装置１０４を通して表示される。
【０００４】アクセラレータ１０３は、２Ｄあるいは３
Ｄグラフィックス処理に特化したパイプラインや並列処
理機構あるいはＤＭＡ(Direct Memory Access)機構を備
える。このように構成されたデータ処理装置において、
ＣＰＵ１０１は、２Ｄあるいは３Ｄグラフィックス処理
の一部をアクセラレータ１０３に任せて処理を加速させ
る。
Ｄグラフィックス処理に特化したパイプラインや並列処
理機構あるいはＤＭＡ(Direct Memory Access)機構を備
える。このように構成されたデータ処理装置において、
ＣＰＵ１０１は、２Ｄあるいは３Ｄグラフィックス処理
の一部をアクセラレータ１０３に任せて処理を加速させ
る。
【０００５】一般に、２Ｄあるいは３Ｄグラフィックス
処理がバイト単位の処理の繰り返しとメモリ処理で占め
られ、ＣＰＵ１０１にとってはバイト単位の処理の非効
率さとメモリ処理の期間演算不能になることから高速化
が難しい。また、ＣＰＵ１０１とアクセラレータ１０３
とが同時に処理すれば機能分担によりシステム全体が効
率よく機能する。また、アクセラレータとして特化され
る機能は、上記の２Ｄあるいは３Ｄグラフィックス処理
のほか、ＭＰＥＧデコード・エンコードや、ディジタル
信号処理を要する通信機能など種々のものがある。以上
のように従来のデータ処理装置は、専用機能に特化した
アクセラレータを備えることにより、特定処理の加速を
図っていた。
処理がバイト単位の処理の繰り返しとメモリ処理で占め
られ、ＣＰＵ１０１にとってはバイト単位の処理の非効
率さとメモリ処理の期間演算不能になることから高速化
が難しい。また、ＣＰＵ１０１とアクセラレータ１０３
とが同時に処理すれば機能分担によりシステム全体が効
率よく機能する。また、アクセラレータとして特化され
る機能は、上記の２Ｄあるいは３Ｄグラフィックス処理
のほか、ＭＰＥＧデコード・エンコードや、ディジタル
信号処理を要する通信機能など種々のものがある。以上
のように従来のデータ処理装置は、専用機能に特化した
アクセラレータを備えることにより、特定処理の加速を
図っていた。
【０００６】
【発明が解決しようとする課題】ところで、上記従来技
術の構成では、アクセラレータがサポートする特定の処
理しか加速されないので、マルチメディアデータ全般に
対応して加速することができないという問題があった。
術の構成では、アクセラレータがサポートする特定の処
理しか加速されないので、マルチメディアデータ全般に
対応して加速することができないという問題があった。
【０００７】さらに、マルチメディアデータが浸透しつ
つある今日、マルチメディアデータの種類に応じて画像
の圧縮／伸長、音声処理、グラフィックス処理、通信な
ど様々な機能要求が増えてきている。これらの全部を加
速するには、各々に別個のアクセラレータが必要にな
り、機能要求が増えるにつれハードウェア規模およびコ
ストが増えることになる。
つある今日、マルチメディアデータの種類に応じて画像
の圧縮／伸長、音声処理、グラフィックス処理、通信な
ど様々な機能要求が増えてきている。これらの全部を加
速するには、各々に別個のアクセラレータが必要にな
り、機能要求が増えるにつれハードウェア規模およびコ
ストが増えることになる。
【０００８】本発明は上記問題点に鑑み、あらゆる機能
要求に対応しかつ低コスト化を図ったデータ処理装置を
提供することを目的とする。
要求に対応しかつ低コスト化を図ったデータ処理装置を
提供することを目的とする。
【０００９】
【発明を解決するための手段】上記課題を解決するため
本発明のデータ処理装置は、アプリケーションプログラ
ムを実行するデータ処理装置であって、論理回路をプロ
グラムにより形成可能なプログラマブルロジックデバイ
スと、プログラマブルロジックデバイス用の複数のプロ
グラムデータを記憶する記憶手段と、プログラムデータ
を用いてプログラマブルロジックデバイスをプログラム
するプログラミング手段と、前記アプリケーションプロ
グラムの実行内容に応じて、プログラマブルロジックデ
バイスを更新するようプログラミング手段を制御する制
御手段とを備えている。
本発明のデータ処理装置は、アプリケーションプログラ
ムを実行するデータ処理装置であって、論理回路をプロ
グラムにより形成可能なプログラマブルロジックデバイ
スと、プログラマブルロジックデバイス用の複数のプロ
グラムデータを記憶する記憶手段と、プログラムデータ
を用いてプログラマブルロジックデバイスをプログラム
するプログラミング手段と、前記アプリケーションプロ
グラムの実行内容に応じて、プログラマブルロジックデ
バイスを更新するようプログラミング手段を制御する制
御手段とを備えている。
【００１０】また、前記データ処理装置は、さらにデー
タ退避領域を有する退避記憶手段と、プログラミング手
段によるプログラミングの前に、プログラマブルロジッ
クデバイス内の記憶素子のデータを退避記憶手段に退避
させる退避手段と、プログラミング手段によるプログラ
ミングの後に、当該プログラムデータに関する退避デー
タを退避領域からプログラマブルロジックデバイスに復
元する復元手段とを備えて構成してもよい。前記制御手
段は、ＣＰＵのタスク切替えタイミングを検出する検出
手段と、検出されたとき、切り替え後のタスクに対応す
るプログラムデータを選択する選択手段と、選択された
プログラムデータによりプログラマブルロジックデバイ
スを更新するようプログラミング手段に指示する指示手
段とを備える構成としてもよい。
タ退避領域を有する退避記憶手段と、プログラミング手
段によるプログラミングの前に、プログラマブルロジッ
クデバイス内の記憶素子のデータを退避記憶手段に退避
させる退避手段と、プログラミング手段によるプログラ
ミングの後に、当該プログラムデータに関する退避デー
タを退避領域からプログラマブルロジックデバイスに復
元する復元手段とを備えて構成してもよい。前記制御手
段は、ＣＰＵのタスク切替えタイミングを検出する検出
手段と、検出されたとき、切り替え後のタスクに対応す
るプログラムデータを選択する選択手段と、選択された
プログラムデータによりプログラマブルロジックデバイ
スを更新するようプログラミング手段に指示する指示手
段とを備える構成としてもよい。
【００１１】
【発明の実施の形態】＜実施の形態１＞図１は、本発明
の第１の実施形態におけるデータ処理装置のハードウェ
ア構成を示すブロック図である。
の第１の実施形態におけるデータ処理装置のハードウェ
ア構成を示すブロック図である。
【００１２】このデータ処理装置は、ＣＰＵ１、メモリ
２、プログラマブルロジックデバイス（以下ＰＬＤと略
す）３、出力装置４、入力装置５、変更部６からなり、
ＰＬＤ３を動的にプログラミングすることにより、ＰＬ
Ｄ３を動的にプログラミングすることにより３Ｄグラフ
ィックス描画やＭＰＥＧデコードなど各種のマルチメデ
ィアデータ処理を加速するように構成されている。ＰＬ
Ｄ３は、内部の論理回路を外部から与えられるプログラ
ム情報に従って形成可能なプログラマブルロジックデバ
イスである。具体的には、ＰＬＤ３は、内部にプログラ
ム情報にしたがって配線可能な極めて多数の論理素子
（ゲート）及び記憶素子（フリップフロップ、レジス
タ、メモリ）と、与えられたプログラム情報によりそれ
らを配線するプログラミング回路とを有する。ＰＬＤ３
の一例としては、米国アルテラ社のFLEX 10KB ファミリ
（ゲート数:10000〜250000）などを用いることができ
る。これ以外のＰＬＤでも動的にプログラミング可能な
デバイスであればよい。
２、プログラマブルロジックデバイス（以下ＰＬＤと略
す）３、出力装置４、入力装置５、変更部６からなり、
ＰＬＤ３を動的にプログラミングすることにより、ＰＬ
Ｄ３を動的にプログラミングすることにより３Ｄグラフ
ィックス描画やＭＰＥＧデコードなど各種のマルチメデ
ィアデータ処理を加速するように構成されている。ＰＬ
Ｄ３は、内部の論理回路を外部から与えられるプログラ
ム情報に従って形成可能なプログラマブルロジックデバ
イスである。具体的には、ＰＬＤ３は、内部にプログラ
ム情報にしたがって配線可能な極めて多数の論理素子
（ゲート）及び記憶素子（フリップフロップ、レジス
タ、メモリ）と、与えられたプログラム情報によりそれ
らを配線するプログラミング回路とを有する。ＰＬＤ３
の一例としては、米国アルテラ社のFLEX 10KB ファミリ
（ゲート数:10000〜250000）などを用いることができ
る。これ以外のＰＬＤでも動的にプログラミング可能な
デバイスであればよい。
【００１３】ＣＰＵ１は、メモリ２に記憶されたＯＳ
（Operating System）プログラム及びアプリケーション
プログラムを実行することに加えて、特定のプログラム
を実行することにより、変更部６を通してＰＬＤ３を動
的に変更（プログラミング）する。ここで特定のプログ
ラムとは、タスクの切替え動作に合わせて、切替後のタ
スクの処理内容に応じてＰＬＤ３を変更するためのプロ
グラムである。このプログラムは、タスクの１つとして
もよいが、本実施形態ではＯＳの一部として実行される
ものとする。例えば複数のアプリケーションを実行する
場合、ＣＰＵ１は、ＯＳの下でアプリケーションをタス
クとして時分割に切り替えて実行する。その際、ＣＰＵ
１は、上記特定のプログラムを実行することにより、タ
スクの切替えに併せてタスク毎に個別の処理を加速させ
るため、変更部６を通してＰＬＤ３を変更する。これに
より、各タスクは、その処理内容に応じてＰＬＤ３によ
り加速されることになる。
（Operating System）プログラム及びアプリケーション
プログラムを実行することに加えて、特定のプログラム
を実行することにより、変更部６を通してＰＬＤ３を動
的に変更（プログラミング）する。ここで特定のプログ
ラムとは、タスクの切替え動作に合わせて、切替後のタ
スクの処理内容に応じてＰＬＤ３を変更するためのプロ
グラムである。このプログラムは、タスクの１つとして
もよいが、本実施形態ではＯＳの一部として実行される
ものとする。例えば複数のアプリケーションを実行する
場合、ＣＰＵ１は、ＯＳの下でアプリケーションをタス
クとして時分割に切り替えて実行する。その際、ＣＰＵ
１は、上記特定のプログラムを実行することにより、タ
スクの切替えに併せてタスク毎に個別の処理を加速させ
るため、変更部６を通してＰＬＤ３を変更する。これに
より、各タスクは、その処理内容に応じてＰＬＤ３によ
り加速されることになる。
【００１４】メモリ２は、ＯＳプログラム及びアプリケ
ーションプログラムの他に、上記の特定プログラムと、
ＰＬＤ３に対する複数のプログラム情報と、プログラム
情報テーブルとを記憶する。図２はメモリ２の記憶内容
の具体例を示すメモリマップである。同図に示すように
メモリ２は、ＯＳ領域、タスクＡ領域、タスクＢ領域、
プログラム情報領域を有する。
ーションプログラムの他に、上記の特定プログラムと、
ＰＬＤ３に対する複数のプログラム情報と、プログラム
情報テーブルとを記憶する。図２はメモリ２の記憶内容
の具体例を示すメモリマップである。同図に示すように
メモリ２は、ＯＳ領域、タスクＡ領域、タスクＢ領域、
プログラム情報領域を有する。
【００１５】ＯＳ領域は、ＯＳプログラムとタスク管理
テーブルとを格納し、さらにＯＳデータエリアとからな
る。タスクＡ領域は、タスクＡ（３Ｄグラフィックス処
理用のアプリケーション）用の領域であり、タスクＡ
（プログラム本体とワークエリアを含む）を格納する領
域２１と、タスクＡに関するＰＬＤ３内部データを退避
するためのＰＬＤ退避領域２２と、タスクＡに関するＣ
ＰＵ１内部のデータを退避するためのＣＰＵ退避領域２
３とを有する。タスクＢ領域も、タスクＡ領域と同様で
あるが、ＭＰＥＧデコード処理用のアプリケーションで
ある点が異なる。
テーブルとを格納し、さらにＯＳデータエリアとからな
る。タスクＡ領域は、タスクＡ（３Ｄグラフィックス処
理用のアプリケーション）用の領域であり、タスクＡ
（プログラム本体とワークエリアを含む）を格納する領
域２１と、タスクＡに関するＰＬＤ３内部データを退避
するためのＰＬＤ退避領域２２と、タスクＡに関するＣ
ＰＵ１内部のデータを退避するためのＣＰＵ退避領域２
３とを有する。タスクＢ領域も、タスクＡ領域と同様で
あるが、ＭＰＥＧデコード処理用のアプリケーションで
ある点が異なる。
【００１６】プログラム情報領域は、ＰＬＤ３用のプロ
グラム情報Ａ（３Ｄグラフィックス処理用）と、プログ
ラム情報Ｂ（ＭＰＥＧデコード用）と、タスクとプログ
ラム情報との対応関係を示すプログラム情報テーブルと
を格納する。図３は、プログラム情報テーブルの具体例
を示す図である。同図に示すように、プログラム情報テ
ーブルは、タスクと、タスクが必要とするプログラム情
報の種別とを対応させて記憶している。
グラム情報Ａ（３Ｄグラフィックス処理用）と、プログ
ラム情報Ｂ（ＭＰＥＧデコード用）と、タスクとプログ
ラム情報との対応関係を示すプログラム情報テーブルと
を格納する。図３は、プログラム情報テーブルの具体例
を示す図である。同図に示すように、プログラム情報テ
ーブルは、タスクと、タスクが必要とするプログラム情
報の種別とを対応させて記憶している。
【００１７】図４は、ＣＰＵ１によるＰＬＤ３の変更処
理を示すフローチャートである。同図は、ＣＰＵ１が上
記の特定プログラムがＯＳの一部として実行される処理
を示している。同図では、タスクＡ（３Ｄグラフィック
ス処理用）とタスクＢ（ＭＰＥＧデコード処理用）との
２つのタスクが交互に切り替えられながら処理される場
合を示している。同図のようにＣＰＵ１は、一番最初に
又はタスクＢの次に実行されるタスクＡ（３Ｄグラフィ
ックス処理）用の論理回路を形成するようにＰＬＤ３を
変更（プログラミング）する（ステップ４１）。その後
ＯＳによりタスクＢへのタスク切替えがあれば（ステッ
プ４２：YES）、ＭＰＥＧデコード処理用の論理回路を
形成するようにＰＬＤ３を変更（プログラミング）する
（ステップ４３）。さらにＯＳにより３Ｄグラフィック
スタスクへのタスク切替えがあれば（ステップ４４：YE
S）、ＭＰＥＧデコード処理用の論理回路を形成するよ
うにＰＬＤ３を変更（プログラミング）する（ステップ
４１）。
理を示すフローチャートである。同図は、ＣＰＵ１が上
記の特定プログラムがＯＳの一部として実行される処理
を示している。同図では、タスクＡ（３Ｄグラフィック
ス処理用）とタスクＢ（ＭＰＥＧデコード処理用）との
２つのタスクが交互に切り替えられながら処理される場
合を示している。同図のようにＣＰＵ１は、一番最初に
又はタスクＢの次に実行されるタスクＡ（３Ｄグラフィ
ックス処理）用の論理回路を形成するようにＰＬＤ３を
変更（プログラミング）する（ステップ４１）。その後
ＯＳによりタスクＢへのタスク切替えがあれば（ステッ
プ４２：YES）、ＭＰＥＧデコード処理用の論理回路を
形成するようにＰＬＤ３を変更（プログラミング）する
（ステップ４３）。さらにＯＳにより３Ｄグラフィック
スタスクへのタスク切替えがあれば（ステップ４４：YE
S）、ＭＰＥＧデコード処理用の論理回路を形成するよ
うにＰＬＤ３を変更（プログラミング）する（ステップ
４１）。
【００１８】このようにしてＣＰＵ１は、上記特定プロ
グラムによりタスク切替えに際してＰＬＤ３を動的にプ
ログラムミングする。図５は、図４のステップ４１に示
した３Ｄグラフィックス処理への変更処理をより詳細に
示すフローチャートである。
グラムによりタスク切替えに際してＰＬＤ３を動的にプ
ログラムミングする。図５は、図４のステップ４１に示
した３Ｄグラフィックス処理への変更処理をより詳細に
示すフローチャートである。
【００１９】図５において、ＣＰＵ１は、タスクＢ（Ｍ
ＰＥＧデコード）からタスクＡ（３Ｄグラフィックス処
理）へのタスク切替えの直前に、ＰＬＤ３のＭＰＥＧデ
コード処理を停止し、ＣＰＵ１内部のレジスタ情報を読
み出してメモリ２上のＣＰＵ退避領域２６に退避する
（ステップ５１）。さらに、ＰＬＤ３の内部情報（レジ
スタデータ、メモリデータなど記憶素子の記憶内容）を
メモリ２上のＰＬＤ退避領域２５に退避する（ステップ
５２）。これにより、停止したＭＰＥＧデコード処理に
関するＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報
が、図２に示したタスクＢ領域に格納される。さらに、
ＣＰＵ１は図３に示したプログラム情報テーブルを参照
して、３Ｄグラフィックス用のプログラム情報がプログ
ラム情報＃１であることを特定して、そのプログラム情
報＃１を読み出して変更部６に供給する。これを受けて
変更部６は、タスクＡ（３Ｄグラフィックス）用の論理
回路を形成するようＰＬＤ３を変更（プログラミング）
する（ステップ５３）。これにより、ＰＬＤ３は新たに
３Ｄグラフィックス用の論理回路を形成する。
ＰＥＧデコード）からタスクＡ（３Ｄグラフィックス処
理）へのタスク切替えの直前に、ＰＬＤ３のＭＰＥＧデ
コード処理を停止し、ＣＰＵ１内部のレジスタ情報を読
み出してメモリ２上のＣＰＵ退避領域２６に退避する
（ステップ５１）。さらに、ＰＬＤ３の内部情報（レジ
スタデータ、メモリデータなど記憶素子の記憶内容）を
メモリ２上のＰＬＤ退避領域２５に退避する（ステップ
５２）。これにより、停止したＭＰＥＧデコード処理に
関するＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報
が、図２に示したタスクＢ領域に格納される。さらに、
ＣＰＵ１は図３に示したプログラム情報テーブルを参照
して、３Ｄグラフィックス用のプログラム情報がプログ
ラム情報＃１であることを特定して、そのプログラム情
報＃１を読み出して変更部６に供給する。これを受けて
変更部６は、タスクＡ（３Ｄグラフィックス）用の論理
回路を形成するようＰＬＤ３を変更（プログラミング）
する（ステップ５３）。これにより、ＰＬＤ３は新たに
３Ｄグラフィックス用の論理回路を形成する。
【００２０】次いで、ＣＰＵ１は、メモリ２のＣＰＵ退
避領域２３から３Ｄグラフィックス処理用に退避されて
いたレジスタ情報を読み出して、そのレジスタ情報をＣ
ＰＵ１に復帰させ（ステップ５４）、さらに、メモリ２
のＰＬＤ退避領域２２から３Ｄグラフィックス処理用に
退避されていた内部情報を読み出して、その内部情報を
ＰＬＤ３に復帰させ（ステップ５５）、ＰＬＤ３の処理
を再開（イネーブル）させる。これによりＰＬＤ３は、
前回のタスク実行時に退避していた情報を復帰させ、再
開することになる。図６は、図４のステップ４３に示し
たＭＰＥＧデコード処理への変更処理をより詳細に示す
フローチャートである。
避領域２３から３Ｄグラフィックス処理用に退避されて
いたレジスタ情報を読み出して、そのレジスタ情報をＣ
ＰＵ１に復帰させ（ステップ５４）、さらに、メモリ２
のＰＬＤ退避領域２２から３Ｄグラフィックス処理用に
退避されていた内部情報を読み出して、その内部情報を
ＰＬＤ３に復帰させ（ステップ５５）、ＰＬＤ３の処理
を再開（イネーブル）させる。これによりＰＬＤ３は、
前回のタスク実行時に退避していた情報を復帰させ、再
開することになる。図６は、図４のステップ４３に示し
たＭＰＥＧデコード処理への変更処理をより詳細に示す
フローチャートである。
【００２１】図６において、ＣＰＵ１は、タスクＡ（３
Ｄグラフィックス処理）からタスクＢ（ＭＰＥＧデコー
ド）へのタスク切替えの直前に、ＰＬＤ３の３Ｄグラフ
ィックス処理を停止し、ＣＰＵ１内部のレジスタ情報を
読み出してメモリ２上のＣＰＵ退避領域２３に退避する
（ステップ６１）。さらに、ＰＬＤ３の内部情報をメモ
リ２上のＰＬＤ退避領域２２に退避する（ステップ６
２）。これにより、停止した３Ｄグラフィックス処理に
関するＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報
が、図２に示したタスクＡ領域に格納される。さらに、
ＣＰＵ１は図３に示したプログラム情報テーブルを参照
して、ＭＰＥＧ用のプログラム情報がプログラム情報＃
２であることを特定して、そのプログラム情報＃２を読
み出して変更部６に供給する。これを受けて変更部６
は、タスクＢ（ＭＰＥＧデコード）用の論理回路を形成
するようＰＬＤ３を変更（プログラミング）する（ステ
ップ６３）。これにより、ＰＬＤ３はＭＰＥＧデコード
用の論理回路を形成する。
Ｄグラフィックス処理）からタスクＢ（ＭＰＥＧデコー
ド）へのタスク切替えの直前に、ＰＬＤ３の３Ｄグラフ
ィックス処理を停止し、ＣＰＵ１内部のレジスタ情報を
読み出してメモリ２上のＣＰＵ退避領域２３に退避する
（ステップ６１）。さらに、ＰＬＤ３の内部情報をメモ
リ２上のＰＬＤ退避領域２２に退避する（ステップ６
２）。これにより、停止した３Ｄグラフィックス処理に
関するＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報
が、図２に示したタスクＡ領域に格納される。さらに、
ＣＰＵ１は図３に示したプログラム情報テーブルを参照
して、ＭＰＥＧ用のプログラム情報がプログラム情報＃
２であることを特定して、そのプログラム情報＃２を読
み出して変更部６に供給する。これを受けて変更部６
は、タスクＢ（ＭＰＥＧデコード）用の論理回路を形成
するようＰＬＤ３を変更（プログラミング）する（ステ
ップ６３）。これにより、ＰＬＤ３はＭＰＥＧデコード
用の論理回路を形成する。
【００２２】次いで、ＣＰＵ１は、メモリ２のＣＰＵ退
避領域２６からＭＰＥＧデコードに退避されていたレジ
スタ情報を読み出して、そのレジスタ情報をＣＰＵ１に
復帰させ（ステップ６４）、さらに、メモリ２のＰＬＤ
退避領域２５からＭＰＥＧデコード処理用に退避されて
いた内部情報を読み出して、その内部情報をＰＬＤ３に
復帰させ（ステップ６５）、ＰＬＤ３の処理を再開す
る。これによりＰＬＤ３は、前回のタスク実行時に退避
していた情報が復帰され、ＭＰＥＧデコード処理を再開
することになる。以上のように構成された本発明の第１
実施形態におけるデータ処理装置について、その動作を
説明する。
避領域２６からＭＰＥＧデコードに退避されていたレジ
スタ情報を読み出して、そのレジスタ情報をＣＰＵ１に
復帰させ（ステップ６４）、さらに、メモリ２のＰＬＤ
退避領域２５からＭＰＥＧデコード処理用に退避されて
いた内部情報を読み出して、その内部情報をＰＬＤ３に
復帰させ（ステップ６５）、ＰＬＤ３の処理を再開す
る。これによりＰＬＤ３は、前回のタスク実行時に退避
していた情報が復帰され、ＭＰＥＧデコード処理を再開
することになる。以上のように構成された本発明の第１
実施形態におけるデータ処理装置について、その動作を
説明する。
【００２３】まず、本データ処理装置においてタスクＢ
（ＭＰＥＧデコード処理）からタスクＢ（３Ｄグラフィ
ックス処理）にタスク切替えが生じた場合の動作を説明
する。図７（ａ）は、図５に示したＭＰＥＧデコード処
理から３Ｄグラフィックス処理への変更動作を説明する
図である。同図（ａ）中の破線ａ１、ａ２に示すよう
に、ＣＰＵ１は、タスクＢからタスクＡへのタスク切替
えの直前に、ＰＬＤ３のＭＰＥＧデコード処理を停止
し、ＣＰＵ１内部のレジスタ情報、ＰＬＤ３の内部情報
をそれぞれＣＰＵ退避領域２６、ＰＬＤ退避領域２５に
退避する。
（ＭＰＥＧデコード処理）からタスクＢ（３Ｄグラフィ
ックス処理）にタスク切替えが生じた場合の動作を説明
する。図７（ａ）は、図５に示したＭＰＥＧデコード処
理から３Ｄグラフィックス処理への変更動作を説明する
図である。同図（ａ）中の破線ａ１、ａ２に示すよう
に、ＣＰＵ１は、タスクＢからタスクＡへのタスク切替
えの直前に、ＰＬＤ３のＭＰＥＧデコード処理を停止
し、ＣＰＵ１内部のレジスタ情報、ＰＬＤ３の内部情報
をそれぞれＣＰＵ退避領域２６、ＰＬＤ退避領域２５に
退避する。
【００２４】次に、ＣＰＵ１は、３Ｄグラフィックス用
のプログラム情報＃１を読み出して変更部６を通して、
タスクＡ（３Ｄグラフィックス）用の論理回路を形成す
るようＰＬＤ３を変更（プログラミング）する。らに、
同図（ａ）中の破線ａ３、ａ４に示すように、ＣＰＵ１
は、メモリ２のＣＰＵ退避領域２３のレジスタ情報、Ｐ
ＬＤ退避領域２２の内部情報を、それぞれＣＰＵ１、Ｐ
ＬＤ３に復帰させる。ＰＬＤ３の処理を再開（イネーブ
ル）させる。これによりＰＬＤ３は、前回のタスク実行
時に退避していた情報を復帰させ、再開することにな
る。
のプログラム情報＃１を読み出して変更部６を通して、
タスクＡ（３Ｄグラフィックス）用の論理回路を形成す
るようＰＬＤ３を変更（プログラミング）する。らに、
同図（ａ）中の破線ａ３、ａ４に示すように、ＣＰＵ１
は、メモリ２のＣＰＵ退避領域２３のレジスタ情報、Ｐ
ＬＤ退避領域２２の内部情報を、それぞれＣＰＵ１、Ｐ
ＬＤ３に復帰させる。ＰＬＤ３の処理を再開（イネーブ
ル）させる。これによりＰＬＤ３は、前回のタスク実行
時に退避していた情報を復帰させ、再開することにな
る。
【００２５】ＣＰＵ１自身のタスクＢへの切替え後は、
同図（ｂ）に示すように、ＰＬＤ３は３Ｄグラフィック
ス処理用の論理回路を形成するので、ＣＰＵ１によるタ
スクＡの処理と協動して３Ｄグラフィックス処理を行
う。図８は、ＰＬＤ３がＣＰＵ１と協動して３Ｄグラフ
ィックス処理を行う具体例を示す説明図である。
同図（ｂ）に示すように、ＰＬＤ３は３Ｄグラフィック
ス処理用の論理回路を形成するので、ＣＰＵ１によるタ
スクＡの処理と協動して３Ｄグラフィックス処理を行
う。図８は、ＰＬＤ３がＣＰＵ１と協動して３Ｄグラフ
ィックス処理を行う具体例を示す説明図である。
【００２６】同図において、３１はビデオＲＡＭ（フレ
ームメモリ）に格納された３Ｄグラフィックスの描画画
像を示す。３２はメモリ２のタスクＡのワークメモリに
作成される３Ｄグラフィックス画像の頂点の座標テーブ
ルを示す。３３は、外部（例えば図外の磁気ディスク装
置）から与えられる３Ｄグラフィックス画像のデータベ
ースを示す。この場合ＣＰＵ１とＰＬＤ３は、次のよう
に機能分担する。すなわちＣＰＵ１は、外部からの描画
すべき３Ｄグラフィックスデータを決定し、それを外部
装置からタスクＡのワークメモリ（３Ｄグラフィックス
画像のデータベース３３）に読みだし、さらに、３Ｄグ
ラフィックスデータベースから３Ｄグラフィックス画像
の各頂点の座標を算出して座標テーブルを作成し、各頂
点で定まる多角形の塗り潰しをＰＬＤ３に指示する。
ームメモリ）に格納された３Ｄグラフィックスの描画画
像を示す。３２はメモリ２のタスクＡのワークメモリに
作成される３Ｄグラフィックス画像の頂点の座標テーブ
ルを示す。３３は、外部（例えば図外の磁気ディスク装
置）から与えられる３Ｄグラフィックス画像のデータベ
ースを示す。この場合ＣＰＵ１とＰＬＤ３は、次のよう
に機能分担する。すなわちＣＰＵ１は、外部からの描画
すべき３Ｄグラフィックスデータを決定し、それを外部
装置からタスクＡのワークメモリ（３Ｄグラフィックス
画像のデータベース３３）に読みだし、さらに、３Ｄグ
ラフィックスデータベースから３Ｄグラフィックス画像
の各頂点の座標を算出して座標テーブルを作成し、各頂
点で定まる多角形の塗り潰しをＰＬＤ３に指示する。
【００２７】ＰＬＤ３は、ＣＰＵ１から塗り潰し指示を
受けて座標テーブルを参照して、個々の多角形を塗り潰
す描画処理を行う。この描画処理は、いわゆるラスター
変換やスキャンコンバージョン（座標データから表示デ
ータへ変換）、テクスチャー処理、ポリゴンの描画処理
などである。描画処理では、大量の繰り返し演算を必要
とするため、ＰＬＤ３に形成された論理回路による加速
の効果が大きい。さらに、図７（ｂ）は、図６に示した
ＭＰＥＧデコード処理から３Ｄグラフィックス処理への
変更動作を示す説明図である。同図（ａ）と同様に、Ｃ
ＰＵ１は、タスク切替えに際して、破線ｃ１、ｃ２に示
すように３Ｄグラフィックス処理用のレジスタ情報、内
部情報の退避を行った後、ＭＰＥＧデコード処理用のプ
ログラム情報＃２を用いて変更部６を通してＰＬＤ３を
プログラミングし、破線ｃ３、ｃ４に示すようにＭＰＥ
Ｇデコード処理用のレジスタ情報、内部情報を復帰させ
る。
受けて座標テーブルを参照して、個々の多角形を塗り潰
す描画処理を行う。この描画処理は、いわゆるラスター
変換やスキャンコンバージョン（座標データから表示デ
ータへ変換）、テクスチャー処理、ポリゴンの描画処理
などである。描画処理では、大量の繰り返し演算を必要
とするため、ＰＬＤ３に形成された論理回路による加速
の効果が大きい。さらに、図７（ｂ）は、図６に示した
ＭＰＥＧデコード処理から３Ｄグラフィックス処理への
変更動作を示す説明図である。同図（ａ）と同様に、Ｃ
ＰＵ１は、タスク切替えに際して、破線ｃ１、ｃ２に示
すように３Ｄグラフィックス処理用のレジスタ情報、内
部情報の退避を行った後、ＭＰＥＧデコード処理用のプ
ログラム情報＃２を用いて変更部６を通してＰＬＤ３を
プログラミングし、破線ｃ３、ｃ４に示すようにＭＰＥ
Ｇデコード処理用のレジスタ情報、内部情報を復帰させ
る。
【００２８】その後タスクＢに切り替えられた後、ＣＰ
Ｕ１とＰＬＤ３は協動してＭＰＥＧデコード処理を実行
する。この場合の機能分担については、ＭＰＥＧデコー
ド処理に含まれる可変長符号の復号処理、逆離散余弦変
換、逆量子化、動き補償処理のうち、定型的反復的な演
算を要する逆離散余弦変換、逆量子化、動き補償処理又
はその一部をＰＬＤ３が分担することが望ましい。これ
らの機能分担は、ＰＬＤ３のゲート数及び処理能力と、
ＣＰＵ１の処理能力に応じて決定される。以下ＭＥＰＧ
デコードが実行され、タスク切替えにより上記タスク
Ａ、Ｂが交互に繰り返される。タスクのバランスはアプ
リケーションに重みを指定してやることで、任意の比率
のタスク切り替えが可能である。これはＯＳのタスク管
理能力に依存する。
Ｕ１とＰＬＤ３は協動してＭＰＥＧデコード処理を実行
する。この場合の機能分担については、ＭＰＥＧデコー
ド処理に含まれる可変長符号の復号処理、逆離散余弦変
換、逆量子化、動き補償処理のうち、定型的反復的な演
算を要する逆離散余弦変換、逆量子化、動き補償処理又
はその一部をＰＬＤ３が分担することが望ましい。これ
らの機能分担は、ＰＬＤ３のゲート数及び処理能力と、
ＣＰＵ１の処理能力に応じて決定される。以下ＭＥＰＧ
デコードが実行され、タスク切替えにより上記タスク
Ａ、Ｂが交互に繰り返される。タスクのバランスはアプ
リケーションに重みを指定してやることで、任意の比率
のタスク切り替えが可能である。これはＯＳのタスク管
理能力に依存する。
【００２９】以上のようにＰＬＤ３はタイムシェアリン
グを行いながら汎用のアクセラレータとして使用される
ため、プログラマブルでかつ高速かつ効率的なデータ処
理が可能となる。なお、上記実施形態において、特定プ
ログラムによるＯＳの一部の機能としてＣＰＵ１が、タ
スク切替えに際してＰＬＤ３の動作を停止し、プログラ
ミング後に再開させていたが、アプリケーション（タス
クＡ、Ｂ）が停止と再開をさせるようにしてもよい。こ
れは、ＣＰＵ１（タスク）とＰＬＤ３とはマスターとス
レーブという協動関係にあるので、タスクによりＰＬＤ
３の動作を停止／再開させることは容易に実現可能であ
る。
グを行いながら汎用のアクセラレータとして使用される
ため、プログラマブルでかつ高速かつ効率的なデータ処
理が可能となる。なお、上記実施形態において、特定プ
ログラムによるＯＳの一部の機能としてＣＰＵ１が、タ
スク切替えに際してＰＬＤ３の動作を停止し、プログラ
ミング後に再開させていたが、アプリケーション（タス
クＡ、Ｂ）が停止と再開をさせるようにしてもよい。こ
れは、ＣＰＵ１（タスク）とＰＬＤ３とはマスターとス
レーブという協動関係にあるので、タスクによりＰＬＤ
３の動作を停止／再開させることは容易に実現可能であ
る。
【００３０】＜実施の形態２＞本実施形態におけるデー
タ処理装置のハードウェア構成は、第１実施形態の図１
と同じであるので説明を省略する。以下、ＣＰＵ１が特
定のプログラムを実行することにより実現されるＰＬＤ
３の動的な変更処理について、第１実施形態と同じ点は
説明を省略し、異なる点を中心に説明する。異なる点
は、第１実施形態におけるデータ処理装置がタスクを切
替える毎にＰＬＤ３を変更していたことに対して、本実
施形態のデータ転送装置は、逐次実行される複数のタス
クをタスクウィンドウとして扱い、タスクウィンドウの
切替える毎に、当該複数のタスクに対応するプログラム
情報を用いてＰＬＤ３を変更するように構成している点
である。さらに、本実施例では、ＣＰＵ１は、ＰＬＤ３
をプログラムする際に、複数の別個のプログラム情報に
より形成される論理回路を併存させるように変更部６を
通してプログラミングする点が異なっている。そのた
め、メモリ２に記憶されている上記特定プログラムの内
容及びプログラム情報テーブルが異なっている。
タ処理装置のハードウェア構成は、第１実施形態の図１
と同じであるので説明を省略する。以下、ＣＰＵ１が特
定のプログラムを実行することにより実現されるＰＬＤ
３の動的な変更処理について、第１実施形態と同じ点は
説明を省略し、異なる点を中心に説明する。異なる点
は、第１実施形態におけるデータ処理装置がタスクを切
替える毎にＰＬＤ３を変更していたことに対して、本実
施形態のデータ転送装置は、逐次実行される複数のタス
クをタスクウィンドウとして扱い、タスクウィンドウの
切替える毎に、当該複数のタスクに対応するプログラム
情報を用いてＰＬＤ３を変更するように構成している点
である。さらに、本実施例では、ＣＰＵ１は、ＰＬＤ３
をプログラムする際に、複数の別個のプログラム情報に
より形成される論理回路を併存させるように変更部６を
通してプログラミングする点が異なっている。そのた
め、メモリ２に記憶されている上記特定プログラムの内
容及びプログラム情報テーブルが異なっている。
【００３１】以下、タスクウィンドウの具体例を用い
て、本実施形態の特定プログラムにより実現されるＣＰ
Ｕ１の機能について説明する。メモリ２は、ＯＳプログ
ラム及びアプリケーションプログラムの他に、上記の特
定プログラムと、ＰＬＤ３に対する複数のプログラム情
報と、タスクウィンドウとプログラム情報の対応関係を
示したプログラム情報テーブルとを記憶する。図９はメ
モリ２の記憶内容の具体例を示すメモリマップである。
て、本実施形態の特定プログラムにより実現されるＣＰ
Ｕ１の機能について説明する。メモリ２は、ＯＳプログ
ラム及びアプリケーションプログラムの他に、上記の特
定プログラムと、ＰＬＤ３に対する複数のプログラム情
報と、タスクウィンドウとプログラム情報の対応関係を
示したプログラム情報テーブルとを記憶する。図９はメ
モリ２の記憶内容の具体例を示すメモリマップである。
【００３２】同図に示すようにメモリ２は、ＯＳ領域、
タスクウィンドウ＃１〜＃３、プログラム情報領域を有
する。タスクウィンドウは、ＰＬＤ３の変更なしで実行
可能なタスクをグループ化したものである。同図におい
て、タスクＡ、Ｄ、Ｇ、Ｈは、それぞれ３Ｄグラフィッ
クス処理の一部を分担して実行する。これに伴い各タス
クに対応するプログラム情報ａ〜ｄが設けられている。
以下、分担する各処理を３Ｄ＃１〜＃４と呼ぶ。
タスクウィンドウ＃１〜＃３、プログラム情報領域を有
する。タスクウィンドウは、ＰＬＤ３の変更なしで実行
可能なタスクをグループ化したものである。同図におい
て、タスクＡ、Ｄ、Ｇ、Ｈは、それぞれ３Ｄグラフィッ
クス処理の一部を分担して実行する。これに伴い各タス
クに対応するプログラム情報ａ〜ｄが設けられている。
以下、分担する各処理を３Ｄ＃１〜＃４と呼ぶ。
【００３３】また、タスクＢ、Ｃ、Ｅ、Ｆは、ＭＰＥＧ
デコード処理の一部を分担して実行する。これに伴い各
タスクに対応するプログラム情報ｅ〜ｈが設けられてい
る。以下、分担する各処理をＭＰＥＧ＃１〜＃４と呼
ぶ。タスクウィンドウ＃１は、タスクＡ、Ｂ、Ｃの各領
域からなる。各タスク領域は、タスクのプログラム本体
（ワークエリアを含む）と、退避領域とからなる。退避
領域は、第１実施形態のＰＬＤ退避領域とＣＰＵ退避領
域とからなり、本実施例ではそれらの総称としている。
タスクウィンドウ＃１におけるタスクＡ、Ｂ、Ｃは、そ
れぞれ３Ｄ＃１、ＭＰＥＧ＃２、ＭＰＥＧ＃３を実行す
る。
デコード処理の一部を分担して実行する。これに伴い各
タスクに対応するプログラム情報ｅ〜ｈが設けられてい
る。以下、分担する各処理をＭＰＥＧ＃１〜＃４と呼
ぶ。タスクウィンドウ＃１は、タスクＡ、Ｂ、Ｃの各領
域からなる。各タスク領域は、タスクのプログラム本体
（ワークエリアを含む）と、退避領域とからなる。退避
領域は、第１実施形態のＰＬＤ退避領域とＣＰＵ退避領
域とからなり、本実施例ではそれらの総称としている。
タスクウィンドウ＃１におけるタスクＡ、Ｂ、Ｃは、そ
れぞれ３Ｄ＃１、ＭＰＥＧ＃２、ＭＰＥＧ＃３を実行す
る。
【００３４】同様にタスクウィンドウ＃２は、タスク
Ｄ、Ｅ、Ｆの各領域からなる。タスクＤ、Ｅ、Ｆは、そ
れぞれ３Ｄ＃２、ＭＰＥＧ＃１、ＭＰＥＧ＃４を実行す
る。タスクウィンドウ＃３は、タスクＧ、Ｈの各領域か
らなる。タスクＧ、Ｈは、それぞれ３Ｄ＃３、３Ｄ＃４
を実行する。
Ｄ、Ｅ、Ｆの各領域からなる。タスクＤ、Ｅ、Ｆは、そ
れぞれ３Ｄ＃２、ＭＰＥＧ＃１、ＭＰＥＧ＃４を実行す
る。タスクウィンドウ＃３は、タスクＧ、Ｈの各領域か
らなる。タスクＧ、Ｈは、それぞれ３Ｄ＃３、３Ｄ＃４
を実行する。
【００３５】プログラム情報領域は、ＰＬＤ３がタスク
Ａ〜Ｈと協動して動作するためのプログラム情報ａ〜ｈ
を記憶している。図１０は、本実施例におけるプログラ
ム情報テーブルの具体例を示す図である。同図に示すよ
うに、プログラム情報テーブルは、タスクウィンドウ
と、タスクウィンドウ内のタスクが必要とするプログラ
ム情報の種別とを対応させて記憶している。
Ａ〜Ｈと協動して動作するためのプログラム情報ａ〜ｈ
を記憶している。図１０は、本実施例におけるプログラ
ム情報テーブルの具体例を示す図である。同図に示すよ
うに、プログラム情報テーブルは、タスクウィンドウ
と、タスクウィンドウ内のタスクが必要とするプログラ
ム情報の種別とを対応させて記憶している。
【００３６】ＣＰＵ１は、第１実施形態においてタスク
の切替える毎にＰＬＤ３を変更していたことに対して、
本実施形態では、タスクウィンドウの切替え毎にＰＬＤ
３を変更するとして扱い、タスクウィンドウの切替える
毎にＰＬＤ３を変更する点が異なっている。この動作
は、図４に示したフローチャートにおいてステップ４２
の代わりに、タスクウィンドウの切替えを判断するステ
ップを設けた構成となる点が異なる。ステップ４４につ
いても同様である。さらに、図５、６に示したタスク及
びＰＬＤ３のプログラミングについては、ＣＰＵ１は、
ＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報の退避
と復帰（ステップ５１、５２、５４、５５、６１、６
２、６４、６５）を、タスクウィンドウ内の複数のタス
クについて行う点が異なる。さらにＣＰＵ１は、ステッ
プ５３、６３において、プログラム情報テーブルに指定
されている個々のプログラム情報の全てをＰＬＤ３にプ
ログラムする必要があるので、ＣＰＵ１は、当該個々の
プログラム情報を編集して新たな１つのプログラム情報
にしてから変更部６を通して変更する。
の切替える毎にＰＬＤ３を変更していたことに対して、
本実施形態では、タスクウィンドウの切替え毎にＰＬＤ
３を変更するとして扱い、タスクウィンドウの切替える
毎にＰＬＤ３を変更する点が異なっている。この動作
は、図４に示したフローチャートにおいてステップ４２
の代わりに、タスクウィンドウの切替えを判断するステ
ップを設けた構成となる点が異なる。ステップ４４につ
いても同様である。さらに、図５、６に示したタスク及
びＰＬＤ３のプログラミングについては、ＣＰＵ１は、
ＣＰＵ１のレジスタ情報及びＰＬＤ３の内部情報の退避
と復帰（ステップ５１、５２、５４、５５、６１、６
２、６４、６５）を、タスクウィンドウ内の複数のタス
クについて行う点が異なる。さらにＣＰＵ１は、ステッ
プ５３、６３において、プログラム情報テーブルに指定
されている個々のプログラム情報の全てをＰＬＤ３にプ
ログラムする必要があるので、ＣＰＵ１は、当該個々の
プログラム情報を編集して新たな１つのプログラム情報
にしてから変更部６を通して変更する。
【００３７】例えば、図１０によればタスクウィンドウ
＃１に対応するのは、プログラム情報ａ、ｆ、ｇの３つ
であり、他のタスクウィンドウからタスクウィンドウ＃
１への切替えに際してプログラム情報ａ、ｆ、ｇを編集
して新たなプログラム情報にする。具体的には、ＣＰＵ
１は、定められた記述言語により論理記述されている個
々のプログラム情報をサブモジュールとして、サブモジ
ュール全部を論理合成することにより新たなメインモジ
ュールを作成する。この後、ＣＰＵ１は作成されたメイ
ンモジュールを１つのプログラム情報として変更部６を
通してＰＬＤ３をプログラミングする。上記の構成によ
り、本実施形態のデータ処理装置は、タスクウィンドウ
単位でＰＬＤ３が変更されることになる。その結果、タ
スク単位でＰＬＤ３が変更されるよりも、その変更時間
を短縮することができる。
＃１に対応するのは、プログラム情報ａ、ｆ、ｇの３つ
であり、他のタスクウィンドウからタスクウィンドウ＃
１への切替えに際してプログラム情報ａ、ｆ、ｇを編集
して新たなプログラム情報にする。具体的には、ＣＰＵ
１は、定められた記述言語により論理記述されている個
々のプログラム情報をサブモジュールとして、サブモジ
ュール全部を論理合成することにより新たなメインモジ
ュールを作成する。この後、ＣＰＵ１は作成されたメイ
ンモジュールを１つのプログラム情報として変更部６を
通してＰＬＤ３をプログラミングする。上記の構成によ
り、本実施形態のデータ処理装置は、タスクウィンドウ
単位でＰＬＤ３が変更されることになる。その結果、タ
スク単位でＰＬＤ３が変更されるよりも、その変更時間
を短縮することができる。
【００３８】＜第３実施形態＞本実施形態におけるデー
タ処理装置のハードウェア構成は、第１、第２実施形態
の図１と同じであるので説明を省略する。以下、ＣＰＵ
１が特定のプログラムを実行することにより実現される
ＰＬＤ３の動的な変更処理について、第２実施形態と同
じ点は説明を省略し、異なる点を中心に説明する。図９
に示したメモリマップは、本実施例においても同じであ
るものとする。
タ処理装置のハードウェア構成は、第１、第２実施形態
の図１と同じであるので説明を省略する。以下、ＣＰＵ
１が特定のプログラムを実行することにより実現される
ＰＬＤ３の動的な変更処理について、第２実施形態と同
じ点は説明を省略し、異なる点を中心に説明する。図９
に示したメモリマップは、本実施例においても同じであ
るものとする。
【００３９】異なる点は、本実施形態におけるデータ処
理装置は、第２実施形態においてＰＬＤ３がタスクウィ
ンドウの切替え毎に変更されていたのに対して、タスク
の切替え毎に今後実行される複数のタスクに必要とされ
る複数のプログラム情報を用いて変更するように構成さ
れている。そのため、メモリ２は、プログラム情報テー
ブルの代わりに、プログラム情報の使用状況を表すキャ
ッシュテーブルが作成される。より詳しくいうと、ＣＰ
Ｕ１は、タスク切替えに際して、後に実行すべき複数の
タスクを判定し、キャッシュテーブルを参照してそれら
のタスクに必要なプログラム情報を選択し、それらのプ
ログラム情報を上述したように論理合成して１つのプロ
グラム情報を作成し、変更部６を通してＰＬＤ３をプロ
グラミングする。
理装置は、第２実施形態においてＰＬＤ３がタスクウィ
ンドウの切替え毎に変更されていたのに対して、タスク
の切替え毎に今後実行される複数のタスクに必要とされ
る複数のプログラム情報を用いて変更するように構成さ
れている。そのため、メモリ２は、プログラム情報テー
ブルの代わりに、プログラム情報の使用状況を表すキャ
ッシュテーブルが作成される。より詳しくいうと、ＣＰ
Ｕ１は、タスク切替えに際して、後に実行すべき複数の
タスクを判定し、キャッシュテーブルを参照してそれら
のタスクに必要なプログラム情報を選択し、それらのプ
ログラム情報を上述したように論理合成して１つのプロ
グラム情報を作成し、変更部６を通してＰＬＤ３をプロ
グラミングする。
【００４０】図１１にキャッシュテーブルの一例を示
す。同図において、「プログラム情報種別」の欄は、図
９に示したプログラム情報ａ〜ｈの種別を表す。「時
刻」欄は、最後にＣＰＵ１により選択された時刻（従っ
て最後にプログラミングされたときに選択された時刻）
を表す。「サイズ」欄は、プログラム情報によりプログ
ラムされたＰＬＤ３が占有されるサイズ（回路規模）を
示す。サイズは、ゲート数や回路規模の割合でもよい。
本実施例では説明の便宜上各プログラム情報がＰＬＤ３
の３０％を占有するものとする。「状態」欄は、現在Ｐ
ＬＤ３に論理回路が形成されている（ｏｎ）か否か（ｏ
ｆｆ）を表す。ＣＰＵ１は、例えばこれから実行される
タスクを順に判定し、それらに対応するプログラム情報
のサイズの合計が１００％（あるいは所定のしきい値）
を越えない範囲内で、選択候補とする。その際、ＣＰＵ
１は、状態がｏｎ（現在ＰＬＤ３に論理回路が形成され
ている）のプログラム情報については、ＬＲＵ（LeastR
ecently Used）方式を用いて選択候補を決める。こうし
て選択候補となったプログラム情報を最終的に選択す
る。
す。同図において、「プログラム情報種別」の欄は、図
９に示したプログラム情報ａ〜ｈの種別を表す。「時
刻」欄は、最後にＣＰＵ１により選択された時刻（従っ
て最後にプログラミングされたときに選択された時刻）
を表す。「サイズ」欄は、プログラム情報によりプログ
ラムされたＰＬＤ３が占有されるサイズ（回路規模）を
示す。サイズは、ゲート数や回路規模の割合でもよい。
本実施例では説明の便宜上各プログラム情報がＰＬＤ３
の３０％を占有するものとする。「状態」欄は、現在Ｐ
ＬＤ３に論理回路が形成されている（ｏｎ）か否か（ｏ
ｆｆ）を表す。ＣＰＵ１は、例えばこれから実行される
タスクを順に判定し、それらに対応するプログラム情報
のサイズの合計が１００％（あるいは所定のしきい値）
を越えない範囲内で、選択候補とする。その際、ＣＰＵ
１は、状態がｏｎ（現在ＰＬＤ３に論理回路が形成され
ている）のプログラム情報については、ＬＲＵ（LeastR
ecently Used）方式を用いて選択候補を決める。こうし
て選択候補となったプログラム情報を最終的に選択す
る。
【００４１】選択されたプログラム情報は、タスク切替
えに際してＰＬＤ３にプログラミングされる。タスクの
変更及びプログラミングの動作については、第２実施例
と同様である。このとき、ＣＰＵ１は、上記キャッシュ
テーブルを更新する。以上のように本実施形態によれ
ば、タスク切替毎に、複数のプログラム情報を選択して
ＰＬＤ３を変更するので、タスクの生成、消滅が頻繁に
生じる場合であっても、また、タスクスケジューリング
（実行順序）が動的に変化する場合であっても、それぞ
れのタスク切替えに追従して適切なプログラム情報をＰ
ＬＤ３にプログラムすることができる。
えに際してＰＬＤ３にプログラミングされる。タスクの
変更及びプログラミングの動作については、第２実施例
と同様である。このとき、ＣＰＵ１は、上記キャッシュ
テーブルを更新する。以上のように本実施形態によれ
ば、タスク切替毎に、複数のプログラム情報を選択して
ＰＬＤ３を変更するので、タスクの生成、消滅が頻繁に
生じる場合であっても、また、タスクスケジューリング
（実行順序）が動的に変化する場合であっても、それぞ
れのタスク切替えに追従して適切なプログラム情報をＰ
ＬＤ３にプログラムすることができる。
【００４２】その結果、ＣＰＵのキャッシュ動作と同じ
ようにＰＬＤ３の加速機能の使用効率が高くなり、プロ
グラマブルでかつ高速かつ効率的なデータ処理が可能と
なる。なお、上記実施形態では、タスクの変化に応じて
ＰＬＤ３の論理回路が動的に変更されるが、タスクの中
すなわちアプリケーションからＰＬＤ３のプログラムを
変更するようにしてもよい。この場合、タスクの切り替
えタイミングに関係なくアプリケーションから任意のタ
イミングでＰＬＤ３をプログラムすることになる。この
結果、ＰＬＤ３へのプログラムは静的なスケジューリン
グで実施される。従って、アプリケーションの処理の進
行に従って、処理も加速されるので効率的である。また
複数のアプリケーションが混在する場合、実施の形態３
と４の動的スケジューリングと組み合わせれば効果を増
す。
ようにＰＬＤ３の加速機能の使用効率が高くなり、プロ
グラマブルでかつ高速かつ効率的なデータ処理が可能と
なる。なお、上記実施形態では、タスクの変化に応じて
ＰＬＤ３の論理回路が動的に変更されるが、タスクの中
すなわちアプリケーションからＰＬＤ３のプログラムを
変更するようにしてもよい。この場合、タスクの切り替
えタイミングに関係なくアプリケーションから任意のタ
イミングでＰＬＤ３をプログラムすることになる。この
結果、ＰＬＤ３へのプログラムは静的なスケジューリン
グで実施される。従って、アプリケーションの処理の進
行に従って、処理も加速されるので効率的である。また
複数のアプリケーションが混在する場合、実施の形態３
と４の動的スケジューリングと組み合わせれば効果を増
す。
【００４３】また、上記各実施形態において、ＣＰＵ１
と変更部６とは、ＰＬＤ３に組み込むようにしてもよ
い。この場合、図１からＣＰＵ１と変更部６を削った構
成となる。この場合、ＰＬＤ３は初期化時において、Ｃ
ＰＵ１と同等の論理回路を形成するためのプログラム情
報と、変更部６と同等の論理回路を形成するためのプロ
グラム情報とを取り込んでプログラミングする初期化部
を備えるように構成すればよい。この結果、簡単な構成
で上記実施形態と同様に本発明をじっしすることができ
る。また、ＣＰＵ１と変更部６の機能もプログラム情報
が進化する度に機能向上する。さらに、上記第２、第３
実施形態では、ＣＰＵ１が複数の個別プログラム情報を
論理合成して新たな１つのプログラム情報を作成する例
を示したが、ＰＬＤ３自身が部分的にプログラム可能な
構成であれば、論理合成しなくても個別プログラム情報
を用いてプログラミングするようにしてもよい。
と変更部６とは、ＰＬＤ３に組み込むようにしてもよ
い。この場合、図１からＣＰＵ１と変更部６を削った構
成となる。この場合、ＰＬＤ３は初期化時において、Ｃ
ＰＵ１と同等の論理回路を形成するためのプログラム情
報と、変更部６と同等の論理回路を形成するためのプロ
グラム情報とを取り込んでプログラミングする初期化部
を備えるように構成すればよい。この結果、簡単な構成
で上記実施形態と同様に本発明をじっしすることができ
る。また、ＣＰＵ１と変更部６の機能もプログラム情報
が進化する度に機能向上する。さらに、上記第２、第３
実施形態では、ＣＰＵ１が複数の個別プログラム情報を
論理合成して新たな１つのプログラム情報を作成する例
を示したが、ＰＬＤ３自身が部分的にプログラム可能な
構成であれば、論理合成しなくても個別プログラム情報
を用いてプログラミングするようにしてもよい。
【００４４】また、上記各実施形態では、1個のＰＬＤ
を用いる例を示したが、複数のＰＬＤを用いる構成とし
てもよい。
を用いる例を示したが、複数のＰＬＤを用いる構成とし
てもよい。
【００４５】本発明のデータ処理装置は、アプリケーシ
ョンプログラムを実行するデータ処理装置であって、論
理回路をプログラムにより形成可能なプログラマブルロ
ジックデバイスと、プログラマブルロジックデバイス用
の複数のプログラムデータを記憶する記憶手段と、プロ
グラムデータを用いてプログラマブルロジックデバイス
をプログラムするプログラミング手段と、前記アプリケ
ーションプログラムの実行内容に応じて、プログラマブ
ルロジックデバイスを更新するようプログラミング手段
を制御する制御手段とを備えている。この構成によれ
ば、汎用でかつ柔軟にデジタル処理全般に対応すること
ができ、その結果、高速化と低コスト化を図ることがで
きる。またプログラマブルロジックデバイスを用いてい
るので、その交換で性能の向上が可能となるという有利
な効果が得られる。
ョンプログラムを実行するデータ処理装置であって、論
理回路をプログラムにより形成可能なプログラマブルロ
ジックデバイスと、プログラマブルロジックデバイス用
の複数のプログラムデータを記憶する記憶手段と、プロ
グラムデータを用いてプログラマブルロジックデバイス
をプログラムするプログラミング手段と、前記アプリケ
ーションプログラムの実行内容に応じて、プログラマブ
ルロジックデバイスを更新するようプログラミング手段
を制御する制御手段とを備えている。この構成によれ
ば、汎用でかつ柔軟にデジタル処理全般に対応すること
ができ、その結果、高速化と低コスト化を図ることがで
きる。またプログラマブルロジックデバイスを用いてい
るので、その交換で性能の向上が可能となるという有利
な効果が得られる。
【００４６】また、前記データ処理装置は、さらにデー
タ退避領域を有する退避記憶手段と、プログラミング手
段によるプログラミングの前に、プログラマブルロジッ
クデバイス内の記憶素子のデータを退避記憶手段に退避
させる退避手段と、プログラミング手段によるプログラ
ミングの後に、当該プログラムデータに関する退避デー
タを退避領域からプログラマブルロジックデバイスに復
元する復元手段とを備えている。この構成によれば、上
記効果に加えて、処理の途中であっても、他のプログラ
ムデータを用いて論理回路変更することができる。
タ退避領域を有する退避記憶手段と、プログラミング手
段によるプログラミングの前に、プログラマブルロジッ
クデバイス内の記憶素子のデータを退避記憶手段に退避
させる退避手段と、プログラミング手段によるプログラ
ミングの後に、当該プログラムデータに関する退避デー
タを退避領域からプログラマブルロジックデバイスに復
元する復元手段とを備えている。この構成によれば、上
記効果に加えて、処理の途中であっても、他のプログラ
ムデータを用いて論理回路変更することができる。
【００４７】さらに前記制御手段は、ＣＰＵのタスク切
替えタイミングを検出する検出手段と、検出されたと
き、切り替え後のタスクに対応するプログラムデータを
選択する選択手段と、選択されたプログラムデータによ
りプログラマブルロジックデバイスを更新するようプロ
グラミング手段に指示する指示手段と備えている。この
構成によれば、上記効果に加えて、タスクという単位毎
に、タスクと協動して実行するようプログラマブルロジ
ックデバイスの論理回路を動的に変更することができ
る。
替えタイミングを検出する検出手段と、検出されたと
き、切り替え後のタスクに対応するプログラムデータを
選択する選択手段と、選択されたプログラムデータによ
りプログラマブルロジックデバイスを更新するようプロ
グラミング手段に指示する指示手段と備えている。この
構成によれば、上記効果に加えて、タスクという単位毎
に、タスクと協動して実行するようプログラマブルロジ
ックデバイスの論理回路を動的に変更することができ
る。
【００４８】また、前記制御手段は、複数の逐次実行さ
れる複数のタスクからなるタスクウィンドウの切替えタ
イミングを検出する検出手段と、検出されたとき、切り
替え後のタスクウィンドウに含まれるタスクに対応する
プログラムデータを選択する選択手段と、選択されたプ
ログラムデータによりプログラマブルロジックデバイス
を更新するようプログラミング手段に指示する指示手段
とを備えている。この構成によれば、タスクウィンドウ
の切替え毎に、プログラマブルロジックデバイスを更新
するので、更新のために発生する時間を少なくすること
ができる。また、前記制御手段は、ＣＰＵのタスク切替
えタイミングを検出する検出手段と、検出されたとき、
切り替え後に逐次実行される複数のタスクに対応する複
数のプログラムデータを選択する選択手段と、選択され
た複数のプログラムデータによりプログラマブルロジッ
クデバイスを更新するようプログラミング手段に指示す
る指示手段とを備えている。
れる複数のタスクからなるタスクウィンドウの切替えタ
イミングを検出する検出手段と、検出されたとき、切り
替え後のタスクウィンドウに含まれるタスクに対応する
プログラムデータを選択する選択手段と、選択されたプ
ログラムデータによりプログラマブルロジックデバイス
を更新するようプログラミング手段に指示する指示手段
とを備えている。この構成によれば、タスクウィンドウ
の切替え毎に、プログラマブルロジックデバイスを更新
するので、更新のために発生する時間を少なくすること
ができる。また、前記制御手段は、ＣＰＵのタスク切替
えタイミングを検出する検出手段と、検出されたとき、
切り替え後に逐次実行される複数のタスクに対応する複
数のプログラムデータを選択する選択手段と、選択され
た複数のプログラムデータによりプログラマブルロジッ
クデバイスを更新するようプログラミング手段に指示す
る指示手段とを備えている。
【００４９】この構成によれば、タスク切替毎に、複数
のプログラムデータが選択されてプログラマブルロジッ
クデバイスが変更されるので、タスクの生成、消滅が頻
繁に生じる場合であっても、また、タスクスケジューリ
ング（実行順序）が動的に変化する場合であっても、そ
れぞれのタスク切替えに際して適切なプログラム情報を
ＰＬＤ３にプログラムすることができる。前記制御手段
は、さらに、記憶手段に記憶されたプログラムデータの
使用状況を示すテーブル手段を備え、前記選択手段は、
テーブル手段が示す使用状況に応じて複数のプログラム
データを選択するよう構成される。
のプログラムデータが選択されてプログラマブルロジッ
クデバイスが変更されるので、タスクの生成、消滅が頻
繁に生じる場合であっても、また、タスクスケジューリ
ング（実行順序）が動的に変化する場合であっても、そ
れぞれのタスク切替えに際して適切なプログラム情報を
ＰＬＤ３にプログラムすることができる。前記制御手段
は、さらに、記憶手段に記憶されたプログラムデータの
使用状況を示すテーブル手段を備え、前記選択手段は、
テーブル手段が示す使用状況に応じて複数のプログラム
データを選択するよう構成される。
【００５０】この構成によれば、タスク切替えに際して
今後使用されるプログラム情報を効率良くＰＬＤ３にプ
ログラムすることができる。また、前記記憶手段は、プ
ログラマブルロジックデバイスにプロセッサとしても論
理回路を形成するための特定のプログラムデータを記憶
し、前記プログラム手段は、さらに、前記特定のプログ
ラムデータを用いてプログラマブルロジックデバイスを
プログラムするよう構成されている。
今後使用されるプログラム情報を効率良くＰＬＤ３にプ
ログラムすることができる。また、前記記憶手段は、プ
ログラマブルロジックデバイスにプロセッサとしても論
理回路を形成するための特定のプログラムデータを記憶
し、前記プログラム手段は、さらに、前記特定のプログ
ラムデータを用いてプログラマブルロジックデバイスを
プログラムするよう構成されている。
【００５１】この構成によれば、ハードウェア構成を簡
単にすることができる。
単にすることができる。
【図１】本発明の実施例におけるデータ処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】メモリ２の記憶内容の具体例を示すメモリマッ
プである。
プである。
【図３】プログラム情報テーブルの具体例を示す図であ
る。
る。
【図４】ＣＰＵ１によるＰＬＤ３の変更処理を示すフロ
ーチャートである。
ーチャートである。
【図５】３Ｄグラフィックス処理への変更処理をより詳
細に示すフローチャートである。
細に示すフローチャートである。
【図６】ＭＰＥＧデコード処理への変更処理をより詳細
に示すフローチャートである。
に示すフローチャートである。
【図７】ＭＰＥＧデコード処理と３Ｄグラフィックス処
理との変更動作を説明図である。
理との変更動作を説明図である。
【図８】ＰＬＤ３がＣＰＵ１と協動して３Ｄグラフィッ
クス処理を行う具体例を示す説明図である。
クス処理を行う具体例を示す説明図である。
【図９】メモリ２の記憶内容の具体例を示すメモリマッ
プである。
プである。
【図１０】プログラム情報テーブルの具体例を示す図で
ある。
ある。
【図１１】キャッシュテーブルの一例を示す。
【図１２】従来のデータ処理装置のブロック図を示す。
１ ＣＰＵ ２ メモリ ３ ＰＬＤ ４ 出力装置 ５ 入力装置 ６ 変更部
Claims (7)
- 【請求項１】 アプリケーションプログラムを実行する
データ処理装置であって、 論理回路をプログラムにより形成可能なプログラマブル
ロジックデバイスと、 プログラマブルロジックデバイス用の複数のプログラム
データを記憶する記憶手段と、 プログラムデータを用いてプログラマブルロジックデバ
イスをプログラムするプログラミング手段と、 前記アプリケーションプログラムの実行内容に応じて、
プログラマブルロジックデバイスを更新するようプログ
ラミング手段を制御する制御手段とを備えることを特徴
とするデータ処理装置。 - 【請求項２】 前記データ処理装置は、さらにデータ退
避領域を有する退避記憶手段と、 プログラミング手段によるプログラミングの前に、プロ
グラマブルロジックデバイス内の記憶素子のデータを退
避記憶手段に退避させる退避手段と、 プログラミング手段によるプログラミングの後に、当該
プログラムデータに関する退避データを退避領域からプ
ログラマブルロジックデバイスに復元する復元手段とを
備えることを特徴とする請求項１記載のデータ処理装
置。 - 【請求項３】 前記制御手段は、 ＣＰＵのタスク切替えタイミングを検出する検出手段
と、 検出されたとき、切り替え後のタスクに対応するプログ
ラムデータを選択する選択手段と、 選択されたプログラムデータによりプログラマブルロジ
ックデバイスを更新するようプログラミング手段に指示
する指示手段とを備えることを特徴とする請求項１又は
２記載のデータ処理装置。 - 【請求項４】 前記制御手段は、 複数の逐次実行される複数のタスクからなるタスクウィ
ンドウの切替えタイミングを検出する検出手段と、 検出されたとき、切り替え後のタスクウィンドウに含ま
れるタスクに対応するプログラムデータを選択する選択
手段と、 選択されたプログラムデータによりプログラマブルロジ
ックデバイスを更新するようプログラミング手段に指示
する指示手段とを備えることを特徴とする請求項１又は
２記載のデータ処理装置。 - 【請求項５】 前記制御手段は、 ＣＰＵのタスク切替えタイミングを検出する検出手段
と、 検出されたとき、切り替え後に逐次実行される複数のタ
スクに対応する複数のプログラムデータを選択する選択
手段と、 選択された複数のプログラムデータによりプログラマブ
ルロジックデバイスを更新するようプログラミング手段
に指示する指示手段とを備えることを特徴とする請求項
１又は２記載のデータ処理装置。 - 【請求項６】 前記制御手段は、さらに、 記憶手段に記憶されたプログラムデータの使用状況を示
すテーブル手段を備え、 前記選択手段は、テーブル手段が示す使用状況に応じて
複数のプログラムデータを選択することを特徴とする請
求項５記載のデータ処理装置。 - 【請求項７】 前記記憶手段は、プログラマブルロジッ
クデバイスにプロセッサとしても論理回路を形成するた
めの特定のプログラムデータを記憶し、 前記プログラム手段は、さらに、前記特定のプログラム
データを用いてプログラマブルロジックデバイスをプロ
グラムすることを特徴とする請求項１又は２記載のデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35098197A JP3878307B2 (ja) | 1997-12-19 | 1997-12-19 | プログラマブルなデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35098197A JP3878307B2 (ja) | 1997-12-19 | 1997-12-19 | プログラマブルなデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11184718A true JPH11184718A (ja) | 1999-07-09 |
| JP3878307B2 JP3878307B2 (ja) | 2007-02-07 |
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| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
-
1997
- 1997-12-19 JP JP35098197A patent/JP3878307B2/ja not_active Expired - Fee Related
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