JP2001028536A

JP2001028536A - プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法

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Publication number: JP2001028536A
Application number: JP11199964A
Authority: JP
Inventors: Yoshio Nishihara; 義雄西原
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1999-07-14
Filing date: 1999-07-14
Publication date: 2001-01-30
Anticipated expiration: 2019-07-14
Also published as: US6304101B1; JP3743487B2

Abstract

(57)【要約】【課題】回路性能の低下、消費電力の増加、製造工程
の増加、製造コストの増加などをもたらす複数の回路情
報を格納するコンフィギュレーションメモリを用いるこ
となく、マルチコンテキスト技術と同等技術を実現す
る。【解決手段】プログラマブル論理回路装置に、コンフ
ィギュレーションメモリとは別の回路情報記憶手段１０
２と、この回路情報記憶手段に記憶された回路情報を用
いて、指定された回路の回路情報を生成する回路情報編
集手段１０３とを設けておく。回路情報記憶手段には、
複数個の回路の回路情報を圧縮した状態で格納するよう
にする。プログラマブル論理回路部１０４に再構成する
回路の回路情報の指定情報が入力されたときに、回路情
報編集手段で、回路情報記憶手段から必要な回路情報を
読み出し、圧縮を解凍して、指定情報で指定された回路
情報を生成し、その生成した回路情報をコンフィギュレ
ーションメモリ１０６に転送して、回路を再構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばアプリケ
ーションプログラムによる処理の一部分を分担するため
に、複数個の回路が順次に再構成されるように用いられ
る場合に好適なプログラマブル論理回路装置に関する。
特に、プログラマブル論理回路装置の再構成時間を短縮
する方法に関する。

【０００２】

【従来の技術】デジタル回路装置の分野において、フィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）やプロ
グラマブルロジックデバイス（ＰＬＤ）などのプログラ
マブル論理回路装置が、特定用途向け集積回路（ＡＳＩ
Ｃ）を作成する前の試作デバイスとして、または、数週
間から数ヶ月という長い作製期間を要するＡＳＩＣの代
替デバイスとして使われてきた。また、最近では、回路
装置作成後に仕様を変更したり、回路を修正することを
可能にするために、プログラマブル論理回路装置が使わ
れている。

【０００３】一般的なプログラマブル論理回路装置の構
造を図２２に示す。プログラマブル論理回路装置１は、
回路情報を外部から読み込む回路情報入力制御部２と、
読み込まれた回路情報に従って回路機能を実現するプロ
グラマブル論理回路部３とから構成される。

【０００４】さらに、プログラマブル論理回路部３の詳
細な構造は、図２３に示すように、回路素子４と、回路
素子４に接続するコンフィギュレーションメモリ５とか
ら構成される。回路素子４は、入出力部、論理回路セ
ル、配線部からなるが、この回路素子４の接続形態によ
り、プログラマブル論理回路装置は、ＦＰＧＡ型とＣＰ
ＬＤ型とに分けられる。

【０００５】ＦＰＧＡ型のプログラマブル論理回路部３
Ａは、図２４（Ａ）に示すように、２次元格子状に配列
された論理回路セル６Ａが、配線部７Ａにより相互に接
続される。また、全体として矩形の配線部７Ａの四辺に
接続された入出力部８Ａを介して外部と信号の入出力を
行う。

【０００６】また、ＣＰＬＤ型のプログラマブル論理回
路部３Ｂは、図２４（Ｂ）に示すように、入出力部８Ｂ
と論理回路セル６Ｂが、ツリー構造状に配線部７Ｂに接
続される。

【０００７】いずれの構造においても、プログラマブル
論理回路装置１に読み込まれた回路情報は、回路情報入
力制御部２によってコンフィギュレーションメモリ５に
書き込まれる。コンフィギュレーションメモリ５に書き
込まれた回路情報に従って、回路素子の機能と結線状態
が決められる。この操作をプログラマブル論理回路装置
の再構成またはコンフィギュレーションと呼ぶ。

【０００８】［リコンフィギュラブルコンピューティン
グ技術の説明］ところで、最近では、アプリケーション
の処理に合わせた専用の処理回路を用いたハードウエア
処理により、汎用プロセッサを用いたソフトウエア処理
よりも高速な処理を実現するというリコンフィギュラブ
ルコンピューティングの分野で、プログラマブル論理回
路装置が活用され始めている。

【０００９】リコンフィギュラブルコンピューティング
では、アプリケーション処理で必要となる複数の処理回
路の回路情報を外部記憶装置へ事前に格納しておき、必
要に応じて、その外部記憶装置から読み出した回路情報
を、プログラマブル論理回路装置内のコンフィギュレー
ションメモリに書き込むことで、必要とする回路をプロ
グラマブル論理回路装置上に実現する。

【００１０】この技術は、必要な回路情報をプログラマ
ブル論理回路装置の外部に退避しておくという観点か
ら、キャッシュロジック技術と呼ばれたり、回路情報を
書き替えることにより、実際のプログラマブル論理回路
部の回路規模よりも大きな規模の回路を実現できるとい
う観点から、バーチャルロジック技術と呼ばれている。
以下の説明では、簡単のため、これらの技術を総称し
て、キャッシュロジック技術と呼ぶことにする。

【００１１】キャッシュロジック技術は、同じプログラ
マブル論理回路装置上に、必要に応じて異なる回路を構
成するという時分割駆動技術である。その結果、回路規
模の小さなプログラマブル論理回路装置を用いて、その
回路規模以上の回路を実現でき、回路装置の小型化と低
コスト化が可能となる。

【００１２】しかしながら、プログラマブル論理回路装
置のコンフィギュレーションメモリに書き込む回路情報
の規模によっては、外部記憶装置からプログラマブル論
理回路装置のコンフィギュレーションメモリに回路情報
を書き込む時間が長くなり、専用のハードウエア処理回
路を用いて高速処理を実現しても、回路再構成時間を含
めた全体の処理時間が、ソフトウエア処理時間よりも長
くなるという問題がある。

【００１３】この問題のひとつの解決方法が、マルチコ
ンテキスト技術と呼ばれるデバイス技術である。すなわ
ち、マルチコンテキスト技術においては、プログラマブ
ル論理回路装置内に複数の回路情報を格納することがで
きるように、複数個のコンフィギュレーションメモリを
設け、必要に応じてコンフィギュレーションメモリを切
り替えることにより、プログラマブル論理回路装置に回
路を再構成することで、回路の再構成時間を大幅に短縮
する。

【００１４】［マルチコンテキスト技術によるプログラ
マブル論理回路装置の説明］マルチコンテキスト技術に
よるプログラマブル論理回路装置の構造を、図２５に示
す。マルチコンテキスト技術によるプログラマブル論理
回路装置１０は、複数の回路情報を外部から読み込む回
路情報入力制御部１１と、複数の回路情報から必要な回
路情報を選択する回路情報選択制御部１２と、選択され
た回路情報に従って回路機能を実現するプログラマブル
論理回路部１３から構成される。

【００１５】このマルチコンテキスト技術によるプログ
ラマブル論理回路部１３の詳細な構造は図２６に示すよ
うなものとなり、プログラマブル論理回路部１３は、前
述の場合と同様に、入出力部、論理回路セル、配線部か
らなる回路素子１４と、この回路素子１４に接続するコ
ンフィギュレーションメモリ１５とから構成されるが、
このマルチコンテキスト技術によるプログラマブル論理
回路部１３の場合のコンフィギュレーションメモリ１５
は、複数個のメモリプレーンで構成される。

【００１６】そして、このマルチコンテキスト技術によ
るプログラマブル論理回路部１３の場合には、ＦＰＧＡ
型とＣＰＬＤ型（図２４参照）とのいずれの構造におい
ても、プログラマブル論理回路装置１０に外部から読み
込まれた複数の回路情報は、回路情報入力制御部１１に
よってコンフィギュレーションメモリ１５の各メモリプ
レーンに一つの回路情報が書き込まれる状態で書き込ま
れる。

【００１７】そして、コンフィギュレーションメモリ１
５の複数個のメモリプレーンに書き込まれた複数の回路
情報のうち、回路情報選択制御部１２からの選択信号に
より選択されたメモリプレーンの回路情報に従って、回
路素子１４の機能と結線状態が決められて、プログラマ
ブル論理回路装置１０に回路が再構成される。

【００１８】ところで、プログラマブル論理回路装置で
用いられる回路情報の形式には、シリアル形式とパラレ
ル形式とがあり、これら２つの回路情報形式によって、
コンフィギュレーション動作が異なる。そこで、以下
に、図２２のプログラマブル論理回路装置１と、図２５
のマルチコンテキスト技術を用いたプログラマブル論理
回路装置１０とにおける各回路情報形式の場合のコンフ
ィギュレーション動作を、説明する。

【００１９】［回路情報の構造；（Ｉ）シリアル形式の
回路情報］従来のプログラマブル論理回路装置で用いら
れているシリアル形式の回路情報の構造を図２７に示
す。図２７（Ａ）に示すように、回路情報は、ヘッダ部
ＨＤｓ、データ部ＤＴｓ、フッタ部ＦＴｓから構成され
る。プログラマブル論理回路装置内では、シリアル形式
の回路情報は、シリアルデータとして扱われるが、適当
な単位（たとえば、８ビット）で区切ることにより、パ
ラレル伝送やパラレルメモリアクセスを行うことができ
る。

【００２０】ヘッダ部ＨＤｓは、回路情報の始まりを示
すプリアンブルコードと、回路情報のデータ量を表すレ
ングスカウントと、ヘッダ部ＨＤｓの終わりを示す区切
りコードとからなる。

【００２１】データ部ＤＴｓは、複数のフレームからな
る。ここで、フレームとは、コンフィギュレーションメ
モリに格納されるデータを、ある量（通常１００から１
０００ビット程度）で区切ったデータの一塊である。こ
のフレームの大きさは、プログラマブル論理回路部への
回路の再構成の容易さを考慮して決定され、例えば、図
２４（Ａ）のＦＰＧＡ型の場合の縦方向の一列分の論理
回路分の回路情報とされる。

【００２２】各フレームは、図２７（Ｂ）に示すよう
に、フレームの始まりを表すスタートフィールドビット
データＳＴＢと、コンフィギュレーションメモリに格納
されるコンフィギュレーションデータＣＦＧＤと、フレ
ームの終わりを表すストップフィールドビットデータＥ
ＮＢとからなる。

【００２３】フッタ部ＦＴｓは、一つの回路情報の終わ
りを表すポストアンブルコードからなる。

【００２４】［シリアル形式の回路情報による従来のプ
ログラマブル論理回路装置１のコンフィギュレーショ
ン］図２８は、図２２に示した従来のプログラマブル論
理回路装置１へのシリアル形式の回路情報によるコンフ
ィギュレーション動作を説明するための機能ブロック図
である。この図２８に示したブロック図を用いて、回路
情報のコンフィギュレーションメモリへの格納を説明す
る。

【００２５】図２２で示した回路情報入力制御部２は、
図２８のコンフィギュレーションコントローラ２ａ、レ
ングスカウントレジスタ２ｂ、セレクタ２ｃ、複数個の
シフトレジスタ２ｄで構成される。

【００２６】また、図２２で示したプログラマブル論理
回路部３は、前述したように回路素子４とコンフィギュ
レーションメモリ５とで構成されるが、図２８において
は、例えば、図２４（Ａ）のようなＦＰＧＡ型であれ
ば、例えば縦一列の複数個の論理回路セルを単位とし
て、複数列分のコンフィギュレーションメモリ５ｓと、
回路素子４ｓとの組に分けられる。

【００２７】そして、各シフトレジスタ２ｄの各段のレ
ジスタは、各列のコンフィギュレーションメモリ５ｓの
各メモリセルに結線される。したがって、各シフトレジ
スタ２ｄは、例えば、図２４（Ａ）のようなＦＰＧＡ型
であれば、縦一列の論理回路セル数への回路情報分の段
数を備えるもので構成されている。そして、一つのシフ
トレジスタが縦一列の複数個の論理回路セルに対して割
り当てられて、シフトレジスタ２ｄは、横方向の論理回
路セル数分だけ設けられる。

【００２８】なお、論理回路セル数が多い場合には、数
列〜数十列程度の複数列分について一つのシフトレジス
タ２ｄが設けられて、その複数列に共通に一つのシフト
レジスタ２ｄが使用されるように構成される場合もあ
る。

【００２９】前述の回路情報の１フレームの大きさは、
例えば、このシフトレジスタ２ｄの一つ分のデータ量と
されている。

【００３０】この図２８の構成において、外部記憶装置
９から回路情報が読み込まれると、コンフィギュレーシ
ョンコントローラ２ａが、その回路情報のヘッダ部のプ
リアンブルコードを検知してコンフィギュレーション処
理を開始する。

【００３１】プリアンブルコードに続くレングスカウン
トはレングスカウントレジスタ２ｂに格納される。レン
グスカウントレジスタ２ｂの値は、後述するシフトレジ
スタ２ｄのデータシフトごとに１を減じられ、レングス
カウントレジスタ２ｂの値が０になるまでシフトレジス
タ２ｄが動作する。このことによって、全てのデータが
シフトレジスタ２ｄに送り出される。

【００３２】区切りコードに続くデータ部は、セレクタ
２ｃに送られる。初期状態では、セレクタ２ｃは、コン
フィギュレーションデータを第１列目のシフトレジスタ
２ｄに送り出す。シフトレジスタ２ｄは、セレクタ２ｃ
から送り出されたデータを順次シフトする。データがシ
フトレジスタ２ｄの最後までシフトされると、セレクタ
２ｃは、次の列のシフトレジスタ２ｄに、データの送り
出しを切り替える。

【００３３】以上の動作を繰り返して、先に述べたレン
グスカウンタ２ｂの値が０になるまで、シフトレジスタ
２ｄが動作することにより、全てのデータがシフトレジ
スタ２ｄに格納される。

【００３４】シフトレジスタ２ｄがコンフィギュレーシ
ョンデータで満たされると、そのデータは同時並列的に
コンフィギュレーションメモリ５ｓのすべてに転送さ
れ、プログラマブル論理回路部３の再構成が行われる。
すなわち、例えば、図２９に示すように、コンフィギュ
レーションメモリ５ｓの各メモリセルのラッチ５Ｌが、
シフトレジスタ２ｄの各レジスタに接続されており、ラ
ッチ５ＬへラッチクロックＬＣＬＫを送ることにより、
シフトレジスタ２ｄからコンフィギュレーションメモリ
５ｓへ同時並列的にデータが転送される。

【００３５】そして、次に、データ部に続くフッタ部の
ポストアンブルコードをコンフィギュレーションコント
ローラ２ａが検知すると、コンフィギュレーション処理
が終了する。

【００３６】［シリアル形式の回路情報による従来のマ
ルチコンテキスト技術によるプログラマブル論理回路装
置１０のコンフィギュレーション］図３１は、図２５に
示したマルチコンテキスト技術によるプログラマブル論
理回路装置１０へのシリアル形式の回路情報によるコン
フィギュレーション動作を説明するための機能ブロック
図である。この図３１に示したブロック図を用いて、従
来のマルチコンテキスト技術による場合の回路情報のコ
ンフィギュレーションメモリへの格納を説明する。

【００３７】図２５で示した回路情報入力制御部１１
は、図３１のコンフィギュレーションコントローラ１１
ａ、レングスカウントレジスタ１１ｂ、セレクタ１１
ｃ、複数個のシフトレジスタ１１ｄで構成される。

【００３８】また、図２５で示したプログラマブル論理
回路部は、前述の従来例と同様に、例えば図２４（Ａ）
のようなＦＰＧＡ型であれば、例えば縦一列の複数個の
論理回路セルを単位として、複数列分のコンフィギュレ
ーションメモリ１５ｓと、回路素子１４ｓとの組に分け
られるが、この例の場合には、各列のコンフィギュレー
ションメモリ１５ｓのそれぞれは、図３１で破線で示す
ように、複数メモリプレーン分を備える。

【００３９】そして、各シフトレジスタ１１ｄの各段の
レジスタは、各列のコンフィギュレーションメモリ１５
ｓの各プレーンの各メモリセルに結線される。また、図
２５で示した回路情報選択制御部１２によるコンフィギ
ュレーションメモリプレーンの選択は、次に図３０を用
いて示す各列のコンフィギュレーションメモリ１５ｓの
メモリプレーンのワード線Ｗ１，Ｗ２，…，ＷＮの選択
に対応する。

【００４０】図３０は、シフトレジスタ１１ｄとコンフ
ィギュレーションメモリ１５ｓとの接続を示すものであ
る。シフトレジスタ１１ｄの各レジスタは、スイッチＳ
Ｗ１，ＳＷ２，…，ＳＷＮを介して、各コンフィギュレ
ーションメモリプレーンのメモリセル１５ｓ１，１５ｓ
２，…，１５ｓＮが接続される。ワード線Ｗ１，Ｗ２，
…，ＷＮを選択制御することで、スイッチＳＷ１，ＳＷ
２，…，ＳＷＮを開閉制御することができる。そして、
このスイッチＳＷ１，ＳＷ２，…，ＳＷＮの開閉によ
り、いずれのコンフィギュレーションメモリプレーンの
回路情報により、回路素子１４をコンフィギュレーショ
ンするかを選択制御することができる。

【００４１】この場合にも、各シフトレジスタ１１ｄ
は、例えば、図２４（Ａ）のようなＦＰＧＡ型であれ
ば、縦一列の論理セル数への回路情報分の段数を備える
もので構成されている。そして、一つのシフトレジスタ
が縦一列の複数個の論理回路セルに対して割り当てられ
て、シフトレジスタ１１ｄは、横方向の論理セル数分だ
け設けられる。

【００４２】そして、論理セル数が多い場合には、数列
〜数十列程度の複数列分について一つのシフトレジスタ
１１ｄが設けられて、その複数列に共通に一つのシフト
レジスタ１１ｄが使用されるように構成される場合もあ
る。

【００４３】前述の回路情報の１フレームの大きさは、
例えば、このシフトレジスタ１１ｄの一つ分のデータ量
とされている。

【００４４】この図３１の構成においては、外部記憶装
置９には、例えばアプリケーションプログラムで必要と
なる複数の処理回路の回路情報、すなわち、複数個のコ
ンフィギュレーションメモリプレーンに記憶させる複数
個の回路情報が格納されている。そして、この外部記憶
装置９から最初の回路情報が読み込まれると、コンフィ
ギュレーションコントローラ１１ａが、その回路情報の
ヘッダ部のプリアンブルコードを検知してコンフィギュ
レーション処理を開始する。

【００４５】プリアンブルコードに続くレングスカウン
トは、レングスカウントレジスタ１１ｂに格納される。
レングスカウントレジスタ１１ｂの値は、次に説明する
シフトレジスタのデータシフトごとに１を減じられ、レ
ングスカウントレジスタ１１ｂの値が０になるまで、シ
フトレジスタ１１ｄが動作する。このことによって、全
てのデータがシフトレジスタ１１ｄに送り出される。

【００４６】区切りコードに続くデータは、セレクタ１
１ｃに送られる。初期状態では、セレクタ１１ｃは、デ
ータを第１列目のシフトレジスタ１１ｄに送り出す。デ
ータを受け取ったシフトレジスタ１１ｄは、セレクタ１
１ｃから送り出されたデータを順次シフトする。データ
が、そのシフトレジスタ１１ｄの最後までシフトされる
と、セレクタ１１ｃは、次の列のシフトレジスタ１１ｄ
にデータの送り出しを切り替える。以上の動作を繰り返
し、先に述べたレングスカウンタの値が０になるまで、
シフトレジスタ１１ｄが動作することにより、最初の回
路情報のコンフィギュレーションデータがシフトレジス
タ１１ｄに格納される。

【００４７】シフトレジスタ１１ｄがデータで満たされ
ると、図２９に示したワード線Ｗ１が選択され、シフト
レジスタ１１ｄから、第１のコンフィギュレーションメ
モリプレーンのメモリセル１５ｓ１へ最初の回路情報が
同時並列的に転送される。

【００４８】そして、データ部ＤＴｓに続くフッタ部Ｆ
Ｔｓのポストアンブルコードをコンフィギュレーション
コントローラ１１ａが検知すると、最初の回路情報のコ
ンフィギュレーション処理が終了する。

【００４９】引き続き第２の回路情報が読み込まれ、最
初の回路情報の読み込みと同じ手順でシフトレジスタ１
１ｄがデータで満たされ、図２９に示したワード線Ｗ２
が選択され、シフトレジスタ１１ｄから第２のコンフィ
ギュレーションメモリプレーンのメモリセル２へ第２の
回路情報が同時並列的に転送される。

【００５０】以降、順次、同じ手順を繰り返して、Ｎ個
の回路情報のそれぞれが、コンフィギュレーションメモ
リ１５のそれぞれ独立のメモリプレーンに格納される。

【００５１】再構成を行うときには、選択された回路情
報に対応するワード線が選択され、次にラッチ１５Ｌへ
ラッチクロックＬＣＬＫを送ることにより、選択された
メモリプレーンのメモリセルから、同時並列的にコンフ
ィギュレーションデータが転送されて再構成が行われ
る。

【００５２】［回路情報の構造；（II）パラレル形式の
回路情報］従来のプログラマブル論理回路装置で用いら
れているパラレル形式の回路情報の構造を図３２に示
す。図示のように、回路情報は、ヘッダ部ＨＤｐ、デー
タ部ＤＴｐ、フッタ部ＦＴｐから構成される。プログラ
マブル論理回路装置内では、あるビット幅、例えば３２
ビットのパラレル形式の回路情報は、適当な単位、例え
ば、１ビット、６４ビットなどで区切ることにより、プ
ログラマブル論理回路装置外で、シリアル転送、異なる
バス幅のパラレル伝送やパラレルメモリアクセスを行う
ことができる。

【００５３】ヘッダ部ＨＤｐは、回路情報の始まりを示
すプリアンブルコードと、回路情報の入力クロック速度
などのコンフィギュレーションパラメータを設定するオ
プションコードと、設定されたオプションを実行してデ
ータの読み込みを開始するスイッチコマンドとからな
る。

【００５４】データ部ＤＴｐは、シリアル形式の場合と
同様に、複数のフレームからなる。各フレームの内容
は、コンフィギュレーションデータＣＦＧＤを書き込む
コンフィギュレーションメモリ内のフレーム位置を表す
フレームアドレスＦＡＤＲと、コンフィギュレーション
データＣＦＧＤの書き込みを指示するデータインコマン
ドＤＩＮと、コンフィギュレーションデータＣＦＧＤか
ら読み込むワード数を指示するワードカウントＷＣＮＴ
と、コンフィギュレーションデータＣＦＧＤとからな
る。フッタ部ＦＴｐは、回路情報の終わりを指示するポ
ストアンブルコードからなる。

【００５５】前述したシリアル形式の回路情報は、全て
がデータとして扱われ、レングスカウントで指示された
クロック数だけシフトレジスタを動作することにより、
回路情報が受動的にコンフィギュレーションメモリ全体
に読み込まれる。一方、このパラレル形式の回路情報
は、データとコマンドとして扱われ、フレームアドレス
ＦＡＤＲで指示されるコンフィギュレーションメモリ部
分に、データインコマンドＤＩＮの起動により、コンフ
ィギュレーションデータＣＦＧＤが部分的に書き込まれ
る点が特徴である。

【００５６】［パラレル形式の回路情報による従来のプ
ログラマブル論理回路装置１のコンフィギュレーショ
ン］図３３は、図２２に示した従来のプログラマブル論
理回路装置１へのパラレル形式の回路情報によるコンフ
ィギュレーション動作を説明するための機能ブロック図
である。この図３３と図３４に示した従来のプログラマ
ブル論理回路装置のコンフィギュレーションメモリの一
部分のブロック図を用いて、回路情報のコンフィギュレ
ーションメモリへの格納を説明する。

【００５７】図２２で示した回路情報入力制御部２は、
図３３のコンフィギュレーションコントローラ２ｅ、ア
ドレス生成器２ｆ、セレクタ２ｇで構成される。また、
図２２で示したプログラマブル論理回路部３は、図３３
においては、例えば、図２４（Ａ）のようなＦＰＧＡ型
であれば、例えば縦一列の複数個の論理回路セルを単位
として、複数列分のコンフィギュレーションメモリ５ｓ
と、回路素子４ｓとの組に分けられる。

【００５８】前記回路情報のフレームは、シリアル形式
の場合と同様に、一列分の複数個の論理回路セルへのコ
ンフィギュレーションデータを含むものとして構成され
る。

【００５９】そして、図３４に示すように、各列のコン
フィギュレーションメモリ５ｓのビット線が、セレクタ
２ｇに結線される。また、コンフィギュレーションメモ
リ５ｓのワード線は、アドレス生成器２ｆに結線され
る。

【００６０】この図３３の構成において、外部記憶装置
９から回路情報が読み込まれると、コンフィギュレーシ
ョンコントローラ２ｅが、その回路情報のヘッダ部ＨＤ
ｐのプリアンブルコードを検知してコンフィギュレーシ
ョン処理を開始する。

【００６１】そして、プリアンブルコードに続くオプシ
ョンコードで、コンフィギュレーションのためのパラメ
ータが設定される。次のスイッチコマンドにより、設定
されたオプションが実行され、データの読み込みが開始
される。

【００６２】まず、フレームのフレームアドレスＦＡＤ
Ｒがアドレス生成器２ｆに読み込まれ、データを書き込
むコンフィギュレーションメモリ５ｓに対応するビット
線とワード線とが選択される。次に、データインコマン
ドＤＩＮが起動され、コンフィギュレーションデータＣ
ＦＧＤから、ワードカウントＷＣＮＴが示す数だけのデ
ータが読み出され、その読み出されたデータがセレクタ
２ｇを介してコンフィギュレーションメモリ５ｓに書き
込まれる。この手順を全てのフレームに対して繰り返
す。

【００６３】そして、データ部ＤＴｐに続くフッタ部Ｆ
Ｔｐのポストアンブルコードをコンフィギュレーション
コントローラ２ｅが検知すると、コンフィギュレーショ
ン処理が終了する。

【００６４】［パラレル形式の回路情報による従来のマ
ルチコンテキスト技術によるプログラマブル論理回路装
置１０のコンフィギュレーション］図３６は、図２５に
示したマルチコンテキスト技術によるプログラマブル論
理回路装置１０へのパラレル形式の回路情報によるコン
フィギュレーション動作を説明するための機能ブロック
図である。この図３６と図３５に示した従来のマルチコ
ンテキスト技術によるプログラマブル論理回路装置のコ
ンフィギュレーションメモリの一部分のブロック図を用
いて、回路情報のコンフィギュレーションメモリへの格
納を説明する。

【００６５】図２５で示した回路情報入力制御部１１
は、図３６のコンフィギュレーションコントローラ１１
ｅ、アドレス生成器１１ｆ、セレクタ１１ｇで構成され
る。また、図２５で示したプログラマブル論理回路部１
３は、図３６のコンフィギュレーションメモリ１５ｓ、
回路素子１４ｓで構成される。

【００６６】前述した図３１の場合と同様に、コンフィ
ギュレーションメモリ１５ｓと回路素子１４ｓの組は複
数の列に分けられる。そして、各列のコンフィギュレー
ションメモリ１５ｓは、図３６で破線で示すように、複
数メモリプレーン分を備える。

【００６７】前記回路情報のフレームは、この例におい
ても、シリアル形式の場合と同様に、１プレーン分のメ
モリセルアレイの一列分へのコンフィギュレーションデ
ータを含むものとして構成される。

【００６８】そして、図３５に示すように、各列のコン
フィギュレーションメモリ１５ｓ（複数個のメモリプレ
ーン（メモリセルアレイ）からなる）のビット線が、セ
レクタ１１ｇに結線される。この場合、複数個のメモリ
プレーンのメモリセルアレイのビット線は、共通にセレ
クタ１１ｇに結線される。また、コンフィギュレーショ
ンメモリ１５ｓのワード線は、複数個のメモリプレーン
のメモリセルアレイについて共通とされ、アドレス生成
器１１ｆに結線される。

【００６９】そして、図２５で示した回路情報選択制御
部１２は、図３５に示すコンフィギュレーションメモリ
１５ｓのコンテキスト選択に対応する。

【００７０】この図３６の構成においては、外部記憶装
置９から最初の回路情報が読み込まれると、コンフィギ
ュレーションコントローラ１１ｅが、回路情報のヘッダ
部ＨＤｐのプリアンブルコードを検知してコンフィギュ
レーション処理を開始する。

【００７１】プリアンブルコードに続くオプションコー
ドでコンフィギュレーションのパラメータが設定され
る。次に、スイッチコマンドにより、設定されたオプシ
ョンが実行され、データの読み込みが開始される。

【００７２】そして、フレームのフレームアドレスＦＡ
ＤＲがアドレス生成器１１ｆに読み込まれ、データを書
き込むコンフィギュレーションメモリ１５ｓに対応する
ビット線とワード線とが選択される。このとき、図３５
に示すように、ひとつの列に対して複数のメモリセルア
レイが配置されているので、たとえば、最初の回路情報
に対しては、第１のメモリセルアレイ１５ｓ１のビット
線がセレクタ１１ｇによって選択される。

【００７３】次に、データインコマンドＤＩＮが起動さ
れ、コンフィギュレーションデータＣＦＧＤからワード
カウントＷＣＮＴが示す数だけのデータが読み出され
て、セレクタ１１ｇを介してコンフィギュレーションメ
モリ１５ｓに書き込まれる。この手順を全てのフレーム
に対して繰り返す。

【００７４】データ部ＤＴｐに続くフッタ部ＦＴｐのポ
ストアンブルコードを、コンフィギュレーションコント
ローラ１１ｅが検知すると、最初の回路情報のコンフィ
ギュレーション処理が終了する。

【００７５】引き続き、第２の回路情報が読み込まれ、
最初の回路情報の読み込みと同じ手順で、セレクタ１１
ｇで選択された第２のメモリセルアレイ１５ｓ２に回路
情報が格納される。以下、順次に、同じ手順を繰り返し
て、Ｎ個の回路情報がコンフィギュレーションメモリ１
５に格納される。

【００７６】再構成を行うときには、選択された回路情
報に対応するコンテキスト選択線が選択され、回路素子
１４ｓのコンフィギュレーションが行われる。

【００７７】［従来のマルチコンテキスト技術による再
構成回路による処理動作］次に、以上説明したような従
来のマルチコンテキスト技術によるプログラマブル論理
回路装置を用いて、複数の回路を用いる一つの処理を行
なう場合の、当該プログラマブル論理回路装置への回路
情報の再構成動作手順を、図３７の説明図および図３８
のフローチャートを参照しながら、さらに説明する。

【００７８】前述したように、通常、回路情報はフレー
ムと呼ばれる単位で構成されるが、図３７に示す例は、
一つの回路情報が５フレームで構成されるとともに、一
つの処理が、回路情報１、回路情報２、回路情報３の３
個の回路情報により行われる場合である。

【００７９】すなわち、回路情報入力制御部１１を介し
て、前記３個の回路情報（回路情報１、回路情報２、回
路情報３）がコンフィギュレーションメモリ１５に格納
される。例えばアプリケーションプログラムによって発
生する選択信号に従って回路情報選択制御部１２によ
り、コンフィギュレーションメモリ１５に格納された３
個の回路情報から、一つの回路情報が選択され、その回
路情報に従ってプログラマブル論理回路装置１０が再構
成される。

【００８０】この再構成手順を図３８のフローチャート
と、図３９のタイミングチャートを参照して説明する。
図３９のタイミングチャートでは、回路情報１、回路情
報２、回路情報３の順にプログラマブル論理回路装置が
再構成されて、処理が終了するとしている。

【００８１】まず、最初に、回路情報入力制御部１１
は、外部記憶装置（図示せず）などに格納された回路情
報を、一つずつ読み込んでコンフィギュレーションメモ
リ１５に格納する（ステップＳ１０１）。このとき、回
路情報を読み込むたびに、コンフィギュレーションメモ
リ１５の残り容量を確認し（ステップＳ１０２、Ｓ１０
３）、全ての回路情報を読み込む前に、コンフィギュレ
ーションメモリ１５が一杯になったときは、エラーを検
知して動作を終了する（ステップＳ１０４）。

【００８２】回路情報入力制御部１１が、３個の回路情
報のすべてをコンフィギュレーションメモリ１５に格納
すると、回路情報選択制御部１２が選択信号を監視する
（ステップＳ１０５）。回路情報選択制御部１２が、例
えばアプリケーションプログラムに従って選択信号が切
り替えられたことを検知すると、３個の回路情報のうち
のどれが選択されたかを判別し（ステップＳ１０６）、
切り替えられた選択信号に応じた回路情報がコンフィギ
ュレーションメモリ１５から読み出され、その回路情報
に従ってプログラマブル論理回路部（図示せず）が再構
成される（ステップＳ１０７またはステップＳ１０８ま
たはステップＳ１０９）。

【００８３】その後、プログラマブル論理回路装置１０
による処理が継続する限り、回路情報選択制御部１２に
よる選択信号の監視が続けられ、選択信号が切り替えら
れるごとに回路情報が切り換えられる。そして、プログ
ラマブル論理回路装置１０による処理が終了すると、選
択信号の如何にかかわらず、上述の再構成の手順は終了
する。

【００８４】プログラマブル論理回路装置１０による処
理が終了した場合、プログラマブル論理回路装置１０へ
の電源供給が遮断されたりしない限り、一般的には、プ
ログラマブル論理回路装置は、最後に選択された回路情
報で再構成された状態が保持される。

【００８５】以上の処理を、図３９のタイミングチャー
トについて、さらに説明する。すなわち、処理が実行状
態になると、まず、３個の回路情報１、２、３のコンフ
ィギュレーションメモリ１５への読み込みが行われる。
読み込みが終了して、回路情報の選択指示が行われる
と、その選択指示された回路情報が記憶されているコン
フィギュレーションメモリプレーンが切り替え選択され
て、その回路情報が読み出され、その読み出された回路
情報によりプログラマブル論理回路部が再構成される。

【００８６】図３９で、実行終了後も回路情報３が構成
されて続けているのは、前述したように、処理が終了し
た場合、電源供給が遮断されたりしない限り、一般的に
は、プログラマブル論理回路装置は、最後に選択された
回路情報で再構成された状態が保持されるからである。

【００８７】［マルチコンテキスト技術の具体的な従来
例］以上説明したようなマルチコンテキスト技術の一つ
として、特開平２−１３００２３号公報に開示される
「マルチファンクション・プログラマブル・ロジック・
デバイス」の例がある。これを従来例１として、図４０
を参照しながら説明する。

【００８８】図４０は、マルチファンクション・プログ
ラマブル・ロジック・デバイスの構成図を示したもので
ある。このデバイスは、プログラマブル論理アレイ２
１、ＳＲＡＭで構成されたスイッチ設定用ＰＲＯＭ２
２、および選択回路２３で構成される。

【００８９】スイッチ設定用ＰＲＯＭ２２は、プログラ
マブル論理アレイ２１に構成される回路に対応したＮビ
ットの回路情報をＭ組記憶することができる。プログラ
マブル論理アレイ２１の回路構成は、スイッチ設定用Ｐ
ＲＯＭ２２に記憶されたＭ組の回路情報のうち、選択回
路２３で選択された一組の回路情報によって決定され
る。すなわち、選択回路２３によって選択する回路情報
を切り替えることにより、プログラマブル論理アレイ２
１の回路構成を再構成することができる。

【００９０】マルチコンテキスト技術の別の例として、
ＦＣＣＭ’９７（ＦＰＧＡｓｆｏｒＣｕｓｔｏｍ
ＣｏｍｐｕｔｉｎｇＭａｃｈｉｎｅｓ１９９７）で
発表された“ＡＴｉｍｅ−Ｍｕｌｔｉｐｌｅｘｅｄ
ＦＰＧＡ”の例がある。これを従来例２として、図４１
を参照しながら説明する。

【００９１】図４１は、発表された時分割駆動ＦＰＧＡ
の構成を示すものである。この時分割駆動ＦＰＧＡは、
米国ザイリンクス（Ｘｉｌｉｎｘ）社のＸＣ４０００Ｅ
を改良したものであり、回路素子２４の論理セルと内部
配線とを決定する、ＳＲＡＭで構成されたコンフィギュ
レーションメモリ２５を８組備えている。コンフィギュ
レーションメモリ２５のそれぞれには、異なる回路構成
に対応する回路情報が格納されており、これらのコンフ
ィギュレーションメモリ２５を切り替えることにより、
時分割でＦＰＧＡの回路構成を再構成することができ
る。

【００９２】上述の従来例１と従来例２とで示したよう
に、マルチコンテキスト技術は、事前に複数の回路情報
をコンフィギュレーションメモリに格納してあるので、
回路の再構成時間を短縮することを可能にする。

【００９３】しかしながら、回路情報を格納するため
に、複数プレーンまたは複数個のコンフィギュレーショ
ンメモリがプログラマブル論理回路装置の内部に必要な
ため、プログラマブル論理回路部の回路規模が大きくな
る。回路規模が大きくなると、回路素子の負荷容量が大
きくなることにより、回路性能が低下したり、消費電力
が大きくなるという問題を引き起こす。また、回路規模
が大きくなると、プログラマブル論理回路装置の製造コ
ストが高くなるという問題も引き起こす。

【００９４】通常、プログラマブル論理回路装置は、Ｃ
ＭＯＳプロセスで製造されるので、同じＣＭＯＳプロセ
スで作製できるＳＲＡＭが、コンフィギュレーションメ
モリとして用いられる。従来例１と従来例２とでは、Ｓ
ＲＡＭがコンフィギュレーションメモリとして用いられ
ている。ＳＲＡＭは、１ビットを記憶するために６個の
トランジスタを必要とするので、プログラマブル論理回
路装置内に記憶できる回路情報の数を増やすと、プログ
ラマブル論理回路部の回路規模が大幅に大きくなる。

【００９５】このように回路規模が大きくなるという問
題は、ＦＰＤ’９５（ＴｈｉｒｄＣａｎａｄｉａｎＷ
ｏｒｋｓｈｏｐｏｆＦｉｅｌｄＰｒｏｇｒａｍｍ
ａｂｌｅＤｅｖｉｃｅｓ１９９５）で発表された
“ＡＦｉｒｓｔＧｅｎｅｒａｔｉｏｎＤＰＧＡ
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ”のように、１ビット当
たり３個のトランジスタで構成されるＤＲＡＭをコンフ
ィギュレーションメモリとして用いることにより、幾分
緩和される。これを従来例３として、図４２を参照しな
がら説明する。

【００９６】図４２は、発表されたＤＰＧＡの論理セル
構造を示すものである。論理セルは、４組の構成を格納
できる４×３２ビットのＤＲＡＭ３１、４つの８入力マ
ルチプレクサ３２〜３５、４入力ルックアップテーブル
３６、フリップフロップ３７、出力を切り替えるセレク
タ３８で構成される。

【００９７】３２ビットのＤＲＡＭ３１の出力のうち、
１２ビットが４つの８入力マルチプレクサ３２〜３５の
状態を、１６ビットが４入力ルックアップテーブル３６
の状態を、１ビットがセレクタ３８の状態を決定し、残
り３ビットは保留とされている。４組のＤＲＡＭ３１に
は、それぞれ異なる回路情報が格納されており、メモリ
出力を切り替えることにより、異なる回路を構成するこ
とができる。

【００９８】上述のように、ＤＲＡＭ３１は、１ビット
当たり３個のトランジスタで構成されるので、この従来
例３によれば、マルチコンテキスト技術における回路規
模が大きくなるという問題は軽減できる。

【００９９】さらに、最近の半導体デバイス作製技術の
進展により、ひとつのデバイス上にＣＭＯＳ回路と、１
ビット当たり１個のトランジスタで構成されるＤＲＡＭ
を作製することが可能になった。この半導体作製技術
は、ＤＲＡＭ混載プロセスと呼ばれている。１ビットを
記憶するために、ＣＭＯＳで構成されるＳＲＡＭが６個
のトランジスタを必要とし、ＣＭＯＳで構成されるＤＲ
ＡＭが３個のトランジスタを必要とするのに対して、Ｄ
ＲＡＭ混載プロセスによるＤＲＡＭは１個のトランジス
タで済むものである。

【０１００】したがって、回路情報を格納するために余
分なコンフィギュレーションメモリ領域が必要になると
いう上述したマルチコンテキスト技術の欠点は、コンフ
ィギュレーションメモリにＤＲＡＭ混載プロセスによる
１トランジスタＤＲＡＭを用いることによって、さらに
改善することができる。

【０１０１】この例として、Ｓｙｍｐｏｓｉｕｍｏｎ
ＶＬＳＩＣｉｒｃｕｉｔ１９９７で発表された
“ＡｎＥｍｂｅｄｄｅｄＤＲＡＭ−ＦＰＧＡＣｈ
ｉｐｗｉｔｈＩｎｓｔａｎｔａｎｅｏｕｓＬｏｇｉ
ｃＲｅｃｏｎｆｉｇｕｒａｔｉｏｎ”の例がある。こ
れを従来例４として図４３を参照しながら説明する。

【０１０２】図４３は、発表されたＤＲＡＭ−ＦＰＧＡ
の論理エレメントと、ＤＲＡＭエレメントの構造を示す
もので、２５６×２５６セルで構成されるＤＲＡＭエレ
メント４１を、４つの論理エレメント４２〜４５が囲む
構成となっている。一つの論理エレメントは６４ビット
の回路情報で再構成される。左右にセンスアンプを介し
て１２８ビットずつ引き出されたビット線の６４ビット
分ずつが論理エレメント４２〜４５のそれぞれに接続さ
れる。

【０１０３】上記の左右のビット線に出力される回路情
報は、上下にワードドライバを介して１２８ビットずつ
引き出されたワード線を選択することにより、切り替え
られる。すなわち、ＤＲＡＭ−ＦＰＧＡは、メモリ回路
としてＤＲＡＭエレメント４１を用いることにより、２
５６組の回路構成を格納することを可能にした。

【０１０４】上述の従来例４に示したように、ＤＲＡＭ
混載プロセスを用いて、メモリ回路を１トランジスタＤ
ＲＡＭで作製することにより、回路情報を格納するため
に余分なコンフィギュレーションメモリ回路領域が必要
となるというマルチコンテキスト技術の欠点を大幅に緩
和することが可能となる。

【０１０５】しかしながら、ＤＲＡＭ回路部で用いるト
ランジスタのゲート酸化膜は、ＣＭＯＳ回路部で用いる
トランジスタのゲート酸化膜より厚い酸化膜が必要なの
で、別々に作製しなければならない。このため、製造工
程が増加し、プログラマブル論理回路装置の製造コスト
が高くなったり、製造歩留まりが低下するという新たな
問題を引き起こす。また、製造工程を増やさないため
に、製造工程を共通化して厚い酸化膜を用いると、ＣＭ
ＯＳ回路部の性能が悪くなるという別の問題を引き起こ
す。

【０１０６】

【発明が解決しようとする課題】以上説明したように、
キャッシュロジック技術を用いて、アプリケーションプ
ログラムによる処理の一部分を、プログラマブル論理回
路装置で構成した回路で処理するリコンフィギュラブル
コンピューティング技術を用いた情報処理システムで
は、回路を再構成する時間が長くなり、本来はソフトウ
エア処理に比べて処理速度の速いプログラマブル論理回
路装置によるハードウエア処理が、回路再構成時間を含
めた総処理時間で比べると、ソフトウエア処理よりも時
間を要することがあるという問題がある。

【０１０７】この問題を解決する一つの手段であるマル
チコンテキスト技術は、回路の再構成時間を短縮するこ
とを可能にするが、複数の回路情報を格納するための余
分なコンフィギュレーションメモリ領域が必要なため、
プログラマブル論理回路部の回路規模が大きくなるとい
う欠点がある。

【０１０８】そして、回路規模が大きくなると、回路素
子の負荷容量が大きくなることにより、回路性能が低下
したり、消費電力が大きくなるという問題を引き起こ
す。また、回路規模が大きくなると、プログラマブル論
理回路装置の製造コストが高くなるという問題も引き起
こす。

【０１０９】また、コンフィギュレーションメモリ領域
を減らすために、そのメモリ回路として、ＣＭＯＳプロ
セスで作成されるＳＲＡＭ回路の代わりに、ＤＡＲＭ混
載プロセスで作製した１トランジスタＤＲＡＭ回路を用
いることなどが行われているが、上述したように、製造
工程が増加し、プログラマブル論理回路装置の製造コス
トが高くなったり、製造歩留まりが低下するという新た
な問題を引き起こす。また、製造工程を増やさないため
に、製造工程を共通化してＤＲＡＭ部の厚い酸化膜をＣ
ＭＯＳ回路部に用いると、ＣＭＯＳ回路部の性能が低下
するなるという別の問題を引き起こす。

【０１１０】この発明は、以上の点にかんがみ、回路性
能の低下、消費電力の増加、製造工程の増加、製造コス
トの増加などをもたらす複数の回路情報を格納するコン
フィギュレーションメモリを用いることなく、高速に回
路を再構成できるプログラマブル論理回路装置を提供す
ることを目的とする。

【０１１１】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の発明によるプログラマブル論理回路装
置においては、回路素子と、この回路素子に接続される
コンフィギュレーションメモリとを備え、前記コンフィ
ギュレーションメモリに書き込まれる回路情報に基づい
て回路が構成されるプログラマブル論理回路部と、前記
プログラマブル論理回路部に複数個の回路を順次に構成
するための複数個の回路情報を記憶するものであって、
前記コンフィギュレーションメモリとは別の回路情報記
憶手段と、前記回路情報記憶手段に、前記複数個の回路
情報を書き込むための回路情報書き込み手段と、指定情
報により指定される前記プログラマブル論理回路部に生
成しようとする一つの回路の回路情報を、前記回路情報
記憶手段に記憶された複数個の回路情報のうちの、一つ
または複数個の回路情報を用いて生成する回路情報編集
手段と、前記回路情報編集手段で生成された前記一つの
回路の回路情報を前記コンフィギュレーションメモリに
書き込むようにする制御手段と、を備えることを特徴と
する。

【０１１２】そして、請求項２の発明は、請求項１に記
載のプログラマブル論理回路装置において、前記回路情
報記憶手段および前記回路情報編集手段は、前記プログ
ラマブル論理回路部とは別個に設けることを特徴とす
る。

【０１１３】また、請求項３の発明は、請求項１に記載
のプログラマブル論理回路装置において、前記回路情報
記憶手段および前記回路情報編集手段は、そのための回
路情報を前記コンフィギュレーションメモリの一部に読
み込むことにより、前記プログラマブル論理回路部の回
路素子の一部に生成することを特徴とする。

【０１１４】また、請求項４の発明は、請求項１〜３の
いずれかに記載のプログラマブル論理回路装置におい
て、前記回路情報記憶手段に記憶される回路情報は圧縮
されており、前記回路情報編集手段により、前記圧縮が
解凍されて、前記指定情報で指定された回路情報が生成
されることを特徴とする。

【０１１５】

【作用】上述の構成の請求項１の発明においては、複数
の回路情報は、マルチコンテキスト技術のようにコンフ
ィギュレーションメモリに格納するのではなく、回路情
報記憶手段に一旦格納される。そして、再構成すべき回
路情報が回路情報記憶手段から読み出され、回路情報編
集手段でコンフィギュレーションメモリに書き込む形式
の回路情報に編集されて、コンフィギュレーションメモ
リに転送される。

【０１１６】このため、この請求項１の発明によれば、
コンフィギュレーションメモリ領域は、従来の一般的な
プログラマブル論理回路装置のように１つの回路情報を
格納できるメモリ領域を備えれば良いので、マルチコン
テキスト技術の場合のプログラマブル論理回路部の回路
規模が大きくなるという欠点を回避することができる。

【０１１７】その代わりに、回路情報記憶手段が必要に
なるが、請求項１の発明においては、この回路情報記憶
手段の回路情報は、回路情報編集手段で編集された後
に、コンフィギュレーションメモリに転送される構成で
あるので、回路情報記憶手段に記憶する回路情報は、コ
ンフィギュレーションメモリに直接的に格納する形式の
ものにする必要がなく、少ないデータ量とすることが可
能である。

【０１１８】例えば、請求項４の発明のように、回路情
報を圧縮しておき、その圧縮を回路情報編集手段で解凍
するようにすることにより、回路情報記憶手段のメモリ
容量を、より小さくすることができるものである。

【０１１９】回路情報記憶手段および回路情報編集手段
は、請求項２の発明のように、プログラマブル論理回路
部の外部において構成することもできるし、請求項３の
発明のように、プログラマブル論理回路部内に、そのた
めの回路情報を読み込むことにより、構成することもで
きる。

【０１２０】特に、請求項３の場合には、従来からある
プログラマブル論理回路装置を用いて、この発明による
プログラマブル論理回路装置を実現することができると
いう効果がある。

【０１２１】

【発明の実施の形態】以下に、この発明によるプログラ
マブル論理回路装置の幾つかの実施の形態を、前述した
従来のマルチコンテキスト技術によるプログラマブル論
理回路装置と比較しながら、図を参照しながら説明す
る。

【０１２２】以下に説明する実施の形態は、それぞれ前
述したリコンフィギュラブルコンピューティング技術を
用いた情報処理システムにおいて、そのアプリケーショ
ンプログラムによる処理の一部分、あるいは全部を実行
するための複数の回路を、プログラマブル論理回路装置
で構成する場合の例である。

【０１２３】すなわち、アプリケーションプログラムで
必要となる複数の処理回路の回路情報を、予め外部記憶
装置に格納しておき、必要に応じて、その外部記憶装置
から読み出した前記複数の回路情報を、プログラマブル
論理回路装置に読み込んで、必要とする回路を、プログ
ラマブル論理回路装置に順次に再構成して、必要な処理
を実行するものである。

【０１２４】［第１の実施の形態］［この発明によるプログラマブル論理回路装置の第１の
構造］第１の実施の形態のプログラマブル論理回路装置
は、この発明によるプログラマブル論理回路装置の第１
の構造を備える。図１は、この第１の構造を備える、こ
の発明によるプログラマブル論理回路装置１００の構成
を示すもので、複数の回路情報を、例えば外部記憶装置
（図示せず）から読み込む回路情報入力制御部１０１
と、読み込んだ複数の回路情報を一時的に記憶する回路
情報記憶部１０２と、複数の回路情報から必要な回路情
報を選択して編集する回路情報編集部１０３と、回路情
報入力制御部１０１を介して読み込まれる編集された回
路情報に従って回路機能を実現するプログラマブル論理
回路部１０４とから構成される。

【０１２５】この第１の構造のプログラマブル論理回路
装置１００では、回路情報入力制御部１０１は、回路情
報記憶部１０２に、複数個の回路情報を書き込むための
回路情報書き込み手段の機能も有する。また、回路情報
入力制御部１０１は、回路情報編集手段で生成された一
つの回路の回路情報を、プログラマブル論理回路部１０
４のコンフィギュレーションメモリに書き込むようにす
る制御手段の役割もする。

【０１２６】すなわち、この第１の構造のプログラマブ
ル論理回路装置１００は、図２２に示した従来のプログ
ラマブル論理回路装置１の回路情報入力制御部２および
プログラマブル論理回路３と同様の回路情報入力制御部
１０１およびプログラマブル論理回路部１０４に加え
て、回路情報記憶部１０２と、回路情報編集部１０３
を、その内部に備えるものである。

【０１２７】そして、プログラマブル論理回路部１０４
の詳細な構造は、図２２に示した従来のプログラマブル
論理回路装置のプログラマブル論理回路部と同じであっ
て、図２３および図２４に示したものとなる。すなわ
ち、プログラマブル論理回路部１０４は、図２６に示し
た従来のマルチコンテキスト技術によるプログラマブル
論理回路部１５のように、コンフィギュレーションメモ
リが、複数個のメモリプレーンを備えるものではない。

【０１２８】つまり、プログラマブル論理回路部１０４
は、図２４（Ａ），（Ｂ）に示したような、入出力部、
論理回路セル、配線部からなる回路素子１０５と、この
回路素子１０５に接続され、一つの回路情報分を格納す
るようにするコンフィギュレーションメモリ１０６とか
ら構成される。

【０１２９】このようにプログラマブル論理回路部１０
４に内蔵のコンフィギュレーションメモリが複数個のコ
ンフィギュレーションメモリあるいは複数個のメモリプ
レーンを持たないことから、この実施の形態のプログラ
マブル論理回路装置１００は、図２５に示した従来のマ
ルチコンテキスト技術によるプログラマブル論理回路装
置１０のような回路情報選択制御部１２は具備しない。

【０１３０】そして、この実施の形態の場合のプログラ
マブル論理回路装置１００も、従来のプログラマブル論
理回路装置１と同じように、プログラマブル論理回路部
１０４の回路素子１０５の接続形態により、図２４
（Ａ）に示すようなＦＰＧＡ型と、図２４（Ｂ）に示す
ようなＣＰＬＤ型とに分けられる。

【０１３１】いずれの構造においても、この第１の実施
の形態のプログラマブル論理回路装置１００において
は、これに複数の回路情報が読み込まれると、その複数
の回路情報は、回路情報記憶部１０２に格納され、回路
情報編集部１０３で編集された後に、回路情報入力制御
部１０１によってコンフィギュレーションメモリ１０６
に書き込まれる。そして、コンフィギュレーションメモ
リ１０６に書き込まれた回路情報に従って、回路素子１
０５の機能と結線状態が決められる。

【０１３２】［第１の実施の形態におけるコンフィギュ
レーション］次に、この第１の実施の形態におけるコン
フィギュレーションの方法を、従来のマルチコンテキス
ト技術によるプログラマブル論理回路装置の場合と比較
しながら説明する。なお、この第１の実施の形態では、
シリアル形式の回路情報によりコンフィギュレーション
を行なう場合である。

【０１３３】図２は、この第１の実施の形態の場合の回
路情報およびその編集動作を説明するための図である。
この図２を参照しながら、第１の実施の形態のプログラ
マブル論理回路装置１００の動作を説明する。この図２
の例は、前述の従来のマルチコンテキスト技術によるプ
ログラマブル論理回路装置１０のコンフィギュレーショ
ンにおいて説明した図３７に示したものと同じ３つの回
路情報１、２、３による３個の回路を再構成する手順の
例である。

【０１３４】図３７に示した従来例の３つの回路情報
１、２、３のフレーム構成を図２（Ａ）に示す。この図
２（Ａ）に示すように、回路情報１、２、３は、一つの
回路情報が５フレームで構成されているが、さらに詳し
く回路情報のフレーム構造をみると、次のような構成と
なっている。

【０１３５】回路情報報１は、フレーム（１−Ａ）とフ
レーム（１−Ｂ）との２種類のフレームから構成されて
おり、フレーム（１−Ａ）の１個と、フレーム（１−
Ｂ）の４個の合計５フレームで構成されている。

【０１３６】回路情報２は、４種類のフレーム（１−
Ａ、２−Ａ、２−Ｂ、２−Ｃ）から構成されているが、
そのうちのフレーム（１−Ａ）は、回路情報１を構成す
るフレーム（１−Ａ）と同じである。そして、回路情報
２は、フレーム（１−Ａ）が２個で、他のフレームが、
それぞれ１個ずつの合計５フレームで構成される。

【０１３７】回路情報３は、３種類のフレーム（２−
Ａ、２−Ｂ、３−Ａ）で構成されるが、そのうちのフレ
ーム（２−Ａ）と、フレーム（２−Ｂ）は回路情報２を
構成するフレームと同じである。そして、回路情報３
は、フレーム（２−Ａ）の３個と、フレーム（２−Ｂ）
およびフレーム（３−Ａ）の１個ずつの合計５フレーム
で構成される。

【０１３８】この第１の実施の形態では、図３７に示し
たものと同じ回路を再構成する３個の回路情報１、２、
３が、フレームの繰り返しや、他の回路情報のフレーム
の参照を考慮して、従来より小さいフレーム数で構成さ
れるように圧縮される。

【０１３９】すなわち、回路情報１は、図２（Ｂ）に示
すように、フレーム（１−Ａ）と、フレーム（１−Ｂ）
の２フレームで構成される。このとき、この回路情報１
のフレーム（１−Ｂ）には、当該フレームを３回繰り返
すという参照情報が付加されている。このように繰り返
しの参照情報を含むフレームを、この明細書ではリピー
トフレームと呼ぶことにする。

【０１４０】回路情報２は、図２（Ｂ）に示すように、
フレーム（２−Ａ）、フレーム（１−Ａ）、フレーム
（２−Ｂ）、フレーム（２−Ｃ）の４フレームで構成さ
れる。このとき、この回路情報２のフレーム（１−Ａ）
には、当該フレームデータは回路情報１のフレーム（１
−Ａ）と同じであるという参照情報が付加されている。
このように他の回路情報のフレームの参照情報を含むフ
レームを、この明細書ではリファレンスフレームと呼ぶ
ことにする。

【０１４１】回路情報３は、図２（Ｂ）に示すように、
フレーム（２−Ａ）、フレーム（２−Ｂ）、フレーム
（３−Ａ）の３フレームで構成される。そして、このと
き、この回路情報３のフレーム（２−Ａ）とフレーム
（２−Ｂ）は、それぞれのフレームデータは回路情報２
のフレーム（２−Ａ）、（２−Ｂ）と同じであるという
参照情報が付加されたリファレンスフレームの構成とな
っている。また、この回路情報３のフレーム（２−Ａ）
は、当該フレームを３回繰り返すという参照情報が付加
されたリピートフレームの構成となっている。

【０１４２】［この発明によるシリアル形式の回路情報
の具体例］この発明によるシリアル形式の回路情報の構
造例を図３に示す。図２７に示した従来のシリアル形式
の回路情報と同じように、この例のシリアル形式の回路
情報も、図３（Ａ）に示すように、ヘッダ部ＨＤｓ、デ
ータ部ＤＴｓ、フッタ部ＦＴｓから構成される。前述も
したように、プログラマブル論理回路装置１００内で
は、シリアル形式の回路情報は、シリアルデータとして
扱われるが、適当な単位（たとえば、８ビット）で区切
ることにより、パラレル伝送やパラレルメモリアクセス
を行うことができる。

【０１４３】図３（Ａ）に示すように、ヘッダ部ＨＤｓ
は、回路情報の始まりを示すプリアンブルコードと、回
路情報のデータ量を表すレングスカウントと、ヘッダ部
の終わりを示す区切りコードとからなり、また、フッタ
ＦＴｓは、回路情報の終わりを表すポストアンブルコー
ドからなるのは、前述の図２７の従来の場合と同様であ
る。

【０１４４】レングスカウントは、従来のプログラマブ
ル論理回路装置１の場合と同様に、シフトレジスタへの
転送のための情報として使用されるとともに、この実施
の形態の場合には、回路情報編集部１０３での編集を指
示する情報としても使用される。

【０１４５】この実施の形態の場合には、データ部ＤＴ
ｓは、複数のフレームからなるが、その各フレームが、
３種類のフレームのいずれかにより構成される点が前述
の図２７の従来の場合と異なる。このデータ部を構成す
るフレームの種類は、従来例と同じ構造のノーマルフレ
ームと、前述のリピートフレームと、前述のリファレン
スフレームの３種類である。

【０１４６】すなわち、ノーマルフレームは、図３
（Ｂ）に示すように、従来の回路情報で用いられるフレ
ームと全く同様に、フレームの始まりを表すスタートフ
ィールドビットデータＳＴＢと、コンフィギュレーショ
ンメモリに格納されるコンフィギュレーションデータＣ
ＦＧＤと、フレームの終わりを表すストップフィールド
ビットデータＥＮＢとからなる。

【０１４７】リピートフレームは、図３（Ｃ）に示すよ
うに、リピートフレームの始まりを表すスタートフィー
ルドリピートデータＳＴｒｐと、コンフィギュレーショ
ンメモリに格納されるコンフィギュレーションデータＣ
ＦＧＤと、同じフレームデータの繰り返し数を示すリフ
ァレンスカウントＲＣＮＴと、フレームの終わりを表す
ストップフィールドビットデータＥＮＢとからなる。ス
タートフィールドリピートデータＳＴｒｐには、リピー
トフレームであることを示す識別情報が含まれる。後で
説明する手順によって、このリピートフレームからリフ
ァレンスカウントＲＣＮＴで示される数のノーマルフレ
ームが生成される。

【０１４８】リファレンスフレームは、図３（Ｄ）に示
すように、フレームの始まりを表すスタートフィールド
リファレンスデータＳＴｒｅｆと、回路情報記憶部１０
２内の参照先の別のフレームのアドレスを示すリファレ
ンスアドレスＲＡＤＲと、参照の繰り返し数を示すリフ
ァレンスカウントＲＣＮＴと、参照先の別のフレーム内
でデータを読み出す相対アドレスを示すリファレンスオ
フセットＲＯＦＳと、フレームの終わりを表すストップ
フィールドビットデータＥＮＢとからなる。スタートフ
ィールドリファレンスデータＳＴｒｅｆには、リファレ
ンスフレームであることを示す識別情報が含まれる。

【０１４９】後で説明する手順によって、このリファレ
ンスフレームから、リファレンスアドレスＲＡＤＲとオ
フセットアドレスＲＯＦＳとから計算された、回路情報
記憶部１０２に格納されたコンフィギュレーションデー
タを持ったノーマルフレームが、リファレンスカウント
ＲＣＮＴで示された数だけ生成される。

【０１５０】ノーマルフレームに加えて、リピートフレ
ームとリファレンスフレームの２種類のフレームを持つ
ことが、この実施の形態で用いるシリアル形式の回路情
報の特徴である。これら３種類のフレームは、上述のよ
うに、それぞれ異なるスタートフィールドのコードを持
つことにより、回路情報編集部１０３において認識され
る。

【０１５１】このように、同じ回路を再構成する回路情
報であっても、回路情報のデータサイズ（回路情報を構
成するフレーム数）が小さいことが、この発明の一つの
特徴である。このデータサイズの小さい回路情報を、圧
縮された回路情報と呼ぶことにする。

【０１５２】前述の図３７に示した例では、一つの回路
情報が５フレーム（ノーマルフレーム）で構成され、回
路情報入力制御部２を介して３回路情報（回路情報１、
回路情報２、回路情報３）がコンフィギュレーションメ
モリ１５に格納される。よって、図２５に示した従来の
マルチコンテキスト技術によるプログラマブル論理回路
装置１０のコンフィギュレーションメモリ１５は、この
例の場合には、少なくとも１５フレームを記憶できる容
量を備えなければならない。

【０１５３】すなわち、一般的に、マルチコンテキスト
技術によるプログラマブル論理回路装置のコンフィギュ
レーションメモリは、図２２に示したような通常の従来
のプログラマブル論理回路装置のコンフィギュレーショ
ンメモリに対して、「格納される回路情報数」倍の記憶
容量を必要とする。

【０１５４】これに対して、この第１の実施の形態で
は、例えば外部記憶装置から読み込まれた複数個の回路
情報は、一旦、回路情報記憶部１０２に記憶される。そ
して、回路情報編集部１０３が、回路情報の選択信号に
従って回路情報記憶部１０２から、圧縮された回路情報
を取り出し、取り出した回路情報を、一つの回路情報を
記憶する容量の従来と同様のコンフィギュレーションメ
モリ１０６に格納される回路情報に編集する。

【０１５５】次に、回路情報入力制御部１０１が、その
編集後の回路情報をコンフィギュレーションメモリ１０
６に格納し、その回路情報に従って回路素子１０５に選
択された回路が再構成される。

【０１５６】プログラマブル論理回路部１０４のコンフ
ィギュレーションメモリ１０６の容量が、プログラマブ
ル論理回路装置１００に格納される回路情報数にかかわ
らず、従来のプログラマブル論理回路装置と同じ容量で
あることが、この発明の別の特徴である。ノーマルフレ
ームの形式の回路情報が５フレームからなる前述の例の
場合には、コンフィギュレーションメモリ１０６は、１
回路情報分である５フレームを記憶できる容量を備えて
いればよい。

【０１５７】したがって、従来のマルチコンテキスト技
術によるプログラマブル論理回路装置のコンフィギュレ
ーションメモリの回路規模が大きいことに起因して、回
路素子の負荷容量が大きくなることで、回路性能が低下
したり消費電力が大きくなるという問題が、この第１の
実施の形態により解決される。

【０１５８】また、この第１の実施の形態では、回路情
報は、前述のようにして図２（Ｂ）に示したように圧縮
されるので、回路情報記憶部１０２は、ノーマルフレー
ムの構造で必要とする容量よりも少ない容量で、必要と
する複数個の回路情報を記憶することができる。因み
に、上述の例の場合には、ノーマルフレームの形式で記
憶する場合には、回路情報記憶部１０２では、１５フレ
ーム分の容量を必要とするものが、図２（Ｃ）に示すよ
うに、９フレーム分を記憶する容量で済むものである。

【０１５９】［シリアル形式の回路情報による第１の実
施の形態のプログラマブル論理回路装置１００のコンフ
ィギュレーション］図４は、図１に示した、第１の実施
の形態のプログラマブル論理回路装置へのシリアル形式
の回路情報によるコンフィギュレーション動作を説明す
るための機能ブロック図である。この図４に示したブロ
ック図を用いて、この場合の回路情報のコンフィギュレ
ーションメモリへの格納を説明する。

【０１６０】図１で示した回路情報入力制御部１０１
は、図４においては、コンフィギュレーションコントロ
ーラ１０１ａ、レングスカウントレジスタ１０１ｂ、セ
レクタ１０１ｃ、複数個のシフトレジスタ１０１ｄで構
成される。

【０１６１】また、図１で示したプログラマブル論理回
路部１０４の回路素子１０５とコンフィギュレーション
メモリ１０６は、図４においては、例えば、図２４
（Ａ）のようなＦＰＧＡ型であれば、例えば縦一列の複
数個の論理回路セル分を単位として、複数列分に分けら
れる。

【０１６２】すなわち、縦一列の複数個の論理回路セル
分の回路情報を格納できる容量のコンフィギュレーショ
ンメモリ１０６ｓと、それに接続される回路素子１０５
ｓとからなる組として、複数列分で構成される。この場
合、１ノーマルフレームの回路情報は、縦一列の複数個
の論理回路セル分の回路情報の大きさとされる。

【０１６３】そして、各シフトレジスタ１０１ｄの各段
のレジスタは、各列のコンフィギュレーションメモリ１
０６ｓの各メモリセルに結線される。したがって、各シ
フトレジスタ１０１ｄは、例えば、図２４（Ａ）のよう
なＦＰＧＡ型であれば、縦一列の論理回路セル数への回
路情報分の段数を備えるもので構成されている。そし
て、一つのシフトレジスタが縦一列の複数個の論理回路
セルに対して割り当てられて、シフトレジスタ１０１ｄ
は、横方向の論理回路セル数分だけ設けられる。

【０１６４】なお、論理回路セル数が多い場合には、数
列〜数十列程度の複数列分について一つのシフトレジス
タ１０１ｄが設けられて、その複数列に共通に一つのシ
フトレジスタ１０１ｄが使用されるように構成される場
合もある。なお、回路情報のノーマルフレームの大きさ
は、シフトレジスタ１０１ｄの一つ分のデータ量とな
る。

【０１６５】また、図１で示した回路情報記憶部１０２
は、コンフィギュレーションキャッシュメモリ１０２Ｍ
に対応し、回路情報編集部１０３の機能は、コンフィギ
ュレーションコントローラ１０１ａに組み込まれてい
る。

【０１６６】この図４の構成において、外部記憶装置９
から回路情報が読み込まれると、コンフィギュレーショ
ンコントローラ１０１ａを介してコンフィギュレーショ
ンキャッシュメモリ１０２Ｍに格納される。

【０１６７】コンフィギュレーションコントローラ１０
１ａが、コンテキスト選択の指示を受けると、指示に対
応する回路情報が、コンフィギュレーションキャッシュ
メモリ１０２Ｍからコンフィギュレーションコントロー
ラ１０１ａに読み込まれる。コンフィギュレーションコ
ントローラ１０１ａは、読み込んだ回路情報のヘッダ部
ＨＤｓのプリアンブルコードを検知して回路情報編集処
理を開始する。

【０１６８】プリアンブルコードに続くレングスカウン
トは、レングスカウントレジスタ１０１ｂに格納され
る。レングスカウントレジスタ１０１ｂの値は、次に説
明するシフトレジスタ１０１ｄのデータシフトごとに１
を減じられ、レングスカウントレジスタ１０１ｂの値が
０になるまでシフトレジスタ１０１ｄが動作する。この
ことによって、全てのデータがシフトレジスタ１０１ｄ
に送り出される。

【０１６９】区切りコードに続くデータ部ＤＴｓは、後
述する手順により、リピートフレームやリファレンスフ
レームの状態として圧縮されたフレームから、圧縮が解
かれた状態のノーマルフレームに変換されて、セレクタ
１０１ｃに送られる。

【０１７０】初期状態では、セレクタ１０１ｃは、デー
タを第１列目のシフトレジスタ１０１ｄに送り出す。シ
フトレジスタ１０１ｄは、セレクタ１０１ｃから送り出
されたデータを順次シフトする。データがシフトレジス
タ１０１ｄの最後までシフトされると、セレクタ１０１
ｃは次の列のシフトレジスタ１０１ｄにデータの送り出
しを切り替える。先に述べたレングスカウンタの値が０
になるまで、シフトレジスタ１０１ｄが動作することに
より、全てのデータがシフトレジスタ１０１ｄに格納さ
れる。

【０１７１】シフトレジスタ１０１ｄがデータで満たさ
れると、そのデータは同時並列的にコンフィギュレーシ
ョンメモリ１０６ｓに転送され、プログラマブル論理回
路部１０４の再構成が行われる。この場合、例えば、前
述の図２９に示したように、コンフィギュレーションメ
モリ１０６ｓの各メモリセルのラッチが、シフトレジス
タの各レジスタに接続されており、ラッチへラッチクロ
ックＬＣＬＫを送ることによりシフトレジスタからコン
フィギュレーションメモリへ同時並列的にデータが転送
される。

【０１７２】データ部ＤＴｓに続くフッタ部ＦＴｓのポ
ストアンブルコードをコンフィギュレーションコントロ
ーラ１０１ａが検知するとコンフィギュレーション処理
が終了する。

【０１７３】以上説明した再構成手順を、前述の例と同
様に、アプリケーションプログラムにより指示される処
理が、回路情報１、回路情報２、回路情報３の３個の回
路情報により行われる場合として、図５、図７、図８の
フローチャートと、図６のタイミングチャートを参照し
て説明する。なお、図６のタイミングチャートでは、回
路情報１、回路情報２、回路情報３の順にプログラマブ
ル論理回路装置が再構成されて、処理が終了するとし
た。

【０１７４】まず、最初に、回路情報入力制御部１０１
は、外部記憶装置（図１では図示せず）などに格納され
た回路情報を、一つずつ読み込んで回路情報記憶部１０
２に格納する（ステップＳ２０１）。このとき、回路情
報を読み込むたびに、回路情報記憶部１０２（コンフィ
ギュレーションキャッシュメモリ１０２Ｍ）の残り容量
を確認し（ステップＳ２０２、２０３）、全ての回路情
報を読み込む前に回路情報記憶部１０２が一杯になった
ときは、エラーを検知して動作を終了する（ステップＳ
２０４）。

【０１７５】回路情報入力制御部１０１が、すべての回
路情報を回路情報記憶部１０２に格納すると、回路情報
編集部１０３（コンフィギュレーションコントローラ１
０１ａの一部）が選択信号を監視する（ステップＳ２０
５）。回路情報編集部１０３は、例えば使用者の選択操
作などにより選択信号が切り替えられたことを検知する
と、３個の回路情報のうちのどれが選択されたかを判別
し（ステップＳ２０６）、切り替えられた選択信号に応
じた回路情報を回路情報記憶部１０２から読み出す（ス
テップＳ２０７またはステップＳ２０８またはステップ
Ｓ２０９）。

【０１７６】次に、読み出した回路情報から、フレーム
の繰り返し（リピートフレーム）や他の回路情報のフレ
ームの参照（リファレンスフレーム）の有無を調べ、リ
ピートフレームやリファレンスフレームを、読み出した
回路情報が含むと判別したときには、それらのリピート
フレームやリファレンスフレームを、後述の図７、図８
のフローチャートに示すようにして解消することによ
り、回路情報の圧縮状態を解き、その圧縮状態を解いた
後の回路情報をコンフィギュレーションメモリ１０６に
転送する（ステップＳ２１０）。

【０１７７】回路情報編集部１０３は、例えば、図２
（Ｄ）に示すように、回路情報１のように、フレーム
（１−Ｂ）が４回繰り返す場合は、フレーム（１−Ｂ）
の後に同じフレームデータを３回付加する。また、回路
情報２のように、回路情報１のフレーム（１−Ａ）が、
その第２フレームに参照されている場合は、回路情報編
集部１０３が回路情報記憶部１０２から回路情報１のフ
レーム（１−Ａ）のデータを取り出して、回路情報２の
第２フレームに挿入する。さらに、回路情報３のよう
に、回路情報２のフレーム（２−Ａ）とフレーム（２−
Ｂ）が、その第１、第２、第３フレームと第４フレーム
に参照されている場合は、回路情報編集部１０３が回路
情報記憶部１０２から、回路情報２のフレーム（２−
Ａ）とフレーム（２−Ｂ）のデータを取り出して、回路
情報３の第１、第２フレーム、第３フレームと、第４フ
レームとに挿入する。

【０１７８】以上のようにして、圧縮状態を解かれて、
ノーマルフレームからなる回路情報とされたフレームデ
ータが、全てコンフィギュレーションメモリ１０６に転
送されて、格納されると、プログラマブル論理回路部１
０４への指定された回路の再構成が完了する。なお、読
み出した回路情報が、リピートフレームやリファレンス
フレームを含まない場合には、そのまま回路情報は順次
に、コンフィギュレーションメモリ１０６に転送され、
指定された回路の再構成が完了する。

【０１７９】その後、プログラマブル論理回路装置１０
０による処理が継続する限り、回路情報編集部１０３に
よる選択信号の監視が続けられる（ステップＳ２１１お
よびステップＳ２０５以降の処理）。プログラマブル論
理回路装置１００による処理が終了すると（ステップＳ
２１１）、選択信号の如何にかかわらず再構成の手順は
終了する。

【０１８０】プログラマブル論理回路装置１００による
処理が終了した場合、プログラマブル論理回路装置１０
０への電源供給が遮断されたりしない限り、一般的に
は、最後に選択された回路情報で再構成された状態が保
持される。

【０１８１】以上の処理を、図６のタイミングチャート
について、さらに説明する。すなわち、処理が実行状態
になると、まず、３個の回路情報１、２、３の回路情報
記憶部１０２への読み込みが行われる。読み込みが終了
して、回路情報の選択指示が行われると、その選択指示
された回路情報が、回路情報記憶部１０２から回路情報
編集部１０３に転送され、必要な編集が行われる。そし
て、その編集後の回路情報が、コンフィギュレーション
メモリ１０６に格納されて、その回路情報によりプログ
ラマブル論理回路部１０４が再構成される。

【０１８２】図６で、実行終了後も回路情報３が構成さ
れて続けているのは、前述したように、処理が終了した
場合、電源供給が遮断されたりしない限り、一般的に
は、プログラマブル論理回路装置は、最後に選択された
回路情報で再構成された状態が保持されるからである。

【０１８３】なお、コンフィギュレーションメモリ１０
６ｓと回路素子１０５ｓとの組のすべてにシフトレジス
タ１０１ｄが存在する場合であれば、編集後の回路情報
は、それらのシフトレジスタ１０１ｄに書き込まれるこ
とにより、コンフィギュレーションメモリ１０６に格納
される。

【０１８４】しかし、シフトレジスタ１０１ｄが、複数
列（複数組）のコンフィギュレーションメモリ１０６ｓ
と回路素子１０５ｓに対して共通となる場合には、回路
情報編集部１０３は、その編集結果を保持するメモリ部
を備える必要がある。

【０１８５】［回路情報編集部１０３におけるリピート
フレームおよびリファレンスフレームの解消処理］図７
および図８を参照しながら、図５のステップＳ２１０の
リピートフレームやリファレンスフレームの解消処理を
含む編集処理およびコンフィギュレーションメモリ１０
６への転送処理について説明する。

【０１８６】まず、回路情報編集部１０３が、最初のフ
レームを読み込み（ステップＳ３０１）、そのフレーム
の種類をフレームのスタートフィールド（ステップＳ３
０２）で判別する。すなわち、スタートフィールドが、
スタートフィールドビットデータＳＴＢであるときに
は、ノーマルフレームであると判別し、また、スタート
フィールドリピートデータＳＴｒｐであるときには、リ
ピートフレームであると判別し、さらに、スタートリフ
ァレンスデータＳＴｒｅｆであるときには、リファレン
スフレームであると判別する。

【０１８７】ステップＳ３０２でのフレームの種類の判
別の結果、読み込まれたフレームがノーマルフレームの
ときは、フレームのデータをそのまま送り出す（ステッ
プＳ３０３）。

【０１８８】ステップＳ３０２でのフレームの種類の判
別の結果、読み込まれたフレームがリピートフレームの
ときは、リファレンスカウントＲＣＮＴを読み込む（ス
テップＳ３０４）。つぎに、出力はノーマルフレームの
データとして送出するので、スタートフィールドビット
データＳＴＢ、コンフィギュレーションデータＣＦＧ
Ｄ、ストップフィールドビットデータＥＮＢを送り出し
て（ステップＳ３０５、Ｓ３０６、Ｓ３０７）、リファ
レンスカウントＲＣＮＴから１を減じる（ステップＳ３
０８）。

【０１８９】そして、リファレンスカウントＲＣＮＴの
値が０になったか否か判別し（ステップＳ３０９）、０
でなければ、ステップＳ３０５からステップＳ３０８の
手順を繰り返す。そして、リファレンスカウントＲＣＮ
Ｔが０になったら、全ての処理が終了したか否か判別し
（ステップＳ３１０）、終了していなければ、ステップ
Ｓ３０１に戻って、上述のステップを繰り返す。全ての
処理を終了すれば、この処理ルーチンを終了する。

【０１９０】以上のように、ステップＳ３０５からステ
ップＳ３０８の手順が、リファレンスカウントＲＣＮＴ
が０になるまで繰り返されることにより、圧縮されたリ
ピートフレームからリファレンスカウントＲＣＮＴで指
示された数のノーマルフレームが生成される。

【０１９１】ステップＳ３０２でのフレームの種類の判
別の結果、読み込まれたフレームがリファレンスフレー
ムのときは、リファレンスカウントＲＣＮＴ、リファレ
ンスアドレスＲＡＤＲ、リファレンスオフセットＲＯＦ
Ｓを読み込む（図８のステップＳ３１１、Ｓ３１２，Ｓ
３１３）。

【０１９２】次に、回路情報記憶部１０２内の参照先の
フレームの位置を示すリファレンスアドレスＲＡＤＲ
に、参照先のフレーム内での参照するコンフィギュレー
ションデータＣＦＧＤの相対位置を表すリファレンスオ
フセットＲＯＦＳを加えて、参照するコンフィギュレー
ションデータの、回路情報記憶部１０２の絶対アドレス
を計算する（ステップＳ３１４）。

【０１９３】次に、その絶対アドレスに位置するコンフ
ィギュレーションデータを、回路情報記憶部１０２から
読み出して回路情報編集部１０３内に一時的に格納する
（ステップＳ３１５）。

【０１９４】次に、リピートフレームの場合と同じよう
に、出力はノーマルフレームのデータとして送出するの
で、スタートフィールドビットデータＳＴＢ、コンフィ
ギュレーションデータＣＦＧＤ、ストップフィールドビ
ットデータＥＮＢを順次に送り出して（ステップＳ３１
６、Ｓ３１７、Ｓ３１８）、リファレンスカウントＲＣ
ＮＴから１を減じる（ステップＳ３１９）。そして、リ
ファレンスカウントＲＣＮＴが０になるまで、ステップ
Ｓ３１６〜ステップＳ３１９の手順を繰り返す（ステッ
プＳ３２０）。

【０１９５】そして、リファレンスカウントＲＣＮＴが
０になったら、全ての処理が終了したか否か判別し（ス
テップＳ３１０）、終了していなければ、ステップＳ３
０１に戻って、上述のステップを繰り返す。全ての処理
を終了すれば、この処理ルーチンを終了する。

【０１９６】以上のように、ステップＳ３１６からステ
ップＳ３１９の手順が、リファレンスカウントＲＣＮＴ
が０になるまで繰り返されることにより、圧縮されたリ
ファレンスフレームから、参照されたコンフィギュレー
ションデータを持ったノーマルフレームがリファレンス
カウントＲＣＮＴで指示された数だけ生成される。

【０１９７】以上の手順を全てのフレームに対して行う
ことにより、リピートフレームやリファレンスフレーム
により圧縮された回路情報から、圧縮が解かれた回路情
報（ノーマルフレームのみからなる回路情報）が生成さ
れる。

【０１９８】そして、以上のようにして圧縮が解かれた
回路情報は、回路情報編集部１０３から回路情報入力制
御部１０１に送られることにより、従来のプログラマブ
ル論理回路装置のコンフィギュレーションと同じ手順
で、プログラマブル論理回路部１０４にコンフィギュレ
ーションされる。

【０１９９】［第２の実施の形態］次に、この発明によ
るプログラマブル論理回路装置の第２の実施の形態を、
第１の実施の形態と比較しながら説明する。

【０２００】この第２の実施の形態のプログラマブル論
理回路装置としては、前述の図１に示した第１の構造の
プログラマブル論理回路装置１００を用いる。また、回
路情報は、図３に示したものと同一のシリアル形式の回
路情報を用いる。この第２の実施の形態で、第１の実施
の形態と異なるのは、コンフィギュレーションの方法で
ある。

【０２０１】図９は、この第２の実施の形態の場合の回
路情報およびその編集動作を説明するための図である。
この図９の例も、図２の第１の実施の形態の場合と同様
に、前述の従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置のコンフィギュレーションにおい
て説明した図３７に示したものと同じ３つの回路情報
１、２、３による３個の回路を再構成する手順の例であ
る。

【０２０２】この図９においても、回路情報のフレーム
構造は、図２に示したものと同じである。すなわち、図
９（Ａ）〜図９（Ｃ）は、図２（Ａ）〜図２（Ｃ）と全
く同一である。

【０２０３】この第２の実施の形態においても、図６に
示したタイミングチャートと同じように、回路情報１、
回路情報２、回路情報３、の順番で再構成されるとす
る。

【０２０４】この第２の実施の形態においては、回路情
報２によって再構成した後に、回路情報３によって再構
成するとき、回路情報３の第１フレームと第４フレーム
のフレームデータは、回路情報２の第１フレームと第４
フレームのフレームデータとそれぞれ同じであること
が、回路情報編集部１０３によって検知される。

【０２０５】異なる回路情報において、同じ位置のフレ
ームのデータが同じであるということは、回路情報が異
なっても、プログラマブル論理回路部１０４において、
そのフレームに対応した回路素子の機能と結線状態は同
じであるということを意味する。すなわち、回路情報２
に従って再構成された後に、回路情報３に従って再構成
する場合は、第１フレームと第４フレームに対応する回
路情報は、改めてコンフィギュレーションメモリ１０６
に格納する必要は無いことが分かる。

【０２０６】そこで、この第２の実施の形態では、回路
情報編集部１０３は、編集により生成した回路情報が、
その前に生成された回路の回路情報と、同じフレーム位
置に同じフレームのデータを含む場合は、そのフレーム
のデータを回路情報入力制御部１０１に転送しない。

【０２０７】この第２の実施の形態における回路情報編
集部１０３での編集処理およびコンフィギュレーション
メモリ１０６への転送処理を、図１０および図１１のフ
ローチャートと、前述の図６のタイミングチャートを参
照して説明する。図６のタイミングチャートでは、回路
情報１、回路情報２、回路情報３の順にプログラマブル
論理回路装置が再構成されて、処理が終了するとしてい
る。

【０２０８】図１０および図１１のフローチャートのほ
とんどは、第１の実施の形態における対応する図７およ
び図８のフローチャートと同一であるので、その同一部
分には、図７および図８のフローチャートと同じステッ
プ番号を付すことにする。

【０２０９】図１０および図１１と、第１の実施の形態
の図７および図８との違いは、次の通りである。すなわ
ち、ステップＳ３０２でのフレームの種類の判別の結
果、読み込まれたフレームが、リファレンスフレームで
あると判別されたときには、図１１に示すように、その
フレームが、その直前に再構成された回路の回路情報の
同じ位置のフレームと同一であるか否か判別され（ステ
ップＳ３３０）、同一でなければ、前述と同様にして、
ステップＳ３１１以降の手順を実行する。

【０２１０】一方、ステップＳ３３０での判別の結果、
そのフレームが、その直前に再構成された回路の回路情
報の同じ位置のフレームと同一であると判別されたとき
には、そのフレームの回路情報のコンフィギュレーショ
ンメモリ１０６への転送は、スキップされ（ステップＳ
３３１）、リファレンスカウントＲＣＮＴから１を減じ
る（ステップＳ３３２）。

【０２１１】そして、リファレンスカウントＲＣＮＴの
値が０になったか否か判別し（ステップＳ３３３）、０
でなければ、ステップＳ３３０に戻り、上述の動作を繰
り返す。そして、ステップＳ３３３でリファレンスカウ
ントＲＣＮＴが０になったと判別されたときには、全て
の処理が終了したか否か判別し（ステップＳ３１０）、
終了していなければ、ステップＳ３０１に戻って、上述
のステップを繰り返す。全ての処理を終了すれば、この
処理ルーチンを終了する。

【０２１２】その他のステップの手順は、図７および図
８で説明したものと全く同一である。すなわち、図１１
において、アンダーラインを付したステップが、この第
２の実施の形態において、図７および図８のフローチャ
ートに付加されている。

【０２１３】図９（Ｄ）に示すように、この場合の例に
おいては、回路情報２のフレーム（２−Ａ）が、回路情
報３の第１、第２、第３フレームに参照されており、ま
た、回路情報２のフレーム（２−Ｂ）が、回路情報３の
第４フレームに参照されている。そして、それらの参照
されているフレームのうち、第１フレームと第４フレー
ムのフレームデータが、回路情報２と、回路情報３とで
同一である。このため、この第２の実施の形態の場合に
は、回路情報３では、図９（Ｄ）でブランクで示すよう
に、第１フレームと第４フレームのフレームデータは、
コンフィギュレーションメモリ１０６には転送されな
い。

【０２１４】しかし、コンフィギュレーションメモリ１
０６の対応するフレームの部分には、既に、回路情報２
の各フレームデータが転送されて格納されていることか
ら、回路情報３で必要とするフレームデータが格納され
ている。

【０２１５】以上のようにして、この第２の実施の形態
においては、既にコンフィギュレーションメモリ１０６
に存在している回路情報を有効利用することにより、不
必要なフレームデータの転送を回避することができるの
で、回路情報のコンフィギュレーションを、より高速化
することができるものである。

【０２１６】［第３の実施の形態］［この発明によるプ
ログラマブル論理回路装置の第２の構造］この第３の実
施の形態のプログラマブル論理回路装置は、この発明に
よるプログラマブル論理回路装置の第２の構造を備え
る。図１２は、この第２の構造を備える、この発明によ
るプログラマブル論理回路装置２００の構成を示すもの
で、回路情報を外部から読み込む回路情報入力制御部２
０１と、読み込まれた回路情報に従って回路機能を実現
するプログラマブル論理回路部２０２とから構成され
る。

【０２１７】プログラマブル論理回路部２０２には、回
路が再構成される回路素子２０２１と、この回路素子２
０２１に回路を再構成するための回路情報を格納するコ
ンフィギュレーションメモリ２０２２が設けられるの
は、前述の実施の形態と同様であるが、さらに、この第
２の構造においては、プログラマブル論理回路部２０２
には、処理に必要となる複数の回路情報を一時的に記憶
する回路情報記憶部２０２３と、これらの複数の回路情
報から必要な回路情報を選択して編集する回路情報編集
部２０２４とが再構成されて設けられる。

【０２１８】すなわち、前述した第１の構造は、従来の
通常の構成のプログラマブル論理回路装置の構成要素で
ある回路情報入力制御部とプログラマブル論理回路部の
他に、回路情報記憶部と、回路情報編集部を新たに設け
る構成であって、従来の通常の構成のプログラマブル論
理回路装置を、そのまま用いることができない構成であ
るが、この発明によるプログラマブル論理回路装置の実
施の形態の第２の構造は、従来の通常の構成のプログラ
マブル論理回路装置のプログラマブル論理回路部２０２
内に、回路情報記憶部２０２３と回路情報編集部２０２
４とを再構成した構造とすることにより、従来の通常の
構成のプログラマブル論理回路装置をそのまま使用でき
るようにした場合である。

【０２１９】この第２の構造においても、第１の構造と
同じように、プログラマブル論理回路装置２００に読み
込まれた複数の回路情報は、プログラマブル論理回路部
２０２の回路情報記憶部２０２３に格納され、回路情報
編集部２０２４で編集された後に、回路情報入力制御部
２０１によってコンフィギュレーションメモリ２０２２
に書き込まれる。コンフィギュレーションメモリ２０２
２に書き込まれた回路情報に従って、回路素子２０２１
の機能と結線状態が決められる。

【０２２０】第２の構造の、第１の構造との第一の違い
は、まず最初に、プログラマブル論理回路装置２００と
して一つの回路情報を読み込んで、そのプログラマブル
論理回路部２０２に、回路情報記憶部２０２３と回路情
報編集部２０２４の機能を備える回路部分を再構成する
ことにある。このときの回路情報は、回路情報入力制御
部２０１を介してコンフィギュレーションメモリ２０２
２に格納される。

【０２２１】また、第２の構造の、第１の構造との第２
の違いは、例えば外部記憶装置から複数の回路情報を読
み込んで回路情報記憶部２０２３に記憶するときに、回
路情報入力制御部２０１を介さず、プログラマブル論理
回路部２０２の入出力部を介して回路情報記憶部２０２
３に複数の回路情報を読み込むことにある。したがっ
て、この第２の構造においては、プログラマブル論理回
路部２０２の入出力部が、回路情報記憶部２０２３への
回路情報の書き込み手段を構成する。

【０２２２】また、第２の構造の、第１の構造との第３
の違いは、回路情報編集部２０２４で編集された回路情
報が、プログラマブル論理回路部２０２の入出力部を介
してプログラマブル論理回路装置２００の外部に出力さ
れ、改めて回路情報入力制御部２０１に入力されること
である。回路情報入力制御部２０１が、コンフィギュレ
ーションメモリ２０２２に回路情報を転送してコンフィ
ギュレーションを実行するのは、従来と同様である。

【０２２３】上記の第２と第３の違いは、従来のプログ
ラマブル論理回路装置は複数の回路情報を読み込むこと
ができないこと、プログラマブル論理回路部に構成され
た回路は入出力部を介してデータを入出力しなければな
らないこと、により生じる。

【０２２４】［第３の実施の形態におけるコンフィギュ
レーション］この第３の実施の形態においては、プログ
ラマブル論理回路装置２００が上述した第２の構造を備
える他は、シリアル形式で回路情報が構成されるととも
に、回路情報が前述の図３に示すような３種のフレーム
構成を取り得ることにより、前述と同様にして圧縮され
る点は、前述の第１および第２の実施の形態の場合と同
様である。

【０２２５】以下では、第３の実施の形態のプログラマ
ブル論理回路装置２００の構成要素のうち、回路情報入
力制御部２０１、回路情報記憶部２０２３、回路情報編
集部２０２４、コンフィギュレーションメモリ２０２２
に着目して、図１３を参照しながら、この第３の実施の
形態のプログラマブル論理回路装置２００の動作を説明
する。

【０２２６】図１３に示した例では、プログラマブル論
理回路装置２００のコンフィギュレーションメモリ２０
２２は、５フレーム分の回路情報が格納可能である。そ
して、このプログラマブル論理回路装置２００において
は、最初の１フレーム（第１フレーム）で回路情報記憶
部２０２３と回路情報編集部２０２４を、プログラマブ
ル論理回路部２０２内に再構成し、残りの４フレーム
（第２フレームから第５フレーム）で、３種類の処理回
路を再構成する。

【０２２７】実際的には、図１３に示すように、最初の
回路情報として、回路情報記憶部２０２３と回路情報編
集部２０２４とを再構成するための第１フレームのみの
回路情報０を用意する。そして、この回路情報０によ
り、プログラマブル論理回路部２０２に回路情報記憶部
２０２３と回路情報編集部２０２４とを再構成する。処
理に必要な回路情報１、２、３は、図１３に示すよう
に、この第１フレームの部分は、再構成しないように、
第１フレーム部分はブランクとした４フレームで構成さ
れる。

【０２２８】図１３の例においては、最終的には、前述
の実施の形態と同様にして、３つの回路情報１、２、３
は、前述のような回路情報の圧縮により、より小さいフ
レーム数で構成される。

【０２２９】すなわち、回路情報１は、フレーム（１−
Ａ）と、フレーム（１−Ｂ）の２フレームで構成され
る。フレーム（１−Ｂ）は、リピートフレームの構成で
あり、この例の場合には、同フレームを３回繰り返すと
いう参照情報が付加されている。

【０２３０】回路情報２は、フレーム（２−Ａ）、フレ
ーム（１−Ａ）、フレーム（２−Ｂ）の３フレームで構
成される。回路情報２のフレーム（１−Ａ）は、リファ
レンスフレームであり、そのフレームデータには回路情
報１のフレーム（１−Ａ）と同じであるという参照情報
が付加されているとともに、同フレームを２回繰り返す
という参照情報が付加されている。

【０２３１】回路情報３は、フレーム（２−Ａ）、フレ
ーム（２−Ｂ）の２フレームで構成される。回路情報３
のフレーム（２−Ａ）とフレーム（２−Ｂ）には、それ
ぞれ、フレームデータは回路情報２のフレーム（２−
Ａ）とフレーム（２−Ｂ）と同じであるという参照情報
が付加され、また、フレーム（２−Ａ）には、同フレー
ムを３回繰り返すという参照情報が付加されている。

【０２３２】以上のように、この第３の実施の形態の回
路情報も、第１の実施の形態と同じようにして圧縮され
ている。したがって、回路情報記憶部２０２３に格納さ
れるフレーム数は、圧縮がない場合には、１２フレーム
分が必要であるのに対して、７フレームというように、
少ないフレーム数で良くなる。

【０２３３】そして、この第３の実施の形態において
も、回路情報記憶部２０２３および回路情報編集部２０
２４の働きは、上述の実施の形態と同様であり、外部か
ら読み込まれた複数の回路情報、この例では回路情報
１、２、３は、回路情報記憶部２０２３に一時記憶され
る。そして、回路情報編集部２０２４は、使用者の選択
指示に応じた選択信号に従って、回路情報記憶部２０２
３から圧縮された回路情報を取り出し、取り出した回路
情報を従来のプログラマブル論理回路装置のコンフィギ
ュレーションメモリに格納される回路情報と同様の回路
情報に編集する。次に、回路情報入力制御部２０１が、
回路情報編集部２０２４からの回路情報をコンフィギュ
レーションメモリ２０２２に格納し、その回路情報に従
ってプログラマブル論理回路装置２００が再構成され
る。

【０２３４】この再構成手順を図１５のフローチャート
と図１６のタイミングチャートを参照して説明する。図
１６のタイミングチャートでは、回路情報１、回路情報
２、回路情報３の順にプログラマブル論理回路装置２０
０に処理に必要な回路が再構成されて、処理が終了する
とした。

【０２３５】図１５のフローチャートは、前述した第１
の実施の形態および第２の実施の形態の図５のフローチ
ャートと比較すると、最初に、ステップＳ４００が挿入
されている点が異なるのみで、その後のステップは、全
く同一である。そこで、図１５のフローチャートにおい
ても、図５のフローチャートと同一ステップには、同一
ステップ番号を付している。

【０２３６】まず、最初に、回路情報入力制御部２０１
は、プログラマブル論理回路部２０２に、回路情報記憶
部２０２３と回路情報編集部２０２４とを再構成する回
路情報０を読み込む。図１３に示すように、回路情報０
は、その第１フレーム０に、回路情報記憶部２０２３と
回路情報編集部２０２４とを再構成する回路情報を有し
ている。そして、その第２フレームから第５フレーム
は、後に処理回路を再構成するために、空きフレームと
なっている。この手順は、従来のプログラマブル論理回
路装置で実現される手順と同じである。

【０２３７】その後は、前述したステップＳ２０１〜ス
テップＳ２１１の手順が実行されて、回路情報１、２、
３は、順次、圧縮が解凍されながら、コンフィギュレー
ションメモリ２０２２に格納され、プログラマブル論理
回路装置２００に、処理に必要な回路が順次に再構成さ
れる。

【０２３８】すなわち、外部記憶装置（図示せず）など
に格納されている複数個の回路情報１、２、３を、プロ
グラマブル論理回路部２０２の入出力部を介して、一つ
ずつ読み込んで回路情報記憶部２０２３に格納する（ス
テップＳ２０１）。前述の実施の形態の場合と異なり、
この第２の実施の形態の場合には、回路情報入力制御部
を介して読み込むのではなく、プログラマブル論理回路
部２０２の入出力部を介して読み込む。

【０２３９】このとき、一つの回路情報を読み込むたび
に、回路情報記憶部２０２３の残り容量を確認し、全て
の回路情報を読み込む前に回路情報記憶部２０２３が一
杯になったときは、エラーを検知して動作を終了する
（ステップＳ２０２、Ｓ２０３，２０４）。

【０２４０】読み込まれる回路情報１、２、３の第１フ
レームは、図１３に示すように、既に、コンフィギュレ
ーションメモリ２０２２に格納されて、プログラマブル
論理回路部２０２に再構成されている回路情報記憶部２
０２３と回路情報編集部２０２４の部分と干渉しないよ
うに、つまり、プログラマブル論理回路部２０２におい
て、これら回路情報記憶部２０２３と回路情報編集部２
０２４の回路構成が壊されないように、空きフレームと
なっている。

【０２４１】すべての回路情報が回路情報記憶部２０２
３に格納されると（ステップＳ２０２）、回路情報編集
部２０２４が選択信号を監視する（ステップＳ２０５、
ステップＳ２０６）。回路情報編集部２０２４が、選択
信号が切り替えられたことを検知すると、切り替えられ
た回路情報に従って、回路情報記憶部２０２３から、必
要な回路情報を取り出す（ステップＳ２０７〜ステップ
Ｓ２０９）。

【０２４２】次に、取り出した回路情報から、フレーム
の繰り返し（リピートフレーム）や他の回路情報のフレ
ームの参照（リファレンスフレーム）を調べ出し、それ
らのリピートフレームやリファレンスフレームを解消す
ることにより、回路情報の圧縮状態を解く（ステップＳ
２１０）。

【０２４３】ステップＳ２１０の回路情報編集処理にお
いては、図１４に示すように、回路情報１のように、フ
レーム（１−Ｂ）が３回繰り返す場合は、フレーム（１
−Ｂ）の後に同じフレームデータを２回付加する。

【０２４４】回路情報２のように、回路情報１のフレー
ム（１−Ａ）が、その第３フレームに参照されている場
合は、回路情報編集部２０２４が回路情報記憶部２０２
３から回路情報１のフレーム（１−Ａ）のデータを取り
出して、回路情報２の第３フレームに挿入する。

【０２４５】さらに、回路情報３のように、回路情報２
のフレーム（２−Ａ）とフレーム（２−Ｂ）が、その第
２、第３、第４フレームと、第５フレームに参照されて
いる場合は、回路情報編集部２０２４が回路情報記憶部
２０２３から回路情報２のフレーム（２−Ａ）とフレー
ム（２−Ｂ）のデータを取り出して、回路情報３の第
２、第３、第４フレームと第５フレームに挿入する。

【０２４６】圧縮状態を解かれた回路情報は、回路情報
入力制御部２０１に送られ、従来のプログラマブル論理
回路装置と同じように、コンフィギュレーションメモリ
２０２２に格納され、再構成が完了する（ステップＳ２
１１）。

【０２４７】その後、プログラマブル論理回路装置によ
る処理が継続する限り、回路情報編集部による選択信号
の監視が続けられる。プログラマブル論理回路装置によ
る処理が終了すると、選択信号の如何にかかわらず再構
成の手順は終了する。

【０２４８】図１６は、以上の回路情報の読み込みおよ
び回路情報の再構成動作のタイミングチャートである。
回路情報１、２、３の読み込みに先立ち、回路情報記憶
部２０２３および回路情報編集部２０２４をプログラマ
ブル論理回路部２０２に予め再構成するため、回路情報
０を読み込むようにする点が、第１および第２の実施の
形態の場合の図６のタイミングチャートと異なってい
る。

【０２４９】［第４の実施の形態］この第４の実施の形
態は、第３の実施の形態において、前述した第２の実施
の形態と同様に、直前に既にプログラマブル論理回路部
２０２に再構成してある回路を有効利用するようにした
場合である。

【０２５０】すなわち、この第４の実施の形態において
は、回路情報編集部２０２４で、回路情報記憶部２０２
３から読み出した回路情報の編集を行なって、回路情報
入力制御部２０１を通じてコンフィギュレーションメモ
リ２０２２に回路情報を転送する際に、その直前にプロ
グラマブル論理回路部２０２に再構成されて生成された
回路の回路情報と、同じフレーム位置に同じフレームの
データを含む場合は、そのフレームのデータは、回路情
報入力制御部２０１を通じてコンフィギュレーションメ
モリ２０２２に転送しない。

【０２５１】例えば、前述と同様の３つの回路情報１、
２、３により、３つの回路を順次にプログラマブル論理
回路装置２００に再構成して生成する場合を例にとる
と、図１７に示すように、回路情報２によってプログラ
マブル論理回路部２０２を再構成した後に、回路情報３
によってプログラマブル論理回路部２０２を再構成する
とき、回路情報３の第２フレームと第５フレームのフレ
ームデータは、回路情報２の、同じ位置のフレームのデ
ータとそれぞれ同じであることが、回路情報編集部２０
２４によって検知される。

【０２５２】そして、前述もしたように、回路情報にお
いて同じ位置のフレームのデータが同じであるというこ
とは、そのフレームに対応した回路素子の機能と結線状
態は同じであるということを意味するので、回路情報３
に従って再構成する場合は、第２フレームと第５フレー
ムに対応する回路情報を改めてコンフィギュレーション
メモリに格納する必要はなく、図１０および図１１に示
した場合と全く同様にして、そのフレームのデータ部分
は、スキップして、そのフレームデータを回路情報入力
制御部２０１に転送しない。

【０２５３】［第５の実施の形態］以上説明した第１〜
第４の実施の形態は、全て、回路情報は、シリアル形式
の場合としたが、この発明は、パラレル形式の回路情報
の場合にも、もちろん適用できる。この第５の実施の形
態は、パラレル形式の回路情報の場合である。

【０２５４】この第５の実施の形態では、パラレル形式
の回路情報の具体的な構造を示して、回路情報編集部１
０３（第１および第２の実施の形態の場合）や回路情報
編集部２０２４（第３および第４の実施の形態の場合）
で行われる回路情報のリピートフレームやリファレンス
フレームの解消について説明する。

【０２５５】［この発明によるパラレル形式の回路情
報］この第５の実施の形態に用いるパラレル形式の回路
情報の構造を図１８に示す。図３２に示した従来のパラ
レル形式の回路情報と同じように、この場合のパラレル
形式の回路情報も、図１８（Ａ）に示すように、ヘッダ
部ＨＤｐ、データ部ＤＴｐ、フッタ部ＦＴｐから構成さ
れる。

【０２５６】プログラマブル論理回路装置１００または
２００内では、あるビット幅（例えば３２ビット）のパ
ラレル形式の回路情報は、適当な単位（例えば、１ビッ
ト、６４ビット）で区切ることにより、プログラマブル
論理回路装置１００または２００外で、シリアル転送、
異なるバス幅のパラレル伝送やパラレルメモリアクセス
を行うことができる。

【０２５７】ヘッダ部ＨＤｐは、回路情報の始まりを示
すプリアンブルコードと、回路情報の入力クロック速度
などのコンフィギュレーションパラメータを設定するオ
プションコードと、設定されたオプションを実行してデ
ータの読み込みを開始するスイッチコマンドとからな
る。このスイッチコマンドは、この発明の各実施の形態
の回路情報編集部への編集指示情報ともなっている。

【０２５８】データ部ＤＴｐは、シリアル形式と同様に
３種類の複数のフレームからなる。フッタ部ＦＴｐは、
回路情報の終わりを表すポストアンブルコードからな
る。

【０２５９】データ部ＤＴｐを構成するフレームは、こ
のパラレル形式においても、ノーマルフレーム、リピー
トフレーム、リファレンスフレームの３種類である。

【０２６０】ノーマルフレームは、図１８（Ｂ）に示す
ように、従来のパラレル形式の回路情報で用いられるフ
レームと同じ構造であり、データを書きこむコンフィギ
ュレーションメモリ内のフレーム位置を表すフレームア
ドレスＦＡＤＲ、データの書きこみを指示するデータイ
ンコマンドＤＩＮ、コンフィギュレーションデータＣＦ
ＧＤから読み込むワード数を指示するワードカウントＷ
ＣＮＴ、コンフィギュレーションデータＣＦＧＤからな
る。

【０２６１】リピートフレームは、図１８（Ｃ）に示す
ように、データを書きこむコンフィギュレーションメモ
リ内のフレーム位置を表すフレームアドレスＦＡＤＲ、
データの繰り返しを指示するリピートコマンドＲＥＰ
Ｔ、コンフィギュレーションデータＣＦＧＤから読み込
むワード数を指示するワードカウントＷＣＮＴ、繰り返
し数を指示するリファレンスカウントＲＣＮＴ、コンフ
ィギュレーションデータＣＦＧＤからなる。のちに説明
する手順で、圧縮されたリピートフレームからリファレ
ンスカウントＲＣＮＴで示された数のノーマルフレーム
が生成される。

【０２６２】リファレンスレームは、図１８（Ｄ）に示
すように、データを書きこむコンフィギュレーションメ
モリ内のフレーム位置を表すフレームアドレスＦＡＤ
Ｒ、データの参照を指示するリファレンスコマンドＲＥ
ＦＣ、コンフィギュレーションデータＣＦＧＤから読み
込むワード数を指示するワードカウントＷＣＮＴ、繰り
返し数を指示するリファレンスカウントＲＣＮＴ、参照
先のフレーム内でデータを読み出す相対アドレスを示す
リファレンスオフセットＲＯＦＳ、回路情報記憶部１０
２または２０２３内の参照先のフレームのアドレスを示
すリファレンスアドレスＲＡＤＲからなる。のちに説明
する手順で、圧縮されたリファレンスフレームから、リ
ファレンスアドレスＲＡＤＲとオフセットアドレスＲＯ
ＦＳから計算された回路情報記憶部１０２または２０２
３に格納されたコンフィギュレーションデータを持った
ノーマルフレームが、リファレンスカウントＲＣＮＴで
示された数だけ生成される。

【０２６３】ノーマルフレームに加えて、リピートフレ
ームとリファレンスフレームの２種類のフレームを持つ
ことが、この例のパラレル形式の回路情報の特徴であ
る。これら３種類のフレームは、それぞれ異なるコマン
ド（データインコマンドＤＩＮ、リピートコマンドＲＥ
ＰＴ、リファレンスコマンドＲＥＦＣ）を持つことによ
り、それが回路情報編集部１０３または２０２４に認識
され、区別される。

【０２６４】［パラレル形式の回路情報による第１の構
造のプログラマブル論理回路装置１００のコンフィギュ
レーション］図１９は、図１に示した、第１の構造のプ
ログラマブル論理回路装置へのパラレル形式の回路情報
によるコンフィギュレーション動作を説明するための機
能ブロック図である。この図１９に示したブロック図を
用いて、この場合の回路情報のコンフィギュレーション
メモリへの格納を説明する。

【０２６５】図１で示した回路情報入力制御部１０１
は、図１９においては、コンフィギュレーションコント
ローラ１０１ｅ、アドレス生成器１０１ｆ、セレクタ１
０１ｇで構成される。

【０２６６】また、図１で示したプログラマブル論理回
路部１０４の回路素子１０５とコンフィギュレーション
メモリ１０６は、図１９においては、例えば、図２４
（Ａ）のようなＦＰＧＡ型であれば、例えば縦一列の複
数個の論理回路セル分を単位として、複数列分に分けら
れる。

【０２６７】すなわち、縦一列の複数個の論理回路部分
の回路情報を格納できる容量のコンフィギュレーション
メモリ１０６ｓと、それに接続される回路素子１０５ｓ
とからなる組として、複数列分で構成される。この場
合、１ノーマルフレームの回路情報は、縦一列の複数個
の論理回路部分の回路情報の大きさとされる。

【０２６８】そして、図３４に示したものと同様にし
て、各列のコンフィギュレーションメモリ１０６ｓのビ
ット線がセレクタ１０１ｇに結線される。また、コンフ
ィギュレーションメモリ１０６ｓのワード線は、アドレ
ス生成器１０１ｆに結線される。

【０２６９】また、図１で示した回路情報記憶部１０２
は、図１９ではコンフィギュレーションキャッシュメモ
リ１０２Ｍに対応し、回路情報編集部１０３の機能は、
コンフィギュレーションコントローラ１０１ｅに組み込
まれている。

【０２７０】この図１９の構成において、外部記憶装置
９から回路情報が読み込まれると、コンフィギュレーシ
ョンコントローラ１０１ｅを介してコンフィギュレーシ
ョンキャッシュメモリ１０２Ｍに格納される。

【０２７１】コンフィギュレーションコントローラ１０
１ｅが、コンテキスト選択の指示を受けると、指示に対
応する回路情報が、コンフィギュレーションキャッシュ
メモリ１０２Ｍからコンフィギュレーションコントロー
ラ１０１ｅに読み込まれる。そして、コンフィギュレー
ションコントローラ１０１ｅが、回路情報のヘッダ部Ｈ
Ｄｐのプリアンブルコードを検知して回路情報編集処理
を開始する。

【０２７２】まず、プリアンブルコードに続くオプショ
ンコードでコンフィギュレーションのパラメータが設定
される。そして、次のスイッチコマンドにより、設定さ
れたオプションが実行され、データＤＴｐの読み込みが
開始される。

【０２７３】データ部ＤＴｐのフレームデータは、後述
する手順により、リピートフレームやリファレンスフレ
ームにより圧縮されたフレームから、圧縮が解かれたノ
ーマルフレームに変換される。そして、各フレームのフ
レームアドレスＦＡＤＲがアドレス生成器１０２ｆに読
み込まれ、データを書き込むコンフィギュレーションメ
モリ１０６ｓに対応するビット線とワード線が選択され
る。次に、データインコマンドＤＩＮが起動され、コン
フィギュレーションデータＣＦＧＤからワードカウント
ＷＣＮＴに示される数だけのデータが読み出されて、セ
レクタ１０１ｇを介してコンフィギュレーションメモリ
１０６ｓに書き込まれる。この手順を全てのフレームに
対して繰り返す。

【０２７４】データ部ＤＴｐに続くフッタ部ＦＴｐのポ
ストアンブルコードをコンフィギュレーションコントロ
ーラ１０１ｅが検知すると、コンフィギュレーション処
理が終了する。以上の処理は、図５のフローチャートに
示した手順と全く同様であるが、ステップＳ２１０での
回路情報編集部１０３での、圧縮解凍処理が、図２０お
よび図２１に示すようになる点が、前述のシリアル形式
の回路情報の場合（図７、図８）とは異なる。

【０２７５】［回路情報編集部での処理］図２０および
図２１を参照しながら、このパラレル形式の回路情報の
場合の実施の形態におけるリピートフレームやリファレ
ンスフレームの解消処理を説明する。

【０２７６】まず、回路情報編集部１０３が、最初のフ
レームを読み込み、その種類を各フレームのフレームア
ドレスＦＡＤＲに続くコマンドで判別する。そして、読
み込まれたフレームがノーマルフレームであると判別さ
れたときは、そのフレームのデータをそのまま送り出す
（ステップＳ５０３）。

【０２７７】また、読み込まれたフレームがリピートフ
レームであると判別されたときは、リファレンスカウン
トＲＣＮＴを読み込む。つぎに、フレームアドレスＦＡ
ＤＲ、データインコマンドＤＩＮ、ワードカウントＷＣ
ＮＴ、コンフィギュレーションデータＣＦＧＤを、順次
送り出して（ステップＳ５０４〜Ｓ５０８）、リファレ
ンスカウントＲＣＮＴから１を減じる（ステップＳ５０
９）。この手順をリファレンスカウントが０になるまで
繰り返す（ステップＳ５１０）ことにより、圧縮された
リピートフレームから、リファレンスカウントＲＣＮＴ
で指示された数のノーマルフレームを生成する。

【０２７８】また、読み込まれたフレームがリファレン
スフレームであると判別されたときは、リファレンスカ
ウントＲＣＮＴ、リファレンスアドレスＲＡＤＲ、リフ
ァレンスオフセットＲＯＦＳを読み込む（図２１のステ
ップＳ５１１〜Ｓ５１３）。次に、回路情報記憶部１０
２内の参照先のフレームの位置を示すリファレンスアド
レスＲＡＤＲに、参照先のフレーム内での参照するコン
フィギュレーションデータＣＦＧＤの相対位置を表すリ
ファレンスオフセットＲＯＦＳを加えて、参照するコン
フィギュレーションデータＣＦＧＤの絶対アドレスを計
算する（ステップＳ５１４）。

【０２７９】次に、その絶対アドレスに位置するコンフ
ィギュレーションデータＣＦＧＤを読み出して回路情報
編集部１０３内に一時的に格納する（ステップＳ５１
５）。次に、前述したリピートフレームの場合と同じよ
うに、リファレンスカウントＲＣＮＴが０になるまで、
フレームアドレスＦＡＤＲ、データインコマンドＤＩ
Ｎ、ワードカウントＷＣＮＴ、コンフィギュレーション
データＣＦＧＤを送り出して（ステップＳ５１６〜Ｓ５
２１）、圧縮されたリファレンスフレームから、参照さ
れたコンフィギュレーションデータＣＦＧＤを持ったノ
ーマルフレームをリファレンスカウントＲＣＮＴで指示
された数だけ生成する。

【０２８０】この手順を全てのフレームに対して行うこ
とにより（ステップＳ５２２）、リピートフレームやリ
ファレンスフレームにより圧縮された回路情報から、圧
縮が解かれたノーマルフレームのみからなる回路情報が
生成される。

【０２８１】この圧縮が解かれた回路情報を、回路情報
入力制御部１０１に送ることにより、従来のプログラマ
ブル論理回路装置のコンフィギュレーションと同じ手順
でコンフィギュレーションされる。

【０２８２】なお、以上説明した第５の実施の形態は、
第１の構造のプログラマブル論理回路装置１００のコン
フィギュレーションに、パラレル形式の回路情報を用い
た場合であるが、第２の構造のプログラマブル論理回路
装置２００の場合にも、同様に適用できるとともに、第
２の実施の形態や第４の実施の形態の場合のように、プ
ログラマブル論理回路部に既に生成されている回路を有
効利用する場合にも、前述と同様にして、適用できるも
のである。

【０２８３】なお、上述の回路情報の圧縮方法は一例で
あって、回路情報の圧縮方法としては、どのようなもの
であっても良い。そして、回路情報編集部１０３は、そ
の回路情報の圧縮方法に対応する編集処理を行なう機能
を備えるように構成されるものである。

【０２８４】

【発明の効果】以上説明したように、この発明によれ
ば、従来のマルチコンテキスト技術のように複数の回路
情報を記憶するための余分なコンフィギュレーションメ
モリを必要としないプログラマブル論理回路部によるマ
ルチコンテキスト技術と同等の技術を実現することがで
き、これを用いてプログラマブル論理回路装置の再構成
時間を短縮し、回路再構成時間を含めた総処理時間で比
べても、ソフトウエア処理に比べて処理時間の短いハー
ドウエア処理を実現できる。その結果、キャッシュロジ
ック技術によるリコンフュギュラブルコンピューティン
グを用いた、高速で小型化された情報処理システムを実
現することができるようになる。

【０２８５】また、従来のマルチコンテキスト技術のよ
うにプログラマブル論理回路部に余分なコンフィギュレ
ーションメモリを必要としないので、余分なコンフィギ
ュレーションメモリを配置することで生じる配線負荷容
量の増大に起因する、回路性能の低下、消費電力の増加
をもたらすことなく、マルチコンテキスト技術によるも
のと同等のプログラマブル論理回路装置を実現すること
ができる。

【０２８６】また、この発明においては、回路情報記憶
部には圧縮された回路情報を格納するようにしたので、
同じ回路情報を従来のマルチコンテキスト技術よりも少
ないメモリ容量でプログラマブル論理回路装置内に格納
することができ、その結果、製造工程の増加、回路性能
の低下などをもたらすＤＲＡＭ技術を用いることなく、
従来のマルチコンテキスト技術によるプロプログラマブ
ル論理回路装置より小さな回路規模でマルチコンテキス
ト技術と同等技術を実現することができる。

【０２８７】また、この発明によるプログラマブル論理
回路装置は、従来の通常のプログラマブル論理回路装置
と同じ構造のプログラマブル論理回路部を用いることが
できるので、従来のプログラマブル論理回路装置の設計
を用いて容易に実現することができる。

【０２８８】また、この発明によるプログラマブル論理
回路装置の回路情報記憶部と回路情報編集部を、回路情
報を読み込むことで従来のプログラマブル論理回路装置
に構成することにより、新たに回路装置を作製すること
なく、従来のプログラマブル論理回路装置を用いて、こ
の発明のプログラマブル論理回路装置を実現することが
できるというメリットもある。

【図面の簡単な説明】

【図１】この発明によるプログラマブル論理回路装置の
実施の形態の第１の構造を説明するブロック図である。

【図２】この発明によるプログラマブル論理回路装置の
第１の実施の形態を説明する図である。

【図３】この発明の実施の形態で用いるシリアル形式の
回路情報の例を説明する図である。

【図４】シリアル形式の回路情報を用いてコンフィギュ
レーションを行なう実施の形態のプログラマブル論理回
路装置を説明するブロック図である。

【図５】第１の実施の形態のプログラマブル論理回路装
置の動作を説明するためのフローチャートである。

【図６】第１および第２の実施の形態のプログラマブル
論理回路装置の動作を説明するためのタイミングチャー
トである。

【図７】第１および第３の実施の形態のプログラマブル
論理回路装置におけるシリアル形式の回路情報の編集を
説明するためのフローチャートの一部である。

【図８】第１および第３の実施の形態のプログラマブル
論理回路装置におけるシリアル形式の回路情報の編集を
説明するためのフローチャートの残部である。

【図９】この発明によるプログラマブル論理回路装置の
第２の実施の形態を説明する図である。

【図１０】第２および第４の実施の形態のプログラマブ
ル論理回路装置におけるシリアル形式の回路情報の編集
を説明するためのフローチャートの一部である。

【図１１】第２および第４の実施の形態のプログラマブ
ル論理回路装置におけるシリアル形式の回路情報の編集
を説明するためのフローチャートの残部である。

【図１２】この発明によるプログラマブル論理回路装置
の実施の形態の第２の構造を説明するブロック図であ
る。

【図１３】この発明によるプログラマブル論理回路装置
の第３の実施の形態を説明するための図である。

【図１４】この発明によるプログラマブル論理回路装置
の第３の実施の形態における編集動作を説明するための
図である。

【図１５】第３の実施の形態のプログラマブル論理回路
装置の動作を説明するためのフローチャートである。

【図１６】第３と第４の実施の形態のプログラマブル論
理回路装置の動作を説明するためのタイミングチャート
である。

【図１７】この発明による第４の実施の形態のプログラ
マブル論理回路装置における編集動作を説明するための
図である。

【図１８】この発明の実施の形態で用いるパラレル形式
の回路情報の例を説明する図である。

【図１９】パラレル形式の回路情報を用いてコンフィギ
ュレーションを行なう実施の形態のプログラマブル論理
回路装置を説明するブロック図である。

【図２０】この発明の実施の形態において、パラレル形
式の回路情報を用いる場合の編集動作を説明するための
フローチャートの一部である。

【図２１】この発明の実施の形態において、パラレル形
式の回路情報を用いる場合の編集動作を説明するための
フローチャートの残部である。

【図２２】従来のプログラマブル論理回路装置の構造を
説明するブロック図である。

【図２３】従来のプログラマブル論理回路装置のプログ
ラマブル論理回路部の構造を説明するブロック図であ
る。

【図２４】ＦＰＧＡ型およびＣＰＬＤ型のプログラマブ
ル論理回路部の具体的構造例を示す図である。

【図２５】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の構造を説明するブロック図であ
る。

【図２６】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置のプログラマブル論理回路部の構
造を説明するブロック図である。

【図２７】従来のシリアル形式の回路情報を説明する図
である。

【図２８】シリアル形式の回路情報を用いる従来のプロ
グラマブル論理回路装置を説明するブロック図である。

【図２９】シリアル形式の回路情報を用いるプログラマ
ブル論理回路装置のプログラマブル論理回路部の一部を
説明するブロック図である。

【図３０】シリアル形式の回路情報を用いるマルチコン
テキスト技術によるプログラマブル論理回路装置のプロ
グラマブル論理回路部の一部の構成を説明するブロック
図である。

【図３１】シリアル形式の回路情報を用いるマルチコン
テキスト技術によるプログラマブル論理回路装置を説明
するブロック図である。

【図３２】従来のパラレル形式の回路情報を説明する図
である。

【図３３】パラレル形式の回路情報を用いる従来のプロ
グラマブル論理回路装置を説明するブロック図である。

【図３４】パラレル形式の回路情報を用いる従来のプロ
グラマブル論理回路装置のプログラマブル論理回路部の
一部の構成を説明する図である。

【図３５】パラレル形式の回路情報を用いるマルチコン
テキスト技術によるプログラマブル論理回路装置のプロ
グラマブル論理回路部の一部の構成を説明する図であ
る。

【図３６】パラレル形式の回路情報を用いるマルチコン
テキスト技術によるプログラマブル論理回路装置を説明
するブロック図である。

【図３７】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の動作を説明するための図であ
る。

【図３８】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の動作を説明するフローチャート
である。

【図３９】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の動作を説明するタイミングチャ
ートである。

【図４０】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の例１を説明するブロック図であ
る。

【図４１】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の例２を説明するブロック図であ
る。

【図４２】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の例３を説明するブロック図であ
る。

【図４３】従来のマルチコンテキスト技術によるプログ
ラマブル論理回路装置の例４を説明するブロック図であ
る。

【符号の説明】

１００第１の構造のプログラマブル論理回路装置１０１回路情報入力制御部１０２回路情報記憶部１０３回路情報編集部１０４プログラマブル論理回路部１０５回路素子１０６コンフィギュレーションメモリ２００第２の構造のプログラマブル論理回路装置２０１回路情報入力制御部２０２プログラマブル論理回路部２０２１回路素子２０２２コンフィギュレーションメモリ２０２３回路情報記憶部２０２４回路情報編集部

Claims

【特許請求の範囲】

【請求項１】回路素子と、この回路素子に接続されるコ
ンフィギュレーションメモリとを備え、前記コンフィギ
ュレーションメモリに書き込まれる回路情報に基づいて
回路が構成されるプログラマブル論理回路部と、前記プログラマブル論理回路部に複数個の回路を順次に
構成するための複数個の回路情報を記憶するものであっ
て、前記コンフィギュレーションメモリとは別の回路情
報記憶手段と、前記回路情報記憶手段に、前記複数個の回路情報を書き
込むための回路情報書き込み手段と、指定情報により指定される前記プログラマブル論理回路
部に生成しようとする一つの回路の回路情報を、前記回
路情報記憶手段に記憶された複数個の回路情報のうち
の、一つまたは複数個の回路情報を用いて生成する回路
情報編集手段と、前記回路情報編集手段で生成された前記一つの回路の回
路情報を前記コンフィギュレーションメモリに書き込む
ようにする制御手段と、を備えることを特徴とするプログラマブル論理回路装
置。
【請求項２】前記回路情報記憶手段および前記回路情報
編集手段は、前記プログラマブル論理回路部とは別個に
設けることを特徴とする請求項１に記載のプログラマブ
ル論理回路装置。
【請求項３】前記回路情報記憶手段および前記回路情報
編集手段は、そのための回路情報を前記コンフィギュレ
ーションメモリの一部に読み込むことにより、前記プロ
グラマブル論理回路部の回路素子の一部に生成すること
を特徴とする請求項１に記載のプログラマブル論理回路
装置。
【請求項４】前記回路情報記憶手段に記憶される回路情
報は圧縮されており、前記回路情報編集手段により、前
記圧縮が解凍されて、前記指定情報で指定された回路情
報が生成されることを特徴とする請求項１〜請求項３の
いずれかに記載のプログラマブル論理回路装置。
【請求項５】請求項１〜請求項３のいずれかに記載のプ
ログラマブル論理回路装置において、前記回路情報記憶手段に記憶される回路情報は、その回
路情報の一部または全部を他の回路情報で構成する場合
に、当該他の回路情報を前記回路情報記憶手段から読み
出すための参照情報を備えるものであり、前記回路情報編集手段は、前記指定情報により指定され
る一つの回路の回路情報を、前記回路情報記憶手段から
前記指定情報された回路情報を入手するとともに、その
回路情報に前記参照情報が含まれている場合には、その
参照情報に基づいて、前記他の回路情報を入手して生成
することを特徴とするプログラマブル論理回路装置。
【請求項６】請求項１〜請求項３のいずれかに記載のプ
ログラマブル論理回路装置において、前記回路情報記憶手段に記憶される回路情報は、その回
路情報の一部を自己の回路情報の他の一部で構成する場
合には、前記自己の回路情報の他の一部を参照するため
の参照情報を備えるものであり、前記回路情報編集手段は、前記指定情報により指定され
る回路の回路情報を、前記指定された回路情報を前記回
路情報記憶手段から入手し、前記参照情報が含まれてい
る場合には、その参照情報をも用いて生成することを特
徴とするプログラマブル論理回路装置。
【請求項７】請求項１〜請求項３のいずれかに記載のプ
ログラマブル論理回路装置において、前記回路情報記憶手段に記憶される複数個の回路情報の
それぞれは、回路データ部と、その付加情報部を含むも
のであり、前記付加情報部は、前記回路データ部の編集を前記回路
情報編集手段へ指示する記述を含むものであり、前記回路データ部は、前記プログラマブル論理回路部に
回路を構成するためのデータ部分であって、その一部ま
たは全部を、他の回路情報の回路データ部で構成する場
合には、その一部または全部の回路データ部は、前記回
路情報記憶手段に対して前記他の回路情報を参照するた
めの参照情報を記述したものであり、前記回路情報編集手段は、前記指定情報により指定され
る回路情報を、前記指定された回路情報と前記参照情報
で参照される他の回路情報の回路データ部を、前記回路
情報記憶手段から入手して生成することを特徴とするプ
ログラマブル論理回路装置。
【請求項８】請求項１〜請求項３のいずれかに記載のプ
ログラマブル論理回路装置において、前記回路情報記憶手段に記憶される複数個の回路情報の
それぞれは、回路データ部と、その付加情報部を含むも
のであり、前記付加情報部は、前記回路データ部の編集を前記回路
情報編集手段へ指示する記述を含むものであり、前記回路データ部は、前記プログラマブル論理回路部に
回路を構成するためのデータ部分であって、その一部を
自己の回路情報の他の回路データ部で構成する場合に
は、前記他の回路データ部を参照するための参照情報を
用いて記述したものであり、前記回路情報編集手段は、指定情報により指定される回
路情報を、指定された回路情報を回路情報記憶手段から
入手し、前記参照情報が含まれている場合には、その参
照情報をも用いて生成することを特徴とするプログラマ
ブル論理回路装置。
【請求項９】請求項７または請求項８に記載のプログラ
マブル論理回路装置において、前記回路情報記憶手段に記憶されている回路情報の前記
回路データ部は、前記コンフィギュレーションメモリに
格納されるデータを一定量ごとに区切ったものに相当す
るフレームの１〜複数個で記述され、前記１〜複数個のフレームの一部のフレームまたは全部
のフレームが他の回路情報のフレームで構成される場合
には、前記参照情報が、当該回路情報において前記他の
回路情報のフレームの参照を行なうべきフレームの回路
データとして記述されていることを特徴とするプログラ
マブル論理回路装置。
【請求項１０】請求項７または請求項８に記載のプログ
ラマブル論理回路装置において、前記回路情報記憶手段に記憶されている回路情報の前記
回路データ部は、前記コンフィギュレーションメモリに
格納されるデータを一定量ごとに区切ったものに相当す
るフレームの１〜複数個で記述され、前記１〜複数個のフレームの一部のフレームが、自己の
回路情報の他のフレームで構成される場合には、前記参
照情報が、当該回路情報において自己の回路情報のフレ
ームの参照を行なうべきフレームの回路データとして記
述されていることを特徴とするプログラマブル論理回路
装置。
【請求項１１】請求項９または請求項１０に記載のプロ
グラマブル論理回路装置において、前記参照情報が、参照する前記他の回路情報のフレーム
または参照する自己の回路情報のフレームが記憶されて
いる前記回路情報記憶手段のメモリアドレスであること
を特徴とするプログラマブル論理回路装置。
【請求項１２】請求項１１に記載のプログラマブル論理
回路装置において、前記回路情報編集手段は、前記指定情報により指定され
た回路の回路情報の回路データとして前記参照情報が記
載されたフレームに、前記参照情報で示される前記回路
情報記憶手段のメモリアドレスに記憶されたフレームを
挿入することを特徴とするプログラマブル論理回路装
置。
【請求項１３】請求項９または請求項１０に記載のプロ
グラマブル論理回路装置において、前記参照情報が、参照する前記他の回路情報のフレーム
または参照する自己の回路情報のフレームが記憶されて
いる前記回路情報記憶手段のメモリアドレスと、参照回
数であることを特徴とするプログラマブル論理回路装
置。
【請求項１４】請求項１３に記載のプログラマブル論理
回路装置において、前記回路情報編集手段は、前記指定情報により指定され
た回路の回路情報の回路データとして前記参照情報が記
載されたフレームに、前記参照情報で示される前記回路
情報記憶手段のメモリアドレスに記憶されたフレーム
を、前記参照情報で示される参照回数分挿入することを
特徴とするプログラマブル論理回路装置。
【請求項１５】請求項９に記載のプログラマブル論理回
路装置において、前記回路情報編集手段は、生成しようとする回路の回路
情報のフレームに前記参照情報が記述されている場合に
おいて、その参照情報が記述されているフレーム位置の
データが、その直前に前記プログラマブル論理回路部に
生成されている回路の回路情報の同一位置のフレームの
データと同一であると判別したときには、そのフレーム
のデータの、前記制御手段を介したコンフィギュレーシ
ョンメモリへの転送を行なわないことを特徴とするプロ
グラマブル論理回路装置。
【請求項１６】アプリケーションプログラムによる処理
の少なくとも一部分を、プログラマブル論理回路装置で
処理する情報処理システムであって、前記プログラマブル論理回路装置に、請求項１〜請求項
１５のいずれかに記載のプログラマブル論理回路装置を
用いることを特徴とする情報処理システム。
【請求項１７】回路素子と、この回路素子に接続される
コンフィギュレーションメモリとを備え、前記コンフィ
ギュレーションメモリに書き込まれる回路情報に基づい
て回路が構成されるプログラマブル論理回路部を備える
プログラマブル論理回路装置内に、前記プログラマブル
論理回路部に複数個の回路を順次に構成するための複数
個の回路情報を記憶するものであって前記コンフィギュ
レーションメモリとは別の回路情報記憶手段と、前記回
路情報記憶手段に記憶された回路情報を用いて、指定さ
れた回路の回路情報を生成する回路情報編集手段とを設
けておき、前記回路情報記憶手段には、前記複数個の回路の回路情
報を圧縮した状態で格納するようにし、前記プログラマブル論理回路部に再構成する回路の回路
情報の指定情報が入力されたときに、前記回路情報編集
手段で、前記回路情報記憶手段から必要な回路情報を読
み出し、前記圧縮を解凍して、前記指定情報で指定され
た回路情報を生成し、その生成した回路情報を前記コン
フィギュレーションメモリに転送して、回路を再構成す
ることを特徴とするプログラマブル論理回路装置への回
路の再構成方法。
【請求項１８】前記回路情報記憶手段に記憶される回路
情報は、その回路情報の一部または全部を他の回路情報
で構成する場合に、当該他の回路情報を前記回路情報記
憶手段から読み出すための参照情報を記述することによ
り、圧縮されるものであり、前記回路情報編集手段は、前記回路情報記憶手段から、
前記指定された回路情報を読み出したときに、その回路
情報に前記参照情報が含まれている場合には、前記参照
情報を元にして、必要な回路情報を前記回路情報記憶手
段から取得するようにすることを特徴とする請求項１７
に記載のプログラマブル論理回路装置への回路の再構成
方法。
【請求項１９】前記回路情報記憶手段に記憶される回路
情報は、その回路情報の一部を自己の回路情報の他の一
部で構成する場合には、前記自己の回路情報の他の一部
を参照するための参照情報を記述することにより、圧縮
されるものであり、前記回路情報編集手段は、前記回路情報記憶手段から、
前記指定された回路情報を読み出したときに、その回路
情報に前記参照情報が含まれている場合には、前記参照
情報を元にして、必要な回路情報を前記読み出した回路
情報を用いて生成することを特徴とする請求項１７に記
載のプログラマブル論理回路装置への回路の再構成方
法。
【請求項２０】請求項１８または請求項１９に記載のプ
ログラマブル論理回路装置への回路の再構成方法におい
て、前記回路情報記憶手段に記憶される複数個の回路情報の
それぞれは、回路データ部と、その付加情報部を含むも
のであり、前記付加情報部は、前記回路データ部の編集を前記回路
情報編集手段へ指示する記述を含み、前記回路データ部は、前記参照情報が用いられて圧縮さ
れることを特徴とするプログラマブル論理回路装置への
回路の再構成方法。
【請求項２１】請求項１８または請求項１９に記載のプ
ログラマブル論理回路装置への回路の再構成方法におい
て、前記回路データ部は、前記コンフィギュレーションメモ
リに格納されるデータを一定量ごとに区切ったものに相
当するフレームの１〜複数個で記述され、前記１〜複数個のフレームの一部のフレームまたは全部
のフレームが他の回路情報のフレームで構成される場合
には、前記参照情報が、当該回路情報において前記他の
回路情報のフレームの参照を行なうべきフレームの回路
データとして記述されていることを特徴とするプログラ
マブル論理回路装置への回路の再構成方法。
【請求項２２】請求項１８または請求項１９に記載のプ
ログラマブル論理回路装置への回路の再構成方法におい
て、前記回路データ部は、前記コンフィギュレーションメモ
リに格納されるデータを一定量ごとに区切ったものに相
当するフレームの１〜複数個で記述され、前記１〜複数個のフレームの一部のフレームが、自己の
回路情報の他のフレームで構成される場合には、前記参
照情報が、当該回路情報において自己の回路情報のフレ
ームの参照を行なうべきフレームの回路データとして記
述されていることを特徴とするプログラマブル論理回路
装置への回路の再構成方法。
【請求項２３】請求項２１または請求項２２に記載のプ
ログラマブル論理回路装置への回路の再構成方法におい
て、前記参照情報が、参照する前記他の回路情報のフレーム
または参照する自己の回路情報のフレームが記憶されて
いる前記回路情報記憶手段のメモリアドレスであること
を特徴とするプログラマブル論理回路装置への回路の再
構成方法。
【請求項２４】請求項２３に記載のプログラマブル論理
回路装置への回路の再構成方法において、前記回路情報編集手段は、前記指定情報により指定され
た回路の回路情報の回路データとして前記参照情報が記
載されたフレームに、前記参照情報で示される前記回路
情報記憶手段のメモリアドレスに記憶されたフレームを
挿入することを特徴とするプログラマブル論理回路装置
への回路の再構成方法。
【請求項２５】請求項２１または請求項２２に記載のプ
ログラマブル論理回路装置への回路の再構成方法におい
て、前記参照情報が、参照する前記他の回路情報のフレーム
または参照する自己の回路情報のフレームが記憶されて
いる前記回路情報記憶手段のメモリアドレスと、参照回
数であることを特徴とするプログラマブル論理回路装置
への回路の再構成方法。
【請求項２６】請求項２５に記載のプログラマブル論理
回路装置への回路の再構成方法において、前記回路情報編集手段は、前記指定情報により指定され
た回路の回路情報の回路データとして前記参照情報が記
載されたフレームに、前記参照情報で示される前記回路
情報記憶手段のメモリアドレスに記憶されたフレーム
を、前記参照情報で示される参照回数分挿入することを
特徴とするプログラマブル論理回路装置への回路の再構
成方法。
【請求項２７】請求項２１に記載のプログラマブル論理
回路装置への回路の再構成方法において、前記回路情報編集手段は、生成しようとする回路の回路
情報のフレームに前記参照情報が記述されている場合に
おいて、その参照情報が記述されているフレーム位置の
データが、その直前に前記プログラマブル論理回路部に
生成されている回路の回路情報の同一位置のフレームの
データと同一であると判別したときには、そのフレーム
のデータの、前記制御手段を介したコンフィギュレーシ
ョンメモリへの転送を行なわないことを特徴とするプロ
グラマブル論理回路装置への回路の再構成方法。
【請求項２８】プログラマブル論理回路装置に複数個の
回路を順次に構成するための複数個の回路情報の管理方
法であって、前記回路情報のそれぞれを、前記プログラマブル論理回
路装置のコンフィギュレーションメモリに格納されるデ
ータを一定量ごとに区切ったものに相当するフレームの
１〜複数個で記述し、前記回路情報の一部または全部が、他の回路情報または
自己の回路情報の他の一部で構成される場合には、参照
情報を、当該回路情報において他の回路情報または自己
の回路情報のフレームの参照を行なうべきフレームの回
路データとして記述するを特徴とする回路情報管理方
法。
【請求項２９】プログラマブル論理回路装置に回路を構
成する回路情報の回路データ部を、前記プログラマブル
論理回路装置のコンフィギュレーションメモリに格納さ
れるデータを一定量ごとに区切ったものに相当するフレ
ームの集合で記述し、前記回路情報の一部または全部が、他の回路情報または
自己の回路情報の他の一部で構成される場合には、参照
情報を、当該回路情報において他の回路情報または自己
の回路情報のフレームの参照を行なうべきフレームの回
路データとして記述することにより、回路情報のデータ
量を圧縮することを特徴とする回路情報の圧縮方法。