JP4213044B2 - Lutベースのリコンフィギュラブル・ロジック・アーキテクチャのためのコンフィギュレーション・メモリの実装 - Google Patents
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Description
1. シリアル・コンフィギュレーション
2. パラレル・コンフィギュレーション
3. シリアル−パラレル・コンフィギュレーション
によってアドレスされ、そして、コンフィギュレーション・メモリ30, 30'に対する選択信号を生成する。コンフィギュレーション中、コンフィギュレーション・メモリ30, 30'は、必然的に、同時に、または、一方の後で他方が、ロードされる。コンフィギュレーション・メモリ30または30'をロードするためには、それを、信号ctrl1およびctrl2によって書き込み可能状態にセットする。リコンフィギュラブル・プロセッシング・ユニットは、マルチプレクサ11およびゲート12のようなデータフロー制御エレメント10を有する。一例として、マルチプレクサ11が、如何にして、メモリ・セル31aに記憶された値によって制御されるか、また、ゲート12が、如何にして、セル31bの値によって制御されるかが、示されている。さらに、デマルチプレクサ11'およびゲート12'を有する、さらなるデータフロー制御エレメント10'が、如何にして、コンフィギュレーション・メモリ30'のメモリ・セル31a' および 31b'に記憶された値によって制御されるかが、示されている。
を必要とする。さらに、図示されているLUT 20は、それぞれ、読み出し、および、書き込みを行うための1つの入力、および、1つの出力を必要とする。LUTが、いくつかの出力を持てば(いわゆる、マルチ出力LUT)、それぞれ、より多くの入力および出力を加えなければならない。コンフィギュレーション・メモリ・セクションに対する入力数は、タイル内のコンフィギュレーション・メモリ・ビットの総数Nに依存する。したがって、必要なメモリ列数Mは、
として計算することができる。ここで、
は、1列中のメモリ・セルの数である(4-LUTにおいては、それは、16である)。両方のメモリ・セクションに連結された制御信号が、それらの現在のモード、即ち、書き込み、または、読み出しを決定する。
で制御され、LUTメモリは、ローカル信号
で制御される(図7を参照のこと)。これらの信号は、ロジックゲート80, 32, 22によって、選択信号
および
、および、グローバル読み出し/書き込み制御信号
および
から生成される。選択信号の添え字iおよびjは、それぞれ、ロジック・タイルが配置される列および行を同定する。一実施例において、グローバル読み出し/書き込み制御信号
は、全てのロジック・タイルのコンフィギュレーション・メモリの間で共有され、
は、全てのロジック・タイルのLUTメモリの間で共有される。別の一実施例において、両方のグローバル制御信号
および
を、デバイスの連続する列のロジック・タイルのコンフィギュレーション・メモリおよびLUTメモリの間で共有することができる。さらに別の一実施例において、両方のグローバル制御信号
および
を、デバイスの連続する行のロジック・タイルのコンフィギュレーション・メモリおよびLUTメモリの間で共有することができる。
(または、RLデバイスが、デバイスの全ての列において、LUTに対して別々の読み出し/書き込み制御信号を持つ場合には、
、または、RLデバイスが、デバイスの全ての行において、LUTに対して別々の読み出し/書き込み制御信号を持つ場合には、
)は、ロジカルにhigh値にセットされる。さらに、選択信号Bが、high値にセットされた場合には、その特定のLUT 20が、書き込み可能モードにセットされる。選択信号Bは、組み合わせエレメント80によって、特定のリコンフィギュラブル・プロセッシング・ユニット1に対応する、グローバル行アドレス・ライン(例えば、61a)、および、グローバル列アドレス・ライン(例えば、71a)の値から生成される。第2のコンフィギュレーション・モード中、モード制御信号
(または、RLデバイスが、デバイスの全ての列において、全てのコンフィギュレーション・メモリに対して別々の読み出し/書き込み制御信号を持つ場合には、
、または、RLデバイスが、デバイスの全ての行において、コンフィギュレーション・メモリに対して別々の読み出し/書き込み制御信号を持つ場合には、
)は、ロジカルにhigh値にセットされる。さらに、選択信号Bが、high値にセットされた場合には、その特定のコンフィギュレーション・メモリ・ユニット30が、書き込み可能モードにセットされる。その場合、ローカル制御信号
は、ロジック値「1」を取る。同様に、モード制御信号
が、「1」であり、さらに、選択信号Bが、組み合わせエレメント80によって、特定のリコンフィギュラブル・プロセッシング・ユニット1に対応するグローバル行アドレス・ラインの値(例えば、信号61a)、および、グローバル列アドレス・ラインの値(例えば、信号71a)から生成される場合には、LUTメモリ20は、書き込み可能モードになる。その場合、ローカル制御信号
は、値「1」を取る。
が、選択信号Bによって制御される第1のマルチプレクサ43に結合されている。この第1のマルチプレクサ43は、ローカル・アドレス・バスALから、または、信号伝達ネット90に結合され、そして、コンフィギュレーション・メモリ30によって制御される第2のマルチプレクサ44から、デコーダ40のアドレス入力、例えばA3、を選択する。デコーダ40によってアドレスされるルックアップ・テーブル20は、コンフィギュレーション・データ・バスDCからの信号、または、信号伝達ネット90に結合された第4のマルチプレクサ28からの信号のどちらかを選択する第3のマルチプレクサ26に結合された第1のデータ入力を持っている。第3のマルチプレクサ26は、ローカル信号
によって制御される。第4のマルチプレクサ28は、コンフィギュレーション・メモリ30によって制御される。第5のマルチプレクサ27が、信号
(または、
、または、
)、および、信号伝達ネット90に結合された第6のマルチプレクサ29の出力から、LUT 20に対する書き込み可能信号を選択する。第5のマルチプレクサ27も、ローカル信号
によって制御される。第6のマルチプレクサ29(図12Aも参照のこと)は、コンフィギュレーション・メモリ30によって制御される。第1のコンフィギュレーション・モード中、第3のマルチプレクサ26は、コンフィギュレーション・データ・バスDCから信号を選択し、書き込み可能信号は、信号
によって、制御され、それによって、LUT 20に、LUTデータをロードすることができる。LUT 20のデータ出力、および、読み出し・書き込み制御信号が、信号伝達ネット90に結合されている動作モード中に、LUTを、LUTとして用いることができ、そのとき、LUTは、読み出し可能モードに維持される。これに代えて、メモリ・ユニット20を、RAMデバイスとして用いることができ、そのとき、信号伝達ネット90からのデータを、マルチプレクサ28および26を介して、メモリ・ユニット20にルートすることができ、そして、デコーダ40によって選択されたメモリ・ユニット20の位置に記憶させることができる。
および
、および、AL、および、データラインDCを有するコンフィギュレーション・プレーン100Aと、データフロー制御エレメント、および、ルーティング・ネット90H, 90Vを有するルーティング・プレーン100Bとを備えたリコンフィギュラブル・デバイス100の編成を示している。
制御ラインが、動作モード中、動的に制御可能でなければならない。
10, 10' データフロー制御エレメント
11, 11', 13, 17, 26, 27, 28, ,29, 43, 44 マルチプレクサ
12, 12' ゲート
14 出力スイッチ
20, 20' LUTメモリ(さらなるメモリ・ユニット)
21 メモリ・セル
22, 32, 80 ロジックゲート
30, 30' コンフィギュレーション・メモリ
31, 31' コンフィギュレーション・メモリ・ビット
31a, 31a', 31b, 31b' メモリ・セル
40 デコーダ
60 第1のグローバル・デコーダ
61a, 61b, 61c グローバル行アドレス・ライン
70 第2のグローバル・デコーダ
71a, 71b, 71c グローバル列アドレス・ライン
90 信号ライン
100, 100' リコンフィギュラブル・プロセッシング・デバイス
Claims (5)
- データフロー制御エレメントと、
データ操作エレメントと、
前記データフロー制御エレメントのセッティングを記憶するための複数のメモリ・セルを有するコンフィギュレーション・メモリ・ユニットと、
アドレスを、前記メモリ・セルに対する選択信号に変換するためのアドレス・デコーダと、を有するリコンフィギュラブル・プロセッシング・ユニットであって、
前記アドレス・デコーダが、前記コンフィギュレーション・メモリ・ユニットと、さらなるメモリ・ユニットとの間で共有されると共に、
前記データ操作エレメントが列で編成される複数のメモリ・セルを有し、該複数のメモリ・セルが前記さらなるメモリ・ユニットとして機能することができることを特徴とするリコンフィギュラブル・プロセッシング・ユニット。 - 前記さらなるメモリ・ユニット、および、前記アドレス・デコーダが、ルックアップ・テーブルを形成し、前記ルックアップ・テーブルが、データ操作エレメントとして用いられることを特徴とする請求項1に記載のリコンフィギュラブル・プロセッシング・ユニット。
- 前記さらなるメモリ・ユニットが、前記データフローの結果として生成するデータ値を記憶するために、データ記憶エレメントとしてコンフィギュラブルであることを特徴とする請求項2に記載のリコンフイギュラブル・プロセッシング・ユニット。
- 前記コンフイギュレーション・メモリ・ユニットが、プログラム可能なスイッチを介して、前記共通のアドレス・デコーダによってアドレスされることを特徴とする請求項2に記載のリコンフィギュラブル・プロセッシング・ユニット。
- 請求項1から4のいずれか1つによる複数のリコンフィギュラブル・プロセッシング・ユニットを有するリコンフィギュラブル・プロセッシング・デバイスであって、コンフィギュレーション・バスに、前記プロセッシング・ユニット・アクセスを選択的に与えるための、1つ以上のグローバル・アドレス・デコーダを有することを特徴とするリコンフィギュラブル・プロセッシング・デバイス。
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