JPH09181599A - 時間多重書込可能論理装置 - Google Patents

時間多重書込可能論理装置

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JPH09181599A
JPH09181599A JP8217527A JP21752796A JPH09181599A JP H09181599 A JPH09181599 A JP H09181599A JP 8217527 A JP8217527 A JP 8217527A JP 21752796 A JP21752796 A JP 21752796A JP H09181599 A JPH09181599 A JP H09181599A
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Abstract

(57)【要約】 【課題】 ダイナミックに形態を特定することの可能な
プログラム可能論理装置を提供する。 【解決手段】 本発明によれば、複数個の形態特定可能
論理ブロック（ＣＬＢ）、該ＣＬＢを相互接続するため
の相互接続構成体、該ＣＬＢ及び相互接続構成体の形態
を特定するための複数個のプログラム可能論理要素を有
するプログラム可能論理装置（ＰＬＤ）が提供される。
各ＣＬＢは、組合わせ要素と順序論理要素とを有してお
り、少なくとも１個のプログラム可能論理要素は該組合
わせ要素の形態を特定するための複数個のメモリセルを
有しており、且つ少なくとも１個のプログラム可能論理
要素は該順序論理要素の形態を特定するための複数個の
メモリセルを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、プログラマ
ブルロジック装置即ちプログラム可能論理装置に関する
ものであって、更に詳細には、コンフィギャラブル（形
態特定可能）論理ブロック及びプログラム可能ルーチン
グ（経路付け）マトリクスがダイナミックに再度形態特
定されるフィールドプログラマブルゲートアレイ、即ち
現場においてプログラム可能なゲートアレイに関するも
のである。
【０００２】
【従来の技術】フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）等のプログラム可能論理装置は公知のタイ
プの集積回路であり且つ再プログラム可能特性によって
提供される柔軟性のために広く適用可能なものである。
ＦＰＧＡは、典型的に、ユーザ（回路設計者）によって
所望される論理関数を与えるために互いにプログラムす
ることによって相互接続される複数個のコンフィギャラ
ブル（形態特定可能）論理ブロック（ＣＬＢ）からなる
アレイを有している。ＦＰＧＡは、典型的に、同一の複
数個のＣＬＢからなる規則的なアレイを有しており、各
ＣＬＢは、多数の異なる論理関数のうちのいずれか１つ
を実行するために個別的にプログラムされる。ＦＰＧＡ
は、所望のユーザの回路設計にしたがってＣＬＢを相互
接続するためのコンフィギャラブル即ち形態特定可能な
ルーチング（経路付け）構成体を有している。ＦＰＧＡ
は、更に、多数のコンフィギュレーション（形態）メモ
リセルを有しており、それらはＣＬＢと結合されて各Ｃ
ＬＢによって実行されるべき関数を特定し、且つコンフ
ィギャラブルルーチング（形態特定可能な経路付け）構
成体へ結合されており各ＣＬＢの入力線及び出力線の結
合を特定する。ＦＰＧＡは、更に、動作期間中にユーザ
によってアクセス可能なデータ格納メモリセルを有する
ことが可能である。然しながら、特に断りがない限り、
メモリセルという用語はコンフィギュレーション（形
態）メモリセルのことを言及する。ザイリンクスインコ
ーポレイテッドの１９９４年に出版された「ザ・プログ
ラマブル・ロジック・データ・ブック（Ｔｈｅ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤａｔａ Ｂｏｏ
ｋ）」という題名の出版物は、幾つかのＦＰＧＡ製品を
記載しており、引用によってその全体を本明細書に取込
む。
【０００３】論理回路の複雑性及び寸法を増加させるた
めに従来技術において使用可能な１つのアプローチは、
外部接続によって複数個のＦＰＧＡ（即ち、複数個のチ
ップ）を結合させることであった。然しながら、ＦＰＧ
Ａ間での入力／出力接続部、即ちピンの数が制限されて
いたために、全ての回路がこのアプローチを使用して実
現することが可能なものではない。更に、１個を超えた
数のＦＰＧＡを使用することは、ユーザの回路設計を実
現する上で、電力消費、コスト及び空間を不所望に増加
させる。
【０００４】別の公知の解決方法は、ＦＰＧＡにおける
ＣＬＢ及び相互接続構成体の数を増加させることであっ
た。然しながら、いずれの与えられた半導体製造技術の
場合にも、実際的な寸法の集積回路チップ上に製造する
ことの可能なＣＬＢの数には制限がある。従って、ＦＰ
ＧＡ用の論理ゲート数即ちＣＬＢ密度を増加させること
の必要性が継続して存在している。
【０００５】異なる時間において異なる論理関数を実行
するためにＦＰＧＡを再度形態を特定することは当該技
術分野において公知である。然しながら、この再形態特
定は、各再形態特定のためにコンフィギュレーション
（形態）ビットストリームを再ロードする時間のかかる
ステップを必要とする。更に、従来のＦＰＧＡの再形態
特定は、通常、論理関数の実行を中断し、論理関数の現
在の状態をＦＰＧＡ外部のメモリ装置内へ保存し、メモ
リ形態セルの全アレイを再ロードし、且つチップ外に保
存した論理関数の状態及びその他の必要な入力を入力す
ることを必要とする。これらのステップの各々は、かな
りの時間を必要とし、そのために再形態特定は典型的な
回路を実現する場合に非実際的なものとさせている。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、形態特定可能論理ブロック及びプログラム
可能経路付けマトリクスをダイナミックに再形態特定す
ることの可能なプログラム可能論理装置を提供するを目
的とする。
【０００７】
【課題を解決するための手段】本発明によれば、プログ
ラム可能論理装置（ＰＬＤ）が、少なくとも１個のコン
フィギャラブルロジックブロック即ち形態特定可能論理
ブロック（ＣＬＢ）と、該ＣＬＢを相互接続するための
相互接続構成体と、該ＣＬＢ及び該相互接続構成体をコ
ンフィギュア、即ち形態を特定するための複数個のプロ
グラム可能論理要素とを有している。各ＣＬＢは、組合
わせ要素と順序論理要素とを有しており、少なくとも１
個のプログラム可能論理要素は、該組合わせ要素をコン
フィギュア、即ち形態を特定するための複数個のメモリ
セルを有しており、且つ少なくとも１個のプログラム可
能論理要素は該順序論理要素をコンフィギュア、即ち形
態を特定するための複数個のメモリセルを有している。
本発明によれば、ＰＬＤは、前記複数個のメモリ要素の
うちの少なくとも１つへのアクセスをディスエーブル、
即ち動作不能状態とさせる手段を有している。一実施例
においては、該メモリセルはＲＡＭセルであり、一方他
の実施例においては、該メモリセルはＲＯＭセルであ
り、又はそれらの組合わせである。
【０００８】本発明の一実施例によれば、コンフィギュ
レーション（形態）メモリ用に使用されるメモリセル
は、更に、ユーザのデータメモリとしても使用可能であ
る。従って、１個のメモリスライス（１つのコンフィギ
ュレーション即ち形態に対するビットの全て）又は１つ
のメモリスライスの一部を、コンフィギュレーションメ
モリ又はユーザデータのいずれかとして選択的に使用さ
れる。ラッチがアクティブ即ち活性なコンフィギュレー
ション（形態）を保持している間に、データビットをア
ドレスでアクセスすることが可能である。
【０００９】マイクロレジスタが１個のＣＬＢ又は相互
接続構成体の複数個の中間状態を格納する。該マイクロ
レジスタは複数個の読取ポートを有しており、その際に
１つのコンフィギュレーション（形態）が幾つかのその
他のコンフィギュレーション（形態）のうちのいずれか
１つの期間中に該ＣＬＢにおいて計算された値を同時的
に使用することを可能としている。このような態様で、
ＣＬＢは他のコンフィギュレーション（形態）において
ＣＬＢ（その他のＣＬＢ又はそれ自身）によって計算さ
れた値へアクセスすることが可能である。種々の実施例
において、該マイクロレジスタはＣＬＢの出力端か、Ｃ
ＬＢの入力端か、又は相互接続構成体内のその他の箇所
のいずれかに位置されている。
【００１０】本ＰＬＤは、ランダムアクセスによるか、
又は外部又は内部信号からのコマンドによって、逐次的
にコンフィギュレーション（形態）間でスイッチする。
このスイッチ動作は、「フラッシュリコンフィギュレー
ション（フラッシュ再形態特定）」と呼ばれる。フラッ
シュリコンフィギュレーションは、本ＰＬＤがＮ個のコ
ンフィギュレーション（形態）のうちの１つにおいて機
能することを可能とし、尚、Ｎは各プログラム可能な点
へ割当てられた最大数のメモリセルに等しい。このよう
な態様で、Ｍ個の実際のＣＬＢを有するＰＬＤは、それ
があたかもＭ×Ｎ個の実効的なＣＬＢを有するように機
能する。従って、８個のコンフィギュレーション（形
態）を仮定した場合に、本ＰＬＤは、付加的なコンフィ
ギュレーションメモリを有することによってそれが実際
に有する論理の量の８倍の論理を実現する。フラッシュ
リコンフィギュレーションを使用することによって、本
発明のＣＬＢはダイナミックに効果的に再使用され、そ
の際に与えられた数の論理関数を実現するために必要と
される物理的なＣＬＢの数をコンフィギュレーションの
数の係数だけ減少させる。更に、該マイクロレジスタ
は、各フラッシュリコンフィギュレーションに対して保
存及び再格納機能を提供し、その際にそのコンフィギュ
レーション（形態）が最後に終了した箇所からコンフィ
ギュレーション即ち形態特定を行なうこととを再開する
ことを可能とする。
【００１１】本発明は、典型的に、前記プログラム可能
論理要素のうちの１つの出力信号として該メモリセルの
１つの値を供給するためのラッチを有している。このラ
ッチは、該メモリセルのコンフィギュア即ち形態特定を
行なうための複数個のビット線に関して行なわれるプレ
チャージの遅延を効果的に隠す。更に、該ラッチはユー
ザのコンフィギュレーションとは独立的に該ＰＬＤに対
し既知の状態へパワーアップする。更に、該ラッチは、
コンフィギュレーション即ち形態特定がアクティブ即ち
活性状態にある間にメモリへのアクセスを可能とさせ
る。
【００１２】一実施例においては、各ＣＬＢは、更に、
該中間状態、少なくとも１個のＣＬＢにおける値（順序
論理要素又は組合わせ要素と関連している）又はＣＬＢ
への外部信号のいずれかへアクセスするための複数個の
マルチプレクサを有している。
【００１３】
【発明の実施の形態】以下の説明は、トピック毎に分割
されており、それらは以下の目次に従って構成されてい
る。
【００１４】目 次 １．０ 用語 ２．０ 論理アレイアーキテクチュア ２．１ マイクロレジスタ ２．１ａ マイクロレジスタ位置 ２．２ バスヒエラルキ ３．０ パワー節約 ４．０ 共用メモリ ５．０ チップレイアウト ６．０ リコンフィギュレーション（再形態特定） ７．０ 単一クロックシーケンサ ７．１ コンフィギュレーションシーケンス動作 ７．２ コンフィギュレーション期間 ７．３ 同期型ＦＰＧＡ用のマイクロサイクル発生 ８．０ 動作モード ８．１ タイムシェアリングモード ８．２ 論理エンジンモード ８．２ａ 同期／非同期クロック動作 ８．２ｂ 論理エンジンモード用制御器 ８．２ｃ スケジューラ ８．２ｄ 圧縮スケジューリング ８．２ｅ 同時的スケジューリング及び配置 ８．２ｆ 論理エンジン入力及び出力信号 ８．３ スタティックモード ８．４ 混合モード ９．０ その他 ９．１ 可変深さＣＬＢ ９．２ マイクロサイクルインタラプトシミュレーショ
ン ９．３ マイクロレジスタ代替物 ９．４ より深い論理に対する代替物 ９．５ ＣＬＢ毎メモリアクセスコンフィギュレーショ
ンビット ９．６ マイクロレジスタセレクタオプション ９．７ 低パワー相互接続回路 ９．８ コンフィギュレーション用マルチアクセス ９．９ パイプライン特徴モード ９．１０ ＲＯＭセルの組込み１．０ 用語 ここにおいては３つのタイプのデータ（３つのタイプの
メモリ又は格納部を暗示する）、即ち、コンフィギュレ
ーションデータ、ユーザデータ、状態データについて説
明する。コンフィギュレーションデータは、そのデータ
が論理ブロック又は相互接続体へ供給された場合に、論
理ブロック又は相互接続体のコンフィギュレーション即
ち形態特定を決定する。ユーザデータは、典型的に、ユ
ーザの論理によって発生され且つそうでなければコンフ
ィギュレーションデータの格納のために使用することの
可能なメモリにおいて格納／検索されるデータである。
状態データは、任意の特定の時間においてのユーザ論理
におけるノードの論理値を画定するデータである。典型
的に、状態データは、該ノードにおける値が後の時間に
おいて必要とされる場合に格納される。「状態」という
用語は、特定の時間においてのノード値の全て又はこれ
らの値のうちのサブセットのいずれかを言及するために
使用される。
【００１５】２．０ 論理アレイアーキテクチュア 従来の１つのＦＰＧＡ、例えばザイリンクスインコーポ
レイテッドから市販されているザイリンクスＸＣ４００
０（商標）ファミリィのＦＰＧＡのうちの１つの装置
は、各プログラミング点を制御するために１個のコンフ
ィギュレーションメモリセルを有している。図１に示し
たように、従来のラッチ１０１（即ち、４トランジスタ
装置）及びセレクトトランジスタ１０２は、ＦＰＧＡチ
ップ上の全ての論理関数に対する制御の基本的なユニッ
トを形成する５トランジスタ（５Ｔ）メモリセル１００
を有している。１９８９年４月１１日付で発行された米
国特許第４，８２１，２３３号、及び１９８８年６月７
日付で発行された米国特許第４，７５０，１５５号は、
この５Ｔメモリセルのコンフィギュレーション即ち形態
特定について詳細に説明しており、それらは引用によっ
て本明細書に導入する。
【００１６】本発明によれば、且つ図２を参照すると、
各メモリセル１００（図１）はランダムアクセスメモリ
（ＲＡＭ）ビット組２００で置換されている。ビット組
２００は、８個のメモリセルＭＣ０−ＭＣ７を有してい
る。各メモリセルＭＣはラッチ２０１と、それと関連す
るセレクトトランジスタ２０２とを有している。メモリ
セルＭＣ０−ＭＣ７はクロック動作されるラッチ２０４
へ信号を供給する共通ビット線２０３へ結合されてい
る。別の実施例においては、メモリセルＭＣ０−ＭＣ７
は従来の６トランジスタ（６Ｔ）メモリセルであって、
それらは当該技術分野において公知であり、従ってその
詳細な説明は割愛する。異なるビット組における同一の
位置における全てのコンフィギュレーションビット（例
えば、メモリセルＭＣ２によってラッチ２０１2 により
格納されている３番目のコンフィギュレーションビッ
ト）はメモリの単一の「スライス」内に存在するものと
考えられ、アレイの単一コンフィギュレーション（形
態）に対応している。
【００１７】付加的なコンフィギュレーションメモリセ
ルはＦＰＧＡ回路のダイナミックな再使用により論理密
度を増加させる。特に、ＣＬＢ及び相互接続体はある時
刻において何らかの定義されたタスクを実行すべく形態
特定され且つ別の時刻において別のタスクを実効すべく
再度形態特定される。従って、各先のＦＰＧＡプログラ
ミング点に対してビット組を供給することにより、本発
明におけるＦＰＧＡは従来のＦＰＧＡの論理量の８倍の
量を「保持」する。ＣＬＢを再度形態特定させることに
よって、ＣＬＢにおける関数発生器の数、典型的には、
ユーザの回路において与えられた数のルックアップテー
ブル（「仮想のＬＵＴ」）を実現するために必要とされ
る従来のルックアップテーブル（「現実のＬＵＴ」）の
数は、コンフィギュレーション（形態特定）の数の係数
だけ減少される。
【００１８】図３は本発明に基づくＣＬＢ３０１の一実
施例を示したブロック図である。この実施例において
は、ＣＬＢ３０１は３２０個のプログラミング点を有し
ており、各プログラミング点は１ビットのコンフィギュ
レーションデータを必要とし、各ビットは８ビットメモ
リを有している。例えば、Ｇ論理関数発生器３０２は１
２８個のビット（１６ビット×８）によって形態が特定
される。論理関数発生器３０２，３０３，３０４、複数
個のマルチプレクサ３０５−３２１、ＳＲ制御を制御す
るコンフィギュレーションビットは、コンフィギュレー
ションワード内のビットの各々の「後ろ側」の８ビット
メモリ組を表わす陰付きボックスとして示されている。
説明の便宜上、図３はスイッチボックス及び接続ボック
ス及びそれらに関連するコンフィギュレーションビット
を図示していないが、これらのボックス内の各プログラ
ミング点も８ビットメモリを有している。
【００１９】動作期間中に、同一のスライス内の全ての
値が同時的に読み出されて、チップ上のＣＬＢ及び相互
接続体のコンフィギュレーション即ち形態特定をアップ
デートし、その際にＣＬＢをして異なる論理関数を実行
させ且つ相互接続体をして異なる接続を行なわせる。
【００２０】２．１ マイクロレジスタ 図３はマルチプレクサ３１１及び３１２の出力端子へ結
合されているマイクロレジスタ３２４及び３２５を示し
ている。中間論理状態を格納する各マイクロレジスタ
は、８個のマイクロレジスタビットを有しており、その
場合に、各マイクロレジスタビットは前述した８個のメ
モリスライスのうちの１つに対応している（然しなが
ら、一実施例においては、全てのマイクロレジスタの全
てのビットが存在する訳ではない）。コンフィギュレー
ション即ち形態特定の変化の直前において、現在のメモ
リスライスに対応するマイクロレジスタビットがクロッ
ク動作され全てのＣＬＢ（及び、ある実施例において
は、ＩＯＢ）の状態を捕獲する。本発明によれば、マイ
クロレジスタ３２４及び３２５の内容はどのようなコン
フィギュレーション（形態特定）においても使用するこ
とが可能である。各コンフィギュレーション期間中に、
信号は従来の態様でＦＰＧＡを介して伝播し、プログラ
ムした相互接続体を介してマイクロレジスタからルック
アップテーブル（ＬＵＴ）又はＣＬＢの入力端子へ付加
的な経路が与えられる。
【００２１】一実施例においては、各マイクロレジスタ
に対する複数個のセレクタが設けられており、従って単
一のコンフィギュレーション即ち形態特定が、ＣＬＢの
複数個のその他のコンフィギュレーションによって発生
された値へアクセスするか、又はマイクロレジスタ３２
４及び３２５をバイパスする現在のＣＬＢの値へアクセ
スすることが可能である。例えば、マイクロレジスタ３
２４は複数個の出力セレクタ、即ちマルチプレクサ３１
３，３１４，３１５，３１６へ結合されている。同様の
態様で、マイクロレジスタ３２５はマルチプレクサ３１
７，３１８，３１９，３２０へ結合されている。注意す
べきことであるが、上述したマルチプレクサ（セレク
タ）の各々は関数発生器３０２，３０３，３０４からの
信号、又はＣＬＢ３０１外部の信号（即ち、信号Ｈ１又
はＤＩＮ）を受取る。マルチプレクサの数は、一度に使
用することの可能なマイクロレジスタからの信号の数を
制限する。例えば、各マイクロレジスタに対して４個の
出力マルチプレクサが存在しているので（即ち、マイク
ロレジスタ３２４に対してマルチプレクサ３１３−３１
６及びマイクロレジスタ３２５に対してマルチプレクサ
３１７−３２８）、単一のコンフィギュレーションは、
その他のコンフィギュレーションにおいて同一のマイク
ロレジスタ内に格納されている４つを超えた数の信号へ
アクセスすることは不可能である。
【００２２】図３Ａを参照すると、レジスタ書込セレク
ト（ＬＷＳ）信号がどのマイクロレジスタビット、即ち
ビット０−７へ書込を行なうかを決定する。読取セレク
ト信号は、例えば、出力マルチプレクサ３１３を制御
し、該マルチプレクサはどのマイクロレジスタビットを
読取るかを決定する。コンフィギュレーションセレクト
（ＣＲＳ）信号は、ブロック３３０から読取ったどのセ
レクト信号を使用するかを決定し、各ブロックは８個の
メモリセル（ＭＣ０−ＭＣ７）を有している。注意すべ
きことであるが、ＲＷＳ信号は、メモリ書込動作のみの
ためにメモリ制御器によって供給され（図１１及び１２
を参照して更に詳細に説明する）及びその他の動作のた
めにシーケンサによって供給される（図２２Ａ及び５２
を参照して更に詳細に説明する）。対照的に、ＣＲＳ信
号は、コンフィギュレーション読取動作のためにシーケ
ンサによって供給され且つその他の動作のためにメモリ
制御器によって供給される。
【００２３】最も簡単な実施例においては、ＲＷＳ信号
は、単に、一つのマイクロサイクルだけ遅延されたＣＲ
Ｓ信号である（「マイクロサイクル」は「μｃｙｃｌ
ｅ」又は「ｕｃｙｃｌｅ」とも呼称する）。即ち、ＣＲ
Ｓ信号はマイクロサイクルの開始時において計算を特定
し、且つＲＷＳ信号はマイクロサイクルの終了時にその
結果を格納する。
【００２４】出力信号、例えば出力信号ＹＡはマイクロ
クロック（μＣＬＫ）信号によってパイプラインラッチ
３５０内へラッチされるので、読取セレクト信号又はＣ
ＲＳ信号をラッチすることは必要ではなく、従ってシリ
コン面積を最小とすると共にマルチプレクサ３１３がコ
ンフィギュレーション読取プロセスと並列的に動作する
ことを可能としている。
【００２５】図４はマイクロレジスタ３２４と、マルチ
プレクサ３０５，３２１，３１３−３１６と、Ｄフリッ
プフロップ３２２とを有するＣＬＢ３０１（図３）の一
部のより詳細な実施例を示している。注意すべきことで
あるが、図４に示した構造はＣＬＢ３０１内において二
度複製されている。何故ならば、２組のマイクロレジス
タ（即ち、マイクロレジスタ３２４及び３２５）が設け
られているからである。この実施例においては、マルチ
プレクサ３１１（図３）は３個のマルチプレクサ４０
２，４０３，４０４を有している。マルチプレクサ３１
３，３１４，３１５，３１６は、夫々、バッファした出
力信号ＹＡ，ＹＢ，ＹＱＡ，ＹＱＢを供給する。
【００２６】ＲＥＣＩＲＣ経路の機能はクロックイネー
ブル信号によって制御される。特に、クロックイネーブ
ル信号ＥＣが論理０であると、現在のマイクロレジスタ
ビットの前の値を以下の態様で得ることが可能である。
最初に、マイクロレジスタ３２４からの出力信号がＣＲ
Ｓ信号で選択され且つマルチプレクサ４０８を介してマ
イクロクロック（μＣＬＫ）信号と共にラッチ４１５へ
転送される。図３Ａを参照して前述したように、このＣ
ＲＳ信号は現在アクティブなコンフィギュレーションの
ビット組におけるアドレス即ち位置である。第二に、ラ
ッチされた信号ＱＯＬＤは、次いで、マルチプレクサ４
０２（信号ＥＣ′によって制御される）、マルチプレク
サ４０３（信号ＳＥＬ（コンフィギュレーションビット
によって供給される）によって制御される）、及びマル
チプレクサ４０４（信号ＳＡＶＥ（シーケンサによって
与えられる）によって制御される）を介して、現在のマ
イクロレジスタビットへフィードバックされる。
【００２７】図４に示した入力信号は、概略、市販され
ているザイリンクスＸＣ４０００ファミリィのＦＰＧＡ
において与えられる信号に適合している。例えば、信号
Ｋはクロック入力信号であり、且つ信号IVはパワーアッ
プ又はリセット時のフリップフロップ３２２の初期値で
あり且つビット組２００（図２）によって与えられる値
である。
【００２８】信号Ｘ１はマイクロレジスタ３２４への入
力信号である（尚、Ｘ２（不図示）はマイクロレジスタ
３２５への入力信号である）。注意すべきことである
が、ビット組２００（図２）は図４の種々の要素を制御
する。マルチプレクサ４０８の出力信号はメモリインタ
ーフェース（ＭＥＭ Ｉ−Ｆ）４０５へ供給され、該メ
モリインターフェースはマイクロレジスタ３２４のプレ
ロードのため、パワーアップ動作のため、又はデバッグ
動作のため等のためにマルチプレクサ４０４へ値を供給
する。一実施例においては、マイクロレジスタ３２４
は、該レジスタの各ビットがそれを発生したコンフィギ
ュレーションと同一のアドレス空間内に存在するように
アドレスされ、その際に状態へアクセスすることの複雑
性を著しく減少させている。注意すべきことであるが、
Ｄフリップフロップ３２２のセット／リセット（Ｓ／
Ｒ）及びイネーブルクロック（ＥＣ）端子へ供給される
信号（ＳＲ′及びＥＣ′）は、ライン４１３及び４１４
を介してマルチプレクサ４０２の動作を制御する。
【００２９】マルチプレクサ４０３は、Ｄフリップフロ
ップ３２２からの信号又はマルチプレクサ４０２からの
信号（１つのコンフィギュレーションにおいては、マイ
クロレジスタ３２４からのフィードバック信号ＲＥＣＩ
ＲＣ）がマルチプレクサ４０４へ供給されるか否かを決
定する。ラッチ４０７はマルチプレクサ４０４からの出
力信号を捕獲し且つ適宜のマイクロサイクルクロック信
号μＣＬＫによってこの値をマイクロレジスタ３２４へ
転送させる。図６３Ａ，６３Ｂ，６３Ｃはマルチプレク
サ３１３−３２０（図３）に対する種々の実施例を示し
ている。
【００３０】図６３ＡはＣＬＢの出力信号ＯＵＴ＿を相
互接続構成体へ供給する本発明に基づく出力マルチプレ
クサの一実施例、この場合には、マルチプレクサ３１３
（図４）を示している。尚、本明細書において英文字記
号の後にアンダーラインを付したものはその英文字記号
の反転した信号であることを示している。注意すべきで
あるが、ラッチ４０７及びレジスタ３２４はマルチプレ
クサ３１４−３１６によって共用されている（図４参
照）。レジスタ書込信号ＲＷＳ０−ＲＷＳ７を受取るレ
ジスタ３２４は信号ｕＲ０−ｕＲ７をマルチプレクサ６
３０１Ａ−６３０１Ｄへ供給する。アドレスビットＡ０
は、各マルチプレクサへの２つの信号のうちのいずれが
マルチプレクサ６３０１Ｅ及び６３０１Ｆへ転送される
かを決定する。同様の態様で、アドレスビットＡ１は、
これらのマルチプレクサへの２つの信号のうちのいずれ
がマルチプレクサ６３０１Ｇへ転送されるかを決定す
る。アドレスビットＡ２は、どの入力信号が反転され且
つマルチプレクサ６３０１Ｈへ転送されるかを決定す
る。マルチプレクサ６３０１Ｈは、更に、ラッチ４０７
から反転されたレジスタバイパス信号ＲＢＹＰを受取り
且つ回路６３０２へ出力信号を供給する（セレクト信号
Ａ３によって決定される）。アドレスビットＡ３は、マ
ルチプレクサ６３０１Ｇからの出力信号か又はレジスタ
バイパス信号ＲＢＹＰのいずれが爾後にマルチプレクサ
６３０１Ｉへ供給されるかを決定する。注意すべきこと
であるが、信号ＲＢＹＰが選択されると、マルチプレク
サ６３０１Ｈは前のマイクロサイクルにおいて該レジス
タ内に書き込んだ値を供給している。ＲＢＹＰ信号はツ
リーマルチプレクサ６３０１の待ち時間を取除いている
が、該信号は論理エンジンモード以外における前のマイ
クロサイクルにおける値に関してある程度の不明確性を
発生させる場合がある。
【００３１】図６３Ｄに示した表は、各マルチプレクサ
３１３−３２０に対する入力信号を示しており、その場
合に、信号Ｘ１はラッチ４０７の出力信号であり（即
ち、マイクロレジスタ３２４と関連しているレジスタバ
イパス信号）、且つ信号Ｘ２はマイクロレジスタ３２５
と関連しているレジスタバイパス信号である。入力信号
ＳＢＹＰ０及びＳＢＹＰ１は、典型的に、ザイリンクス
ＸＣ４０００ファミリィの装置のコンフィギュレーショ
ン論理ブロックにおいて発生される逐次的なバイパス信
号（即ち、信号Ｆ，Ｈ，ＤＩＮ又はＱ）を参照してい
る。
【００３２】注意すべきことであるが、信号ＳＢＹＰ０
及びＳＢＹＰ１はアドレスビットＡ１−Ａ３によって選
択される。特に、アドレスビットＡ１はラッチ６３０３
内に格納され、該ラッチはマルチプレクサ６３０１Ｊを
制御し（即ち、入力信号ＳＢＹＰ０及びＳＢＹＰ１の間
の選択を行なう）、一方アドレスビットＡ２及びＡ３は
ＡＮＤゲート６３０４へ供給される。両方のアドレスビ
ットＡ２及びＡ３が低状態であると、高信号がラッチ６
３０５内に格納され、そうでない場合には低信号がラッ
チ６３０５内に格納される。ラッチ６３０５の出力信号
は、マルチプレクサ６３０１Ｉがマルチプレクサ６３０
１Ｈ又はマルチプレクサ６３０１Ｊの出力信号を選択す
ることを制御する（以下に詳細に説明する）。
【００３３】図６３Ｂは別の実施例を示しており、この
場合は、ラッチ４０７がマイクロレジスタ３２４へ接続
されており、マイクロレジスタ３２４はラッチ６３１１
0 −６３１１7 及びラッチ６３１２へ接続している。上
述したラッチの全てはマイクロクロック信号ｕＣｌｋに
よってクロック動作されるので、回路６３１５は複数個
のフリップフロップとして機能し、信号ＲＷＳ０−ＲＷ
Ｓ７はこれらのフリップフロップに対してのイネーブル
信号として作用する。更に、マイクロクロック信号ｕＣ
ｌｋはチップ全体にわたって低スキューで分布されるの
で、信号ＲＷＳ０−ＲＷＳ７は図６３Ｆにおいてハッチ
ングした部分によって示したようにかなりの勾配を有す
ることが可能であり、その部分は信号ＲＷＳに対する
「ｄｏｎ’ｔ ｃａｒｅ」期間を表わしている。注意す
べきことであるが、回路６３１５において競合問題を除
去するために、マイクロクロック信号ｕＣｌｋとｕＣｌ
ｋ＿との間にあるオーバーラップしていない部分が与え
られている（そうでないと、オーバーラップ期間中にデ
ータがこれらのラッチを介して通過する場合がある）。
この実施例においては、信号ＳＢＹＰ０及びＳＢＹＰ１
が選択されると、それはマイクロサイクルクロックｕＣ
ｌｋとは無関係にマルチプレクサ３１３によって転送さ
れ、一方マイクロレジスタ３２４からの信号が選択され
る場合には、そのような信号はマイクロサイクルクロッ
クｕＣｌｋのエッジ上でサンプルされる。
【００３４】図６３Ｃは更に別の実施例を示しており、
この場合は、ラッチ４０７がマイクロレジスタ３２４へ
接続されており、マイクロレジスタ３２４はマルチプレ
クサ３１３Ａへ接続している。図示したように、この実
施例は、ラッチされる入力信号に対してマルチプレクサ
３１３Ａを設けてあり且つラッチされない入力信号に対
して別のマルチプレクサ３１３Ｂを設けてある。従っ
て、ラッチ６３１１（図６３Ｂ）はマルチプレクサ３１
３を介して「プッシュ」されており、その際に図６３Ｂ
における９個のラッチ、即ちラッチ６３１１0 −６３１
１7 からラッチ数を効果的に１個、即ちラッチ６３１７
へ減少させている。マルチプレクサ３１３Ａは４個のブ
ロック３３０によって制御され（図３Ａ参照）、一方マ
ルチプレクサ３１３Ｂはラッチ６３１８を介してブロッ
ク３３０によって制御される。この実施例においては、
マルチプレクサ３１３Ａからの出力信号に対してラッチ
６３１７が設けられている。従って、リコンフィギュレ
ーション即ち再形態特定が完了すると、図６３Ｃの実施
例は値がマルチプレクサ３１３Ａを介してリップル動作
することを待機する必要はない。
【００３５】図６３Ｅは回路６３０２（図６３Ａ）に対
する真理値表を示している。例えば、信号ＳＢＹＰ０又
は信号ＳＢＹＰ１のいずれかが選択されると、アドレス
ビットＡ２及びＡ３は０である。従って、ゲート６３０
４の出力信号（実効的には、その反転された入力端子の
ためにＮＯＲゲートである）は高状態である。ラッチ６
３０５によってｕＣｌｋ信号が検知された後に、それは
高信号を出力し、その際にＯＲゲート６３０６の出力信
号を強制的に高状態とさせる。その高信号は、実効的
に、ラッチ６３０７をトランスペアレントなものとさ
せ、その際に信号ＳＢＹＰ０又はＳＢＹＰ１のいずれか
が直接的にＣＬＢ出力線へリップル動作することを可能
とさせる。換言すると、回路６３０２はマルチプレクサ
として機能する。注意すべきことであるが、図６３Ｂ及
び６３Ｃに示した構造も同一の機能を実行するが、その
機能は異なる態様で実現される。
【００３６】一方、マイクロレジスタ３２４の出力信号
が所望される場合には、ラッチ６３０５の出力信号が低
状態であり且つＯＲゲート６３０６の出力信号はマイク
ロクロックと同じである。この態様においては、ラッチ
６３０７はラッチ６３１７と同一の機能を実行する（図
６３Ｃ）。従って、このコンフィギュレーションにおい
ては、回路６３０２はラッチへ結合されているマルチプ
レクサとして機能する。
【００３７】図６３Ｇはトランジスタ６３３０−６３３
３及びインバータ６３３４−６３３７を有する回路６３
０２に対する１つの詳細な実現例を示している。
【００３８】図５はマルチプレクサ４０２，４０３，４
０４，ＭＥＮ Ｉ／Ｆ４０５を示しており、それらは、
この実施例においては、効果的に単一のマルチプレクサ
回路５００として統合されており、それは直列したパス
トランジスタの数を減少させることによって遅延を減少
させている。注意すべきことであるが、読取信号ＲＤ、
書込信号ＷＲ、メモリセレクト信号ＭＳＥＬはメモリ制
御器（図１１を参照して詳細に説明する）によって供給
され、一方ＳＡＶＥ信号はシーケンサ（図２２Ａ及び５
２を参照して詳細に説明する）によって供給され、且つ
セレクト信号ＳＥＬはコンフィギュレーションビットに
よって供給される。図６はノード５０１（図５）におけ
る特定の信号となる種々の入力信号に対する真理値表６
０１を示している。
【００３９】２．１ａ マイクロレジスタ位置 マイクロレジスタ３２４及び３２５（図３）は択一的な
箇所に位置されている。一実施例においては（図３に示
してある）、マイクロレジスタ３２４，３２５は出力マ
ルチプレクサ３１３−３２０の入力端子へ結合されてい
る。第二実施例においては、これらのマイクロレジスタ
は論理関数発生器３０２及び３０３の入力端子へ結合さ
れている。例えば、マイクロレジスタ３２４が論理関数
発生器３０２の入力端子へ結合されている場合には、マ
ルチプレクサ３１３−３１６は簡単化される。注意すべ
きことであるが、２つの信号が同一のコンフィギュレー
ションにおいて発生され且つこれらの信号が異なるコン
フィギュレーションに関し論理関数発生器の同一のピン
上で必要とされる場合には、コンフリクト即ち競合が発
生する。特に、これらのマイクロレジスタが論理関数発
生器の入力端子へ結合されている場合には、これらのマ
イクロレジスタへ供給される２つの信号は同一のコンフ
ィギュレーション上で供給することは不可能である。
【００４０】第三実施例においては、これらのマイクロ
レジスタは相互接続体内に位置されており、その場合
に、使用可能である場合には信号がマイクロレジスタへ
経路付けされ且つ必要とされる場合にはこれらのマイク
ロレジスタから経路付けされる。一実施例においては、
これらのマイクロレジスタは計算を行なう論理関数発生
器とは独立的に割当てられている。このような態様で、
配置プログラムはコンフリクト即ち競合を有することの
ないマイクロレジスタのみを自動的に選択することが可
能である。この実施例はデータ格納位置に関し最大の柔
軟性を与えている。
【００４１】第四実施例においては、これらのマイクロ
レジスタはコンフィギュレーションとは独立した格納位
置内に位置されている。そのアドレス又はそのアドレス
の一部はコンフィギュレーションビット又は配置位置と
することが可能である。この態様においては、維持され
るべき値のみが格納され且つコンフリクト即ち競合を有
することのない位置のみが選択される。
【００４２】２．２ バスヒエラルキ 上述したように、従来のＦＰＧＡにおける各コンフィギ
ュレーション即ち形態特定動作は１組のコンフィギュレ
ーションメモリビットによって制御される。これらのコ
ンフィギュレーションビットをロードするために使用さ
れるバスは、典型的に、単一レベルのヒエラルキ即ち階
層を形成し、垂直アドレス線がＣＬＢアレイの高さ全体
にわたり、且つ水平なデータ線（グローバルバスとして
呼称する）がアレイの幅全体にわたる。
【００４３】本発明によれば、従来のコンフィギュレー
ションメモリビットの各々がＮ個のビットによって置換
されている。これらのＮ個のビット、即ちメモリセルＭ
Ｃ０−ＭＣ７内に格納されているビットは、それらのロ
ーカルバス２０３を介しスイッチ７００を介して図７に
示したようにグローバルバス７０１へ接続されている。
ローカルバス２０３はメモリ機能装置７０３（即ち、Ｃ
ＬＢ又は相互接続構成体におけるプログラム可能点）を
駆動するためにメモリセルＭＣ０−ＭＣ７へランダムに
又は逐次的にアクセスすることが可能である。一実施例
においては、スイッチ７００はトランジスタであり、一
方その他の実施例においては、スイッチ７００は従来の
バッファ型スイッチである。一実施例においては、各メ
モリセルＭＣは５トランジスタメモリセル１００（図
１）を使用して実現される。その他のメモリセル実現例
については以下に詳細に説明する。
【００４４】ローカルバス２０３は各コンフィギュレー
ションに対するビットを担持するのでよりアクティブで
あり（ラッチ２０４に対して）、一方グローバルバス７
０１はプレーン（スライスとも呼ばれる）をリコンフィ
ギュア即ち再形態特定する場合又はユーザメモリ動作を
実施する場合にのみアクティブである。ローカルバス２
０３の容量は、小型のレイアウト及び電力及び速度に関
して小型のトランジスタ寸法によって最小とされてい
る。バス２０５はトランジスタ２０２に対してコンフィ
ギュレーションセレクト（ＣＲＳ）信号を供給し、アド
レスバス７０２はスイッチ７００へアドレス信号を供給
する。
【００４５】一実施例においては、ローカルバス２０３
及びグローバルバス７０１は、所望により、真信号及び
その相補的信号を担持する。例えば、メモリセルＭＣは
従来の６トランジスタ（６Ｔ）メモリセル（それは当該
技術分野において公知であり、従ってその詳細な説明は
割愛する）で実現されている場合には、２つのローカル
バス２０３Ａ及び２０３Ｂ、２つのスイッチ７００Ａ及
び７００Ｂ、及び２つのグローバルバス７０１Ａ及び７
０１Ｂは、典型的に、図７Ａに示した如くに使用され、
その際に各ビット組２００Ａに対するトランジスタ数を
増加させる。
【００４６】ローカルバスからグローバルバスへの転送
においては、その転送に参加するメモリセルＭＣはグロ
ーバルバス７０１当たり１個に過ぎない（従って、ＣＬ
Ｂアレイに対する一列のＭＣセル）。本発明に基づき、
４個の列及び列当たり８０個のビット組を有する例示的
なＣＬＢにおいては、１６×１６ＣＬＢアレイは６４個
の列及び列当たり１２８０個のビット組を有するアレイ
を形成する。
【００４７】２レベルヒエラルキの改良したものを図１
７に示してあり、その場合には、２つのローカルバス１
７０２Ａ及び１７０２Ｂが単一のグローバルバス１７０
１上に多重化される。この改良の利点はグローバルバス
線を減少させることである。注意すべきことであるが、
その他の実施例においては（不図示）、２つを超えた数
のローカルバスが単一のグローバルバス上へ多重化され
る。
【００４８】３． パワー節約 １個のチップ上に設けられるビット組２００の数が多
い、即ち１６０，０００の程度であるために、ダイナミ
ックな電力消費は著しいものである。４Ｔ，５Ｔ，６Ｔ
メモリセルのビット線容量、電圧の振れ及びクロックサ
イクル時間は異なるものである。更に、それらの夫々の
バス線の電圧の振れの周波数も異なる。特に、図８及び
９を参照すると、４Ｔセル８０１はローカルバスＬＢ及
びＬＢＢ上の信号を高状態へ駆動することは不可能であ
る。何故ならば、抵抗８０２はその抵抗値が高過ぎるか
らである。従って、ローカルバスＬＢ及びＬＢＢは、コ
ンフィギュレーションを読取る度にプレチャージされね
ばならない（トランジスタ９０２Ａ及び９０２Ｂのゲー
トへ供給される低プレチャージ信号ＰＣＨＢを介し
て）。ローカルバスＬＢＢ上の信号はローカルバスＬＢ
上の信号の反転したものであり、従って全てのサイクル
に関して、ローカルバスＬＢ又はローカルバスＬＢＢの
いずれかがメモリセル８０１のうちの１つによって放電
される。従って、サイクル当たり１つの高及び１つの低
遷移が存在しており、そのことはセンスアンプ９０１に
よって検知され、該アンプはメモリ機能装置７０３を駆
動する。
【００４９】対照的に、再度図７を参照すると、５Ｔメ
モリセルはローカルバス２０３を高状態及び低状態へ駆
動することが可能であり、その際にプレチャージの必要
性を取除いている（６Ｔセルもプレチャージを必要とす
るものではない）。逐次的なアクセスは異なるデータを
有するのと同様に同一のデータを有する可能性があるの
で、５Ｔの場合に対する平均的バス遷移は１つ置きのサ
イクルである。６Ｔセルは２つのバスを有しているの
で、そのセルに対する平均的バス遷移は４Ｔセルのもの
と５Ｔセルのものとの間である。従って、５Ｔメモリセ
ルは４Ｔセルが有するものの遷移数の１／４を有してお
り、一方６Ｔメモリセルは４Ｔセルが有する遷移数の半
分を有している。各バス遷移はパワーすなわち電力を使
用することに対応しているので、５Ｔセルは７５％だけ
電力消費を減少させ、一方６Ｔセルは５０％だけ電力消
費を減少させる。例えば、電源が５Ｖであり、電圧の振
れが２Ｖであり、１６０Ｋのローカルバス２０３であ
り、ＣＬ＝０．０６ｐＦであり、１００ＭＨｚのクロッ
ク周波数であると仮定すると、４Ｔセル形態９０５（図
９）を使用するチップの電力消費は１０ワットである。
同一のパラメータを使用した場合に、ビット組２００
（図７）を使用することにより、チップの電力消費は
２．５ワットへ減少される。
【００５０】チップメモリへのアクセスが行なわれる場
合に電力が消費される。一実施例において電力を節約す
るために、メモリセルへのアクセスはＣＬＢに対するコ
ンフィギュレーション当たり１ビットを持ったレジスタ
を付加することによって各コンフィギュレーションに対
してＣＬＢ毎に制限される。ＣＬＢ７５０Ａ及び７５０
Ｂを示した図７Ｂを参照すると、レジスタ７２００及び
７２０１はメモリセル１０１（図１）である。これらの
メモリセルの格納されている値は、本発明のコンフィギ
ュレーション即ち形態特定に対するメモリセル２０１に
対するセレクトトランジスタ２０２を制御する（説明の
便宜上、２つのコンフィギュレーション、即ち「０」及
び「１」コンフィギュレーションのみ、及び２つのビッ
ト組、即ちＡ及びＢビット組のみが図７Ｂに対して仮定
されている）。特に、レジスタ７２００の値が低状態で
ある場合には、ＡＮＤゲート７２１０は論理０出力信号
を供給する。このような態様で、アクセストランジスタ
２０２０Ａ及び２０２０Ｂはターンオンされることはな
く、その際にＣＬＢ７０５Ａ内のメモリセル２０１０Ａ
及び２０１０Ｂが読取られることがないことを確保し、
その結果電力を節約している。ライン２０５Ａ上のＣＲ
Ｓ信号（図２）はグローバル組２０５から各ＣＬＢ内に
おいて局所的に発生され且つ制御レジスタビット７２０
がセットされていない場合にはアサート即ち活性化され
ることはない。
【００５１】コンフィギュレーションデータビットは読
取られた後にラッチ２０４内に格納されるので、本ＦＰ
ＧＡはコンフィギュレーションメモリの初期的な読取の
後にその機能７０３を継続して実行する。ユーザデータ
参照期間中にパワー散逸を制限するための付加的な手段
は、アドレスされた列内のローカルバス線２０３のみが
活性化されることを可能とする。典型的に、これはロー
カルバス線の６０分の１である。
【００５２】４． 共用メモリ 本発明は、従来のＬＵＴメモリとは異なるタイプのユー
ザデータメモリを提供している。特に、メモリスライス
の各々は、コンフィギュレーションデータか又は読取／
書込（ユーザデータとも呼称される）メモリのいずれか
に割当てられている。８個のメモリスライス全てを読取
／書込メモリのために使用することが可能であるが、少
なくとも１個のメモリスライスは初期的にはコンフィギ
ュレーションデータを格納している。このコンフィギュ
レーションデータがラッチ２０４内に格納されると、コ
ンフィギュレーションメモリはユーザデータのために再
使用することが可能である。
【００５３】コンフィギュレーションメモリスライスの
一部は、コンフィギュレーションのその部分によって制
御される論理が論理を実行しているコンフィギュレーシ
ョンの残部の動作と干渉することがない場合には、ユー
ザデータのために使用することが可能である。コンフィ
ギュレーションの一部の割当ては厄介な場合があるの
で、一実施例では各メモリスライス全体をコンフィギュ
レーションか又はユーザデータメモリへ割当てる。換言
すると、メモリスライスがユーザデータメモリへ割当て
られると、そのスライス内の全てのビットは読取／書込
格納部、即ち全てのＣＬＢに対する全体的なコンフィギ
ュレーションワードとして使用することが可能である。
従って、本発明は、ユーザに対して豊富な格納部を使用
可能なものとしている。例えば、２０×２０アレイのＣ
ＬＢの場合には、ＲＡＭの約１６，０００バイトがメモ
リスライス毎に使用可能である。
【００５４】図１１は本発明の一実施例のメモリのブロ
ック図を示しており、その場合に、データバスＤｂｕ
ｓ、メモリ１１０２、論理１１０１は、夫々、図７にお
けるグローバルバス７０１、メモリセルＭＣ０−ＭＣ
７、機能（関数）装置７０３と等価である。アドレスバ
スＡｂｕｓ及びレジスタバスＲｂｕｓは一般論理及び相
互接続体を使用してＣＬＢ１１００において形態が特定
される。一般相互接続線は、ＣＬＢ１１００の周辺部に
位置されている専用のレジスタへの経路付けを行なう。
メモリアドレスレジスタＭＡＲ１１０５はメモリアドレ
スを保持し、一方メモリデータレジスタＭＤＲ１１０３
はメモリデータを保持する。一般論理及び相互接続体は
Ａｂｕｓ／Ｒｂｕｓのために使用されるので、ユーザメ
モリをサポートするためにＣＬＢ１１００内において専
用のメモリハードウエアは必要ではない。
【００５５】ＭＤＲ１１０３の幅はプログラム可能であ
り、典型的な値は１，２又は４バイトである。列データ
レジスタＣＤＲ１１０８はＤｂｕｓ幅と同数のビットを
有しており、典型的には、１６×１６ＣＬＢアレイに対
しては２５６ビット幅である。ＣＤＲ１１０８を使用す
ることにより、ＣＤＲ１１０８の転送毎にＭＤＲ１１０
３の複数個の転送を行なうことが可能であり、その際に
性能を向上させ且つＣＬＢ１１００における行デコード
を減少させている。シフタ１１０４はＭＤＲ１１０３内
のデータをＣＤＲ１１０８内の適切なバイトへシフトさ
せる。ＣＬＢ１１００の周辺部に位置されているメモリ
制御器１１０６は入力信号ＲＣ（読取コマンド）、ＷＣ
（書込コマンド）、ＢＵＲＳＴ（バーストコマンド）を
ＣＬＢ１１００内のユーザ論理から受取る。
【００５６】図１５及び１６を参照して以下に説明する
バースト読取（ＢＲ）及びバースト書込（ＢＷ）動作を
サポートするための制御信号であるＢＵＲＳＴ信号は、
ＣＤＲ転送毎の複数個のＭＤＲ転送をトリガする。バー
ストアクセスは隣接したアドレスに制限される。何故な
らば、これはデータバスＤｂｕｓを介してメモリ１１０
２とＣＤＲ１１０８との間で転送するデータだからであ
る。
【００５７】ユーザ論理１１０１はメモリアドレス、デ
ータ寸法識別子（図１１における論理１１０１によって
発生されるＳＩＺＥ信号）、及びデータを発生し、次い
でこれらのパラメータ（メモリに特定の論理なしで）を
ＭＡＲ１１０５、ＭＤＲ１１０３、ＣＬＢ１１００へ及
びそれらから転送させる。ＭＡＲ１１０５、ＭＤＲ１１
０３、ＣＤＲ１１０８、シフタ１１０４、メモリ制御器
１１０６、アドレスデコード・タイミングブロック１１
０７は、全て、チップの周辺部における専用のメモリハ
ードウエアである。
【００５８】図１２はＭＡＲ１１０５、メモリ制御器１
１０６、アドレスデコード１１０７、ＭＤＲ１１０３、
メモリ１１０２、ＣＤＲ１１０８の部分をより詳細に示
している（全て「Ａ」で示してある）。シフタ１１０４
は図１２において暗示されており、それにより、Ｖｂｕ
ｓ１２０１に沿ってのＣＤＲセルが活性化される。３２
ビット未満のデータ（即ち、１又は２バイト）はＲｂｕ
ｓ１２０２、フリップフロップ１２１２、ラッチ１２０
８上で右側に整列される。アライナ即ち整列器１２０６
及び１２１１はデータを右側整列からＶｂｕｓ１２０１
上でアドレス整列又はその逆に変換を行なう。
【００５９】クロック信号μＣＬＫはチップ全体にわた
り分布される高周波数の低スキュークロックである。そ
うであるから、μＣＬＫ（又は、それのイネーブルさせ
たもの）は、ＭＤＲセル１１０３Ａのような専用ハード
ウエア、単一クロックシーケンサ（図２２Ａに参照して
詳細に説明する）、コンフィギュレーションラッチ２０
４（図２）、ＣＬＢ常駐フリップフロップ３２２及び３
２３のような形態特定可能ハードウエア及びローカルメ
モリ（図１２には示していないが、本明細書に取込んだ
１９９４年ザイリンクスデータブック２頁乃至１３頁に
詳細に記載されている）をクロック動作するために使用
される。
【００６０】本装置が論理エンジンモード（以下に詳細
に説明する）で使用される場合には、全てのメモリスラ
イス信号は所定数のμＣＬＫサイクルを有している。装
置がタイムシェアリングモード（以下に詳細に説明す
る）で使用される場合には、任意の数のμＣＬＫサイク
ルに対して単一のコンフィギュレーションが活性状態に
あるが、コンフィギュレーションスイッチングは未だに
μＣＬＫに対して同期されている。従って、μＣＬＫ
は、論理エンジンモードにあるか又はタイムシェアリン
グモードにあるかに拘らず、メモリ参照用のクロックで
ある。
【００６１】ユーザが発生した信号であるＲＣ、ＷＣ、
ＳＩＺＥ（即ち、転送されるべきバイト数を表わすマル
チビット値）、ＢＵＲＳＴ、Ａｂｕｓはフリップフロッ
プ１２１７においてμＣＬＫの上昇エッジ上で捕獲され
る。書込信号Ｗはメモリ制御器１１０６によって供給さ
れる。組合わせ論理１２１８はアドレス（Ａｂｕｓ）及
びＳＩＺＥ信号をアドレス行（ＡＲｉ）及びアドレス列
（ＡＣｊ，ＳＡＬＫ）選択信号へ変換する。信号ＡＲ
ｉ，ＡＣｊ，ＳＥＬｋは、μＣＬＫサイクル内に発生す
る読取Ｒ、書込Ｗ、バースト読取ＢＲ、バースト書込Ｂ
Ｗ、形態特定ＣＦＧ（図２２Ａ及び５２において更に詳
細に説明するシーケンサによって供給される）信号パル
スをイネーブルさせる。マルチプレクサ出力信号である
信号ＳＥＬｋは、データメモリ及びコンフィギュレーシ
ョン参照のために使用される。特に、信号ＳＥＬｋはメ
モリスライスを選択する。信号ＰＲＥＶはデコードした
アドレス信号である。
【００６２】読取動作 メモリ読取動作の場合には、読取コマンド信号ＲＣ＝１
が読取セレクト信号ＲＳＥＬ＝１とさせ（読取セレクト
信号ＲＳＥＬは組合わせ論理１２１８によって供給され
る）、その際にトランジスタ２１３をターンオンさせ且
つマルチプレクサ１２０７においてＶｂｕｓ１２０１を
選択する。このような態様でＶｂｕｓ上の信号はラッチ
１２０８内にラッチされ且つＲｂｕｓ１２０２上に駆動
される（導通状態にあるトランジスタ１２１３を介し
て）。この読取動作期間中に、トランジスタ１２１５及
び１２１６がターンオンされ、その際にメモリセルＭＣ
ｉからローカルバス１２１４へ及びＤｂｕｓ１２０５へ
データを転送させる。次いで、このデータはラッチ１２
０９内へラッチされる。トランジスタ１２０４は、それ
が導通状態にある場合に、ラッチ１２０９内に格納され
ている信号をＶｂｕｓ１２０１上へ駆動する。
【００６３】書込動作 メモリ書込動作の場合には、ＲＣ＝０がトランジスタ１
２１３をターンオフさせ且つＲｂｕｓ１２０２上のデー
タ（フリップフロップ１２１２内に格納されている）が
書込動作のためにＶｂｕｓ１２０１へ転送されるように
マルチプレクサ１２０７におけるフリップフロップ１２
１２を選択する。この書込動作期間中に、トランジスタ
１２０３，１２１６，１２１５はＶｂｕｓ１２０１から
Ｄｂｕｓ１２０５へデータを転送し、Ｄｂｕｓ１２０５
からローカルバス１２１４へ転送し、且つローカルバス
１２１４からメモリセルＭＣｉへ転送する。この駆動
は、メモリセルＭＣｉの試みによる駆動に打ち勝つのに
充分に強いものである。一列内の選択したメモリセルＭ
Ｃｉのみが書き込まれ、その場合にこのような選択はト
ランジスタ１２０３によって制御される。特に、トラン
ジスタ１２０３がアドレスＡｒｉに対してオフである場
合には、Ｄｂｕｓ１２０５上の駆動のみがメモリセルＭ
Ｃｉによって供給されるものであり、従ってメモリセル
ＭＣｉ内の値は不変のまま溜まる。
【００６４】非バースト読取動作（単一サイクル） 図１３は非バースト読取動作タイミング線図を示してい
る。アドレスバスＡｂｕｓ上の信号がμＣＬＫ上昇エッ
ジでサンプルされ、その際に１つのμＣＬＫサイクルに
対し安定なＡＣｊ，Ａｒｉ信号を発生する。安定な信号
ＡＣｊ，ＡｒｉはＲパルスをイネーブルさせ、それはメ
モリセルＭＣｉからローカルバス１２１４（図１２）
へ、Ｄｂｕｓ１２０５へ、次いでＶｂｕｓ１２０１への
データの伝搬を開始させる。このデータは、次いで、ア
ライナ（整合器）１２０６によって整合され、マルチプ
レクサ１２０７を介して転送されラッチ１２０８内へラ
ッチされ、導通状態にあるトランジスタ１２１３によっ
て転送され、最後にＲｂｕｓ１２０２上に供給される。
次いで、そのデータは図１３に示した如くμＣＬＫの２
番目の上昇エッジでサンプルされる。従って、読取動作
の場合には、１つのμＣＬＫサイクルにおけるＡｂｕｓ
上のアドレス信号は次のμＣＬＫサイクル上でＲｂｕｓ
１２０２上にデータを発生する。このデータは、μＣＬ
Ｋレートでデータを発生させるためにパイプライン動作
させることが可能である。
【００６５】（ｉ）ｕＣＬＫ信号がアドレスバスＡｂｕ
ｓ上の信号と共にＭＡＲ１１０５をロードし且つ読取制
御信号ＲＣがｕＣＬＫ信号と共にラッチされる。この時
間における信号Ａｒｉ及びＡｃｊ（夫々、行アドレス及
び列アドレス）がＭＡＲ１１０５の信号を反映する。ラ
ッチした信号ＲＳＥＬは、レジスタバスＲｂｕｓではな
くメモリ１１０２がラッチ１２０８をロードするように
ＭＤＲ１１０３内のマルチプレクサ１２０７を制御す
る。［即ち、読取メモリデータをＣＬＢ論理内へ］ （ii）格納したデータメモリ１１０２は信号Ｒ＊ＡＣｊ
＝１を受取った後にラッチ１２０９へ転送される。ラッ
チ１２０９は、信号Ｒ＊Ａｒｉ＝１である場合に垂直バ
ス１２０１へ結合される。垂直バス１２０１は、信号Ｒ
＝１でラッチ１２０８へ結合される。
【００６６】非バースト書込動作 図１４は非バースト書込動作のタイミング線図を示して
いる。Ａｂｕｓ上の信号がμＣＬＫの上昇エッジでサン
プルされ、その際に１つのμＣＬＫサイクルに対し安定
なＡＣｊ，ＡＲｉ（夫々、列及び行アドレス）を発生す
る。安定な信号ＡＣｊ，ＡＲｉは、Ｗパルスをイネーブ
ルさせ、該パルスは、ラッチ１２０８からアライナ１２
１１を介してＶｂｕｓ１２０１へ、導通状態にあるトラ
ンジスタ１２０３を介してＤｂｕｓ１２０５へ、導通状
態にあるトランジスタ１２１６を介してローカルバス１
２１４へ、トランジスタ１２１５を介してメモリセルＭ
Ｃｉへのデータの伝搬を開始させる。
【００６７】（ｉ）ｕＣＬＫ信号はアドレスバスＡｂｕ
ｓ内容上の信号と共にＭＡＲ１１０５をロードし、且つ
信号ＲＣはｕＣＬＫ信号と共にフリップフロップ１２１
７内へラッチされる。この時間における信号Ａｒｉ，Ａ
ＣｊはＭＡＲ１１０５の信号を反映する。ＲＣ＝０のラ
ッチされた信号は、メモリ１１０２ではなくレジスタバ
スＲｂｕｓがラッチ１２０８をロードするように、ＭＤ
Ｒ１１０３内のマルチプレクサ１２０７を制御する。信
号ＷＣ＝１の場合には、その信号は信号Ｗを発生するシ
ーケンスを開始させる。
【００６８】（ii）ラッチ１２０８内に格納されている
信号は、信号Ｗ＝１の場合に、垂直バス１２０１へ転送
される。垂直バス１２０１上の信号は、信号Ｗ＊ＡＲｉ
＝１の場合にデータバスＤｂｕｓへ転送される。
【００６９】バースト読取動作 バースト読取（ＢＲ＝１）は、Ａｒｉが各読取動作と共
に変化しながら、ＣＤＲロード当たりＣＤＲを複数回読
取ることによって画定される。ＢＲ信号は性能を改善す
る。何故ならば、それはメモリセルＭＣｉからの同数の
読取よりも高速だからである。
【００７０】図１５はバースト読取動作のタイミング線
図を示している。μＣｙ１期間中、読取パルスＲはメモ
リセルＭＣｉへアクセスする（Ｒパルスがトランジスタ
１２１５のゲートを制御する図１２を参照）。
【００７１】一実施例においては、読取アクセスはＣＬ
Ｂ当たり１６ビットをＣＬＢ列からＣＤＲ１１０８Ａ内
へロードする。ＣＤＲ１１０８（図１１）は複数個のＣ
ＤＲセル１１０８Ａを有しているので、爾後の読取がこ
れらのＣＤＲセルに対してのものである場合には、読取
動作はメモリセルＭＣｉからではなくＣＤＲ１１０８か
ら容易に実施することが可能である。従って、メモリセ
ルＭＣｉはμＣｙ２乃至μＣｙ４に対して二度アクセス
される必要はなく、その際にこれらのサイクルを短縮化
している。再度図１５を参照すると、信号ＢＲはデータ
ビットｄ１，ｄ２，ｄ３へアクセスする（信号ＢＲは図
１２のトランジスタ１２０４及びラッチ１２０８を制御
する）。
【００７２】バースト読取プロセスは以下のステップを
有している。
【００７３】（ｉ）マイクロサイクル０（ｕＣｙ０）期
間中、ユーザはアドレスバスＡｂｕｓ上のアドレス信号
ａ０−ａ３のアサート（活性化）を開始し且つ信号ＲＣ
＝１を供給する。信号ＢＵＲＳＴ＝０は非バースト読取
であることを意味している。これらの信号は次のｕＣＬ
Ｋの上昇エッジでサンプルされる。
【００７４】（ii）ｕＣｙ１期間中、ｕＣｙ０において
アソートされた即ち活性化された信号ＲＣが実行され
る。データビットｄ０／ｄ１／ｄ２／ｄ３を包含するメ
モリ列全体（各データ「ビット」は複数個のビットを含
んでいる）がデータビットｄ１／ｄ２／ｄ３を得るため
にメモリ１１０２の代わりに現在アクセス可能なテンポ
ラリレジスタＣＤＲ１１０８内へラッチされる。データ
ビットｄ０もＭＤＲ１１０３へ供給される。ｕＣｙ１に
おいてアソートされた両方の信号ＲＣ＝１＝Ｂｕｒｓｔ
がマイクロサイクルｕＣｙ２においてＣＤＲ１１０８へ
アクセスする。
【００７５】（iii ）ｕＣｙ２及びｕＣｙ３期間中、デ
ータビットは継続してアドレスＡｒｉに関してインクリ
メントし且つ信号ＲＣ＝１＝Ｂｕｒｓｔをアサートす
る。更に、ユーザは書込を行なう前に各サイクル毎にＭ
ＤＲ１１０３を読み出さねばならない（Ｒｂｕｓ１２０
２上）。
【００７６】（iv）マイクロサイクルｕＣｙ４期間中、
それは最後のサイクルであるが、ＲＣ＝０＝Ｂｕｒｓｔ
（又は別の基準）の信号を発生する。
【００７７】バースト書込動作 バースト書込（ＢＷ＝１）はメモリセルＭＣｉに対する
ＣＤＲ書込毎にＣＤＲ内に複数回書込を行なうことによ
って画定され、その際に全ての書込に関してメモリセル
ＭＣｉに対して書込を行なうことの必要性を取り除いて
いる。
【００７８】図１６はバースト書込動作のタイミング線
図を示している。この動作期間中、フリップフロップ１
２１２、マルチプレクサ１２０７、ラッチ１２０８、ア
ライナ１２１１、最後にトランジスタ１２０３を介して
のＲｂｕｓ１２０２からの複数サイクルのデータがラッ
チ１２０９（図１２）内へロードされる。信号ＡＲｉは
図１６に示したようにシーケンス動作され、ラッチ１２
０９内の複数個のデータ要素をアドレスする。マイクロ
サイクル４において、最後のデータ要素が、トランジス
タ１２１９を介してメモリセルＭＣｉ内のＤｂｕｓ１２
０５を駆動する前にロードしたＣＤＲデータと並列的
に、メモリセルＭＣｉ内へＤｂｕｓ１２０５へのトラン
ジスタ１２０３を介してリップル動作する。トランジス
タを制御する信号、即ち信号Ｗ＊Ｐｒｅｖにおいて、前
のバーストサイクルにおいてロードされているアドレス
に対してＰｒｅｖは「１」に等しい。図１６において、
Ｐｒｅｖ＝ａ０＋ａ１＋ａ２である。
【００７９】バースト書込プロセスは以下のステップを
有している。
【００８０】（ｉ）ｕＣｙ０期間中、ユーザはアドレス
バスＡｂｕｓ上のアドレス信号ａ０及びそのアドレスに
対するレジスタバスＲｂｕｓ上のデータ信号ｄ０をアサ
ート即ち活性化させる。両方の信号ともＷＣ＝Ｂｕｒｓ
ｔ＝１である。
【００８１】（ii）ｕＣｙ１期間中、ｕＣｙ０において
アサートされた信号ＷＣは実行される。データ信号ｄ０
はアドレス信号ａ０によって決定されたＣＤＲ１１０８
のバイト内へロードされる。同時的に、ユーザはアドレ
スバスＡｂｕｓ上のアドレス信号ａ１及びレジスタバス
Ｒｂｕｓ上のデータ信号ｄ１をアサートする。
【００８２】（iii ）ｕＣｙ２及びｕＣｙ３期間中、デ
ータ信号ｄ１及びｄ２はアドレス信号ａ１及びａ２によ
って決定されたＣＤＲ１１０８のバイト内へロードされ
る。ユーザはアドレスバスＡｂｕｓ上のアドレス信号ａ
３及びａ４及びレジスタバスＲｂｕｓ上のデータ信号ｄ
３及びｄ４をアサートする。ｕＣｙ３期間中、ユーザは
ＷＣ＝１をアサートするが、メモリ制御器１１０６をト
リガするＢＵＲＳＴ＝０をリターンさせて、バースト動
作期間中にＣＤＲ１１０８内へロードされた全てのバイ
トをｕＣｙ４においてメモリへ書き戻させる。
【００８３】（iv）ｕＣｙ４期間中、それは最後のサイ
クルであるが、ＣＤＲ１１０８の修正したバイトが最終
的なデータ要素と共にメモリセルＭＣｉへ書込まれる。
ＣＤＲ１１０８の修正していないバイトはＣＤＲ１１０
８からデータバスＤｂｕｓ上へ駆動することがないこと
によって書込まれることはない。
【００８４】以下の説明は、どのようにしてコンフィギ
ュレーションメモリアクセスがユーザメモリアクセスと
インターリーブされるかを説明する。一例においては、
コンフィギュレーションアクセスは信号ＣＲＳ０乃至Ｃ
ＲＳ７のサブセットであるＣＲＳｉ信号のシーケンスで
あり、一方ユーザメモリアクセスはコンフィギュレーシ
ョンサブセット内に存在しないＣＳＲｊアクセスであ
る。
【００８５】図１８は図１７に示したコンフィギュレー
ションに対する書込動作のタイミング線図を示してい
る。３つのマイクロサイクル（ｕＣｙ１，ｕＣｙ２，ｕ
Ｃｙ３）が図１８に示されており、各マイクロサイクル
はＣＬＢアレイに対し異なるコンフィギュレーションを
有している。アクセス信号ＣＲＳ１はｕＣｙ１に対する
コンフィギュレーションを画定する。同様の態様で、ア
クセス信号ＣＲＳ２及びＣＲＳ３は、夫々、ｕＣｙ２及
びｕＣｙ３に対するコンフィギュレーションを画定す
る。アサートした信号ＣＲＳ２及びＣＲＳ３の間におい
て、ユーザアクセス信号ＣＲＳ７が与えられる。書込
（Ｗ＝１）信号がこのユーザアクセス信号期間中にアサ
ートされる。アドレス信号（Ａｂｕｓ上）及び書込デー
タ信号（Ｒｂｕｓ上）はｕＣｙ１においてユーザ論理に
よって画定されており、それら両方を次のマイクロサイ
クルクロックでラッチし、従ってそれらはｕＣｙ２に対
して使用可能である。８個のＣＲＳ信号の場合、３個の
アドレスビットがユーザアクセスに対する信号ＣＲＳｎ
（この例においてはＣＲＳ７）を選択するために使用さ
れる。各コンフィギュレーションはＭＤＲ１１０３（図
１１）とインターフェースするそれ自身の組のレジスタ
を有している。
【００８６】５． チップレイアウト 本発明の一実施例によれば、時間多重型ＦＰＧＡ集積回
路チップはザイリンクスＸＣ４０００（商標）ファミリ
ィの装置のアーキテクチュアに基づいている。図２３は
チップレイアウトと同一のトポロジィを有するビット組
２００（図２）の２×５アレイ２３００を示している。
ビット組列２３００Ａ及び２３００Ｂは、両方とも、５
個のラッチ出力線２３２０0 −２３２０4 を提供する。
スプリッタトランジスタ２３０１Ａ及び２３０１Ｂ（夫
々ライン７０２Ａ及び７０２Ｂ上のアドレス信号によっ
て制御される）は、マルチプレクサトランジスタ２３０
３及びスイッチ２３０２をビット組列２３００Ａ及び２
３００Ｂの間で共用することを可能とし、一方全てのト
ランジスタ２３０１がターンオフされている場合に両方
の列がラッチ２０４を並列的にロードすることを可能と
する。信号Ｙ０乃至Ｙ４は、グローバルバス７０１転送
に対してどの行が選択されるかを決定する。トランジス
タ２３０２は、アレイ２３００の１ビット組列をグロー
バルバス７０１へ選択的に結合させることを可能とす
る。
【００８７】図２４は３つの列、即ち列２４０１Ａ，２
４０１Ｂ，２４０１Ｃを含むＣＬＢレイアウトを示して
おり、その場合に各列２４０１は１６個のアレイ２３０
０（図２３）を有している。列２４０１Ａ及び２４０１
Ｃは隣接するＣＬＢ（不図示）で共用され、一方列２４
０１ＢはＣＬＢ２４００によって使用される。２つの論
理セクション、即ちＩＯ２４０３及びＣＬＥ２４０２が
隣接するアレイ２３００のラッチ出力によって供給され
る。この実施例においては、各論理セクションは１６０
個のラッチによって供給される。
【００８８】６． リコンフィギュレーション（再形態
特定） 従来のＦＰＧＡリコンフィギュレーション、即ち再形態
特定は、ＦＰＧＡの状態をリセットすることなしに、オ
フチップからの新たなコンフィギュレーションデータの
ローディングを行なっている。このことは、ＦＰＧＡが
動作中に実施することが可能であり（ダイナミックリコ
ンフィギュレーション即ち動的再形態特定）と呼ばれ
る）且つ全コンフィギュレーションデータパターンを再
ロードする必要性なしにコンフィギュレーションのある
部分に対してのみのものとすることが可能である（即
ち、部分的再形態特定）。対照的に、本発明は、オンチ
ップ即ちチップ上に複数個のコンフィギュレーション
（形態）を格納する能力を与えることによって、従来の
リコンフィギュレーション（再形態特定）モードのスー
パーセットを画定する。
【００８９】タイムシェアリングモードにおける一実施
例において、ＦＰＧＡが第一コンフィギュレーションに
基づいて動作し、一方部分的な又は全体的な新たな組の
コンフィギュレーションデータがメモリスライスの１つ
又はそれ以上のものの中へロードされる（オフチップか
ら）。（注意すべきことであるが、この動作は、論理エ
ンジンが８個のメモリスライスに等しいか又はそれ未満
のものを使用する場合には、論理エンジンモードにおい
ても動作する。）次いで、フラッシュリコンフィギュレ
ーション動作によって第二コンフィギュレーションデー
タが並列的に活性化される。この動作は、システムのブ
ートアップの後に付加的なコンフィギュレーションデー
タがオフチップから持ち込まれるという点において、通
常のフラッシュリコンフィギュレーションとは異なる。
このオフチップ能力は、ユーザが、８個のみ（本発明の
一実施例を参照して上述した）ではなく無制限の数のコ
ンフィギュレーションの間で変更することを可能として
いる。クロック速度に依存して、リコンフィギュレーシ
ョン（再形態特定）はオフチップから各新たなコンフィ
ギュレーションワードをロードするのにミリ秒を必要と
する場合がある。然しながら、注意すべきことである
が、ＦＰＧＡはこの時間期間中いまだに活性状態にあ
る。専用のリコンフィギュレーションハードウエアがユ
ーザメモリインターフェースのメモリアクセス機能を共
用することが可能であるか、又はユーザ論理がリコンフ
ィギュレーション（再形態）を制御することが可能であ
るか、又はその両方である。
【００９０】７． 単一クロックシーケンサ 本発明によれば、シーケンサが、リコンフィギュレーシ
ョン（再形態特定）を開始させ、リコンフィギュレーシ
ョンを終了させ、且つコンフィギュレーションシーケン
ス動作を管理するための制御信号を発生する。好適に
は、シーケンサはユーザ論理によって制御されるか又は
それから形成され、その際に入力信号と出力信号の任意
の組合わせを使用して論理を形成する場合にユーザが著
しい柔軟性を有することを確保している。
【００９１】７．１ コンフィギュレーションシーケン
ス動作 シーケンサは、プログラムすることによって次のコンフ
ィギュレーション即ち形態を選択する。前述したよう
に、次のコンフィギュレーションは逐次的に選択される
か、又はアドレスで直接選択される。そのアドレスは外
部的に発生させるか（即ち、ＦＰＧＡチップのピンへ供
給する）、又は内部的に発生させることが可能である。
従って、次のアドレスは内部又は外部論理に関して条件
付けすることが可能である。次のコンフィギュレーショ
ンへのスイッチは、外部信号、内部信号又はナノサイク
ルの数のカウントによって代替的に支配される（尚、ナ
ノサイクルは２００ＭＨｚの程度の非常に高速の内部ク
ロックである）。注意すべきことであるが、一実施例に
おいては、シーケンス動作方法の選択は１つのコンフィ
ギュレーションと次のコンフィギュレーションでは異な
っている。
【００９２】一実施例においては、ＦＰＧＡは複数個の
シーケンサを有しており、その各々がＦＰＧＡの異なる
部分を制御する。該シーケンサは、ロック（ｌｏｃｋ）
ステップで動作し、単一のシーケンサをエミュレートす
るか、又は独立的に動作して、複数個のユーザクロック
で動作することを可能とする。
【００９３】論理エンジンモードにおける本発明によれ
ば、フラッシュリコンフィギュレーション（即ち、メモ
リスライスのコンフィギュレーション）が２つの方法の
うちの１つにおいて発生する。第一の方法においては、
フラッシュリコンフィギュレーションは選択した入力信
号（又はいずれかの入力信号）によってトリガされる。
チップは、選択した組の入力信号のうちの１つが変化す
るまで（即ち、高状態又は低状態へ移行するまで）何等
計算をすることなしに（低電力消費状態）待機する。こ
の時点において、チップは、内部又は外部信号がストッ
プ条件を表わすまで、１つの主要なサイクル（尚、１つ
の主要なサイクルは全てのリコンフィギュレーションを
介しての完全な繰返しである）、固定した数の主要なサ
イクル、又は多数の主要なサイクル又はリコンフィギュ
レーションと関連するリコンフィギュレーションを実行
する。
【００９４】第二の方法においては、フラッシュリコン
フィギュレーションは連続的なリコンフィギュレーショ
ンシーケンス動作を含んでいる。特に、チップは何等特
定の外部信号を考慮することなしに全ての又は幾つかの
リコンフィギュレーションを介して断続的にサイクル動
作する。
【００９５】７．２ コンフィギュレーション期間 論理エンジンモードにおいては、マイクロサイクル期間
は、次のコンフィギュレーションへ進行する前に最も長
いネットが安定化するのに充分に長いものでなければな
らない。本発明は、シーケンサにおける以下の代替物を
提供している。 １．固定マイクロサイクル期間 全てのネット遅延はこの時間拘束条件を満足するのに充
分に短いものでなければならない。一実施例において
は、この時間拘束条件の実行はどのような可能な経路も
予め設定した限界よりも長いものでないようにアーキテ
クチュア（即ち、ハードウエア）において行なわれる。
別の実施例においては、その施行は時間制限を超えるネ
ットを再経路付けすることによってソフトウエアで行な
われる。
【００９６】２．設計毎の可変マイクロサイクル期間 特に、ユーザが正規のマイクロサイクルクロックを供給
することを可能とする。
【００９７】３．マイクロサイクル毎の可変マイクロサ
イクル期間 マイクロサイクル期間を変化するのには幾つかの方法が
ある。同期的方法においては、各マイクロサイクルコン
フィギュレーションは期間フィールドを有している。こ
のフィールドは固定した遅延を選択し、その場合に、固
定した遅延の寸法は以下の方法のうちの１つによって設
定される。
【００９８】ａ．チップ内に遅延を構築する。
【００９９】ｂ．チップがどのように配線されるかによ
って（即ち外部遅延回路）遅延を決定する。
【０１００】ｃ．チップのコンフィギュレーション情報
内に遅延を設定する。
【０１０１】ｄ．マイクロサイクルにおけるナノサイク
ル数の各マイクロサイクルとカウントとを関連付ける。
ナノサイクルはナノサイクルクロックと呼ばれる非常に
高速の内部クロックのサイクルである。
【０１０２】ｅ．外部トリガ、例えば、不規則的なパル
スを有する外部マイクロサイクルクロックに基づいて１
つのマイクロサイクルから次のマイクロサイクルへ進行
する。
【０１０３】ｆ．内部信号が到着する場合に次のマイク
ロサイクルへ進行し、その場合にその内部信号は、それ
がマイクロサイクルにおける最も遅い経路をトラバース
するように経路付けされる。
【０１０４】ｇ．インタラプトアドレス信号を使用し
て、マイクロサイクルシーケンスをトリガしてすぐさま
新たなアドレスへジャンプし且つその点から動作を継続
する。
【０１０５】ｈ．シーケンサへ供給された内部信号に基
づいて２つのアドレスのうちの１つを選択する。換言す
ると、この代替方法は次のマイクロサイクルへの条件付
きジャンプを与える。別の実施例においては、複数個の
内部信号が供給され、その場合に、各内部信号は異なる
次のアドレスを選択する（即ち、マルチウエイ分岐）。
所定のシーケンス動作の場合（即ち、コンフィギュレー
ションのスキップがない）、これらのビットは定数に対
して配線されねばならない。更に別の実施例において
は、次のアドレスはマイクロサイクルにおいてユーザ論
理によって計算される。一実施例においては、シーケン
サは現在のコンフィギュレーションを保存し且つそのコ
ンフィギュレーション又は次のコンフィギュレーション
へ復帰し、その際にサブセットのコンフィギュレーショ
ンに対しての「サブルーチンコール」を効果的に与え
る。
【０１０６】論理エンジンモードにおいては、新たなメ
モリスライスに対する読取アクセス時間は、次のコンフ
ィギュレーションに対するメモリの読取が現在のコンフ
ィギュレーションの論理と並列的に行なわれるようにパ
イプライン動作され、その際にリコンフィギュレーショ
ン時間を最小としている。
【０１０７】７．３ 同期型ＦＰＧＡに対するマイクロ
サイクル発生 アナログ自己同期型回路は当該技術分野において公知で
ある。図１９は従来のアナログ自己同期型回路１９１０
を示しており、それはＡＮＤゲート１９０４及び３個の
インバータ１９０５，１９０６，１９０７を有してい
る。ＡＮＤゲート１９０４は信号１９００及び信号１９
０１（信号１９００の反転されたもの）を受取る。図２
０における回路１９１０の関連するタイミング線図に示
したように、信号１９０１はインバータ１９０５によっ
て多少遅延されている。ＡＮＤゲート１９０４は信号１
９０２を出力し、その場合に信号１９００と１９０１の
両方が高状態である場合にのみ信号１９０２は高状態で
ある。信号１９０２は更に反転され、従ってインバータ
１９０６及び１９０７によって二度遅延される。この二
度遅延された信号１９０３を図２０に示してある。従っ
て、回路１９１０は複数個のクロック、即ち信号１９０
２及び１９０３を形成する。
【０１０８】然しながら、回路１９１０はインバータ１
９０５，１９０６又は１９０７の遅延を制御するための
フィードバックを与えるものではない。従って、該イン
バータによって与えられる遅延が小さすぎる場合には
（典型的に、処理又は環境変動によって発生される）、
信号１９０２及び１９０３のパルス幅は回路条件を満足
するのには小さすぎるものとなる。このような態様で、
外部クロック、即ち信号１９００が遅滞化しても、チッ
プは動作することはない。換言すると、アナログ自己同
期型回路は、それが機能障害を起こしている場合には、
典型的に、どのような速度においても機能不全である。
【０１０９】対照的に、本発明はデジタルタイミング割
当を形成し、それはチップが動作上機能的なものとさせ
るために外部クロックをスローダウンさせることを可能
とし、その際にアナログ自己同期型回路１９１０よりも
より信頼性のある正確な複数個のクロックを供給する方
法を提供している。一実施例においては、時間多重型Ｆ
ＰＧＡは、外部サイクル毎に複数個の内部サイクルが発
生するように、外部クロック周波数の倍数である内部ク
ロック周波数を与える。図２１を参照すると、外部クロ
ック２１０１はフェーズロックループ（ＰＬＬ）２１０
７に対してクロック信号を供給する。ＰＬＬ２１０７
は、典型的に、位相検知器２１０２、ローパスフィルタ
（ＬＰＦ）２１０３、オシレータ２１０４を有してい
る。オシレータ２１０４は外部クロック２１０１によっ
て与えられるクロック信号の倍数である周波数で動作す
る。
【０１１０】分周器２１０５は、外部クロック２１０１
によって与えられた信号周波数を近似するためにオシレ
ータ周波数を分周する。外部クロック２１０１によって
与えられた入力クロック信号に対してのこれらの出力信
号の正確な同期を確保するために、フィードバック線２
１０６が位相比較器２１０２へ結合されている。位相比
較器２１０２は入力線２１０８上に与えらえた周波数と
フィードバック線２１０６上の周波数とを比較する。位
相比較器２１０２はこれら２つの周波数の間の位相差に
よって決定される出力位相エラー信号を発生する。ライ
ン２１０６上の周波数がライン２１０８上の周波数と等
しくない場合には、位相エラー信号は、ＬＰＦ２１０３
（これはジッタを補正する）によってフィルタされた後
に、オシレータ２１０４の周波数をライン２１０８上の
周波数の方向へそらさせる。
【０１１１】本発明によれば、高内部オシレータ周波数
（即ち、５ナノ秒周期）は全ての内部サイクルをオシレ
ータ周期の倍数とすることを可能とする。特に、オシレ
ータ２１０４の周波数が高ければ高い程、可能な内部サ
イクルはより精細に同調され、即ちより短いものとな
る。例えば、オシレータ２１０４が２００ＭＨｚ（即ち
５ナノ秒周期）の周波数を与えるものと仮定すると、単
一クロックシーケンサ（図２２Ａを参照して詳細に説明
する）は５ナノ秒又はその倍数の内部サイクルを供給す
ることが可能である。本発明においては、内部サイクル
は等しいものである必要はないが、内部サイクルの全て
の和は外部サイクルと等しい。
【０１１２】コンフィギュレーションブロック２１０９
からのコンフィギュレーションビットは、フィードバッ
ク線２１０６に対しての分周を選択するように分周器２
１０５をプログラムし、その際に外部クロック２１０１
の周波数範囲を拡張させる。分周器２１０５は従来の二
進カウンタであって、分周器が０に到達するたびにコン
フィギュレーションブロック２１０９によってプリセッ
トされる。
【０１１３】図２２Ａは本発明の一実施例における単一
クロックシーケンサ２２０１を示しており、それはその
動作を制御するためにＣＬＢ１１００からユーザが発生
した信号を受取る。特に、ユーザが発生した信号Ｊｕｍ
ｐＣｏｍｍ（即ち、ユーザ論理から発生され且つ、例え
ば、マルチプレクサ３１５（図１３）によって与えられ
る）は、単一クロックシーケンサ２２０１に対してその
プログラムされたシーケンスのコンフィギュレーション
からそれることを支持し、一方ユーザが発生した信号Ｊ
ｕｍｐＡｄｄｒ（典型的に３ビット）は、どのスライス
へ単一クロックシーケンサ２２０１がジャンプするかを
決定する。単一クロックシーケンサ２２０１はいつ及び
どこへジャンプするかを決定する場合に論理１１０１を
助けるために、ユーザ論理１１０１に対して現在のスラ
イスアドレス信号ＣｕｒｒｅｎｔＡｄｄｒを供給する。
【０１１４】単一クロックシーケンサ２２０１は、３つ
のフィールド、即ちＮｅｘｔＡｄｄｒ，ＪｕｍｐＥｎ，
Ｄｕｒａｔｉｏｎへ分割されている複数個のビットを具
備するシーケンステーブル２２０２を有している。ビッ
トＮｅｘｔＡｄｄｒ０乃至ＮｅｘｔＡｄｄｒ７は夫々の
メモリスライスに対するアドレスである（即ち、Ｎｅｘ
ｔＡｄｄｒ０はスライス０に対するもの等）。ビットＪ
ｕｍｐＥｎ０乃至ＪｕｍｐＥｎ７は、ユーザジャンプコ
マンドをそのメモリスライスに対して実行すべきか否か
を決定する。ビットＤｕｒａｔｉｏｎ０乃至Ｄｕｒａｔ
ｉｏｎ７は、夫々のメモリスライスの期間を表示する。
一実施例においては、シーケンステーブル２２０２のビ
ットはコンフィギュレーションビットストリームによっ
て供給され、一方その他の実施例においては、これらの
ビットはユーザ論理１１０１によって供給される。
【０１１５】本発明によれば、単一クロックシーケンサ
２２０１の動作はモードに依存するものである。例え
ば、 （ｉ）タイムシェアリングのみのモード又はタイムシェ
アリング＋スタティックモードにおいては、ｎａｎｏｃ
ｌｏｃｋ（ｎＣＬＫ）はマイクロクロック（ｕＣＬＫ）
へ等しく（タイムシェアリングモード信号ＴＳｍｏｄｅ
によって設定される）、且つコンフィギュレーションス
イッチのみがユーザ論理ジャンプによるものである。こ
の場合には、ＮｅｘｔＡｄｄｒは循環される。換言する
と、次のアドレスは現在のアドレスである。
【０１１６】（ii）いくらかのタイムシェアリングとい
くらかの論理エンジンＣＬＢが存在する混合モードをサ
ポートする実施例においては、第二単一クロックシーケ
ンサが必要となる。即ち、１つのシーケンサは論理エン
ジンモード用であり且つ別のシーケンサはタイムシェア
リングモード用のシーケンステーブルのないものであ
る。その実施例においては、各シーケンサ２２０１は別
個のＪｕｍｐＣｏｍｍ及びＪｕｍｐＡｄｄｒ入力ビット
及び別個のＣｕｒｒｅｎｔＡｄｄｒ出力ビットを有して
いる。
【０１１７】（iii ）論理エンジンモードのみ又は論理
エンジン＋スタティックモードにおいては、単一クロッ
クシーケンサ２２０１が使用される。
【０１１８】注意すべきことであるが、図２２Ａに示し
た単一クロックシーケンサ２２０１は、例えば当該技術
分野において公知な例えばリセット等の特徴を有してい
るが、その詳細な説明は割愛する。
【０１１９】単一クロックシーケンサ２２０１の定常状
態動作は以下のとおりである。
【０１２０】（ｉ）スライス０の活性化期間中に、フリ
ップフロップ２２０４は「０」を有しており且つアドレ
スデコーダ２２０３はシーケンステーブル２２０２から
スライス０の値を選択する（即ち、ＮｅｘｔＡｄｄｒ
０，ＪｕｍｐＥｎ０，Ｄｕｒａｔｉｏｎ０）。
【０１２１】（ii）ＮｅｘｔＡｄｄｒ０は、ジャンプが
とられない場合に、次のｕＣｙｃｌｅに対するメモリス
ライスの番号を与える。ＪｕｍｐＥｎ０はジャンプが可
能であるか否かを決定する。従って、ＪｕｍｐＥｎ＝０
である場合には、ＪｕｍｐＣｏｍｍは無視される。
【０１２２】（iii ）ＪｕｍｐＥｎ０＝１である場合に
は、ユーザ論理１１０１（図１１）は３ビットアドレス
ＪｕｍｐＡｄｄｒを供給し且つＪｕｍｐＣｏｍｍ上でジ
ャンプコマンドを発生することによって、次のコンフィ
ギュレーションに対するメモリスライスアドレスを決定
する。ユーザ論理１１０１はＣｕｒｒｅｎｔＡｄｄｒに
関する現在のコンフィギュレーションアドレスを使用し
てＪｕｍｐＡｄｄｒを計算する（換言すると、ユーザ論
理１１０１はアクティブ即ち活性状態にあるスライスに
依存してジャンプを表示する）。
【０１２３】（iv）カウンタ２２０５は現在のｕＣｙｃ
ｌｅに対するナノサイクル即ちｎａｎｏｃｙｌｅをカウ
ントする。例えば、カウンタ２２０５がＤｕｒａｔｉｏ
ｎ０でロードされたと仮定すると、０へカウントダウン
し（カウンタ２２０５上での「＝０」信号）、且つ新た
なｕＣＬＫパルスを発生し、それはフリップフロップ２
２０４をロードし且つ次のｕＣｙｃｌｅでプロセスを再
開始する。
【０１２４】本発明によれば、ユーザは、あるスライス
に対するシーケンサテーブル２２０２内の選択したＮｅ
ｘｔＡｄｄｒ信号が使用されないように、即ち８未満の
シーケンスに対して、ＮｅｘｔＡｄｄｒ値をプログラム
することが可能である。３つのコンフィギュレーション
のシーケンスに対するタイミングを図２２Ｂに示してあ
る。特に、最初のｕＣｙｃｌｅ（ｕＣＬＫパルス２２１
０によって示してある）は、３つのナノクロック２２１
１を有しており、２番目のｕＣｙｃｌｅ（ｕＣＬＫパル
ス２２１２によって示してある）は５つのナノサイクル
２２１３を有しており、且つ３番のｕＣｙｃｌｅ２２１
４（ｕＣＬＫパルス２２１４によって示してある）は４
個のナノサイクル２２１５を有している。注意すべきこ
とであるが、ｕＣＬＫパルス２２１０は「２」のカウン
タ値のローディングをトリガし、ｕＣＬＫパルス２２１
２は「４」のカウンタ値のローディングをトリガし、且
つｕＣＬＫパルス２２１４は「３」のカウンタ値のロー
ディングをトリガする。ローディングの後に、各ナノサ
イクルパルスは「０」が発生されるまでカウンタ値を
「１」だけ減少させる。０が発生されると次のｕＣＬＫ
パルスをトリガする。 ８． 動作モード 本発明に基づくＦＰＧＡは３つのモードで動作する。第
一のモード、即ちタイムシェアリングモードにおいて
は、フラッシュリコンフィギュレーション当たり複数個
のユーザサイクルが存在している（例えば、複数個のユ
ーザクロックサイクルに対してＦＰＧＡは単一のコンフ
ィギュレーションに溜まる）。フラッシュリコンフィギ
ュレーション（再形態特定）は、通常、信号によってト
リガされ、且つ典型的には予め定めたシーケンスのコン
フィギュレーションは存在しない。第二のモードである
論理エンジンモードにおいては、ユーザサイクル当たり
複数個のフラッシュリコンフィギュレーション（マイク
ロサイクル）が存在している。このモードにおいては、
フラッシュリコンフィギュレーションは、通常、予め定
めたシーケンスのコンフィギュレーションで継続的にシ
ーケンス動作される。第三のモードであるスタティック
モードにおいては、多くのコンフィギュレーションが同
一である。換言すると、ＦＰＧＡがリコンフィギュア即
ち再形態特定が行なわれる場合に実行中の論理は同一の
ままであり、その際に永久的に常駐しているように見え
る。このモードにおいては、フラッシュリコンフィギュ
レーションは上述した方法のいずれかによってトリガさ
れる。幾つかの実施例では１つのモードにおいて排他的
に動作するが、他の実施例は逐次的か又は同時的かのい
ずれかにおいて複数個のモードで動作する。これらのモ
ードの各々については以下に詳細に説明する。
【０１２５】８．１ タイムシェアリングモード 図２５を参照すると、タイムシェアリングモードにおい
ては、ＦＰＧＡは、同時的に動作状態となることが必要
ではない異なる機能をサポートするために、複数個のコ
ンフィギュレーション２５００、即ちメモリスライス０
−７でプログラムされる。図示した形状２５０１の各々
は任意の寸法（例えば、ＣＬＢの数）及び形態（例え
ば、経路付け構成体）の論理関数を表わしている。論理
関数２５０１Ａ−２５０１Ｈが図２５に示されている。
１つのシーケンス動作において、ＦＰＧＡは初期的にあ
る論理関数（例えば、２５０１Ａ）を実行すべくプログ
ラムされており、次いでフラッシュリコンフィギュレー
ションによって再形態特定されて異なる論理関数（例え
ば、２５０１Ｈ）を実行する。ＦＰＧＡはユーザ論理に
おいて発生されるか又は外部ピンによって与えられる信
号に応答していずれかの論理関数からいずれかのその他
の論理関数へスイッチする。
【０１２６】この実施例においては、ＦＰＧＡはオンチ
ップ即ちチップ上に同時的に最大で８個の別個のコンフ
ィギュレーションを格納する（各々は異なるメモリスラ
イスに格納される）。フラッシュリコンフィギュレーシ
ョンが発生すると、ＣＬＢの出力の状態が自動的に前述
したマイクロレジスタ内へ格納され、その際にコンフィ
ギュレーション間においてパラメータをパスさせること
を可能としている。前に使用したコンフィギュレーショ
ンを再度呼ぶ場合には、コンフィギュレーション動作が
それが中断した箇所から再開することが可能であるよう
に全ての以前の状態を回復することが可能である。
【０１２７】図２５に示したように、各論理関数２５０
１は所定数のゲートを必要とする。従来技術において
は、例えば４００個のＣＬＢからなるアレイが１０，０
００個のゲートの論理を実現していた。然しながら、本
発明の時間多重能力によれば、最大で８０，０００個の
ゲートの論理を実現可能である（８×１０，０００）。
図２５は、４００個のＣＬＢからなるアレイにおいて６
２，０００個のゲートの論理が実現されている実施例を
示している。
【０１２８】図４を参照すると、ラッチされた信号ＱＯ
ＬＤは、マイクロレジスタ３２４へ供給することに加え
て、フリップフロップ３２２へも供給される。上述した
タイムシェアリングモードにおいては、新たなコンフィ
ギュレーションの最初のサイクル上で（それはアクティ
ブグローバル信号ＦｉｒｓｔＣｙｃによって表わされ
る）、信号ＱＯＬＤはフリップフロップ３２２のＱ出力
端子へ回復される。これと対比して、スタティックモー
ドにおいては（セクション８．３参照）、信号Ｆｉｒｓ
ｔＣｙｃはコンフィギュレーションビットを具備するス
タティックモードＣＬＢにおいて局所的に禁止され、そ
の際に信号ＱＯＬＤがフリップフロップ３２２内へロー
ドされることを防止する。特に、その他の周辺論理（不
図示）は信号ＦｉｒｓｔＣｙｃを発生する。この信号
は、コンフィギュレーションビットと共にゲート動作さ
れ、その際に信号ＦｉｒｓｔＣｙｃを禁止させるか又は
アクティブ即ち活性な信号ＦｉｒｓｔＣｙｃを供給す
る。
【０１２９】１つのコンフィギュレーションから別のコ
ンフィギュレーションへ変化するビットによって制御さ
れるライン上でグリッチが発生する場合がある。これら
の可能性のあるグリッチはスタティックモードフリップ
フロップ接続を制限する。特に、組合わせ論理と対比し
て、殆どのフリップフロップ入力信号はグリッチがフリ
ップフロップ状態を変化させることを防止するために常
にグリッチがない状態に維持されねばならない。従っ
て、例えばＣ及びＳＲ等の信号は、それらの供給源へ至
るまでずっとグリッチのないものでなければならず、こ
れらの経路上全てにおいてコンフィギュレーションビッ
ト制限を暗示している。更に、信号Ｄ及びＥＣはクロッ
ク信号Ｃと相対的なあるセットアップ及びホールド時間
に関し有効なものである必要がある。非同期的クロック
の場合には、信号Ｃはコンフィギュレーションスイッチ
ング時間に対し何等関係を有するものではないので、信
号Ｄ及びＥＣはコンフィギュレーションスイッチに基づ
く任意の時間においてグリッチを有することができず、
その際に信号Ｃ及びＳＲと同一の制限を暗示している。
【０１３０】８．２ 論理エンジンモード 論理エンジンモードにおいては、ＦＰＧＡは、幾つかの
ステージに分かれた単一の大きな設計を実現すべくプロ
グラムされており、各ステージは１つのコンフィギュレ
ーションである。ＦＰＧＡは、典型的に、各論理部分を
介しての信号伝搬速度と同等の速度で所定の順番で全て
のコンフィギュレーションを介してシーケンス動作す
る。１つのコンフィギュレーションにおいて実行された
論理の結果は後のコンフィギュレーションで使用するた
めにマイクロレジスタ内に格納される。この設計におけ
るフリップフロップ内に格納すべき結果はマイクロレジ
スタ内に格納され且つマイクロサイクルを介して後のパ
スにおいて使用される。このプロセスはＣＬＢの再使用
のために従来のＦＰＧＡよりも遅いが、チップ容量は著
しく増加される。
【０１３１】このモードにおいて、各フラッシュリコン
フィギュレーションは「マイクロサイクル」と呼ばれ
る。全てのマイクロサイクルを介しての１つの繰返しは
「主要なサイクル」と呼ばれる。「ユーザサイクル」は
ユーザの最も速いクロックサイクルにおける時間であ
る。典型的に、出力信号はユーザサイクル当たり一度ア
ップデートされねばならない。簡単な場合においては、
ユーザサイクルは主要なサイクルと同一である。全ての
ユーザ論理が同期的であり且つ一つのクロックのみが存
在するか（「ユーザ」クロック）、又はその他の全ての
クロックがユーザクロックから派生される場合には、そ
のユーザクロックは主要なサイクルと同一であるユーザ
サイクルを画定する。ユーザクロックは全てのコンフィ
ギュレーションを介してシーケンス動作するマイクロサ
イクルをトリガするか、又はシーケンサは全てのマイク
ロサイクルを介して断続的にサイクル動作することが可
能である。注意すべきことであるが、主要なサイクルは
ユーザクロックと同期させることが可能である（例え
ば、コンフィギュレーション０はユーザクロックの上方
向遷移と同期させることが可能である）。
【０１３２】典型的に、論理エンジンモードにおいて
は、ユーザの設計における組合わせ論理がＬＵＴ又はＦ
ＰＧＡ上で使用可能な論理原始要素に分割される。ある
デザイン（設計）におけるＬＵＴ「レベル」は以下の如
くに定義される。フリップフロップ出力端子及びチップ
入力ピンへの接続のみを有するＬＵＴのレベルは「１」
であり、一方その他全てのＬＵＴのレベルはその入力信
号を発生するＬＵＴの最も大きなレベルよりも１つ大き
なものである。組合わせ論理サイクルはＬＵＴ出力信号
に依存するＬＵＴ入力信号を無視することによって分解
される。このデザイン（設計）における任意のＬＵＴの
最も大きなレベルはこの設計の深さと呼ばれる。
【０１３３】論理をマイクロサイクルへ分割する場合
に、１つのＬＵＴから次のものへの直列接続は、その信
号の供給を発生するＬＵＴは、その信号の全てのディス
ティネーション（宛先）よりも１つのマイクロサイクル
先に（又は同一のマイクロサイクル）評価されねばなら
ない。従って、各ＬＵＴはそのレベルに対応するマイク
ロサイクルにおいて評価され、その場合にＬＵＴ出力信
号はマイクロレジスタ内に保持される。その設計のレベ
ル及び深さは、その論理を評価するのに必要とされるマ
イクロサイクルの数を表わす。これらの制限については
図２６及び３０を参照して後に説明する。
【０１３４】前述したようにＬＵＴ及び相互接続体は、
論理エンジンモードにおいては各マイクロサイクルに対
して再形態特定が行なわれ、中間状態は後のマイクロサ
イクルにおいてアクセスするためにマイクロレジスタ内
に保持される。図２６に示した例においては、５個の仮
想ＬＵＴ２６０１−２６０５を必要とする回路設計が、
単に３個の実際のＬＵＴを使用して実現されている。第
一マイクロサイクル期間中、即ちμｃｙｃｌｅ ０期間
中に、ＬＵＴ２６０１−２６０３がコンフィギュア、即
ち形態が特定され、ネット１−８から信号を受取り、且
つネット９，１０，１１上にその結果を発生する。ネッ
ト９，１０，１１の状態は、マイクロレジスタ内にラッ
チされ、且つ第二マイクロサイクル、即ちμｃｙｃｌｅ
１に対応する新たなコンフィギュレーションワードが
読取られる。μｃｙｃｌｅ １において、ＬＵＴ２６０
４は、μｃｙｃｌｅ ０において前に使用したＬＵＴ３
０２−３０４（図３）のうちの１つを再度使用すること
によって実現される。ネット１０及び１１へのアクセス
は、出力マルチプレクサ３１３−３２０（図３）のうち
の３つを介して行なわれる。同様の態様において、μｃ
ｙｃｌｅ ２において、ＬＵＴ３０２−３０４（図３）
のうちの１つを再度使用することによって、ＬＵＴ２６
０５が構成される。
【０１３５】説明の便宜上、図２６は３つのマイクロサ
イクルを示しているに過ぎない。然しながら、８個のメ
モリスライスの全てがコンフィギュレーションデ−タの
ために使用されるものと仮定すると、本発明に基づくＦ
ＰＧＡは最大で従来技術の回路と等価な論理の量の８倍
の量を保持するものである。然しながら、実現される論
理はクリティカルパス（臨界的経路）における論理レベ
ルの数及びユーザクロック条件に依存して、より遅いも
のである。例えば、クリティカルパスが２つのレベルの
深さに過ぎないが、回路設計は８個のマイクロサイクル
を使用して実現される場合には、その回路設計は従来の
ＦＰＧＡで実現されたもの（又は、本明細書に詳細に説
明したようにタイムシェアリング又はスタティックモー
ドで）実現した設計よりも少なくとも４倍遅いものとな
る。一方、回路設計がそのクリティカルパスにおいて８
個又はそれ以上の論理レベルを有するものである場合に
は、本発明において実現したような設計は従来のＦＰＧ
Ａよりもわずかに遅いものに過ぎない場合がある。従っ
て、論理エンジンモードはある程度速度を犠牲にして著
しい密度を得るものである。
【０１３６】該設計の論理深さはＦＰＧＡ内に構築され
たコンフィギュレーションの数と同一でない場合があ
る。例えば、該設計が単に３つのコンフィギュレーショ
ンを必要とするに過ぎない場合（即ち、計算が３つのコ
ンフィギュレーションで完了）、シーケンサはその他の
コンフィギュレーション（例えば、８個のコンフィギュ
レーションを有するＦＰＧＡにおけるコンフィギュレー
ション４乃至８）をスキップし且つ最初のコンフィギュ
レーションへ復帰する場合がある。このように、該論理
の完了後（即ち、３番目のマイクロサイクル（μｃｙｃ
ｌｅ２）の後）次のものの開始への待ち時間はより少な
い（即ち、潜在的に、５サイクル後の代わりに次のマイ
クロサイクルにおいて）。従ってこの例においては、主
要なサイクルは該設計に適合するように短縮化されてい
る。一実施例においては、この各ユーザ設計に対して設
定されるシーケンサ内のこの終了カウントはプログラム
可能なレジスタ内に格納される。
【０１３７】基本的なチップアーキテクチュアの場合、
即ち「ｎ」マイクロサイクルアーキテクチュアの場合に
は、最大でｎ個のレベルの深さまでのユーザ設計のみが
評価することが可能であるように見える。回路設計にお
ける平均経路深さは典型的に３個のレベルと４個のレベ
ルとの間であるが、典型的な回路設計においては２，３
の長い経路を有することは異常ではない。性能を改善す
るか又はユーザの設計が使用可能なマイクロサイクルの
数よりも多くのレベルの論理を有する場合に設計に適合
させるために、該設計の深さよりもより少ないマイクロ
サイクルに適合させるように設計を修正させることが可
能である。本発明は、以下の代替的な解決方法を提供し
ている。
【０１３８】１．「バイパス」接続を使用してマイクロ
レジスタ周りに信号を指向させる（例えば、マルチプレ
クサ３１３−３１４（図３）へ供給される信号Ｇ参
照）。これらの信号は、現在のマイクロサイクルにおい
てその他の論理によって使用されるが、それらがマイク
ロレジスタ内に格納されていない限りその他のマイクロ
サイクルにおいて論理によって使用されることはない。
【０１３９】２．マイクロレジスタはＦＰＧＡにおける
マイクロサイクルコンフィギュレーションの総数よりも
多くの値を保持しており、その際に１つを超えた主要な
サイクル前に発生された結果へアクセスすることを可能
としている。該コンフィギュレーション（主要なサイク
ル）を介しての複数個のパスが該計算を完了するのに必
要とされる。
【０１４０】３．自走マイクロサイクルシーケンスを与
え且つより長い計算の結果に関するイネーブルとしてユ
ーザクロックを供給する。従って、この解決方法におい
ては、ユーザサイクルは１つを超えた主要サイクルを有
している。オプションとして、この解決方法はマイクロ
サイクルの数より長いマイクロサイクルシーケンスカウ
ントを有しており、従って回路設計におけるマイクロサ
イクルの数はチップ内に組込んだ実際のマイクロサイク
ルの数の倍数である必要はない。
【０１４１】解決方法３において、各ＬＵＴは各ユーザ
サイクルにおける複数個の主要なサイクルのうちの単に
１つのみに関して使用される。その他の主要なサイクル
に関しては、ＬＵＴは無視される値を計算する。従っ
て、ユーザクロックは無視された値が格納されることが
ないことを確保するためのイネーブル信号として必要と
され、コンフィギュレーションビットはどの主要サイク
ルに関して結果を保存するかを表わすために必要とさ
れ、且つグローバル信号はどの主要なサイクルがアクテ
ィブ即ち活性状態であるかを表わすために必要とされ
る。オプションとして、いつ結果及びグローバル活性信
号を保存するかの表示は、ＦＰＧＡに関する論理で構成
することが可能である。
【０１４２】８．２ａ 複数個のクロック／非同期クロ
ック動作 論理エンジンモードの上述した説明は単一のクロックを
暗示しているが、多くのユーザ回路設計はこの制限を有
するものではない。クロック動作される回路の２つの異
なるカテゴリが存在しており、即ち複数個の関連したク
ロック及び関連していない（非同期）クロックである。
【０１４３】回路設計が１つを超えた数のクロックを有
しており且つ全てのクロックが最も速いクロックの倍数
である場合には、最も速いクロックはユーザクロックと
して実現され、且つその他の全てのクロックはマイクロ
サイクルレジスタイネーブル信号で実現される。例え
ば、図３９及び３９Ａを参照すると、遅いクロック信号
ＳＣ（状態３９０１において決定される）の上昇エッジ
の後可及的速やかに、遅いクロックイネーブル信号ＳＣ
Ｅがアクティブ即ち活性状態（状態３９０２）へ移行し
且つ１つの主要サイクルの間アクティブ即ち活性状態に
溜まる。１つの主要サイクルの後（主要なクロック信号
ＭＣによって決定される）、遅いクロックが低状態へ移
行し（ステップ３９０３）且つシステムは遅いクロック
ＳＣが０へ復帰する場合の遅いクロックの上昇エッジ
（状態３９０１）を待機する状態に復帰する。イネーブ
ル信号状態マシンは、オンチップの特別目的論理として
与えられるか又はＣＬＢにおいてＦＰＧＡ論理から構築
される。この技術は、最も速いクロックの倍数ではない
より遅いクロックを実現するために使用することも可能
である。
【０１４４】例えば、図２７はユーザの設計の一部を示
しており、その場合に、フリップフロップ２７００はク
ロックゲート動作回路２７０１からクロック信号を受取
る。この実施例においては、クロックゲート動作回路２
７０１はＡＮＤゲート２７０２を有しており、該ゲート
はクロック２７０３及びイネーブル回路２７０４から入
力信号を受取る。このように、フリップフロップ２７０
０のクロック端子Ｋは、クロック２７０３及びイネーブ
ル回路２７０４からの両方の信号が論理高である場合に
のみ、ＡＮＤゲート２７０２からイネーブル信号を受取
る。クロック２７０３は主要なサイクル毎に信号を供給
する（即ち、ＰＬＤにおける最も速いユーザクロック信
号を供給する）。１つの例示的なユーザ設計において
は、イネーブル回路２７０４は主要なサイクル毎に信号
を供給する。従って、クロックゲート動作回路２７０１
がユーザの設計したフリップフロップ２７００へ結合さ
れているものとして識別される場合には、２つの重要な
情報が決定される。第一に、クロック２７０３によって
供給される信号（ユーザクロック）及びフリップフロッ
プ２７００のクロック端子Ｋへ供給される信号は関連し
ており、且つ、第二に、フリップフロップ２７００のク
ロック端子Ｋへ供給される信号はユーザクロックよりも
遅いものである。従って、より遅いクロック信号が識別
される。このより遅い信号がマイクロレジスタイネーブ
ルでクロックイネーブルピンへ供給されるようにユーザ
の設計を最適化させることが可能であり、その場合には
ＡＮＤゲート２７０２を除去している。
【０１４５】別の実施例においては、ライブラリ要素
（ゲート、フリップフロップ又はその他の論理関数）が
クロックの分割即ち分周を特定する（換言すると、エン
ドユーザによって選択されるマイクロクロックを識別す
る）。図２８は例示的なライブラリ要素２８０２Ａ，２
８０２Ｂ，２８０２Ｃ及びそれらのマイクロサイクルク
ロック２８０１に対する関係を示している。特に、ライ
ブラリ要素２８０２Ｂは、クロック信号ＣＬＫが８によ
って分周されることを特定し、その際に出力信号ＣＬＫ
８を与える。最後に、一般的ライブラリ要素２８０２Ｎ
が、クロック信号ＣＬＫがＮによって分周されることを
特定し、その場合にＮはユーザによって与えられる数で
ある。然しながら、この実施例においてはユーザの設計
がクロック分周器を使用しているが、本発明は、典型的
に、図２７に示した態様でクロック分周器を実現する。
換言すると、クロック２８０１はマイクロサイクルクロ
ック信号を供給し、且つライブラリ要素２８０２Ａ−２
８０２Ｎと関連する分周器はイネーブル信号を供給す
る。
【０１４６】出力信号ＣＬＫ１０，ＣＬＫ８，ＣＬＫＮ
は、概略的捕獲期間中にユーザによって決定されるフリ
ップフロップ（不図示）のクロック入力端子へ供給され
る信号である。図２９に示した一実施例においては、こ
れらの信号は、分周信号、例えば出力線２８０８上の分
周信号を図３９に示した状態マシンに従って動作する回
路２９１１へ供給することによって実現される。回路２
９１１はマイクロレジスタ２９１０のイネーブルＥＮピ
ンへ遅いクロックイネーブル信号を供給する。高速論理
の一部は、例えば、システム全体としての速度の２倍乃
至４倍で走る場合がある。本発明においては、この論理
は例えば、マイクロサイクル１−４、次いで、再度、マ
イクロサイクル５−８において複製され且つ実現され
る。この実現、即ち高速クロックの２つのサイクルを単
一の主要なサイクルへ適合させることは、論理の残部に
関して高速論理の速度を２倍とさせる。
【０１４７】８．２ｂ 論理エンジンモード／マイクロ
サイクルシーケンス動作用シーケンサ シーケンサは、元のコンフィギュレーションからの入力
及びユーザが発生した信号を取りながらマイクロサイク
ルを介してシーケンス動作する。回路設計の最良の性能
のためには、マイクロサイクルは可及的に短い期間から
構成する。マイクロサイクルの期間は、 １．コンフィギュレーションメモリからのマイクロサイ
クルコンフィギュレーションの読取、 ２．ＬＵＴへの信号の伝搬、 ３．ＬＵＴの評価、 ４．次のマイクロサイクルに対するマイクロレジスタの
セットアップ、 を行なうために必要とされる時間の量によって設定され
る。
【０１４８】複数個のレベルの論理が１つのマイクロサ
イクルで評価される場合にはステップ２及び３が繰返し
行なわれる（注意すべきであるが、ステップ１の待ち時
間は、パイプラインラッチによって隠すことが可能であ
り、従ってそれはμｃｙｃｌｅ期間に貢献することはな
い）。
【０１４９】ＦＰＧＡ内に設けられる論理は、高速論
理、即ちその動作を迅速に実行する論理、及びより遅い
論理、即ちその動作を完了するために著しくより多くの
時間（高速論理によって必要とされる時間と比較して）
を必要とする論理へ分割することが可能である。本発明
の一実施例によれば、高速論理はそれがいずれかの主要
なサイクルにおいて少なくとも２回評価されるように所
定のマイクロサイクルにおいて複数回評価される。この
評価は、繰返し技術（図３３を参照して説明する）又は
サブルーチン技術（図３４を参照して説明する）を使用
して行なわれる。換言すると、高速論理が低速論理のク
ロック速度の２倍の速度を有するものと仮定する。この
例においては、主要なサイクルは低速論理のクロック速
度に設定され、その場合に、高速論理は主要サイクル毎
に２度実行する。
【０１５０】図３３は時間に関して、特にマイクロサイ
クル３３０１−３３０５を介してのＣＬＢ１−５の表示
を示している。前述したように、各ＣＬＢ１−５は、典
型的に、各マイクロサイクル３３０１−３３０５に対し
て異なるコンフィギュレーション（形態）を有してい
る。陰線の付けた区域３３０６は、矢印３３１０によっ
て示したように、各主要なサイクルにおいて複数回評価
されるべき論理を表わしている。
【０１５１】特に、この実施例においては、マイクロサ
イクル３３０２がマイクロサイクル３３０１に追従して
いる。マイクロサイクル３３０２と関連するコンフィギ
ュレーションを完了した後に、高速論理はマイクロサイ
クル３３０１（矢印３３１０で示してある）と関連する
コンフィギュレーションへ復帰することを表わす次のマ
イクロサイクルアドレスを発生する。マイクロサイクル
３３０１及び３３０２と関連するＣＬＢ１−５に対する
コンフィギュレーションが繰返される。一実施例におい
ては、繰返しカウントは例えば２等の固定数である。そ
の実施例においては、ＣＬＢ１−５はマイクロサイクル
３３０１及び３３０２期間中に４回リコンフィギュア即
ち再形態特定が行なわれる（即ち、３３０１，３３０
２，３３０１，３３０２，３３０３．．．）。
【０１５２】別の実施例においては、マイクロサイクル
３３０１及び３３０２と関連するコンフィギュレーショ
ンは、ある条件（条件付き分岐論理へ供給される）が充
足されるまで繰返される。マイクロサイクル３３０１及
び３３０２が適宜の回数繰返された後に、マイクロサイ
クル３３０３，３３０４，３３０５は逐次的に追従する
（即ち、（３３０１，３３０２）．．．（３３０１，３
３０２），３３０３，３３０４，３３０５））。従っ
て、マイクロサイクル３３０１及び３３０２と関連する
論理は、マイクロサイクル３３０３，３３０４，３３０
５と関連する論理よりも多数回評価される。マイクロサ
イクル３３０１及び３３０２と関連する論理はマイクロ
サイクル３３０３，３３０４，３３０５と関連する論理
よりもより多数回評価されるので、該論理はより速い応
答を有しており従ってより高速で走るように見える。従
って、マイクロサイクル３３０１及び３３０２を介して
の繰返しは、典型的に、主要なサイクル当たり多数回発
生し、一方、マイクロサイクル３３０３，３３０４，３
３０５を介してのシーケンスは、典型的に、主要なサイ
クル当たり１回発生する。
【０１５３】一方、別の実施例においては、高速論理は
サブルーチンコールに類似したものである。換言する
と、サブルーチンはマイクロサイクルシーケンスにおけ
る任意の場所において選択的にコールされ、且つ元のマ
イクロサイクルシーケンスへリターンする。図３４はマ
イクロサイクル３４０１，３４０５を介してのＣＬＢ１
−５の表示を示している。この実施例においては、マイ
クロサイクル３４０１と関連するＣＬＢ１−ＣＬＢ５の
低速論理コンフィギュレーションの後に、マイクロサイ
クル３４０４及び３４０５と関連する高速論理コンフィ
ギュレーションがコールされ（矢印３４１０で表わして
ある）且つ解析される。マイクロサイクル３４０５の完
了の後に、プログラムはリターンして（矢印３４１１で
表わしてある）マイクロサイクル３４０２において与え
られた低速論理コンフィギュレーションを解析する。従
って、プログラムは再度マイクロサイクル３４０４及び
３４０５において高速論理コンフィギュレーションをコ
ールする（矢印３４１２で表わしてある）。マイクロサ
イクル３４０５の完了後、プログラムはリターンし（矢
印３４１３で表わしてある）マイクロサイクル３４０３
において低速論理コンフィギュレーションを解析する。
最後に、プログラムは、シーケンス全体を繰返すため
に、マイクロサイクル３４０１へリターンする（矢印３
４１４で表わしてある）。従って、この実施例において
は、プログラムは、マイクロサイクル３４０１，３４０
４，３４０５，３４０２，３４０４，３４０５，３４０
３と関連する論理コンフィギュレーションシーケンスに
従う。
【０１５４】８．２ｃ スケジューラ ユーザの設計における論理の論理エンジンモードにおけ
るコンフィギュレーションスライスへの割当はスケジュ
ーリングと呼ばれる。スケジューリングは手動的に行な
うことが可能であるが、より便宜的にはスケジューラと
呼ばれるプログラムによって自動的に行なわれる。
【０１５５】スケジューリングは任意的なものではな
い。例えば回路２６における回路等の回路が１つの主要
なサイクルにおいて正しい結果を発生するためには、各
ＬＵＴは、それに対して入力信号を発生する全てのＬＵ
Ｔよりも速くないようにマイクロサイクルにおいてスケ
ジューリングがなされねばならない。更に、フリップフ
ロップに対して２つの条件が存在している。第一に、各
フリップフロップはそのＬＵＴに対する入力信号を発生
する全てのＬＵＴよりも速くないようにマイクロサイク
ルにおいてスケジューリングされねばならない。第二
に、各フリップフロップは、それを駆動する全てのＬＵ
Ｔ又はフリップフロップよりも速くないようにマイクロ
サイクルにおいてスケジューリングされねばならない。
【０１５６】図２６Ｂを参照すると、フリップフロップ
２６１１は第二の条件を満足する、即ちＬＵＴ２６１０
（この場合には、ＬＵＴ２６１０と同一のマイクロサイ
クルｎ内にある）よりも速くないようにスケジューリン
グされている。従って、ＬＵＴ２６１０は前のユーザサ
イクルからフリップフロップから２６１１の値をとる。
このように、フリップフロップ２６１１の出力信号はマ
イクロサイクルｎ＋１まで変化することはない。従っ
て、フリップフロップ２６１１はマイクロサイクルｎの
終了時にＬＵＴ２６１０の入力信号に対してサンプルさ
れる。注意すべきことであるが、フリップフロップ２６
１１は後のマイクロサイクルにおいてスケジューリング
することが可能であったものであり且つＬＵＴ２６１０
はより速いマイクロサイクルにおいてスケジューリング
することが可能であったものである。更に、フリップフ
ロップ２６１２は第一の条件を満足する。即ち、ＬＵＴ
２６１０よりも速くないようにマイクロサイクルにおい
てスケジューリングされている（この場合には、後のマ
イクロサイクルにおいてスケジューリングされてい
る）。フリップフロップ２６１２もマイクロサイクルｎ
内にスケジューリングすることが可能であったものであ
り又はマイクロサイクルｎ＋１の後のマイクロサイクル
においてスケジューリングすることが可能であったもの
である。
【０１５７】論理エンジンモードにおける本発明によれ
ば、ソフトウエアプログラム（以後、「スケジューラ」
と呼ぶ）が設計中のクリティカルパスを識別するための
レベライゼーション（ｌｅｖｅｌｉｚａｔｉｏｎ）即ち
レベル化と呼ばれる技術を使用する。最も簡単な場合に
おいては、該設計は全てのフリップフロップが同一のク
ロック信号によって同期される同期型設計であると仮定
される（注意すべきことであるが、マルチクロック設計
のクロックイネーブル信号を有する単一クロック設計へ
の変換についてはセクション８．２ｆにおいて後に詳細
に説明する）。最初の（最も低い番号）マイクロサイク
ルはユーザクロックの上昇エッジと同期される。全ての
組合わせ論理が評価され且つ全てのフリップフロップ値
が該コンフィギュレーションを介しての１つのパスにお
いてアップデートされる。各ユーザクロックサイクルは
全てのマイクロサイクルの評価を行なう。
【０１５８】単に１つのＬＵＴ又はＣＬＢの組合わせ論
理が各マイクロサイクルにおいて評価されるものと仮定
すると（換言すると、マイクロサイクル当たり１つを超
えたＬＵＴを介して伝搬が発生することがない）、１つ
のマイクロサイクル期間は、１つのＬＵＴ遅延＋入力信
号をＬＵＴ入力端子へ転送するための相互接続遅延から
構成されている。マイクロレジスタは後のマイクロサイ
クルにおいて使用するために組合わせ論理中間値を保持
する。マイクロレジスタは、更に、マイクロサイクルを
介しての次のパス上で評価される次のユーザサイクルに
おいて使用するためのフリップフロップ値を保持する。
【０１５９】これらの拘束条件が与えられると、該設計
はレベライゼーションアルゴリズムを使用してスケジュ
ーリングすることが可能である。特にチップ入力ピン又
はフリップフロップからのみ入力信号をとる各ＬＵＴは
レベル１が与えられる。その他のＬＵＴはいずれかの入
力の最も大きいレベルよりも１つ大きなレベル番号が与
えられる。この技術は可及的速やかなスケジュールを発
生する。
【０１６０】図２６に示した可及的速やかスケジューリ
ングは、全ての入力信号がレディ即ち準備されるや否や
各ＬＵＴをスケジューリングする。図３０に示した可及
的に遅いスケジューリングは、その出力信号が要求され
る前にマイクロサイクルにおいて各ＬＵＴをスケージュ
ーリングする。その他のスケジューリングも可能であ
り、例えば、各マイクロサイクルにおいて必要とされる
ＬＵＴの数を減少させるためにマイクロサイクルの数を
増加させるもの等がある。例えば、図２６において、ス
ケジューラが５個のマイクロサイクルを使用することが
許容される場合には、スケジューラはそれ自身のマイク
ロサイクルにおいて各ＬＵＴをスケジューリングするこ
とが可能であり、全ての結果をマイクロレジスタ内に保
存し、且つ前のマイクロサイクル期間中にマイクレジス
タ内の格納した結果を入力信号として使用することが可
能である。このように、該設計を構築するのに単に１つ
の実際のＬＵＴが必要とされるに過ぎない。
【０１６１】レベライゼーションは部分的な評価を与え
るものであるが、クリティカル即ち臨界的な遅延経路上
にないＬＵＴに対する部分的な評価には著しい余裕が存
在している。このために、スケジューラはクリティカル
パス内にないＬＵＴを識別し且つマイクロサイクル当た
り必要とされるＬＵＴの数を最小とさせるためにそれら
の評価をその他のマイクロサイクル内へ再スケジュール
することが可能である。例えば、図２６と図３０とを比
較すると、ＬＵＴ２６０１はマイクロサイクル１期間中
に評価されるべく再スケジュールされている（スケジュ
ーラによって）。このようにすることによって、回路設
計を実現するために必要とされる物理的なＬＵＴの数は
３個から２個へ減少される。ＬＵＴ２６０１はクリティ
カルパス即ち臨界的経路内にはないので、そのＬＵＴを
マイクロサイクル１内へ再度スケジューリングすること
は回路性能に影響を与えるものではない。
【０１６２】最適化方法がスケジューリングを改善する
ことが可能であり、即ち（ｉ）いずれかのマイクロサイ
クルにおいて必要とされる実際のＬＵＴの数を最小とさ
せ、（ii）各ネットが表われる毎にマイクロサイクルの
数を最小とさせ、且つ（iii）同一のマイクロサイクル
内に経路付けされた各ネットのピン数を最大とすること
によって改善することが可能である。
【０１６３】スケジューリングを最適化するための方
法、即ちリストスケジューリングとして知られる技術の
変形例について図４０を参照して説明する。
【０１６４】１．最初のマイクロサイクルでスタートす
る（ステップ４００１）。
【０１６５】２．このマイクロサイクルにおいてスケジ
ュールすることの可能な全てのＬＵＴを識別する（ステ
ップ４００２）。即ち、その入力信号がチップ入力ピ
ン、フリップフロップ出力端子、又はより先のマイクロ
サイクルにおいて既にスケジューリングされている入力
信号を発生する全てのＬＵＴを持ったＬＵＴから来る入
力信号を受取るＬＵＴを識別する。
【０１６６】３．以下の点に基づいてＬＵＴを優先度で
順番付けする（ステップ４００３）。
【０１６７】ａ．タイミング：ＬＵＴの可及的に遅いス
ケジューリングによって決定されて、最も速い又は最も
遅いスケジュールを有するＬＵＴが最初である。 ｂ．ネット：その他の全てのデスティネーションＬＵＴ
が既にスケジューリングされている入力ネットを有する
ＬＵＴ。
【０１６８】ｃ．ピン：そのディスティネーションイン
スタンスのうちの少なくとも１つがスケジューリングさ
れているネット上の１個のピンを有するＬＵＴ。 ｄ．可能なネット：リスト内の先のＬＵＴを付加するこ
とによってこのマイクロサイクルにおいて導入させるこ
との可能なネットを完成するＬＵＴ。
【０１６９】ｅ．可能なピン：リスト内の先のＬＵＴを
付加することによってこのマイクロサイクル内に導入す
ることの可能なネット上に１個のピンを有するＬＵＴ。
【０１７０】４．最も高い優先度を有するｍ個のＬＵＴ
を選択し、尚ｍはＦＰＧＡにおける実際のＬＵＴの数で
ある。これらｍ個のＬＵＴを現在のマイクロサイクル番
号の符号を付ける。それらを識別したＬＵＴのリストか
ら取除く（ステップ４００４）。
【０１７１】５．次のマイクロサイクルへ移行する（ス
テップ４００５）。
【０１７２】６．いまだにスケジューリングしていない
ＬＵＴが存在する場合には（ステップ４００６）、ステ
ップ４００２へ移行し、そうでない場合には終了する
（ステップ４００７）。
【０１７３】別の実施例においては、ｍ個のＬＵＴは一
度に１個選択され、その場合には、ステップ４００３は
各選択の後に再度実行される。この実施例は低速である
が、各選択の後にＬＵＴの順番付けをすることは、より
少ない数のマイクロサイクルを使用する結果となるか又
は配置させ且つ経路付けすることがより簡単となる。 ８．２ｄ スケジューリング圧縮 クリティカルパスにおける論理のレベル数がＦＰＧＡ設
計が実現されるコンフィギュレーションの数よりも大き
い場合には、スケジューラはクリティカルパスを圧縮さ
せる。図２６Ａを参照すると、２つのＬＵＴ、即ちＬＵ
Ｔ２６０４及び２６０５を同一のマイクロサイクル、即
ちマイクロサイクル１において直列的に接続させるため
にマイクロレジスタバイパスを使用してクリティカルパ
ス上のレベルの対を単一レベルへ合体させる。一実施例
においては、圧縮はクリティカルパス上のＬＵＴの数の
最小の拡張に基づいて、合体すべき対を選択する。
【０１７４】８．２ｅ 同時的スケジューリング及び配
置 １つのコンフィギュレーションにおける論理は、その他
のコンフィギュレーションにおける同一のＬＵＴにおい
て発生される固定数の信号を超えてアクセスすることは
できない。この制限はスケジューリング（コンフィギュ
レーション）と配置（実際のＬＵＴ）との間の拘束条件
であり、そのことはこれらのプロセスを分離することを
困難又は非現実的なものとしている。
【０１７５】上述した説明においてはＬＵＴをスケジュ
ーリングするためにＬＵＴをレベル化することについて
説明したが、スケジューリングによって課される拘束条
件はプレースメント即ち配置及び経路付け可能性に悪影
響を与える場合がある。従って、一実施例においては、
スケジューリング及びプレースメント（配置）は同時的
に行なわれる。
【０１７６】以下の表Ａは、標準的なＦＰＧＡ、「簡単
な」時間多重型ＦＰＧＡ設計プロセス、及び「より良
い」時間多重型ＦＰＧＡ設計プロセスに対するスタンダ
ードなＦＰＧＡ回路設計プロセスを比較している。
【０１７７】 表 Ａ 標準ＦＰＧＡ 簡単な時間多重型 より良い時間多重型 設計エントリ 設計エントリ 設計エントリ 最適化 最適化 最適化 テクノロジィマップ テクノロジィマップ テクノロジィマップ スケジュール 配置 配置 スケジュール及び配置 経路付け 経路付け 経路付け 標準ＦＰＧＡプロセスにおいては、回路設計エントリの
後、回路設計が最適化され且つＦＰＧＡ上で使用可能な
物理的資源に対してマッピングが行なわれる（例えば、
組合わせ論理に対するＬＵＴ）。最適化は当業者にとっ
て公知であるが、それは設計におけるＬＵＴを最小とす
るための組合わせ論理の作り直し、及び長い組合わせ論
理経路を短くするための再計時を行なうことを包含す
る。次いで、ＦＰＧＡ資源は、ユーザの論理における各
関数を実現するために使用される実際の資源を選択する
ために配置され且つこれらの資源を接続するための経路
付けが行なわれる。
【０１７８】プロセス設計流れをタイムシェアリングＦ
ＰＧＡで実現するための簡単な方法は、テクノロジマッ
ピングの後であるがプレースメント（配置）の前にスケ
ジュールステップを付加することである。このスケジュ
ールステップは、設計内の各ＬＵＴのマイクロサイクル
を決定し、その際に該設計をＮ個の配置及び経路付け問
題へ分割することを可能とする（尚、Ｎは該設計によっ
て使用されるマイクロサイクルの数である）。
【０１７９】スケジュール及び配置ステップは互いに依
存している。特に、スケジュールステップは、各マイク
ロサイクル期間中にどのネットが必要とされるかを決定
する。明らかに、接続されるべきネットの数又はピンの
数が減少されると、プレースメント即ち配置はそれに対
応してより簡単なものとなる。
【０１８０】特定のマイクロサイクルｎにおいて与えら
れるＬＵＴの出力信号はその他のマイクロサイクル（例
えば、ｎ＋１）における入力信号として使用される。従
って、これらｎ個の配置のうちの１つにおける全てのネ
ットの供給源の位置はその他のマイクロサイクルにおけ
るＬＵＴの配置によって決定される。各ＬＵＴ出力マイ
クロレジスタがＮ個のマルチプレクサを有する場合に
は、同一の実際のＬＵＴが同一のマイクロサイクルにお
いてスケジュールされるべきＮ個を超える異なる信号を
供給すべきではない。設計におけるＬＵＴのＦＰＧＡに
おける実際のＬＵＴへの割当はプレースメント（配置）
ステップ期間中に行なわれる。従って、よりよいタイム
シェアリングＦＰＧＡプロセスにおいて、スケジューリ
ング及び配置動作は同時的に行なわれる。
【０１８１】図３１を参照すると、各ボックスは空間
（ＬＵＴ配置９）及び時間（マイクロサイクル）におけ
る配置である。スケジューリング拘束条件はマイクロサ
イクル（時間）次元におけるＬＵＴの相対的配置に関す
る拘束条件である。
【０１８２】ＦＰＧＡは二次元であるので、結合させた
スケジューリングと配置とは図３２に示したように三次
元配置問題として解くことが可能である。配置コスト関
数は、ＰＬＤのｘ及びｙ次元における物理的な拘束条件
コスト及びマイクロサイクル次元におけるスケジューリ
ング拘束条件コストを反映している。従来の配置発見的
手法、例えばシミュレーション型アニーリング、最小切
断ニ分割（ｍｉｎ−ｃｕｔ ｂｉ−ｐａｒｔｉｔｉｏｎ
ｉｎｇ）、クラスタ成長、シミュレーション型展開（ｓ
ｉｍｕｌａｔｅｄ ｅｖｏｌｕｔｉｏｎ）及び力指向型
緩和（ｆｏｒｃｅ−ｄｉｒｅｃｔｅｄ ｒｅｌａｘａｔ
ｉｏｎ）が適用可能である。配置アルゴリズムはスケジ
ューリングによって課される相対的な配置拘束条件に従
わねばならない。
【０１８３】８．２ｆ 論理エンジン入力及び出力信号 入力／出力信号はユーザサイクルの終了によってアップ
デートせねばならない。然しながら、好適には、最後の
マイクロサイクルを待つのではなく、値が計算されると
それを出力へパスさせる。
【０１８４】論理エンジンモードの最も簡単な動作モデ
ルにおいては、全ての入力信号が最初のマイクロサイク
ルにおいて使用可能であり且つ全ての出力信号はユーザ
サイクルの終りにおいて必要とされる（最後のマイクロ
サイクルの終了時）。実際に、幾つかの入力信号はあと
に到着し、且つ幾つかの出力信号はより速く必要とされ
る。これらの拘束条件を受付けるために、スケジューラ
コンピュータプログラムは幾つかのマイクロサイクルの
後になるまで後に到着する入力信号を使用するスケジュ
ーリングを回避し、且つ最後のマイクロサイクルの前の
早期に必要とされる出力信号を発生する。これらの早期
の出力信号は早期のマイクロサイクルにおいて夫々の出
力パッドへ経路付けされ且つチップ出力ピン上に供給さ
れねばならない。
【０１８５】全てのマイクロサイクル期間中にチップ出
力端に値を供給するために、信号を保持するレジスタか
ら出力パッドへ経路付けされた経路はスタティック即ち
静的な経路でなければならない（即ち、セクション８．
３において説明したスタティック論理技術を使用し、そ
の場合に、その経路に対するプログラミングは全てのマ
イクロサイクルコンフィギュレーション内に含まれてい
る）。一実施例においては、単一のスタティックレジス
タが出力すべき値を保持する全ての出力パッドを具備し
ている。
【０１８６】本発明の一実施例によれば、非同期入力信
号が論理エンジン同期動作と同期される。この同期はそ
の他のシステムにおいて遭遇する同期問題と類似してい
る。ユーザの回路設計がユーザクロックがサイクル動作
する場合に信号が使用可能であることを考慮に入れる。
後に到着する信号は主要なサイクルにおいてこれらの信
号を後に使用するようにスケジューリングすることによ
って受入れることが可能である。
【０１８７】非同期信号の到着時間を予測することは不
可能である。入力信号から出力信号をアップデートする
ために完全なユーザサイクルが必要とされる。更に、主
要なサイクルのスタート直後に入力信号が変化すると、
その信号は結果の中に含まれない場合がある。従って、
非同期入力の結果が可視的なものであることが保証され
る前に、２つの完全な主要なサイクルが必要とされる。
同期を簡単化させるために、入力信号を直接チップへ供
給するか又はＩ／Ｏブロック内のマイクロレジスタを介
して供給する。
【０１８８】ユーザサイクルにおける幾つかのマイクロ
サイクルが実行された後に入力信号が変化するとスキュ
ー問題が発生する。特に、信号の異なる値が計算の異な
る部分に含まれる場合があり、その際に不正確な結果と
なる場合がある。例えば、図６４Ａを参照すると、マイ
クロサイクル１及び２期間に信号ＩＮを使用する論理は
ＩＮ＝１を使用し、マイクロサイクル４及び５期間中に
ＩＮを使用する論理はＩＮ＝０を使用し、且つマイクロ
サイクル３期間中にＩＮを使用する論理はＩＮ＝０又は
ＩＮ＝１のいずれかを使用する。図６４Ｂは、論理要素
がそれらがスケジューリングされているマイクロサイク
ルの符号が付けられた論理回路６４００を示している。
信号ＩＮの値はＡＮＤゲート６４０１及び６４０２の評
価の間で変化するので、これらのゲートは同一の信号の
異なる値を受取り、その際に予測不可能な結果を発生す
る。特に、この場合には、ＯＲゲート６４０３の出力信
号は、ＡＮＤゲート６４０１又は６４０２の一方が
「１」を供給するので、信号Ａの値に拘らずに、「１」
である（信号ＩＮはこれらのゲートの評価の値で変化す
る）。
【０１８９】入力／出力ブロックにおけるマイクロレジ
スタを使用する本発明の入力同期はこの問題を回避して
いる。例えば、入力／出力ブロック４１００の一部を示
している図４１を参照すると、マイクロレジスタ４１０
１はパッド４１０５からの入力信号を捕獲し、一方マイ
クロレジスタ４１０２はフリップフロップ４１０３から
の出力信号を捕獲する。ビット組２００（図２）によっ
て制御されるマルチプレクサ４１０６は、マイクロレジ
スタ４１０１、マイクロレジスタ４１０２、又はライン
４１０７からの信号を選択的に出力する。パッド４１０
５への出力信号を捕獲するマイクロレジスタ４１０４
は、タイムシェアリングモードにおいて値を出力するた
めにリコンフィギュレーション即ち再形態特定からの遅
延に対し一定の（即ち、設計と独立的な）時間仕様を可
能としている。
【０１９０】８．３ スタティックモード 非同期経路及び特に高速論理は、ＣＬＢ及び相互接続体
の幾つかをこれらの信号及び計算に対するスタティック
ロジック即ち静的論理として専用化することによって実
現することが可能である。
【０１９１】第三モード、即ちスタティックモードにお
いては、ＦＰＧＡの一部が、ＦＰＧＡのその他の部分が
再形態特定される場合に、単一のコンフィギュレーショ
ン即ち形態特定を維持する。スタティックモードで形態
特定されているＦＰＧＡの部分は、機能的には、従来の
ＰＦＧＡの対応する部分と同一である。付加的なシリコ
ン面積がメモリビットによって消費されるので、スタテ
ィックモードにおけるＣＬＢの論理密度は従来のＣＬＢ
の論理密度よりも低い。
【０１９２】スタティックモードは、典型的に、全ての
メモリスライスを同一のコンフィギュレーション（形態
特定）値へプログラミングすることによって実現され、
その際にコンフィギュレーションに拘らずに機能が同一
状態を維持することを確保する。スタティックモードに
おいては、フリップフロップクロック及びマイクロレジ
スタクロックは互いに何等関係を有するものではない。
従って、マイクロレジスタからスタティックフリップフ
ロップへ値を回復されることは何等意味がなく、且つ禁
止されねばならない。例えば、スタティックフリップフ
ロップはマイクロレジスタクロックを定義する全てのユ
ーザサイクルに対し複数個のクロックサイクルを有する
ことが可能である。従って、マイクロレジスタ値は古す
ぎるかも知れず且つ回復動作はセクション８．１タイム
シェアリングモードにおいて詳細に説明した信号Ｆｉｒ
ｓｔＣｙｃ（図４）をディスエーブルさせることによっ
て禁止されねばならない。
【０１９３】８．４ 混合モード システム設計が、幾つかが高性能条件で幾つかが中程度
性能の必要性を有する論理タイプの混合を必要とする場
合がある。更に、同期システムは、実時間インタラプト
を取扱うために何らかの非同期能力を有する必要性があ
る。このことをサポートするために、本発明アーキテク
チュアは混合動作モードを提供している。例えば、幾つ
かのコンフィギュレーションではタイムシェアリングサ
イクルで動作し、一方その他のコンフィギュレーション
は論理エンジンシーケンスに結合される。例えば、マイ
クロプロセサバスぺリフェラルは、バス動作を検知する
ための静的論理を有する場合があり且つペリフェラルが
プリンタ制御器、ネットワークインターフェース又はデ
ィスクドライブ制御器等と異なる時間に動作することを
可能とするタイムシェアリグを行なう。この適用例の一
実施例においては、プリンタ制御器が論理エンジンの幾
つかのマイクロサイクルを有する場合がある。更に、Ｃ
ＬＢ及び相互接続体のサブセットがスタティックモード
でプログラムされ、その場合にそれらがタイムシェアリ
ング又は論理エンジンモード使用可能ではない。
【０１９４】９．０ その他 ９．１ 可変深さＣＬＢ 論理の所要の深さ（従って、各プログラミング点を超え
るコンフィギュレーションメモリセルの数）は回路設計
依存性であり且つ設計内において変化する。従って、特
定のユーザ設計が各ＣＬＢの全てのコンフィギュレーシ
ョンの利点を得ることができない場合には、コンフィギ
ュレーションメモリの幾つかは浪費され、その際に必要
以上のＦＰＧＡとなる。従って、本発明に基づく典型的
なＣＬＢはＮ個のメモリサイクルに対しＮ個ビットを有
するものであるが、幾つかの実施例における幾つかのＣ
ＬＢはより少ない数を有している。図３５はタイムシェ
アリング型ＰＬＤを示しており、ｙ軸上のＣＬＢＡ−Ｆ
及びｘ軸上のコンフィギュレーション１−６を有してい
る。図３５において、各ＣＬＢは６個の異なるコンフィ
ギュレーションを有している。従って、アーキテクチュ
ア３５００はメモリの３６個のＣＬＢマップを必要とす
る（即ち、６個のＣＬＢ×６個のマイクロサイクル）。
【０１９５】修正したアーキテクチュアを図３６に示し
てあり、その場合には、ＣＬＢ Ａ及びＢはコンフィギ
ュレーション１−８を有しており、一方ＣＬＢ Ｃ及び
Ｄはコンフィギュレーション１−５を有しており、且つ
ＣＬＢ Ｅ及びＦはコンフィギュレーション１を有する
に過ぎない。アーキテクチュア３６００はメモリの２８
個のＣＬＢＭマップを必要とする（２×８＋２×５＋２
×１）。従って、回路設計が深さにおける変化を有する
ものと仮定すると、アーキテクチュア３６００はアーキ
テクチュア３５００と比較して著しい量のメモリを節約
する。
【０１９６】典型的な良好に設計されたＰＬＤはその上
で実現されるべき回路設計に適合すべく選択された深さ
の分布を有している。例えば、図３７Ａ及び３７Ｂは２
つの２入力ＬＵＴを示しており、即ちＬＵＴ３７００Ａ
（マルチプレクサ３７０１及びメモリセル３７０２によ
って供給される８個のコンフィギュレーションを包含し
ている）、且つＬＵＴ３７００Ｂ（マルチプレクサ３７
０３及びメモリセル３７０４によって与えられる４つの
コンフィギュレーションを含んでいる）。１列のメモリ
セルが各コンフィギュレーションに対して必要とされ
る。従って、メモリセル３７０２は８個の列に配列され
ており、一方メモリセル３７０４は４つの列に配列され
ている。動作期間中に、１列のメモリセルがＬＵＴの内
容として逐次的に選択される。
【０１９７】コンフィギュレーション即ち形態特定用の
メモリセルを有することのないＣＬＢは尚且つそのコン
フィギュレーションに対してプログラムされねばならな
い。例えば、図３６を参照すると、ＣＬＢ Ｅ及びＦは
コンフィギュレーション２−８期間中にプログラムされ
ねばならず、且つＣＬＢ Ｃ，Ｄ，Ｅ，Ｆはコンフィギ
ュレーション６−８期間中にプログラムされねばならな
い。幾つかの実施例においては、特定のコンフィギュレ
ーションに対してＣＬＢを実際的にプログラミングする
代わりに、本発明は以下の代替方法を提供している。
【０１９８】１．最後の値を保持する。ＣＬＢプログラ
ミングは最後に実現されたメモリセル上に存在していた
ものを残存させる。
【０１９９】２．リサイクル。最大数のコンフィギュレ
ーションより少ない数を有するＣＬＢはより高いコンフ
ィギュレーション数に対してそのコンフィギュレーショ
ンを介して再度サイクル動作する（最大で８個のコンフ
ィギュレーションがあり且つＣＬＢでの格納が４ビット
である場合には、ＣＬＢは１２３４１２３４の順番で進
行する）。
【０２００】３．アイドリング状態を維持。ＣＬＢは何
をすることもなく、即ち所定のハードワイヤードアイド
リング形態を使用する。
【０２０１】４．ＣＬＢ毎の選択。どのオプションを使
用するかの選択はＣＬＢ毎に基づいて行なわれる。
【０２０２】図３８は異なるマルチプレクサ入力端子に
対して異なる数の形態を有する２入力ＬＵＴ３８０１を
示している。同様に、マルチプレクサ３８０３は５個の
コンフィギュレーションを受取るための２つの入力端子
を有すると共に、４つのコンフィギュレーションを受取
るための２つの入力端子を有している。アイドリング形
態の選択は０，１又はユーザ信号３８０５とすることが
可能でありその場合は、これらのコンフィギュレーショ
ンに対して、ＬＵＴはより少ない数の完全に制御される
入力信号を有するか、全ての入力信号の幾つかの制限さ
れた関数がいまだに使用可能である。全ての入力信号が
存在するものではないコンフィギュレーションにおいて
は、ＬＵＴ３８０１はあるメモリセルが入力信号を供給
し且つある定数が入力信号を供給するマルチプレクサと
して記述することが可能である。 ９．２ マイクロサイクルインタラプトシミュレーショ
ン 論理エンジンモードは単一クロックシステムで両方に動
作する。然しながら、ネットワークはしばしばマルチク
ロックシステムとして動作する。特に、多くのエンドユ
ーザ設計におけるフリップフロップは、関係のないクロ
ックによってトリガされ、又クロック間のタイミング関
係は決定することは不可能である。換言すると、これら
のクロックは非同期的に動作するものと考えられる。
【０２０３】本発明によれば、非同期クロックを有する
論理回路網がシミュレーションされる。特に、論理回路
網は、最初に、サブネットワーク即ち副回路網へ分割さ
れ、各サブネットワークは共通のクロック及び中間論理
を共用するフリップフロップを含んでいる。一実施例に
おいては、論理ネットワークはクロックの数を減少させ
るために変換され、その際にサブネットワークの数を減
少させる。従って、各サブネットワークは前述した方法
を使用して独立的に編集され（スケジューリングされ）
且つその他のサブネットワークとは排他的にそれが占有
する８個のコンフィギュレーションスライスからなるサ
ブセットが割当られる。最後に、各サブネットワークと
関連するクロックネットに関する遷移が検知され、ダイ
ナミックスケジューリングとして夫々のサブネットワー
クの評価をトリガする。
【０２０４】図４２は、フリップフロップ４２０１，４
２０２，４２０４が第一クロック線４２０９上の信号に
よってトリガされ且つフリップフロップ４２０３及び４
２０５が第二クロック線４２１０上の信号によってトリ
ガされるユーザネットワーク４２００の一例を示してい
る。注意すべきことであるが、中間組合わせ論理ブロッ
ク（以後、ブロックと呼ぶ）４２１１−４２１４は異な
る時間において信号を受取る。例えば、ブロック４２１
３はライン４２０８上の主要な入力信号ｉ１を受取り更
にクロック線４２０９上のクロック信号Ｃａによってト
リガされるフリップフロップ４２０２からの別の入力信
号ｉ２を受取る。別の例として、ブロック４２１４はブ
ロック４２１３からの出力信号を受取ると共にクロック
線４２１０上のクロック信号Ｃｂによってトリガされる
フリップフロップ４２０３からの信号を受取る。注意す
べきことであるが、ブロック４２１１−４２１４は、定
義上、フリップフロップ又はフィードバックループを包
含するものではない。
【０２０５】図４２Ａはユーザネットワーク４２００の
サブネットワーク４２００−１，４２００−２，４２０
０−３への区画化即ち分割を示している。これらのサブ
ネットワークはオーバーラップしており、そのことは幾
つかのブロックの評価は１つを超えた数のクロック遷移
によってトリガすることを可能であることを意味してい
る。極端な一例として、ブロック４２１４は信号Ｃａの
正のエッジ、信号Ｃｂの正のエッジ、又は信号Ｉ１にお
ける何等かの変化によってトリガすることが可能であ
る。
【０２０６】本発明に対する向上として、同一のクロッ
クのフリップフロップから派生するものではない全ての
ブロック入力信号は、可能である場合には、それらの入
力を供給するフリップフロップを介して前方向へ「再同
期」される。例えば、図４３を参照すると、ブロック４
２１２はフリップフロップ４２０４を介して再同期され
且つブロック４２１４はフリップフロップ４２０５を介
して再同期される。このステップにおいては、フリップ
フロップ４２０４は２個のフリップフロップ４２０４Ａ
及び４２０４Ｂによって置換されており、これらのフリ
ップフロップの各々はブロック４２１２に対して出力信
号を供給する。同様に、フリップフロップ４２０５は２
個のフリップフロップ４２０５Ａ及び４２０５Ｂによっ
て置換されており、その場合にこれらのフリップフロッ
プの各々はブロック４２１４に対して出力信号を供給す
る。図４４においては、ブロック４２１３はフリップフ
ロップ４２０４Ｂを介して再同期される。このステップ
においては、フリップフロップ４２０４Ｂはフリップフ
ロップ４２０４Ｂ１及び４２０４Ｂ２によって置換され
ている。再度図４３を参照すると、ブロック４２１３は
フリップフロップ４２０４Ｂ及びフリップフロップ４２
０５Ａの両方へ出力信号を供給する。従って、ネットワ
ーク４２００においては、ブロック４２１３もフリップ
フロップ４２０５Ａを介して再同期されねばならず、そ
の際にフリップフロップ４２０５Ａ１及び４２０５Ａ２
を形成する。
【０２０７】図４５はネットワーク４２００Ｂを示して
おり、それは機能的にネットワーク４２００（図４２）
と等価であり、それは本発明に基づいてサブネットワー
ク４２００Ｂ１及び４２００Ｂ２に分割され、その各サ
ブネットワークは１つのクロックを有するに過ぎない。
ブロック４２１３Ａ及び４２１３Ｂはブロック４２１３
を有するに過ぎないネットワーク４２００と比較して、
１個のブロックだけネットワーク４２００Ｂのダイ面積
を増加させる。フリップフロップ４２０４Ｂ１，４２０
４Ｂ２，４２０５Ａ１，４２０５Ａ２，４２０５Ｂは、
ユーザの設計においては「新しい」フリップフロップと
して表わされているが、それらは、通常、付加的なハー
ドウエア資源を必要とするものではない。何故ならば、
マイクロレジスタがブロック出力端において充分な格納
を与え、且つその格納はユーザの設計におけるブロック
出力端においてのフリップフロップの配置とは無関係に
必要とされるからである（セクション２．１参照）。付
加的な資源はフリップフロップ又は主要な入力が中間論
理なしでフリップフロップへ供給する稀な場合において
のみ必要とされるに過ぎない。従って、フリップフロッ
プの数の増加がユーザのネットワークを実現するのに必
要とされるダイ面積を著しく増加させるという蓋然性は
ない。
【０２０８】ネットワーク４２００の例においては、ブ
ロック４２１３が、１つを超えたクロックエッジで評価
されねばならないので、変換されたネットワーク４２０
０Ｂ内において複製されている。然しながら、典型的な
設計プラクティスにおいては、単一のブロックは複数個
のクロックエッジにおいて動作することが必要とされる
ものではない。従って、再同期はユーザの設計において
ブロック数を殆ど増加させることはない。従って、再同
期変換はダイ面積の増加をさせることはないか殆どさせ
ることはない。
【０２０９】図４６及び４７は、スケジューリングを行
なった論理ネットワーク４２００及び４２００Ｂ（図４
２及び４５）の夫々に対しての擬似的コード変換４６０
０及び４７００を示している（再同期プロセスを含む変
換４７００は典型的に変換４６００よりも好適である
が、両方の変換が機能的に正しい結果を発生する）。各
変換は複数個の区画部、即ちプロセスを有している。例
えば、変換４６００はプロセス１（５），２（５），３
（５）を有している。プロセス１（５）はクロック信号
Ｃａの正のエッジによってトリガされ、プロセス２
（５）はクロック信号Ｃｂの正のエッジによってトリガ
され、且つプロセス３（５）は信号Ｉ１の遷移によって
トリガされる。
【０２１０】クロック信号Ｃａの正のエッジを検知した
後に、プロセス１（５）は最初にフリップフロップ４２
０１及び４２０２の入力信号をサンプルする（即ち、フ
リップフロップ４２０１及び４２０２のＱ出力端子へ転
送された入力信号ｉ２及びｉ３であって、信号ｉ３及び
ｉ２として示してある）。第二に、プロセス１（５）は
図４８に示したスケジューリング拘束条件４６００Ａに
基づいて論理ネットワーク４２００−１を評価する。
尚、「＜」は「前」を表わしている。従って、例えば、
ブロック４２１１はブロック４２１２の前に評価され
る。同様に、「≧」は「後又は同時」を表わしている。
従って、例えば、ブロック４２１２はブロック４２１１
の後か又は同時に評価される。
【０２１１】図４６及び４８の両方を参照すると、クロ
ック信号Ｃｂの正のエッジを検知した後に、プロセス２
（５）はブロック４２１４を評価する前に信号ｏ２をサ
ンプルする。同時的に、プロセス２（５）は出力信号Ｏ
２をサンプリングする前ではない時にブロック４２１４
を評価し、且つ出力信号Ｏ２が変換した信号ｏ２である
ことを識別する。入力Ｉ１の信号遷移を検知した後に、
プロセス３（５）はブロック４２１４の前にブロック４
２１３を評価する。図５０はプロセス１−３（５）に対
するマイクロサイクル割当を示している。特に、プロセ
ス１（５）はマイクロサイクルＣ０及びＣ１を有してお
り、プロセス２（５）はマイクロサイクルＣ２を有して
おり、且つプロセス３（５）はマイクロサイクルＣ３及
びＣ４を有している。残りのマイクロサイクル、即ちマ
イクロサイクルＣ５−Ｃ７は使用されないままである。
【０２１２】図５１は図５０に示したマイクロサイクル
割当に対する状態線図を示している。ステップ５１０５
において状態マシンが開始した後に、例えばプロセス１
（５）の等のプロセスが開始する（図４６においても示
してある）。プロセス１（５）が完了した後に、状態マ
シンはアイドル状態５１００へ復帰し、そこで別のプロ
セス、例えばプロセス３（５）が開始するまでシステム
はループ状態となる（ループ５１０４で示してある）。
同様に、プロセス３（５）が完了した後に、状態マシン
は、更に別のプロセスが開始するまで、アイドル状態５
１００へ復帰する。然しながら、図５１に示したよう
に、この状態マシンは論理資源に対する「プロセス」競
合の可能性を考慮に入れるものではない。
【０２１３】本発明によれば、論理ネットワーク４２０
０Ｂ（図４５）は、論理ネットワーク４２００Ｂ（図４
５）は、論理ネットワーク４２００（図４２）よりも複
雑であるが、実際にはより簡単な擬似的コード変換を有
している。スケジュール４６００において、ブロック４
２１２，４２１３，４２１４は１つを超えた位置が割当
てられる。この割当は、マイクロレジスタ書込セレクト
信号が本明細書に開示した実現例によってはサポートさ
れていないＣＬＢ毎に独立的に制御されることを必要と
する。この問題に対する解決方法は、アレイ内に専用の
サイト（箇所）を与えることであり、各箇所は任意の組
合わせのマイクロサイクルでクロック動作すべく形態が
特定されたフリップフロップから構成されている。この
ような箇所は、１個のブロックが１つを超えたマイクロ
サイクルでスケジューリングされている場合にマイクロ
レジスタの代りに使用することが可能である。付加的な
利点として、このような箇所は使用していない相互接続
体に対して定数１又は０のいずれかを適用するハードウ
エア資源（業界においては「タイダウン（ｔｉｅ−ｄｏ
ｗｎ）」として知られている）として使用することが可
能であり、その際に相互接続体におけるバッファがフロ
ーティング条件の結果としてスタティックな電流を流す
ことを防止する。
【０２１４】再同期が行なわれると、フリップフロップ
によって破られることのない主要な入力端から主要な出
力端への経路に沿って発生する場合にのみマイクロレジ
スタに１つを超えた位置が割当てられ、且つそれは異な
るクロックからなる信号によって供給される。論理を複
製することによって、このようなマイクロレジスタは主
要な出力端においてのみ必要とされる。
【０２１５】ランタイムの環境においては、サブネット
ワーク（マイクロプロセッサにおいて「プロセス」とし
て言及される）はデフォルトによってトリガイベントを
待機している（即ち、プロセスは「ブロック」されてい
る）。本発明においては、トリガイベントはプロセスに
よって特定される入力ピン遷移である。クロックエッジ
が発生すると、対応するサブネットワークが評価され
る。その評価が完了すると、サブネットワークは待機状
態へ復帰し、その場合にシステムは次のクロックエッジ
によってトリガされる。
【０２１６】シミュレーション資源は制限されているの
で、システムが既に別のサブネットワークを評価するプ
ロセスにある間にクロックエッジが到着する可能性があ
り、その際に多数の異なる動作のうちの１つをトリガす
る。一実施例においては、インタラプトしているサブネ
ットワークが待機状態とされる。資源が使用可能となる
と、例えばインタラプト中のサブネットワーク等の所定
のプロセスが選択され且つ稼動される。このプロセスス
ケジューリングを実現する１つの回路実施例を図５２に
示してある。
【０２１７】図５２はマルチクロックシーケンサ５２０
０を示しており、それは外部クロック信号Ｃ１，Ｃ
２，．．．，ＣＫ（典型的に、ＦＰＧＡチップ上のピン
を介して供給される）を受取り、且つ適宜のマイクロサ
イクル（即ちサブネットワーク）を活性状態とすること
を決定する内部マイクロサイクルクロックｕＣ０，ｕＣ
１，．．．，ｕＣＮを出力する。エッジ検知ブロック５
２０１Ａ−５２０１Ｋはクロック信号Ｃ１−ＣＫのエッ
ジを夫々検知する。これらの信号は同期ブロック５２０
２Ａ−５２０２Ｋによって自走マルチクロックシーケン
サへ同期される。マルチクロックシーケンサクロックは
図５２において「シーケンサクロック（ｓｅｑｕｅｎｃ
ｅｒ ＣＬＯＣＫ）」として示してあり、それは、暗示
的に、明示的には接続されていない回路内の全てのクロ
ック入力端（例えば、５２０２Ａ−Ｋ，５２０５Ａ−
Ｋ，５２０９Ａ−Ｎ）へ接続されている。優先度付器５
２０３は同期ブロック５２０２Ａ−５２０２Ｋから信号
を受取り、且つ、複数個の信号が同時的に受取られた場
合に、どの信号をＡＮＤゲート５２０４Ａ−５２０４Ｋ
へ供給すべきかを決定する。図５２に示したように、Ａ
ＮＤゲート５２０４Ａ−５２０４Ｋは、更に、ＡＮＤゲ
ート５２１２Ｎによって供給される信号ＢＬＯＣＫを受
取る（以下に詳細に説明する）。ＢＬＯＣＫ信号は、サ
ブネットワークは稼動中である場合には、なされた要求
（入力クロック信号によって示されている）が無視され
ることとする。特に、ＢＬＯＣＫ信号が低状態である場
合には、ＡＮＤゲート５２０４Ａ−５２０４Ｋの全ての
出力信号も低状態である。その条件の結果、デマルチプ
レクサ（ｄｅｍｕｘ）５２０６は全て論理０信号を供給
する（即ち、「無視」条件）。
【０２１８】一方、ＢＬＯＣＫ信号が高状態である場合
には、システムがアイドルであることを意味する（即
ち、どのサブネットワークも稼動中ではない）。この条
件においては、ＡＮＤゲート５２０４の出力信号（即
ち、信号ＲＵＮ）が高状態へ移行すると、その特定の高
信号は、その他のＡＮＤゲート５２０４によって供給さ
れるその他の全ての低信号と共に、デマルチプレクサ
（ＤＥＭＵＸ）５２０６へ供給され、その際に、１ホッ
ト又は０ホットパターンを与え、該パターンは、それも
１ホット又は０ホットであるＤＥＭＵＸ５２０６の出力
信号を決定する。ＤＥＭＵＸ５２０６は、該プロセスの
スタートのマイクロサイクルを反映すべく形態特定され
ている。ＤＥＭＵＸ５２０６の出力信号は、どのマイク
ロサイクルクロックｕＣが活性されるべきかを決定し、
そのことは、どのマイクロサイクルが活性化されるかを
決定する。ＤＥＭＵＸ５２０６はメモリセル５２０７に
よってプログラムされ、そのプログラミングはどのマイ
クロサイクルが各トリガ信号ｕＣと関連するかを決定す
る。
【０２１９】フリップフロップ５２０５Ａ−５２０５Ｋ
は、夫々、ＲＵＮ（Ａ）−ＲＵＮ（Ｋ）を受取る。マル
チクロックシーケンサクロック（ＦＰＧＡチップ上の最
高速のクロック）によってトリガされると、フリップフ
ロップ５２０５Ａ−５２０５Ｎは、夫々、エッジ検知器
５２０１Ａ−５２０１Ｎへフィードバック信号を供給す
る。このコンフィギュレーションにおいては、高信号が
フリップフロップ５２０５によって出力されると、その
高信号は夫々のエッジ検知器５２０１をリセットし、従
って１つのエッジの受取りをアクノレッジ即ち認証す
る。
【０２２０】ＯＲゲート５２０８Ａ−５２０８Ｎ、ＡＮ
Ｄゲート５２１０Ａ−５２１０Ｎ、ＡＮＤゲート５２１
２Ａ−５２１２Ｎを包含する論理ゲートは信号ＢＬＯＣ
Ｋを発生する。１つの好適実施例においては、ＡＮＤゲ
ート５２１２Ａ−５２１２Ｎの直列チェーンが単一幅Ｎ
ＯＲゲートとして実現されており且つ別のプレチャージ
型論理が使用されている。このような実現例は従来公知
であり（例えば、Ｗｅｓｔｅ及びＥｓｈｒａｇｈｉａｎ
「ＣＭＯＳ ＶＬＳＩ設計の原理：システム展望（Ｐｒ
ｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓ
ｉｇｎ： ＡＳｙｓｔｅｍ Ｐｅｒｓｐｅｃｔｉｖ
ｅ）」、１６０−１６４頁、アジソンウェリィ出版社、
１９８８）、従ってその詳細については割愛する。
【０２２１】メモリセル５２１１Ａ−５２１１Ｎの各々
は、対応するマイクロサイクルがスケジューリングされ
たネットワークにおけるプロセスの最後のマイクロサイ
クルである場合にのみ、それに対応するＡＮＤゲート５
２１０Ａ−５２１０Ｎへ論理０を供給する。例えば、図
５０のスケジュールにおいて、マイクロサイクル１，
２，４は最後のマイクロサイクルであり、従ってメモリ
セル５２１１Ｂ，５２１１Ｃ，５２１１Ｅ（明示的には
示していない）が論理０を供給する。メモリセル５２１
１Ａ−５２１１Ｎ，５２０４，５２０７はコンフィギュ
レーションメモリの一部を構成しているが、それらの出
力は図２に示したように時間多重型ではない。フリップ
フロップ５２０９Ａ−５２０９Ｎの状態は現在のマイク
ロサイクルの状態を表わしている。特に、フリップフロ
ップ５２０９Ａ−５２０９Ｎは論理１を保持するもので
はない場合には、マルチクロックシーケンサ５２００は
アイドル状態にある（図５７の状態５１００）。単一の
フリップフロップが論理１を保持している場合には、マ
ルチクロックシーケンサ５２００は対応するマイクロサ
イクル内にある。例えば、フリップフロップ５２０９Ｂ
が１を保持している場合にのみ、マルチクロックシーケ
ンサ５２００はマイクロサイクル１内にある（図５
０）。フリップフロップ５２０９Ａ−５２０９Ｎのその
他の全ての状態は無効である。
【０２２２】該回路の動作は以下の如くである。アイド
ル状態において、フリップフロップ５２０９Ａ−５２０
９Ｎは低信号を格納し、そのことはＡＮＤゲート５２１
０Ａ−５２１０Ｎの出力信号を強制的に低状態とさせ
る。これらの低信号はゲート５２１２Ａ−５２１２Ｎの
出力信号、従って信号ＢＬＯＣＫを強制的に高状態とさ
せる。高ＢＬＯＣＫ信号は、最も優先度の高い未定のク
ロックエッジ（存在する場合）がＤＥＭＵＸ５２０６へ
高信号を供給することを可能とする。どのエッジも未定
でない場合には、（換言すると、サービスされていない
クロックエッジが検知されない場合）、全て０がＤＥＭ
ＵＸ５２０６へ供給される。次いで、ＤＥＭＵＸ５２０
６は信号を発生するエッジ（存在する場合）を対応する
プロセスにおける最初のマイクロサイクルへマッピング
する。未定のエッジが存在しない場合には、ＤＥＭＵＸ
５２０６は全てのその出力端上で論理０を出力し、その
際に全てのＯＲゲート５２０８Ａ−５２０８Ｎの出力信
号を強制的に０とさせる。これらの低信号はフリップフ
ロップ５２０９Ａ−Ｎへ供給され、マルチクロックシー
ケンサ５２００が次のシーケンサクロックにおいてアイ
ドル状態に溜まることを確保する。
【０２２３】然しながら、未定のエッジが存在する場合
には、単一のＤＥＭＵＸ出力信号が高状態であり、対応
するＯＲゲート５２０８の出力信号を強制的に高状態と
させる。この高信号は、マルチクロックシーケンサ５２
００をして次のシーケンサクロックで適宜のマイクロサ
イクルへエンターさせる。
【０２２４】マルチクロックシーケンサ５２００がシー
ケンスの最後のマイクロサイクルではないマイクロサイ
クルにある場合には、現在のマイクロサイクルに対応す
るメモリセル５２１１が高信号を格納する。従って、対
応するＡＮＤゲート５２１０の出力信号は高状態であ
り、ＢＬＯＣＫ信号が低状態であることを保証する。低
ＢＬＯＣＫ信号は、ＤＥＭＵＸ５２０６の出力信号が全
て低状態であることを保証する。対応するフリップフロ
ップ５２０９における論理１信号が対応するＡＮＤゲー
ト５２１０を介して次のＯＲゲート５２０８へ流れ、次
いで次のフリップフロップ５２０９内へ流れる。このよ
うに、マルチクロックシーケンサ５２００は次のシーケ
ンサクロックにおいてシーケンス内の次のマイクロサイ
クルへエンターする。
【０２２５】マルチクロックシーケンサ５２００がシー
ケンスの最後のマイクロサイクルであるマイクロサイク
ル内にある場合には、ＢＬＯＣＫ信号は高状態であり、
あたかもマルチクロックシーケンサ５２００が現在アイ
ドル状態にあるかのように次の状態を決定させる。これ
は、ＩＤＬＥ（アイドル）状態５１００を適宜バイパス
することが可能であるという点において、図５１によっ
て例示される形態の状態線図よりも改良されたものであ
る。
【０２２６】上述したシーケンサクロックは自走であ
り、且つ各マイクロサイクルは１つのシーケンササイク
ルの間持続する。フェーズロックループ（ＰＬＬ）５２
１４は通常必要とされる。何故ならば、適切なシステム
性能を達成するために、シーケンサクロックはオフチッ
プから実際的に分配されるのには高過ぎる周波数のもの
でなければならないからである。従って、より低い周波
数のクロック信号ＣＩＮがピン５２１２を介して供給さ
れ且つＰＬＬ５２１４によって周波数が増加されてシー
ケンサクロックを達成する。ＰＬＬ５２１４は又、クロ
ックのオフチップのものとオンチップのものとの間のス
キュー即ち歪を効果的に最小なものとさせる。ある場合
には、トリガ信号はシーケンサクロックに対して同期し
ていることが既知であり（例えば、シーケンサクロック
から分周された信号、別の信号によって特性付けられた
シーケンサクロック、又は何等かのそれらの組合わ
せ）、従ってシンクロナイザ５２０２Ａ−Ｋと関連する
本質的な遅延を解消している。同期クロック発生器５２
１３はこのようなクロックを発生するために設けられて
おり、その際に不必要な同期ステップをバイパスしてい
る。マイクロサイクル期間はシーケンサクロックの期間
を操作することによって変化する。
【０２２７】別の実施例においては、稼動中のサブネッ
トワークは、インラプトしているサブネットワークが評
価されている間に、先買され且つ待機状態とされる。イ
ンタラプト中のサブネットワークの稼動が完了すると、
先買されたサブネットワークの中間状態が回復され且つ
評価が継続して行なわれる。更に別の実施例において
は、稼動中のサブネットワークが先買され、その中間状
態が廃棄され、且つ稼動中のサブネットワークが待機状
態とされる。資源が使用可能となると、先買されたサブ
ネットワークの評価が回復される。このアプローチは通
常計算環境において代替的なものではないが、この実施
例は、状態節約の使用可能なレベルの数がサブネットワ
ークの数よりも少ない場合に利点を与える。
【０２２８】サブネットワーク間で転送される信号は
「プロセス間通信」メカニズムを必要とする。特に、サ
ブネットワークＡからの信号がサブネットワークＢにお
けるフリップフロップへ供給される場合に、サブネット
ワークＢは、単に、サブネットワークＢに対するクロッ
クエッジが発生する場合にサブネットワークＡのデータ
空間からの値を読取る。換言すると、サブネットワーク
Ａ及びＢは共用メモリを有している。然しながら、複数
個のサブネットワークからの信号が同一の組合わせ論理
へ供給される場合には、各「プロセス」がその組合わせ
論理の出力信号をアップデートすることを可能とするメ
カニズムが必要である。冗長な論理ブロックを形成する
ことによりこのような条件を迂回することが可能である
が（図４５を参照して詳細に説明する）、このようなメ
カニズムは、基本的に、複数個のクロックエッジで変化
する出力信号を実現することを必要とする。
【０２２９】例えば図５３に示した論理ネットワーク５
３００のようなある論理ネットワークは、それらの入力
信号の関数として非同期的に遷移する信号を有してい
る。特に、ピン５３１１Ａ、ピン５３１１Ｂ、クロック
ピン５３１４上の信号が互いに非同期的であると仮定す
ると、ＡＮＤゲート５３１２Ａの出力信号、即ちノード
５３１３における信号Ｉは、入力ピン５３１１Ａ及び５
３１１Ｂ上に供給される信号が遷移する場合にはいつで
も遷移する。ノードＩにおける信号遷移が観察される
と、入力ピン５３１１Ａ及び５３１１Ｂへ供給される信
号は評価をトリガするクロックとして考えねばならな
い。然しながら、フリップフロップ５３０１が入力ピン
５３１１Ａ及び５３１１Ｂにおける全ての信号遷移をサ
ンプルするのに充分な頻度でクロック動作されない限
り、信号Ｉは出力ピン５３１１Ｃへ到達することはな
い。このコンフィギュレーションにおいて、ＡＮＤゲー
ト入力信号のうちの１つが変化する度にＡＮＤゲート５
３１２Ａは不必要にシミュレーションされ、その際に不
所望にシミュレーションの複雑性を増加させる。
【０２３０】図５４は本発明に基づく論理ネットワーク
５４００を例示しており、その場合に、ＡＮＤゲート５
３１２Ａはフリップフロップ５３０１を介して再同期さ
れ、且つそれは論理ネットワーク５３００と機能的に等
価である（図５３）。論理ネットワーク５４００におい
て、重要である場合には（即ち、出力信号に影響を与え
ることが可能）、入力信号をサンプルするために冗長な
論理が形成され、その際にシミュレーションを簡単化さ
せる。特にフリップフロップ５４１０Ｂ及び５４１０Ｃ
はフリップフロップ５３０１を置換する（図５３）。従
って、このコンフィギュレーションにおいては、入力ピ
ン５４１１Ｄ及び５４１１Ｅは、夫々、フリップフロッ
プ５４１０Ｂ及び５４１０Ｃへ信号を供給する。このよ
うに、クロック信号Ｃを受取ると（クロック５３１４に
よって供給される）、フリップフロップ５４１０Ｂ及び
５４１０ＣはＡＮＤゲート５４１２Ｂへ信号を供給し、
それは出力ピン５４１１Ｆへ信号を供給する。
【０２３１】再同期が行なわれない場合には、例えば、
フリップフロップにおいて破られることのない入力から
出力の経路の場合には、各入力端に対して別個のサブネ
ットワークが必要とされる。サブネットワークの数が法
外もなく大きくなることを防止するために、信号のうち
のいずれか１つの遷移が入力信号によって組合わせによ
り共用される単一のサブネットワークをトリガするよう
に入力信号をグループ化させる。このステップは、典型
的に、該経路がフリップフロップで破られることがない
場合にのみ行なわれる。再度、再同期が行なわれない場
合には、典型的に、各入力端に対して別個のサブネット
ワークが必要とされる。
【０２３２】本発明の一実施例においては、ローカル
（即ち、オンチップ）メモリ内に存在するアイドルのサ
ブネットワークが現在ローカルメモリ内に存在すること
のないサブネットワークに対するコンフィギュレーショ
ンメモリとして又はユーザメモリとして使用するために
ローカルメモリを解放するために格納（即ち、オフチッ
プ）メモリへ転送させることが可能である。従って、サ
ブネットワークは要求によりロードさせることが可能で
あり、且つ同時的にオンチップに存在することは必要で
はない。外部メモリからコンフィギュレーションをロー
ディングするためにある応答の時間の犠牲が必要である
が、このコンフィギュレーションにおけるチップの論理
密度は理論的に無制限である。
【０２３３】９．３ マイクロレジスタ代替物 特に論理エンジンモードに対して状態格納を提供する別
の方法は、「バイパス」と呼ばれる固定した遅延を持っ
た格納装置によるものである。図１０Ａを参照すると、
バイパス３５０及び３５１が、夫々、上述したマイクロ
レジスタ３２４及び３２５を置換している（図３）。バ
イパスは単一ビット装置であって、それは次のコンフィ
ギュレーションまで現在の結果を保存するラッチを有し
ている。単に次のコンフィギュレーションへパスされる
これらの信号はバイパス３５０及び３５１内に格納され
る。典型的に、バイパス３５０及び３５１は完全なマイ
クロレジスタ３２４及び３２５よりもより小型で且つよ
り簡単である。
【０２３４】図１０Ｂに示した別の実施例においては、
各バイパス３５０及び３５１がシフトレジスタ３５２を
有している。このように、信号が、例えば、バイパス３
５０内に格納される場合には、その信号は１マイクロサ
イクル遅延されるものではなく、その代わりに、多数の
マイクロサイクル遅延される。この遅延は該信号をマイ
クロサイクル毎に経路再決定することを節約し、そのサ
イクルに相互接続資源を節約している。
【０２３５】バイパスは共用することが可能であり、マ
イクロサイクル毎に異なる信号をシフトレジスタ内へ入
れ、且つレジスタ遅延の後に結果的に得られる値を取出
すことが可能である。スケジューラは同一の遅延を有す
る信号を同一のバイパスへ割当てるに過ぎない。
【０２３６】スケジューラは、シフトレジスタバイパス
の利用を最大とするために論理遅延を同一の長さのもの
とさせる。
【０２３７】シフトレジスタにおける遅延は以下のうち
の択一的なものである。
【０２３８】１．アーキテクチュアにおいて固定されて
いるもの。この実施例においては、ＦＰＧＡは多様なバ
イパス遅延で予め構築されており、その場合に各バイパ
スは固定した遅延を有している。全ての遅延が同じであ
る必要はないので、シフトレジスタ３５２の長いもの及
び短いものが存在する場合がある。シフトレジスタ長さ
の適切な分布は回路設計における必要とされる最小レジ
スタ格納時間の解析から決定される。
【０２３９】２．コンフィギュレーション時間において
固定されているもの。この実施例においては、バイパス
はどのビットが出力信号であるかを選択する長さレジス
タを有している。スケジューラプログラムは手元にある
設計に対するバイパス長さを選択する。
【０２４０】３．各マイクロサイクルにおいて選択可能
なもの。この実施例においては、各マイクロサイクルに
おいて、どのビットが出てくるかを選択することが可能
である。スケジューラは、それらのビットが同一のマイ
クロサイクルにおいて必要とされる場合には、同一のバ
イパス内に２つのビットをスケジュールしてはならな
い。
【０２４１】４．実施例１−３の組合わせによって決定
されるもの。
【０２４２】シフトレジスタバイパスの長さはチップ内
のマイクロサイクルの数よりも長い場合がある。一実施
例においては、２つのバイパスをカスケードさせてより
長い遅延を構築することが可能である。
【０２４３】別の実施例においては、マイクロレジスタ
の幾つかのビットをアーキテクチュアから省略すること
が可能である。減少させたマイクロレジスタは、ＣＬＢ
がマイクロレジスタビットを有するものではないマイク
ロサイクルに対するバイパスと結合させることが可能で
ある。換言すると、殆どのＣＬＢが全てのマイクロサイ
クルからの出力信号を格納するマイクロレジスタを有し
ており、幾つかのＣＬＢは最初の２，３個のマイクロサ
イクルからの出力信号を保存するためにのみ構築するこ
とが可能である。これらのＣＬＢは他のマイクロサイク
ルにおけるバイパスで次のマイクロサイクルへ信号をパ
スせねばならない。
【０２４４】９．４ より深い論理に対する代替物 一方、ＳＬＢアレイはｍ個のブロックへ区画化即ち分割
されており、各ブロック内のＣＬＢは論理エンジンモー
ドにおけるｍ個のシーケンスのマイクロサイクルのうち
の１つにおいてアクティブ即ち活性状態である。部分的
な結果が１つのブロックから次のブロックへパス即ち通
過される。この場合には、最大論理深さはｍ×ｎであ
る。スケジューリング及び区画化によって、論理を非常
に効率的に詰込むことが可能である。何故ならば、ｎよ
りも深いレベルを有する論理部分のみが別個に区画化さ
せることが必要であるに過ぎず、論理の残部は、尚且
つ、全てのシーケンスのマイクロサイクルにおいて稼動
しているからである。例えば、活性なＣＬＢのアレイ５
５００を示す図５５を参照すると、ＣＬＢ５５０１は特
定のシーケンスのマイクロサイクル期間中に活性である
に過ぎず、一方ＣＬＢ５５０２は、全てのシーケンスの
マイクロサイクル期間中において活性状態だからである
（８．２ａ 同期／非同期クロック動作参照）。
【０２４５】この技術の拡張は、ＦＰＧＡ内におけるコ
ンフィギュレーションスライスの数よりもより多くのマ
イクロサイクルを可能とするマイクロサイクルシーケン
サを調節することである。この実施例においては、シー
ケンサは、コンフィギュレーションを選択するためにマ
イクロサイクル番号の低次ビットを使用して、論理のレ
ベル当たり１つのマイクロサイクルを介してサイクル動
作すべく設定される。この実施例は論理の深さがＦＰＧ
Ａにおけるコンフィギュレーション数よりも大きい場合
の経路に対するＣＬＢアレイの部分的区画化に関連して
いる。より長いアドレスカウンタは、チップ内のコンフ
ィギュレーション数の単純な倍数ではなくコンフィギュ
レーションの任意の数ＦＰＧＡがシーケンス動作するこ
とを可能とする。
【０２４６】９．５ ＣＬＢ毎のメモリアクセスコンフ
ィギュレーションビット 本発明の一実施例によれば、付加的なレジスタがメモリ
アクセスサイクル期間中にメモリへのアクセスを制限す
る。このレジスタは、メモリサイクルによって影響され
ることのないＣＬＢに対するメモリアクセスを選択的に
ターンオフし、その際に各メモリサイクルに対する電力
消費を減少させている。更に、電力の節約に加えて、こ
のレジスタはメモリへのアクセスを選択的にディスエー
ブルさせることによってメモリのサブセットへのアクセ
スを可能とさせる。例えば、図６１を参照すると、信号
ＭＣｉｋはレジスタ７２０に類似した態様でメモリへの
アクセスを制御するメモリセル（不図示）からのもので
ある（図７Ｂ）。従って、この信号は、指定されたメモ
リセルが読取のために選択されているか否かを決定す
る。従って、信号ＭＣｉｋがこの実施例において論理
「０」である場合には、ＣＬＫｂ内のメモリセルは読取
られるか書込まれることはなく、その際に電力を節約し
ている。
【０２４７】９．６ マイクロレジスタセレクタオプシ
ョン 本発明によれば、マイクロレジスタ上のセレクタの数
（以前に簡単化のためにマルチプレクサとして言及し
た）がチップ面積を節約するために最小化されている。
一実施例によれば、セレクタに対する２つの要素が存在
しており、即ちマルチプレクサとバッファとである。隣
接するレジスタに関してマルチプレクサを共用すること
によりセレクトのピークの利用を低下させる。図５６Ａ
及び５６Ｂはマイクロレジスタ（この例においては８ビ
ットレジスタ）５６０１及び５６０２及び関連するセレ
クタ（即ち、３出力マルチプレクサ）５６０１Ａ及び５
６０２Ａを夫々示している。
【０２４８】図５７において、マイクロレジスタ５６０
１（それはＣＬＢ Ａから信号を受取る）からマルチプ
レクサセレクタ５６０２Ａ（それはＣＬＢ Ｂから信号
を受取る）へ付加的な接続５７００が設けられている。
このように、ＣＬＢ Ｂがコンフィギュレーションにお
けるマルチプレクサの全てを必要とするものではなく且
つＣＬＢ Ａがエキストラな１つを必要とする場合に
は、ＣＬＢ Ａは共用マルチプレクサを使用することが
可能である。レジスタ５６０１における全てのビットが
全てのコンフィギュレーションに関して共用されること
は必要ではない。実際に、異なるビットが異なるセレク
タに関して共用されうる。
【０２４９】図５８の回路は、通常マルチプレクサ５６
０１Ａ及び５６０２Ａと関連しているバッファ（図４の
出力線上）の幾つかを取除いている。例えば、幾つかの
信号がＣＬＢ Ａによって次のコンフィギュレーション
において使用される場合には、マルチプレクサ５６０１
Ａは経路５８０１を使用することによって完全にバイパ
スされる。マルチプレクサ５６０１Ａからの信号がＣＬ
Ｂ Ａ内に位置されるべき場合には、該信号はフィード
バック経路５８０２上に供給される。更に、マルチプレ
クサ５６０１Ａからの信号が隣接するＣＬＢ Ｂ内に位
置されるべき場合には、該信号は直接接続経路５８０３
上に供給される。
【０２５０】９．７ 低パワー相互接続回路 本発明によれば、信号電圧の振れが制限されており、そ
れにより速度を増加させ且つＰＬＤの相互接続回路にお
ける電力を著しく減少させている。図５９はＰＬＤ５９
００の一部を示しており、それは、ソース（発信元）形
態特定可能論理ブロック（ＣＬＢ）出力回路５９０１、
ディスティネーション（宛先）ＣＬＢ入力回路５９０
３、相互接続構成体５９０２を有している。ソースＣＬ
Ｂ出力回路５９０１の出力線５９０１Ａは相互接続構成
体５９０２を介してディスティネーションＣＬＢ入力回
路５９０３の入力線５９０３Ａへ結合している。
【０２５１】相互接続構成体５９０２は、実効的には、
Ｎチャンネルトランジスタ５９０８Ａ−５９０８Ｎによ
って実現されるＲＣネットワークである。特に、各トラ
ンジスタ５９０８Ａ−５９０８Ｎは関連する抵抗Ｑを提
供し、一方各トランジスタ５９０８Ａ−５９０８Ｎ及び
関連するラインセグメント５９１０Ａ−５９１０Ｎは、
夫々、容量５９０９Ａ−５９０９Ｎ（コンデンサとして
示してある）を提供する。
【０２５２】当業者にとって公知の如く、いずれかのト
ランジスタ５９０８の容量は、そのチャンネル領域の面
積を増加することによって増加される。従って、いずれ
かのトランジスタ５９０８の幅を増加させることによっ
て抵抗Ｑを低下させることは、減少効果を有している。
何故ならば、関連する容量５９０９も増加するからであ
る。
【０２５３】本発明によれば、トランジスタ５９０８Ａ
−５９０８Ｎのゲート上の電圧を高く維持しながらこれ
らのトランジスタのソース／ドレイン電圧を制限するこ
とによって、容量５９０９を増加させることなしに実効
的に抵抗Ｑを低下させ、その際に相互接続構成体５９０
２を介しての信号転送速度を改善し且つＣＬＡ５９００
における電力消費を著しく減少させる。従って、本発明
によれば、ソースＣＬＢ出力回路５９０１は低い電圧ト
リガ点及び２つのＮチャンネルトランジスタを有する従
来のインバータ５９０４を有している。
【０２５４】ソースＣＬＢ出力回路５９０１へ供給され
る論理０信号は、トランジスタ５９０６のゲートへ供給
され、その際に該トランジスタをターンオフさせる。該
論理０信号はインバータ５９０４によって反転され、そ
の際にトランジスタ５９０５へ高信号を供給し、そのト
ランジスタを完全にターンオンさせる。トランジスタ５
９０５は、そのオン状態において、約２．０Ｖを相互接
続線５９０１Ａへ転送する。
【０２５５】一方、ソースＣＬＢ出力回路５９０１へ供
給された論理１信号はトランジスタ５９０５をターンオ
フし且つトランジスタ５９０６をターンオンし、その際
に相互接続線５９０１Ａ上の電圧を接地へプルする。こ
のように、ソースＣＬＢ出力回路５９０１は、高ゲート
電圧駆動（インバータ５９０４を介し）を供給し、一方
相互接続構成体５９０２へ最大２Ｖを確保する（トラン
ジスタ５９０５及び５９０６を介して）。出力線５９０
１Ａ上の電圧の振れを約３．６Ｖではなく２Ｖへ制限す
ることによって、相互接続構成体５９０２の電力条件を
著しく減少させる（式１を参照して以下に説明する）。
【０２５６】インバータ５９０７Ａ−５９０７Ｎはパス
トランジスタ５９０８Ａ−５９０８Ｎのゲートへ夫々供
給される制御信号を反転させる。インバータ５９０７Ａ
−５９０７Ｎが論理低信号を受取るものと仮定すると、
トランジスタ５９０８Ａ−５９０８Ｎがターンオンし、
その際に出力線５９０１Ａ上の信号を入力線５９０３Ａ
へ転送させる。
【０２５７】ディスティネーションＣＬＢ入力回路５９
０３は、約０．８Ｖのノイズマージンにおける低パワー
で、低「１」レベル（即ち、２Ｖ）入力を取扱うことが
可能であり且つ高「１」レベル（即ち、５Ｖ）出力を与
えることが可能でなければならない。典型的に、高スレ
ッシュホールドは１個の０．８ＶスレッシュホールドＶ
ｃｃから低い信号によって駆動されるゲートにおける
１．６Ｖ範囲において回路５９０３のＰチャンネル装置
上で使用される。回路５９０３の場合には、入力「１」
レベルはＶｃｃから約３Ｖ低い。図６０に示した一実施
例においては、３つのステージが「１」レベルをＶｃｃ
とさせ、各ステージは１Ｖ上昇させる。各ステージの生
来のＰチャンネル装置のゲート対ソース電圧（Ｖｇｓ）
は、Ｐチャンネル装置６００１がオフである場合に、
１．６Ｖのスレッシュホールド電圧よりも０．６Ｖ低
く、その際に良好なマージンを与えている。３及び４Ｖ
の中間状態供給電圧は当該技術分野において公知のＮ個
のダイオードで得ることが可能であり、従ってその詳細
な説明は割愛する。
【０２５８】当該技術分野において公知の如く、ＣＭＯ
Ｓ回路における電力消費は次式と等価である。
【０２５９】 Ｐ＝（ＣＬ×Ｖ１×Ｖ２×ｆ）／２ （１） 尚、ＣＬは出力上の容量負荷であり、Ｖ１は供給電圧で
あり、Ｖ２は相互接続構成体５９０２の電圧の振れであ
り、且つｆは動作周波数である。容量負荷ＣＬ、毎秒当
たりの遷移数ｆ、供給電圧Ｖ１が適用場面毎に一定であ
ると仮定すると、本発明はＰＬＤ５９００における電力
消費を著しく減少させる。特に、３．６Ｖ信号レベルの
代わりに２Ｖの信号レベルを与えることによって、本発
明は４４％電力消費を減少させる。何故ならば、電圧Ｖ
１は変化せず電圧Ｖ２が変化するに過ぎないからであ
る。
【０２６０】９．８ コンフィギュレーションに対する
マルチアクセス メモリアクセスは相互接続体及びＬＵＴアクセスよりも
かなり速いので、メモリをパイプライン動作させること
が可能であり、即ち各メモリサイクル期間中に複数個の
コンフィギュレーションワードを読取ることが可能であ
る。
【０２６１】マイクロレジスタがＣＬＢ出力線へ結合さ
れていると仮定すると（例えば、図３参照）、論理エン
ジンモードにおけるマイクロサイクルは以下のステップ
を包含している（典型的な関連する時間は各ステップに
続くカッコ内に示されている）。
【０２６２】１．コンフィギュレーションワードを読取
り且つパイプラインラッチ値をアップデートする（５ｎ
ｓ）。
【０２６３】２．相互接続体を介して論理入力線へ信号
を伝搬させる（１５ｎｓ）。
【０２６４】３．ラッチ入力をパイプライン動作させる
ためにＬＵＴを介して信号を伝搬させる（５ｎｓ）。
【０２６５】信号がそれらの夫々ＬＵＴ入力線へ到達す
るまでＬＵＴコンフィギュレーションは必要とされない
（上述した実施例においては、相互接続が有効となった
後１５ｎｓ）。従って、ＬＵＴコンフィギュレーション
は、相互接続コンフィギュレーションの後メモリから読
取ることが可能である。実際に、ＬＵＴコンフィギュレ
ーションに対してメモリを２度目にサイクル動作する時
間がある。
【０２６６】従って、図６２に示した１つの実施例にお
いて、全ての従来のコンフィギュレーションメモリセル
の「後ろ側」に８個のビットを置く代わりに、各対の従
来のコンフィギュレーションメモリセル（即ち、１つが
相互接続用及び別のものが論理用）に対して１６ビット
（即ち、メモリセルＭＣ１−ＭＣ１５内に格納されてい
るビット）を供給する。この実施例においては、コンフ
ィギュレーションデータは２つのメモリアクセスで読取
られ、その際により大きな深さに基づいてメモリ効率の
利点を得ている。この実施例においてはビット線２０３
が共用されているが、各メモリアクセスに対し付加的な
ラッチ２０４が設けられており、各ラッチ２０４は別個
のクロック線を有している。従って、ラッチ２０４1
（それは相互接続体に対して信号を供給する）及びラッ
チ２０４2 （それはＣＬＢ論理に対して信号を供給す
る）は、夫々、コンフィギュレーションクロック１及び
２によって駆動される。爾後のマイクロサイクルがオー
バーラップされる上述したプロセスと異なり、この実施
例においては、ＦＰＧＡをコンフィギュア即ち形態特定
するために複数回のメモリアクセスが必要とされる。
【０２６７】９．９ パイプライン特徴 論理エンジンモードにおけるＦＰＧＡのフラッシュリコ
ンフィギュレーションの後に、ＦＰＧＡ計算が従来の対
応で実行される。典型的に、これらの計算はメモリアク
セスよりも長い時間を必要とする。従って、初期的なコ
ンフィギュレーションデータを読取った後に、コンフィ
ギュレーションメモリはある時間期間の間アイドル状態
となる。
【０２６８】コンフィギュレーションデータが上述した
ようにラッチされると、図２を参照すると、論理及び相
互接続が評価されている間にそのコンフィギュレーショ
ンと同一のマイクロサイクルにおけるメモリアイドル時
間内にメモリ動作を「挿入」することが可能であり、そ
の際に効果的にメモリアクセスをパイプライン動作させ
る。ユーザメモリアクセス、コンフィギュレーション、
ユーザ論理及び相互接続のタイミングは以下の表Ｂに示
してある。
【０２６９】 表 Ｂ 時間 Ｔ０ Ｔ１ Ｔ２ Ｔ３ Ｔ４ （メモリ） Ｃ０ Ｃ１ Ｍ０／Ｃ２ Ｍ１／Ｃ３ Ｍ２／Ｃ４ （論理及び ＬＩＰ０ ＬＩＰ１ ＬＩＰ２ ＬＩＰ３ 相互接続） 尚、Ｃはコンフィギュレーションアクセスであり、ＬＩ
Ｐは論理相互接続伝搬であり、且つＭはメモリアクセス
である。
【０２７０】コンフィギュレーションＣ０は時間Ｔ０に
おいてコンフィギュレーションメモリから読取られる。
時間Ｔ１において、コンフィギュレーションはＦＰＧＡ
における論理及び相互接続を制御するためにラッチされ
（ＬＩＰ０）、それはＲＥＡＤ（読取）メモリ動作を発
生させることを包含している。メモリアクセス（Ｍ０）
は時間Ｔ２において行なわれ、データが時間Ｔ３におい
てＣＬＢ入力信号として与えられる。メモリアクセスの
後に、メモリは再度サイクル動作されて次のマイクロサ
イクルに対するコンフィギュレーション情報を維持す
る。コンフィギュレーションＣ１はコンフィギュレーシ
ョンＣ０によるメモリアクセスの結果を使用することは
できないが、コンフィギュレーションＣ１は次のメモリ
アドレスを発生する。従って、１サイクルの待ち時間期
間の後（コンフィギュレーションＣ１に対して）、メモ
リはサイクル当たり１個の転送割合でフローを転送す
る。
【０２７１】単一のコンフィギュレーションに対するメ
モリアクセス（Ｍ）及びコンフィギュレーションアクセ
ス（Ｃ）は同一の時間Ｔにおいて発生することは不可能
であるが、時間（Ｔ）の期間は、通常、論理相互接続伝
搬（ＬＩＰ）ステップによって決定される。従って、メ
モリ（Ｍ）は、コンフィギュレーションの論理が評価さ
れている間に多数回サイクル動作することが可能であ
る。実際に、ＦＰＧＡ計算の期間に依存して、マイクロ
サイクルの期間を増加させることなしに、幾つかのメモ
リサイクル（例えば書込に続く読取）を挿入させること
が可能である。本発明のその他の実施例においては、よ
り短い待ち時間を有するパイプラインスケジュールが提
供される。
【０２７２】 表 Ｃ 時間 Ｔ０ Ｔ１ Ｔ２ Ｔ３ Ｔ４ （メモリ） Ｃ０ Ｍ０／Ｃ１ Ｍ１／Ｃ２ Ｍ２／Ｃ３ Ｍ３／Ｃ４ （論理及び ＬＩＰ０ ＬＩＰ１ ＬＩＰ２ ＬＩＰ３ 相互接続） 表ＣにおいてＭ０に対するアドレスはＬＩＰ０に関連し
て計算される。そのメモリアクセスは、そのアドレスの
計算が完了するまで遅延され、その計算はＬＩＰ遅延全
体よりも小さい場合がある。Ｍ０が充分に短いか又はＴ
１が充分に長い場合には、メモリ動作Ｍ０の結果が時間
Ｔ１内に得られる場合がある。
【０２７３】メモリアクセスはＦＰＧＡコンフィギュレ
ーションの後に発生するので、アドレス計算が充分に速
いものと仮定すると、メモリはアドレスが計算されるの
と同一のサイクルにおいてアクセス可能である。このよ
うな高速計算は次のものを含んでいる。
【０２７４】１．コンフィギュレーションデータにおい
て与えられるアドレス計算（即ち、即値）。
【０２７５】２．そのアドレス値が、最も最後に到着す
る信号よりも充分前にアドレスレジスタに到着する場合
（即ち、迅速な経路）。後者の計算においては、メモリ
は、アドレスが発生されるＦＰＧＡサイクルの後の部分
においてアクセス可能である。一実施例においては、リ
コンフィギュレーション即ち再形態特定は、メモリ動作
から結果が戻されるまで遅延される。遅延の量は、最悪
の場合のアドレス発生遅延＋メモリアクセス遅延から決
定することが可能である。
【０２７６】９．１０ ＲＯＭセルの組込 上述した実施例においては、全てのメモリスライスがＲ
ＡＭセルを有している。その他の実施例においては、付
加的なメモリスライスはＲＯＭセルを有しており、それ
はローカルバス２０３上のサイト即ち箇所を占有し（図
２）、ＲＡＭセルと同一のラッチ２０４を使用し、且つ
それ自身の制御線２０５を有している。ＲＯＭセルはＲ
ＡＭセルよりも著しく小さいが柔軟性はより低い。従っ
て、ＲＡＭセルと比較してＲＯＭセルを使用することの
柔軟性の減少は、ＲＯＭセルに関連する低コストとバラ
ンスされる。これらの実施例においては、ＲＯＭセル
は、製品をエンドユーザがテストすることを助けるため
の自己テスト等の機能のため、又は例えば直接メモリア
クセス又は特定バスインターフェース（例えば、ＰＣ
Ｉ）等のある固定した機能を提供するために使用され
る。
【０２７７】エンドユーザは、その機能を含むスライス
へジャンプすることによってこれらの機能を喚起させ
る。自己テスト機能能力は、固定機能能力よりも容易に
提供される。何故ならば、自己テストは、典型的に、ユ
ーザのコンフィギュレーションとは独立的だからであ
る。対照的に、固定機能能力は、より制限的なものであ
る。何故ならば、コールを行なうエンドユーザスライス
とＲＯＭスライスとの間でパラメータをパスするための
構成を設けねばならないからである。パラメータのパス
はユーザメモリとして設定されたＲＡＭスライスの固定
したサブセットを介して行なうことが可能である。パス
されたパラメータ及びメモリ内のパラメータ区域でさえ
も、例えばスタートアドレス、リターンプレーンアドレ
ス等の機能特定性である。
【０２７８】固定機能は、典型的に、異なる製品に対し
て異なっている。本発明によれば、新たな製品はＲＯＭ
技術を定義するマスク層を単に変更するだけで開発され
る。一方、ＲＯＭは例えばアンチヒューズ等の一度だけ
プログラム可能な装置で実現することが可能である。一
実施例においては、混合ＲＯＭ及びＲＡＭ装置が２つの
既存の業界標準部品、即ちＲＡＭをベースとしたＦＰＧ
Ａとそのハードワイヤード型等価物の間のハイブリッド
部品として使用される（例えば、ザイリンクスのＨａｒ
ｄＷｉｒｅ（商標）装置）。このように顧客はＲＯＭ密
度の単価の利点を得るために顧客に特定的なＲＯＭマス
クの固定コストを支払うが、尚且つ、可変のコンフィギ
ュレーション及びユーザメモリのために使用可能な幾つ
かのスライスを有している。
【０２７９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来のＦＰＧＡコンフィギュレーションビッ
トを示した概略図。
【図２】 本発明に基づくコンフィギュレーションビッ
トスライスを示した概略図。
【図３】 時間多重型ＣＬＢを示した概略ブロック図。
【図３Ａ】 複数個のメモリセルブロック、出力マルチ
プレクサ、マイクロレジスタの夫々供給される本発明の
コンフィギュレーション選択信号、読取選択信号、書込
選択信号を示した概略図。
【図４】 図３に示した時間多重型ＣＬＢの一部をより
詳細に示した概略ブロック図。
【図５】 図４のＣＬＢの一部をより詳細に示した概略
図。
【図６】 図５の回路に対する真理値表を示した概略
図。
【図７】 ２レベルメモリヒエラルキを示した概略図。
【図７Ａ】 ２つのローカルバス及び２つのグローバル
バスが真及び相補信号をビット組へ担持する実施例を示
した概略図。
【図７Ｂ】 ＣＬＢ毎にメモリセルへのアクセスを与え
るレジスタコンフィギュレーションを示した概略図。
【図８】 公知の４トランジスタメモリセルを示した概
略図。
【図９】 ＰＬＤにおける４トランジスタセルメモリコ
ンフィギュレーションを示した概略図。
【図１０Ａ】 本発明の一実施例に基づいて固定遅延を
有する格納装置を具備するＣＬＢを示した概略図。
【図１０Ｂ】 本発明の一実施例に基づく固定遅延を持
った格納装置を具備する別のＣＬＢを示した概略図。
【図１１】 共用メモリを示した概略ブロック図。
【図１２】 図１１の共用メモリの詳細を示した概略
図。
【図１３】 共用メモリに対するワード読取タイミング
を示した概略図。
【図１４】 共用メモリに対するワード書込タイミング
を示した概略図。
【図１５】 共用メモリに対するバースト読取タイミン
グを示した概略図。
【図１６】 共用メモリに対するバースト書込タイミン
グを示した概略図。
【図１７】 共用メモリに対する複数個のコンフィギュ
レーションビットを示した概略図。
【図１８】 共用メモリに対するコンフィギュレーショ
ンアクセスタイミングを示した概略図。
【図１９】 従来の自己同期型回路を示した概略図。
【図２０】 図１９の回路に対するタイミングを示した
概略図。
【図２１】 各外部クロックサイクルに対する複数個の
内部サイクルを発生するタイミング回路を示した概略
図。
【図２２Ａ】 本発明の一実施例に基づく単一クロック
シーケンサを示した概略図。
【図２２Ｂ】 ３つのコンフィギュレーションに対する
例示的なタイミングシーケンスを示した概略図。
【図２３】 本発明に基づく分割メモリを示した概略
図。
【図２４】 ＣＬＢに対するレイアウトの一実施例を示
した概略図。
【図２５】 ＰＬＤの多機能タイムシェアリング動作モ
ードを示した概略図。
【図２６】 ＰＬＤにおける論理エンジンモードの実現
例を示した概略図。
【図２６Ａ】 クリティカルパス上のレベルの対が同一
のマイクロサイクル内に２つのＬＵＴを直列的に適合さ
せるためにマイクロレジスタバイパスを使用して単一レ
ベルへ合体させる本発明の一実施例に基づく圧縮方法を
示した概略図。
【図２６Ｂ】 装置内のフリップフロップとその他の要
素との間の２つの必要なスケジューリング関係を示した
概略図。
【図２７】 ゲート型クロックフリップフロップを示し
た概略図。
【図２８】 マイクロサイクルクロックに対する種々の
ライブラリィ要素及びそれらの関係を示した概略図。
【図２９】 クロックイネーブル型フリップフロップを
示した概略図。
【図３０】 図２６の再スケジュールされた論理を示し
た概略図。
【図３１】 二次元空間におけるスケジューリング及び
配置ルックアップテーブルを示した概略図。
【図３２】 三次元空間におけるスケジューリング及び
配置ルックアップテーブルを示した概略図。
【図３３】 時間多重型ＰＬＤにおけるマイクロサイク
ルシーケンス動作を示した概略図。
【図３４】 時間多重型ＰＬＤにおけるマイクロサイク
ルシーケンス動作を示した概略図。
【図３５】 各メモリサイクルに対し異なるコンフィギ
ュレーションを持った全てのＣＬＢを示した概略図。
【図３６】 あるマイクロサイクルに対してコンフィギ
ュレーションを有することのない幾つかのＣＬＢを示し
た概略図。
【図３７Ａ】 １つの可変深さ時間多重型ＣＬＢを示し
た概略図。
【図３７Ｂ】 別の可変深さ時間多重型ＣＬＢを示した
概略図。
【図３８】 異なる入力に対し異なる数のマイクロサイ
クルを有するＣＬＢを示した概略図。
【図３９】 最高速クロックがユーザクロックとして実
現され且つその他の全てのクロックがマイクロサイクル
レジスタイネーブル信号で実現されている場合の適宜の
波形を与える状態マシンを示した概略図。
【図３９Ａ】 図３９の遅いクロック信号、イネーブル
信号及びマスタクロック信号を示したタイミング線図。
【図４０】 本発明に基づくスケジューリングを最適化
する流れを示したフローチャート図。
【図４１】 本発明に基づく例示的な入力／出力ブロッ
クを示した概略図。
【図４２】 マイクロサイクルインタラプトシミュレー
ションに露呈される回路を示した概略図。
【図４２Ａ】 図４２のユーザネットワークを複数個の
サブネットワークへ区画化する状態を示した概略図。
【図４３】 図４２の回路の変形例を示した概略図。
【図４４】 図４２の回路の変形例を示した概略図。
【図４５】 図４２の回路の変形例を示した概略図。
【図４６】 図４２の回路の擬似コード変換を示した概
略図。
【図４７】 図４５の回路の擬似コード変換を示した概
略図。
【図４８】 図４６の擬似コード変換に関連して使用さ
れるスケジューリング拘束条件を示した概略図。
【図４９】 図４７の擬似コード変換に関連して使用さ
れるスケジュ−リング拘束条件を示した概略図。
【図５０】 １つのマイクロサイクル割当を示した概略
図。
【図５１】 図５０に対する状態線図を示した概略図。
【図５２】 適宜のマイクロサイクルを決定する回路を
示した概略図。
【図５３】 同期した出力信号を有する等価回路を示し
た概略図。
【図５４】 同期した出力信号を有する別の等価回路を
示した概略図。
【図５５】 拡張可能な論理深さを有する時間多重型Ｐ
ＬＤを示した概略図。
【図５６Ａ】 自分自身の出力マイクロレジスタ及びマ
ルチプレクサを具備するＣＬＢを示した概略図。
【図５６Ｂ】 それ自身の出力マイクロレジスタ及びマ
ルチプレクサを具備する別のＣＬＢを示した概略図。
【図５７】 マルチプレクサを共用する２つのＣＬＢを
示した概略図。
【図５８】 マルチプレクサを共用し且つフィードバッ
ク経路を具備する２つのＣＬＢを示した概略図。
【図５９】 相互接続体を有するＰＬＤの一部を示した
概略図。
【図６０】 図５９のＰＬＤにおいて使用するインバー
タを示した概略図。
【図６１】 付加的なレジスタがメモリアクセスサイク
ル期間中にメモリへのアクセスを制限する本発明の一実
施例を示した概略図。
【図６２】 コンフィギュレーションデータが２つのメ
モリアクセスで読取られる本発明の一実施例を示した概
略図。
【図６３Ａ】 １つの出力マルチプレクサを制御するコ
ンフィギュレーションメモリへ供給されるコンフィギュ
レーション選択信号及びマイクロレジスタへ供給される
書込選択信号を示した概略図。
【図６３Ｂ】 出力マルチプレクサの別の実施例を示し
た概略図。
【図６３Ｃ】 図６３Ｂの出力マルチプレクサと比較し
てラッチ数を減少させる出力マルチプレクサの更に別の
実施例を示した概略図。
【図６３Ｄ】 本発明の出力マルチプレクサに対する入
力信号を示した表の説明図。
【図６３Ｅ】 図６３Ａに示した出力マルチプレクサ内
に設けられる回路に対する真理値表を示した説明図。
【図６３Ｆ】 図６３Ｂに示した出力マルチプレクサに
対するタイミング線図。
【図６３Ｇ】 図６３Ａにおいて識別した回路の詳細な
実現例を示した概略図。
【図６４Ａ】 本発明によって解消されるスキュー問題
を例示するタイミング線図。
【図６４Ｂ】 本発明によって解消されるスキュー問題
を例示する回路を示した概略図。
【符号の説明】
２００ ランダムアクセスメモリビット組 ２０１ ラッチ ２０２ セレクトトランジスタ ２０３ 共通ビット線 ２０４ クロック型ラッチ
フロントページの続き (72)発明者 リチャード エイ． カーベリー アメリカ合衆国， カリフォルニア 95030， ロス ガトス， グレンウッド ドライブ 23965 (72)発明者 ロバート アンダース ジョンソン アメリカ合衆国， カリフォルニア 95124， サン ノゼ， テュポロ ドラ イブ 1667 (72)発明者 ジェニファー ウォン アメリカ合衆国， カリフォルニア 94539， フリモント， エンカント ウ エイ 40565

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能論理装置において、 少なくとも１個の形態特定可能論理ブロックが設けられ
    ており、各形態特定可能論理ブロックは組合わせ要素と
    順序論理要素とを有しており、 前記少なくとも１個の形態特定可能論理ブロックを形態
    特定させるための複数個のプログラム可能論理要素が設
    けられており、少なくとも１個のプログラム可能論理要
    素は、前記組合わせ要素の形態を特定させるための複数
    個のメモリセルを有しており、且つ少なくとも１個のプ
    ログラム可能論理要素は前記順序論理要素の形態を特定
    させるための複数個のメモリセルを有している、ことを
    特徴とするプログラム可能論理装置。
  2. 【請求項２】 請求項１において、更に、１個の形態特
    定可能論理ブロックの複数個の中間状態を格納するため
    の格納装置が設けられていることを特徴とするプログラ
    ム可能論理装置。
  3. 【請求項３】 請求項２において、各形態特定可能論理
    ブロックが、更に、前記中間状態へアクセスするための
    複数個のセレクタを有していることを特徴とするプログ
    ラム可能論理装置。
  4. 【請求項４】 請求項２において、各形態特定可能論理
    ブロックが、更に、少なくとも１個の形態特定可能論理
    ブロックにおける値へアクセスするための複数個のセレ
    クタを有していることを特徴とするプログラム可能論理
    装置。
  5. 【請求項５】 請求項４において、前記値が順序論理要
    素の出力信号であることを特徴とするプログラム可能論
    理装置。
  6. 【請求項６】 請求項４において、前記値が組合わせ要
    素の出力信号であることを特徴とするプログラム可能論
    理装置。
  7. 【請求項７】 請求項２において、各形態特定可能論理
    ブロックが、更に、前記中間状態へアクセスするため又
    は少なくとも１個の形態特定可能論理ブロックにおける
    値へアクセスするための複数個のセレクタを有している
    ことを特徴とするプログラム可能論理装置。
  8. 【請求項８】 請求項７において、前記複数個のセレク
    タが、更に、少なくとも１個の形態特定可能論理ブロッ
    ク内の値へアクセスすることを特徴とするプログラム可
    能論理装置。
  9. 【請求項９】 請求項２において、前記格納装置が第一
    トリガ信号によって制御されることを特徴とするプログ
    ラム可能論理装置。
  10. 【請求項１０】 請求項３において、前記セレクタが複
    数個のトリガ信号によって制御されることを特徴とする
    プログラム可能論理装置。
  11. 【請求項１１】 請求項２において、更に、複数個のラ
    ッチが設けられており、前記格納装置の各ビットが関連
    するラッチへ供給され、前記複数個のラッチの出力端子
    がマルチプレクサの入力端子へ結合されており、前記マ
    ルチプレクサは前記複数個のプログラム可能論理要素に
    よって制御されることを特徴とするプログラム可能論理
    装置。
  12. 【請求項１２】 請求項１１において、前記複数個のラ
    ッチが第一トリガ信号によってクロック動作されること
    を特徴とするプログラム可能論理装置。
  13. 【請求項１３】 請求項１２において、前記格納装置が
    前記第一トリガ信号よりも精度の低い複数個のトリガ信
    号によって制御されることを特徴とするプログラム可能
    論理装置。
  14. 【請求項１４】 請求項１２において、更に、バイパス
    ラッチが前記形態特定可能論理ブロックと前記マルチプ
    レクサとの間に結合されており、前記バイパスラッチが
    前記複数個のラッチと同一のトリガによって制御される
    ことを特徴とするプログラム可能論理装置。
  15. 【請求項１５】 請求項４において、各セレクタが前記
    形態特定可能論理ブロック及び前記格納装置から信号を
    受取るための第一マルチプレクサを有していることを特
    徴とするプログラム可能論理装置。
  16. 【請求項１６】 請求項２において、更に、前記順序論
    理要素又は前記組合わせ要素から前記格納装置へ信号を
    選択的に供給するために少なくとも１個の形態特定可能
    論理ブロック内にマルチプレクサが設けられていること
    を特徴とするプログラム可能論理装置。
  17. 【請求項１７】 請求項１において、更に、前記プログ
    ラム可能論理要素のうちの１つの出力信号として前記複
    数個のメモリセルのうちの１つの値を供給するラッチが
    設けられていることを特徴とするプログラム可能論理装
    置。
  18. 【請求項１８】 請求項２において、各形態特定可能論
    理ブロックが、更に、前記格納装置からの信号を受取る
    ための出力マルチプレクサを有していることを特徴とす
    るプログラム可能論理装置。
  19. 【請求項１９】 請求項２において、前記格納装置が前
    記形態特定可能論理ブロックのうちの少なくとも１つの
    入力端子へ結合されていることを特徴とするプログラム
    可能論理装置。
  20. 【請求項２０】 請求項１において、更に、前記複数個
    のメモリセルへアクセスするための複数個のラインが設
    けられていることを特徴とするプログラム可能論理装
    置。
  21. 【請求項２１】 請求項２０において、更に、１つの形
    態と関連した前記複数個のプログラム可能論理要素のう
    ちの所定の組を選択するための手段が設けられているこ
    とを特徴とするプログラム可能論理装置。
  22. 【請求項２２】 請求項２０において、更に、１個の形
    態特定可能論理ブロック内の１つの形態と関連した前記
    複数個のプログラム可能論理要素のうちの所定の組を選
    択するレジスタが設けられていることを特徴とするプロ
    グラム可能論理装置。
  23. 【請求項２３】 プログラム可能論理装置において、 組合わせ要素及び順序論理要素を含む形態特定可能論理
    ブロックが設けられており、 入力／出力ブロックが設けられており、 前記形態特定可能論理ブロック及び前記入力／出力ブロ
    ックを相互接続する相互接続構成体が設けられており、 前記形態特定可能論理ブロック及び前記相互接続構成体
    の形態を特定するための複数個のプログラム可能論理要
    素が設けられており、少なくとも１個のプログラム可能
    論理要素が複数個のメモリセルを有しており、 前記入力／出力ブロックの複数個の中間状態を格納する
    ための格納装置が設けられている、ことを特徴とするプ
    ログラム可能論理装置。
  24. 【請求項２４】 プログラム可能論理装置において、 少なくとも１個の形態特定可能要素が設けられており、 前記少なくとも１個の形態特定可能要素を相互接続させ
    るための相互接続構成体が設けられており、 前記少なくとも１個の形態特定可能要素の形態を特定す
    るための複数個のプログラム可能論理要素が設けられて
    おり、少なくとも１個のプログラム可能論理要素は、前
    記少なくとも１個の形態特定可能要素の形態を特定する
    ための少なくとも１個のＲＯＭセルを有している、こと
    を特徴とするプログラム可能論理装置。
  25. 【請求項２５】 プログラム可能論理装置において、 少なくとも１個の形態特定可能要素が設けられており、 前記少なくとも１個の形態特定可能要素を相互接続する
    ための相互接続構成体が設けられており、 前記少なくとも１個の形態特定可能要素の形態を特定す
    るための複数個のプログラム可能論理要素が設けられて
    おり、少なくとも１個のプログラム可能論理要素は前記
    少なくとも１個の形態特定可能要素の形態を特定するた
    めの複数個のメモリセルを有しており、 前記プログラム可能論理要素のうちの１つの出力信号と
    して前記複数個のメモリセルのうちの１つの値を供給す
    るラッチが設けられている、ことを特徴とするプログラ
    ム可能論理装置。
  26. 【請求項２６】 プログラム可能論理装置において、 少なくとも１個の形態特定可能要素が設けられており、 前記少なくとも１個の形態特定可能要素を相互接続する
    ための相互接続構成体が設けられており、 前記少なくとも１個の形態特定可能要素の形態を特定す
    るための複数個のプログラム可能論理要素が設けられて
    おり、少なくとも１個のプログラム可能論理要素は前記
    少なくとも１個の形態特定可能要素の形態を特定するた
    めの複数個のメモリセルを有しており、第一プログラム
    可能論理要素内の前記複数個のメモリセルの数は第二プ
    ログラム可能論理要素内の前記複数個のメモリセルの数
    と異なっている、ことを特徴とするプログラム可能論理
    装置。
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