TWI698088B - 應用於多個操作模式的電路 - Google Patents

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Abstract

本發明揭露一種應用於多個操作模式的電路，其包含有一第一電路、一第二電路、一第一多工器、一第二多工器以及一特定正反器。在該電路的操作中，該第一電路用以產生一第一訊號，該第二電路用以產生一第二訊號，該第一多工器用以根據一模式選擇訊號以輸出該第一訊號或是該第二訊號，該第二多工器用以根據該模式選擇訊號以輸出一第一時脈訊號或是一第二時脈訊號，以及該特定正反器用以根據該第二多工器所輸出的該第一時脈訊號或是該第二時脈訊號以對該第一多工器所輸出的該第一訊號或是該第二訊號進行取樣，以產生一輸出訊號。

Description

應用於多個操作模式的電路
本發明係有關於電路設計，尤指一種可以在不同操作模式下都可以符合建立時間餘裕(setup time margin)以及保持時間餘裕(hold time margin)的電路。
在一般的電路設計中，若是發生建立時間餘裕不足的情形時，通常會透過延遲提供給正反器的時脈訊號以解決此一問題。然而，若是上述正反器會在不同的時間點操作在不同的模式時，例如測試模式以及操作模式，則由於其訊號路徑並不相同，故在解決操作模式下建立時間餘裕不足的情形時可能會引發測試模式下保持時間餘裕的問題，因而造成電路設計上的困擾。
因此，本發明的目的之一在於提供一種應用於多個操作模式的電路，其可以在不同操作模式下都可以符合建立時間餘裕以及保持時間餘裕，且僅需要額外設置少量的延遲電路，以解決先前技術中的問題。
在本發明的一個實施例中，揭露了一種應用於多個操作模式的電路，其包含有一第一電路、一第二電路、一第一多工器、一第二多工器以及一 特定正反器。在該電路的操作中，該第一電路用以產生一第一訊號，該第二電路用以產生一第二訊號，該第一多工器用以根據一模式選擇訊號以輸出該第一訊號或是該第二訊號，該第二多工器用以根據該模式選擇訊號以輸出一第一時脈訊號或是一第二時脈訊號，以及該特定正反器用以根據該第二多工器所輸出的該第一時脈訊號或是該第二時脈訊號以對該第一多工器所輸出的該第一訊號或是該第二訊號進行取樣，以產生一輸出訊號。
在本發明的另一個實施例中，揭露了一種應用於多個操作模式的訊號處理方法，其包含有以下步驟：使用一第一電路以產生一第一訊號；使用一第二電路以產生一第二訊號；根據一模式選擇訊號以輸出該第一訊號或是該第二訊號；根據該模式選擇訊號以自一第一時脈訊號或是一第二時脈訊號中選擇其一，其中該第一時脈訊號與該第二時脈訊號具有不同的相位；以及使用一特定正反器以使用該第一時脈訊號或是該第二時脈訊號來對該第一訊號或是該第二訊號進行取樣，以產生一輸出訊號。
100:電路
110:第一電路
112:第一正反器
114:邏輯電路
120:第二電路
122:第二正反器
130:第一多工器
140:第二多工器
150:特定正反器
160:延遲電路
300~310:步驟
CK:參考時脈訊號
CK1:第一時脈訊號
CK2:第二時脈訊號
D0:第一正反器的輸出
D_F、D_T:訊號
D1:第一訊號
D2:第二訊號
Dout:輸出訊號
VS:模式選擇訊號
第1圖為根據本發明一實施例之應用於多個操作模式的電路。
第2圖繪示了參考時脈訊號、第一訊號以及第一時脈訊號的示意圖。
第3圖為根據本發明一實施例之應用於多個操作模式的訊號處理方法的流程圖。
第1圖為根據本發明一實施例之應用於多個操作模式的電路100的示 意圖。如第1圖所示，電路100包含了一第一電路110、一第二電路120、一第一多工器130、一第二多工器140、一特定正反器150以及一延遲電路160，其中第一電路110包含了一第一正反器112以及一邏輯電路114，且第二電路120包含了一第二正反器122。在本實施例中，電路100的設計可以使得當操作在功能模式或是測試模式時都能夠讓特定正反器150可以符合建立時間餘裕以及保持時間餘裕。
在電路100的操作中，假設電路100操作在功能模式，例如電路100已經被應用在實際電子產品中並開始正常運作，則此時電路100內的其他元件會產生一模式選擇訊號VS至多工器130以選擇第一電路110所產生的一第一訊號D1來做為輸出。參考第1圖，第一電路110所包含的第一正反器112係使用一參考時脈訊號CK來對一訊號D_F進行取樣，且邏輯電路114接收第一正反器112的輸出D0以產生第一訊號D1，此外，在本實施例中，邏輯電路114本身造成的延遲會接近或大於參考時脈訊號CK的一個週期，而使得若是特定正反器150使用參考時脈訊號CK來對第一訊號D1進行取樣時會發生建立時間餘裕不足的情形。因此，為了解決此一問題，延遲電路對參考時脈訊號CK進行延遲操作以產生一第一時脈訊號CK1，且第二多工器140根據模式選擇訊號VS來選擇第一時脈訊號CK1以作為輸出，以供特定正反器150使用第一時脈訊號CK1來對第一訊號D1進行取樣以產生一輸出訊號Dout。第2圖繪示了參考時脈訊號CK、第一正反器112的輸出D0、第一訊號D1以及第一時脈訊號CK1的示意圖，如第2圖所示，由於第一訊號D1係由具有較大延遲量的邏輯電路114所產生，故特定正反器150透過使用經過延遲而相位落後的時脈訊號CK1來對第一訊號D1進行取樣，可以確保符合建立時間餘裕的要求。
另外，若是電路100操作在測試模式，例如電路100尚在工廠端進行測試而尚未應用在實際電子產品中，則此時電路100內的其他元件會產生模式選擇訊號VS至多工器130以選擇第二電路120所產生的一第二訊號D2來做為輸出。在本實施例中，第二電路120中的第二正反器122係使用參考時脈訊號CK來對一訊號D_T進行取樣以產生第二訊號D2，且第二正反器122與第一多工器130之間並不具有任何的延遲電路。因此，由於第一電路110所產生的第一訊號D1與第二電路120所產生的第二訊號D2所經過的路徑延遲並不相同，故正反器150使用經過延遲後的第一時脈訊號CK1來對第二訊號D2進行取樣可能會發生保持時間餘裕不足的情形。因此，第二多工器140根據模式選擇訊號VS來選擇第二時脈訊號CK2以作為輸出，以供特定正反器150使用第二時脈訊號CK2來對第一訊號D1進行取樣以產生輸出訊號Dout。在本實施例中，參考時脈訊號CK係直接作為第二時脈訊號CK2，但本發明並不以此為限，只要第一時脈訊號CK1的相位落後於第二時脈訊號CK2且具有相同的頻率，第一時脈訊號CK1以及第二時脈訊號CK2可以有不同的產生方式。
在第1圖的實施例中，第二正反器122與第一多工器130之間不具有任何的延遲電路，然而，本發明並不以此為限，在其他的實施例中，第二正反器122與第一多工器130之間亦可設置延遲量低於邏輯電路114的延遲電路，亦即第二正反器122與第一多工器130之間對於第二訊號D2的延遲量低於邏輯電路114或是延遲電路160延遲量。另外需注意的是，上述的延遲電路所指的是刻意使用電路元件，例如緩衝器或是反相器來實現，而不包含電路中一般連接元件的走線。
如以上的實施例所述，當特定正反器150所接收到的是來自於具有較 長路徑延遲的訊號時(例如，第一訊號D1)，則特定正反器150會使用經過較長延遲的時脈訊號(例如，第一時脈訊號CK1)來進行取樣，以符合建立時間餘裕的要求；另一方面，當特定正反器150所接收到的是來自於具有較短路徑延遲的訊號時(例如，第二訊號D2)，則特定正反器150會使用經過較短延遲的時脈訊號(例如，第二時脈訊號CK2)來進行取樣，以符合保持時間餘裕的要求。因此，電路100可以在不同操作模式下都可以符合建立時間餘裕以及保持時間餘裕，且僅需要額外設置晶片面積需求低的第二多工器140以及延遲電路160，以節省製作成本。
第3圖為根據本發明一實施例之應用於多個操作模式的訊號處理方法的流程圖。參考以上實施例的說明，訊號處理方法的流程如下所述。
步驟300：流程開始。
步驟302：使用一第一電路以產生一第一訊號。
步驟304：使用一第二電路以產生一第二訊號。
步驟306：根據一模式選擇訊號以輸出該第一訊號或是該第二訊號至一特定正反器。
步驟308：根據該模式選擇訊號以自一第一時脈訊號或是一第二時脈訊號中選擇其一並輸出至該特定正反器，其中該第一時脈訊號與該第二時脈訊號具有不同的相位
步驟310：使用該特定正反器以使用該第一時脈訊號或是該第二時脈訊號來對該第一訊號或是該第二訊號進行取樣，以產生一輸出訊號。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電路
110:第一電路
112:第一正反器
114:邏輯電路
120:第二電路
122:第二正反器
130:第一多工器
140:第二多工器
150:特定正反器
160:延遲電路
CK:參考時脈訊號
CK1:第一時脈訊號
CK2:第二時脈訊號
D0:第一正反器的輸出
D_F、D_T:訊號
D1:第一訊號
D2:第二訊號
Dout:輸出訊號
VS:模式選擇訊號

Claims (8)

  1. 一種應用於多個操作模式的電路，包含有：一第一電路，用以產生一第一訊號，其中該第一電路包含有：一第一正反器；以及一邏輯電路，用以根據該第一正反器的輸出以產生該第一訊號；一第二電路，包含了用以產生一第二訊號的一第二正反器；一第一多工器，耦接於該第一電路以及該第二電路，用以根據一模式選擇訊號以輸出該第一訊號或是該第二訊號；一第二多工器，用以根據該模式選擇訊號以輸出一第一時脈訊號或是一第二時脈訊號，其中該第一時脈訊號與該第二時脈訊號具有不同的相位；以及一特定正反器，耦接於該第一多工器以及該第二多工器，用以根據該第二多工器所輸出的該第一時脈訊號或是該第二時脈訊號以對該第一多工器所輸出的該第一訊號或是該第二訊號進行取樣，以產生一輸出訊號。
  2. 如申請專利範圍第1項所述之電路，其中該第一時脈訊號的相位落後於該第二時脈訊號；以及當該模式選擇訊號指示一第一模式時，該第一多工器輸出該第一訊號，且該第二多工器輸出該第一時脈訊號至該特定正反器；以及當該模式選擇訊號指示一第二模式時，該第二多工器輸出該第二訊號，且該第二多工器輸出該第二時脈訊號至該特定正反器。
  3. 如申請專利範圍第2項所述之電路，其中該第一模式為一功能模式，且該第二模式為一測試模式。
  4. 如申請專利範圍第2項所述之電路，另包含有：一延遲電路，用以對一參考時脈訊號進行延遲操作以產生該第一時脈訊號；其中該延遲電路係用來使得該特定正反器可以符合一建立時間餘裕(setup time margin)。
  5. 如申請專利範圍第4項所述之電路，其中該第二正反器與該第一多工器之間對於該第二訊號的延遲量低於該延遲電路的延遲量。
  6. 如申請專利範圍第4項所述之電路，其中該第二正反器與該第一多工器之間不具有任何的延遲電路。
  7. 如申請專利範圍第4或5項所述之電路，其中該參考時脈訊號係作為該第二時脈訊號。
  8. 如申請專利範圍第1項所述之電路，其中該第一正反器與該第二正反器係接收相同的時脈訊號。
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