JP2006278797A

JP2006278797A - オープン検出回路、オープン検出方法及び半導体集積回路

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Publication number: JP2006278797A
Application number: JP2005096652A
Authority: JP
Inventors: Tomokazu Tokoro; 知一所
Original assignee: NEC Corp
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Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2006-10-12
Anticipated expiration: 2025-03-30
Also published as: JP4725159B2

Abstract

【課題】別異の装置等を用いることなく容易、確実に半導体集積回路に接続される伝送線路上におけるオープン箇所の特定を可能とするオープン検出装置、オープン検出方法及び半導体集積回路を提供する。
【解決手段】半導体集積回路に接続される伝送線路のオープンを検出するオープン検出回路において、前記半導体集積回路の出力バッファから前記伝送線路に出力されて当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号と基準信号との信号レベルを比較することにより前記オープンを検出する比較回路と、クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整回路と、前記オープンを検出した場合には、前記遅延して出力されたクロック信号を入力して前記オープン箇所までの伝送線路長に基づく遅延を検出するフリップフロップと、を備える。
【選択図】図１

Description

本発明は、半導体集積回路に接続される伝送線路のオープンを検出するオープン検出回路等の技術分野に属し、より詳細には、伝送線路上のオープン箇所を特定するオープン検出回路等の技術分野に属する。

近年、ＬＳＩ（Large Scale Integration）に代表される半導体集積回路においては、更なる高集積化、高速化等のため、例えば、三次元実装や多ピン化といった様に実装構造が複雑化している。

これに対し、従来、パターンやケーブル断線、またはハンダ剥がれ等によるＬＳＩ間等の伝送線路上におけるオープンについては、例えば、カーブトレーサを使用したＬＳＩの入力特性の計測により検出することが一般的に行われていたが、送信側と受信側双方にＬＳＩが実装されている環境において、送受いずれかのみが計測される場合の特性と送受双方が計測される場合の特性との差が表れないため、送受両方のＬＳＩがオープンの場合のみしかオープンを判別できないという欠点があり、また、上述した状況の中においては、オープン検出の回数の増加やオープン検出の難易度が上昇するといった問題があった。

このような観点から、例えば、特許文献１に記載の集積回路のように、オープンが発生している場合と発生していない場合とで、信号端子に接続された配線が有するコンデンサに充電した浮遊容量が異なることを利用して確実にオープンを検出する方法が提案されている。
特開平９−２６４６３号公報

しかしながら、上述した特許文献１に記載の集積回路の構成では、どの伝送線路にオープンが発生しているかを検出することはできるが、当該伝送線路上のオープン箇所を特定することができない。

そのため、オシロスコープ等を使用してオープン箇所を特定しなければならず、上述したＬＳＩの実装構造の複雑化に伴いプロービング回数の増加やオープン箇所の特定の難易度が上昇し、工数の増大、製品開発や検査のリードタイムの長期化といった問題を引き起こすこととなる。

そこで、本発明は、以上の点に鑑みて為されたものであり、別異の装置等を用いることなく容易、確実に半導体集積回路に接続される伝送線路上におけるオープン箇所の特定を可能とするオープン検出装置、オープン検出方法及び半導体集積回路を提供することを目的とする。

上記の課題を解決するために、請求項１に記載の発明は、半導体集積回路に接続される伝送線路のオープンを検出するオープン検出回路において、前記半導体集積回路の出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む信号の信号レベルと、基準信号の信号レベルとを比較することにより前記オープンを検出する比較手段と、クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整手段と、前記オープンを検出した場合には、前記遅延して出力されたクロック信号を入力して前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出手段と、を備えることを特徴とする。

上記の課題を解決するために、請求項２に記載の発明は、請求項１に記載のオープン検出回路において、前記遅延調整手段は、前記クロック信号を遅延させる複数の遅延手段を有し、前記クロック信号を遅延させる当該遅延手段の数を設定可能とすることにより前記遅延量を調整することを特徴とする。

上記の課題を解決するために、請求項３に記載の発明は、請求項１または請求項２に記載のオープン検出回路において、複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較手段により前記基準信号の信号レベルと比較させる選択手段を更に備えることを特徴とする。

上記の課題を解決するために、請求項４に記載の発明は、半導体集積回路に接続される伝送線路のオープンを検出するオープン検出方法において、前記半導体集積回路の出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む信号の信号レベルと、基準信号の信号レベルとを比較することにより前記オープンを検出する比較工程と、クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整工程と、前記オープンを検出した場合には、前記遅延して出力されたクロック信号を入力して前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出工程と、を備えることを特徴とする。

上記の課題を解決するために、請求項５に記載の発明は、請求項４に記載のオープン検出方法において、前記遅延調整工程は、前記クロック信号を遅延させる複数の遅延工程を有し、前記クロック信号を遅延させる当該遅延工程の数を設定可能とすることにより前記遅延量を調整することを特徴とする。

上記の課題を解決するために、請求項６に記載の発明は、請求項４または請求項５に記載のオープン検出方法において、複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較工程において前記基準信号の信号レベルと比較させる選択工程を更に備えることを特徴とする。

上記の課題を解決するために、請求項７に記載の発明は、請求項１乃至３の何れか一項に記載のオープン検出回路と、前記出力バッファと、を備えることを特徴とする。

請求項１に記載の発明によれば、伝送線路にオープンが発生している場合、比較手段により基準信号と比較される信号は、出力バッファから伝送線路に出力される信号と、当該信号が伝送線路上のオープン箇所で反射することにより半導体集積回路に入力される信号とを含む信号であるため、当該信号の信号レベルの方が基準信号の信号レベルより高くなり、これによりオープンが検出される。そして、遅延調整手段により遅延量を調整して遅延されたクロック信号により遅延検出手段がオープン箇所までの伝送線路長に基づく遅延を検出する。

従って、遅延調整手段において調整された遅延量に基づいてオープン箇所までの伝送線路長を算出することができるので、別異の装置等を用いることなく容易、確実に半導体集積回路に接続される伝送線路上におけるオープン箇所の特定が可能となる。

請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、クロック信号を遅延させる遅延手段の数を設定可能することにより、段階的に遅延量を調整することができるので、遅延量をデジタルデータとして扱いやすくなり、より容易に半導体集積回路に接続される伝送線路上におけるオープン箇所を特定することが可能となる。

請求項３に記載の発明によれば、請求項１または請求項２に記載の発明の作用に加えて、選択手段により、複数の出力バッファから選択的に信号を入力して、比較手段による比較を行わせるので、ＬＳＩが多ピン化しても比較手段、遅延調整手段及び遅延検出手段は夫々１つずつでオープン検出回路を構成することができ、半導体集積回路を小型化し、また、オープン検出回路を内蔵することによる製造コストの上昇を抑制することが可能となる。

請求項４に記載の発明によれば、伝送線路にオープンが発生している場合、比較工程において基準信号と比較される信号は、出力バッファから伝送線路に出力される信号と、当該信号が伝送線路上のオープン箇所で反射することにより半導体集積回路に入力される信号とを含む信号であるため、当該信号の信号レベルの方が基準信号の信号レベルより高くなり、これによりオープンが検出される。そして、遅延調整工程において遅延量を調整して遅延されたクロック信号により遅延検出工程においてオープン箇所までの伝送線路長に基づく遅延を検出する。

従って、遅延調整工程において調整された遅延量に基づいてオープン箇所までの伝送線路長を算出することができるので、別異の装置等を用いることなく容易、確実に半導体集積回路に接続される伝送線路上におけるオープン箇所の特定が可能となる。

請求項５に記載の発明によれば、請求項１に記載の発明の作用に加えて、クロック信号を遅延させる遅延工程の数を設定可能することにより、段階的に遅延量を調整することができるので、遅延量をデジタルデータとして扱いやすくなり、より容易に半導体集積回路に接続される伝送線路上におけるオープン箇所を特定することが可能となる。

請求項６に記載の発明によれば、請求項１または請求項２に記載の発明の作用に加えて、選択工程において、複数の出力バッファから選択的に信号を入力して、比較工程において比較を行わせるので、ＬＳＩが多ピン化しても比較工程、遅延調整工程及び遅延検出工程を行うための要素は夫々１つずつでオープン検出を実行することができ、半導体集積回路を小型化し、また、オープン検出回路を内蔵することによる製造コストの上昇を抑制することが可能となる。

請求項７に記載の発明によれば、伝送線路にオープンが発生している場合、比較手段により基準信号と比較される信号は、出力バッファから伝送線路に出力される信号と、当該信号が伝送線路上のオープン箇所で反射することにより半導体集積回路に入力される信号とを含む信号であるため、当該信号の信号レベルの方が基準信号の信号レベルより高くなり、これによりオープンが検出される。そして、遅延調整手段により遅延量を調整して遅延されたクロック信号により遅延検出手段がオープン箇所までの伝送線路長に基づく遅延を検出する。

次に、本発明を実施するための最良の形態について、図面に基づいて説明する。なお、以下に説明する実施の形態は、ＬＳＩに内蔵されるオープン検出回路に対して本発明を適用した場合の実施形態である。

なお、図１は、本実施形態におけるオープン検出システムＳの概要構成の一例を示す図である。また、図２は、本実施形態における半導体集積回路１の信号Ｓｃｐ及び遅延検出信号Ｓｄｌの波形の一例を示す図であり、（ａ）は正常時における信号Ｓｃｐの波形を示す図であり、（ｂ）は正常時における遅延検出信号Ｓｄｌの波形を示す図であり、（ｃ）はオープン時における信号Ｓｃｐの波形を示す図であり、（ｄ）はオープン時における遅延検出信号Ｓｄｌの波形を示す図である。また、図３は、本実施形態における半導体集積回路１の動作タイミングの一例を示す図である。

［１］オープン検出システムＳの構成及び機能
先ず、本実施形態におけるオープン検出システムＳの構成及び機能について説明する。

図１に示すように、信号を送信するＬＳＩ１と、当該信号を受信するＬＳＩ２と、これらの信号端子に接続して相互に信号の伝送を可能とする複数の伝送線路１３と、により構成されている。

ＬＳＩ１は、複数の出力バッファ１１と、オープン検出回路３とにより構成されている。

出力バッファ１１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等からなり、夫々伝送線路１３を介してＬＳＩ２の対応する入力バッファ１２と接続している。そして、０と１の２値に対応して信号レベルがＬＯＷまたはＨＩＧＨの信号Ｓｏｕを伝送線路１３に送信する。なお、オープン検出回路３の構成及び機能については後述する。

ＬＳＩ２は、入力バッファ１２と、終端抵抗１８とにより構成されている。

入力バッファ１２は、夫々対応する出力バッファ１１から伝送線路１３を介して信号Ｓｏｕを受信する。

終端抵抗１８は、受信した信号の不要反射を防止するために設けられたものであり、そのインピーダンスは伝送線路１３の特性インピーダンスと等しく設定されている。

伝送線路１３は、例えば、基板上に施されたパターンや配線、ケーブル等からなり、ＬＳＩ１の出力バッファ１１から送信された信号ＳｏｕをＬＳＩ２の対応する入力バッファ１２に伝送する。
［２］オープン検出回路３の構成及び機能
次に、本実施形態におけるオープン検出回路３の構成及び機能について説明する。

オープン検出回路３は、選択手段としてのセレクタ１４と、比較手段としての比較回路１５と、遅延調整手段としての遅延調整回路１６と、遅延検出手段としてのＤフリップフロップ１７と、により構成されている。

セレクタ１４は、例えば、インバータ、ＡＮＤ回路、ＯＲ回路等からなり、各出力バッファ１１と接続している。そして、セレクタ１４は、図示しないスイッチ等を試験者が操作することにより送信される選択信号に従って、いずれかの出力バッファ１１から送信される検出信号Ｓｏｕと、伝送線路１３上のオープン箇所で反射して当該出力バッファ１１に戻る信号とを含む信号Ｓｃｐを比較回路１５に供給する。

比較回路１５は、セレクタ１４から供給された信号Ｓｃｐと基準信号Ｖｒｅｆの信号レベルを比較し、信号Ｓｃｐの信号レベルが基準信号Ｖｒｅｆの信号レベルより低い場合はＬＯＷレベルのオープン検出信号Ｓｄｔを出力し、信号Ｓｃｐの信号レベルが基準信号Ｖｒｅｆの信号レベルより高い場合はＨＩＧＨレベルのオープン検出信号Ｓｄｔを出力する。

伝送線路１３上にオープン箇所がない場合、すなわち、伝送線路１３が正常な場合、入力バッファ１２は、終端抵抗１８により伝送線路１３の特性インピーダンスで終端されていることにより、信号Ｓｏｕが反射することはないため、比較回路１５に供給される信号Ｓｃｐには、出力バッファ１１から送信される信号Ｓｏｕのみが含まれる。

一方、伝送線路１３上にオープン箇所がある場合には、比較回路１５に供給される信号Ｓｃｐには、出力バッファ１１から送信される信号Ｓｏｕと、オープン箇所で反射して出力バッファ１１に戻る信号とが含まれる。つまり、伝送線路１３上にオープン箇所がある場合に比較回路１５に供給される信号Ｓｃｐの信号レベルは、伝送線路１３が正常な場合に比しておよそ２倍の信号レベルとなるのである。

従って、セレクタ１４に供給する基準信号Ｖｒｅｆの信号レベルはＶＤＤ／２＜Ｖｒｅｆ＜ＶＤＤとなるように設定する。ここで、ＶＤＤは伝送線路１３上にオープン箇所がある場合に比較回路１５に供給される信号Ｓｏｕの信号レベルである。これにより、比較回路１５が出力するオープン検出信号Ｓｄｔの信号レベルは、伝送線路１３が正常な場合にＬＯＷとなり、伝送線路１３上にオープン箇所がある場合はＨＩＧＨとなるため、伝送線路１３のオープンを検出することが可能となる。

遅延調整回路１６は、複数の遅延手段としての遅延回路を有し、クロック信号ＣＬＫを入力して所定の遅延量により遅延させたクロック信号ＣＬＫ２を出力する。この遅延量は、クロック信号ＣＬＫが通過する遅延回路の個数により決定され、例えば、図示しないスイッチ等を試験者が操作することにより設定される。

Ｄフリップフロップ１７は、比較回路１５から供給されたオープン検出信号Ｓｄｔの信号レベルを記憶し、遅延調整回路１６から出力されたクロック信号ＣＬＫ２の立ち上がるタイミングに、記憶している信号レベルを遅延検出信号Ｓｄｌとして出力する。
［３］オープン検出回路３の動作
［３．１］伝送線路１３が正常な場合
次に、本実施形態におけるオープン検出回路３の動作を説明するが、先ず、伝送線路１３が正常な場合について説明する。

先ず、比較回路１５に対して上述した様に設定された信号レベルの基準信号Ｖｒｅｆの供給を開始する。そして、図示しないスイッチ等の操作に基づき遅延調整回路１６の遅延量が調整される。

次いで、セレクタ１４により選択状態となっている出力バッファ１１から信号Ｓｏｕが送信され、これと同時にクロック信号ＣＬＫが遅延調整回路１６に供給される。

信号Ｓｏｕは、セレクタ１４を介して比較回路１５に供給される一方、信号Ｓｏｕは伝送線路１３を介してＬＳＩ２の対応する入力バッファ１２に到達する。ここで、終端抵抗１８により伝送線路１３の特性インピーダンスで終端されているため、信号Ｓｏｕは反射しない。

従って、信号Ｓｃｐの信号レベルは、図２（ａ）に示すように、その立ち上がりから時間２Ｌａを経過してもＶＤＤ／２のままとなる。ここで、Ｌａは伝送線路１３の伝送線路長に応じた遅延時間である。

次いで、信号Ｓｏｕの信号レベルは基準信号Ｖｒｅｆの信号レベルＶｒｅｆよりも低いため、比較回路１５は、常にＬＯＷレベルのオープン検出信号Ｓｄｔを出力する。

そして、Ｄフリップフロップ１７はオープン検出信号Ｓｄｔを入力し、ＬＯＷレベルを記憶する。

その一方、Ｄフリップフロップ１７は遅延調整回路１６により遅延されたクロック信号ＣＬＫ２を入力するが、記憶されている信号レベルが常にＬＯＷであるため、クロック信号ＣＬＫ２の入力タイミングにかかわらず、図２（ｂ）に示すように、ＬＯＷレベルの遅延検出信号Ｓｄｌを出力する。

つまり、遅延調整回路１６の遅延量をＬａ相当に設定にしても、遅延検出信号Ｓｄｌの信号レベルはＬＯＷのままであるため、これにより、試験対象の伝送線路１３は正常であることが判明する。
［３．２］伝送線路１３上にオープン箇所がある場合
次に、伝送線路１３にオープン箇所がある場合の動作について説明する。

先ず、基準信号Ｖｒｅｆの供給を開始し、遅延調整回路１６の遅延量を調整する。

信号Ｓｏｕは、セレクタ１４を介して比較回路１５に供給される一方、伝送線路１３上のオープン箇所で反射して出力バッファ１１に戻り、オープン箇所までの伝送線路長に応じた時間Ｌｂだけ遅延して比較回路１５に供給される。

従って、信号Ｓｃｐの信号レベルは、図２（ｃ）に示すように、ＶＤＤ／２立ち上がった後、オープン箇所で反射した信号が比較回路１５に供給されることにより、Ｌｂ分だけ遅延してＶＤＤに遷移する。

そして、比較回路１５は、当初、信号Ｓｃｐの信号レベルが基準信号Ｖｒｅｆの信号レベルＶｒｅｆより低いＶＤＤ／２であるため、ＬＯＷレベルのオープン検出信号Ｓｄｔを出力するが、信号Ｓｃｐの信号レベルがＶＤＤとなった後はＶｒｅｆよりも高くなるため、ＨＩＧＨレベルのオープン検出信号Ｓｄｔを出力することとなる。

次いで、Ｄフリップフロップ１７はオープン検出信号Ｓｄｔを入力し、ＬＯＷまたはＨＩＧＨを記憶する一方、Ｄフリップフロップ１７は遅延調整回路１６により遅延されたクロック信号ＣＬＫ２を入力する。

このとき、Ｄフリップフロップ１７が記憶している信号レベルがＬＯＷである時にクロック信号ＣＬＫ２を入力した場合、すなわち、信号Ｓｃｐの信号レベルがＶＤＤ／２の間にクロック信号ＣＬＫ２を入力した場合は、ＬＯＷレベルの遅延検出信号Ｓｄｌを出力する。

他方、Ｄフリップフロップ１７が記憶している信号レベルがＨＩＧＨである時にクロック信号ＣＬＫ２を入力した場合、すなわち、信号Ｓｃｐの信号レベルがＶＤＤに遷移した後にクロック信号ＣＬＫ２を入力した場合は、図２（ｄ）に示すように、信号Ｓｏｕの送信から時間Ｔｂ分だけ遅延してＨＩＧＨレベルの遅延検出信号Ｓｄｌを出力する。このときのオープン検出回路１３の動作をタイミングチャートで示すと図３の様になる。

この結果からオープン箇所を特定するためには、オープン箇所までの伝送線路長に応じた遅延時間Ｌｂを求める必要がある。

ここで、ＴｂはＬｂ＋Ｔｃ＋Ｔｄ＋Ｔｅである。なお、Ｔｃは比較回路１５による遅延時間であり、ＴｄはＤフリップフロップ１７による遅延時間であり、ＴｅはＤフリップフロップ１７がＨＩＧＨレベルのオープン検出信号Ｓｄｔを入力してからクロック信号ＣＬＫ２を入力するまでに要する時間である。また、遅延調整回路１６によるクロック信号ＣＬＫ２の遅延時間はＬｂ＋Ｔｃ＋Ｔｅである。

遅延調整回路１６によるクロック信号ＣＬＫ２の遅延時間は遅延量により求められ、Ｔｃは実測により予め求めておくことができるので、ＴｅがＬｂに対して無視できる程度の短い時間であれば遅延量からＬｂを算出することができる。

そこで、遅延量を徐々に変えて信号Ｓｏｕを送信し遅延検出信号Ｓｄｌを検出させるようにする。例えば、遅延量を最小に設定して信号Ｓｏｕの送信を開始した後、一つずつ遅延量を増加させながら信号Ｓｏｕの送信をしていくと、当初、検出される遅延検出信号Ｓｄｌの信号レベルはＬＯＷであるが、途中でＨＩＧＨに変化する。

このときのＴｅは遅延調整回路１６における１個の遅延回路による遅延時間以下となり、これによりＴｅは最短となる。従って、この時のＴｅを短くするため、遅延調整回路１６における個々の遅延回路の遅延量を小さくすることが望ましい。

このようにして、遅延量を増加させながら信号Ｓｏｕの送信していくことにより、Ｄフリップフロップ１７により出力される遅延検出信号Ｓｄｌの信号レベルがＬＯＷからＨＩＧＨに変化したときの遅延調整回路１６の遅延量からＬｂが求められるので、オープン箇所までの伝送線路長が求められ、更には、オープン箇所が特定されるのである。

以上説明したように、本実施形態におけるオープン検出回路３によれば、伝送線路１３にオープンが発生している場合、比較回路１５により基準信号Ｖｒｅｆと比較される信号Ｓｃｐは、出力バッファ１１から伝送線路１３に出力される信号Ｓｏｕと、当該信号が伝送線路１３上のオープン箇所で反射することにより半導体集積回路に入力される信号とを含む信号であるため、当該信号Ｓｃｐの信号レベルの方が基準信号Ｖｒｅｆの信号レベルより高くなり、これによりオープンが検出される。そして、遅延調整回路１６により遅延量を調整して遅延されたクロック信号ＣＬＫ２によりＤフリップフロップ１７がオープン箇所までの伝送線路長に基づく遅延を検出する。

従って、遅延調整回路１６において調整された遅延量に基づいてオープン箇所までの伝送線路長を算出することができるので、オシロスコープや特別な検査装置等等を用いることなく容易、確実にＬＳＩ１に接続される伝送線路１３上におけるオープン箇所の特定が可能となる。

また、プロービングによる検査を行う必要がないため、ＬＳＩ１の実装物を取り外す必要がなく、また、実装構造の差異によりオープン検査が困難になるということもない。

また更に、クロック信号ＣＬＫを遅延させる遅延回路の数を設定可能することにより、段階的に遅延量を調整することができるので、遅延量をデジタルデータとして扱いやすくなり、より容易にＬＳＩ１に接続される伝送線路１３上におけるオープン箇所を特定することが可能となる。

更にまた、セレクタ１４により、複数の出力バッファ１１から選択的に信号を入力して、比較回路１５による比較を行わせるので、ＬＳＩ１が多ピン化しても比較回路、遅延調整回路及びＤフリップフロップは夫々１つずつでオープン検出回路３を構成することができ、ＬＳＩ１を小型化し、また、オープン検出回路３を内蔵することによる製造コストの上昇を抑制することが可能となる。

なお、本実施形態においては遅延調整回路１６の遅延量は、試験者がスイッチ等を操作することにより設定していたが、これに限られるものではなく、例えば、カウンタ等により設定することも可能である。つまり、カウンタが保持するカウンタ値と対応させて遅延量を調整することにより、最小のカウンタ値からオープン検出を開始して、カウンタ値を増加させながらオープン検出を行い、遅延検出信号Ｓｄｌの信号レベルがＬＯＷからＨＩＧＨに変わったときにオープン検出を停止させるように自動でオープン検出回路３を動作させることも可能なのである。
［４］変形例
次に、本実施形態の変形例について説明する。

なお、図２は、本実施形態の変形例における半導体集積回路１の信号Ｓｃｐ及び遅延検出信号Ｓｄｌの波形の一例を示す図であり、（ａ）は正常時における信号Ｓｃｐの波形を示す図であり、（ｂ）は正常時における遅延検出信号Ｓｄｌの波形を示す図であり、（ｃ）はオープン時における信号Ｓｃｐの波形を示す図であり、（ｄ）はオープン時における遅延検出信号Ｓｄｌの波形を示す図である。

上述した本実施形態においては、信号の不要反射を防止するためにＬＳＩ２に終端抵抗１８を用いていたが、以下に説明する変形例においては、終端抵抗１８を用いない場合について説明する。なお、その他の構成及び機能は上述した本実施形態と同様であるので、詳細な説明は省略する。

伝送線路１３が正常である場合に、出力バッファ１１から送信された信号Ｓｏｕは伝送線路１３を介してＬＳＩ２の対応する入力バッファ１２に到達し、ここで反射して出力バッファ１１に戻ることとなる。従って、信号Ｓｃｐは、図４（ａ）に示すように、ＶＤＤ／２立ち上がった後、オープン箇所で反射した信号Ｓｏｕが入力バッファ１２に到達することによりＬａ秒分だけ遅延してＶＤＤとなる。

また、Ｄフリップフロップ１７において遅延を検出した場合の遅延検出信号Ｓｄｌは、図４（ｂ）に示すように、信号Ｓｏｕの送信からＴａ秒分だけ遅延してＨＩＧＨレベルの遅延検出信号Ｓｄｌを出力する。ここで、ＴａはＬａ＋Ｔｃ＋Ｔｄ＋Ｔｅである。

一方、伝送線路１３上にオープン箇所がある場合の信号Ｓｃｐ及び遅延検出信号Ｓｄｌは、上述した本実施形態と同様に、夫々図４（ｃ）及び（ｄ）に示す通りとなる。

このように、伝送線路１３が正常である場合及び伝送線路１３上にオープン箇所がある場合のいずれにおいても遅延検出信号Ｓｄｌの信号レベルはＨＩＧＨとなるのであるが、伝送線路１３上にオープン箇所がある場合の遅延時間ＴｂはＴａよりも必ず短くなるため、予め伝送線路１３の伝送線路長が判明していれば伝送線路１３上にオープン箇所があるか否かが判断できるのである。

以上説明したように、本実施形態におけるオープン検出回路３は、ＬＳＩ２に終端抵抗１８を用いない場合であっても終端抵抗１８を用いた場合と同様の効果を奏することができるのである。

本実施形態におけるオープン検出システムＳの概要構成の一例を示す図である。本実施形態における半導体集積回路１の信号Ｓｃｐ及び遅延検出信号Ｓｄｌの波形の一例を示す図であり、（ａ）は正常時における信号Ｓｃｐの波形を示す図であり、（ｂ）は正常時における遅延検出信号Ｓｄｌの波形を示す図であり、（ｃ）はオープン時における信号Ｓｃｐの波形を示す図であり、（ｄ）はオープン時における遅延検出信号Ｓｄｌの波形を示す図である。本実施形態における半導体集積回路１の動作タイミングの一例を示す図である。本実施形態の変形例における半導体集積回路１の信号Ｓｃｐ及び遅延検出信号Ｓｄｌの波形の一例を示す図であり、（ａ）は正常時における信号Ｓｃｐの波形を示す図であり、（ｂ）は正常時における遅延検出信号Ｓｄｌの波形を示す図であり、（ｃ）はオープン時における信号Ｓｃｐの波形を示す図であり、（ｄ）はオープン時における遅延検出信号Ｓｄｌの波形を示す図である。

符号の説明

１、２ＬＳＩ
３オープン検出回路
１１出力バッファ
１２入力バッファ
１３伝送線路
１４セレクタ
１５比較回路
１６遅延調整回路
１７Ｄフリップフロップ
１８終端抵抗
Ｓオープン検出システム

Claims

半導体集積回路に接続される伝送線路のオープンを検出するオープン検出回路において、
前記半導体集積回路の出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む信号の信号レベルと、基準信号の信号レベルとを比較することにより前記オープンを検出する比較手段と、
クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整手段と、
前記オープンを検出した場合には、前記遅延して出力されたクロック信号を入力して前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出手段と、
を備えることを特徴とするオープン検出回路。
請求項１に記載のオープン検出回路において、
前記遅延調整手段は、前記クロック信号を遅延させる複数の遅延手段を有し、前記クロック信号を遅延させる当該遅延手段の数を設定可能とすることにより前記遅延量を調整すること
を特徴とするオープン検出回路。
請求項１または請求項２に記載のオープン検出回路において、
複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較手段により前記基準信号の信号レベルと比較させる選択手段を更に備えること
を特徴とするオープン検出回路。
半導体集積回路に接続される伝送線路のオープンを検出するオープン検出方法において、
前記半導体集積回路の出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより当該半導体集積回路に入力される信号とを含む信号の信号レベルと、基準信号の信号レベルとを比較することにより前記オープンを検出する比較工程と、
クロック信号を入力して、調整可能な遅延量により当該クロック信号を遅延させて出力する遅延調整工程と、
前記オープンを検出した場合には、前記遅延して出力されたクロック信号を入力して前記オープン箇所までの伝送線路長に基づく遅延を検出する遅延検出工程と、
を備えることを特徴とするオープン検出方法。
請求項４に記載のオープン検出方法において、
前記遅延調整工程は、前記クロック信号を遅延させる複数の遅延工程を有し、前記クロック信号を遅延させる当該遅延工程の数を設定可能とすることにより前記遅延量を調整することを特徴とするオープン検出方法。
請求項４または請求項５に記載のオープン検出方法において、
複数の前記出力バッファのうち選択された一の当該出力バッファから前記伝送線路に出力される信号と、当該信号が当該伝送線路上のオープン箇所で反射することにより前記半導体集積回路に入力される信号とを含む信号の信号レベルを、前記比較工程において前記基準信号の信号レベルと比較させる選択工程を更に備えることを特徴とするオープン検出方法。
請求項１乃至３の何れか一項に記載のオープン検出回路と、
前記出力バッファと、
を備えることを特徴とする半導体集積回路。