JP4291493B2 - 被試験ｉｃの応答出力信号読取方法及びこの読取方法を用いたｉｃ試験装置 - Google Patents
被試験ｉｃの応答出力信号読取方法及びこの読取方法を用いたｉｃ試験装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子（ＩＣ）を試験するＩＣ試験装置に関し、特に被試験ＩＣが出力する応答出力信号を取り込むタイミングを早め、テスト速度を向上することを目的とするものである。
【０００２】
【従来の技術】
図５にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２，タイミング発生器１１３，波形フォーマッタ１１４，論理比較器１１５，ドライバ１１６，コンパレータ１１７，不良解析メモリ１１８，論理振幅基準電圧原１２１，比較基準電圧源１２２，デバイス電源１２３等により構成される。図５では１つのチャンネルを示しているが、現実は図５の構成が被試験ＩＣ１１９の端子の数以上設けられる。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号ＴＰに変換し、この試験パターン信号ＴＰを論理振幅基準電圧源１２１で設定した振幅値ＶＩＨ，ＶＩＬを持った波形に電圧増幅するドライバ１１６とケーブルによって構成される信号伝送線路１２０を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出して応答出力信号は信号伝送線路１２０を通じてコンパレータ１１７に供給され、コンパレータ１１７で比較電圧源１２２から与えられる比較電圧ＶＯＨ，ＶＯＬと比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
【発明が解決しようとする課題】
図６にコンパレータ１１７における信号の取込み動作の状況を示す。図６の例は１テスト周期ＴTES おきに被試験ＩＣ１１９から応答出力信号ＲOUT を読み出した状況を示す。図６Ｂに示す応答出力信号ＲOUT は被試験ＩＣ１１９が出力した応答信号、図６Ｃは応答出力信号ＲOUT が信号伝送線路１２０を伝搬してコンパレータ１１７に受信される受信信号ＲTXを示す。コンパレータ１１７では受信信号ＲTXのレベルを比較電圧ＶＯＬより以下か、ＶＯＨより以上かを比較判定し正規のＬ論理電圧と正規のＨ論理電圧を持っているか否かを判定すると共に、ストローブパルスＳＴＢによって、受信信号ＲTXの論理値を論理比較器１１５に読み込む動作を実行する。
【０００６】
ストローブパルスＳＴＢをコンパレータ１１７に印加するタイミングは受信信号ＲTXのレベルが充分安定したタイミングに選定される。つまり、受信信号ＲTXは図７に示すように、被試験ＩＣ１１９の出力端子から信号伝送線路１２０を通じてコンパレータ１１７に入力される。信号伝送線路１２０にはその全長Ｌに比例した遅延時間を持つ伝搬遅延時間Ｔpdを有する。また、この伝搬遅延時間Ｔpdの２倍の周期で反射波がコンパレータ１１７の入力端子に繰り返し到来するため、被試験ＩＣ１１９の出力インピーダンスＪOUT と試験装置の入力インピーダンスＪinとがミスマッチ（ＲOUT＞Ｒin）の場合、コンパレータ１１７の入力端子における受信信号ＲTXの立上りの波形が大きくなまり信号の検出に遅れを生じさせる。
【０００７】
その様子を図８に詳細に示す。図８Ｂは被試験ＩＣ１１７が出力した応答出力信号ＲOUT を示す。この応答出力信号ＲOUT が信号伝送線路１２０を通じてＩＣ試験装置のコンパレータ１１７の入力端子に到来すると、図８Ｃに示すような波形となる。つまり、被試験ＩＣ１１９が出力した応答出力信号ＲOUT の立上りのタイミングから信号伝送線路１２０の伝搬遅延時間Ｔpdだけ遅れて第１波が到来し、その第１波の反射により平坦部分が発生し、信号伝送線路１２０を往復して第２波が到来する。これを繰り返すことにより信号伝送線路１２０のコンパレータ１１７側の終端Ｊに発生する受信信号ＲTXは階段波状に立ち上がる。階段波状のレベルは第１波が最も強く、第２波、第３波の順に順次レベルが低下する。立下り側でも第１波、第２波、第３波の順に順次階段波状に立下る。
【０００８】
このように立上り及び立下りが変化するものであるから、受信信号ＲTXがコンパレータ１１７に与えているＨ論理を判定する比較電圧ＶＯＨを横切るまでに時間が掛かることになる。また、立下り側も同様に基準電圧ＶＯＬを横切るまでに時間が掛かることになる。
この結果、被試験ＩＣ１１９の応答出力信号ＲOUT がコンパレータ１１７の入力端子に到来し、そのレベルが充分安定するまでの時間ＴS（各テスト周期ＴTES の初期位相からの時間）は図６Ｃに示すように比較的長くなる。このためにストローブパルスＳＴＢの印加タイミングＴO もＴｓ＜ＴO に採らなくてはならないから、最終的にストローブパルスＳＴＢの設定タイミングＴO に制限されて、テスト周期ＴTES を短くできない不都合がある。
【０００９】
つまり、ＩＣ試験装置の最高動作速度は被試験ＩＣ１１９の応答出力信号ＲOUT の論理値を論理比較器１１５に取り込むまでの時間ＴO に制限され、この制限値以上に高速化することができない不都合がある。
この発明の目的は被試験ＩＣ１１９が出力する応答出力信号の論理値をテスト周期の初期位相から大きく遅れることなく読み取ることができる被試験ＩＣの応答出力信号読取方法及びこの読取方法を利用したＩＣ試験装置を提案するものである。
【００１０】
【課題を解決するための手段】
この発明では被試験ＩＣが出力する応答出力信号をコンパレータで正常なＨ論理及びＬ論理を具備しているか否かを判定し、その判定の結果、良と判定した論理値を期待値と比較し、期待値との不一致を検出して被試験ＩＣの不良箇所を特定するＩＣ試験装置において、
コンパレータの入力端子に各テスト周期ごとに発生する期待値信号を注入し、期待値信号と応答出力信号の加算値を応答出力信号の論理値として読み取ることを特徴とする被試験ＩＣの応答出力信号読取方法を提案するものである。
【００１１】
この発明による被試験ＩＣの応答出力信号読取方法によれば期待値はＩＣ試験装置内で発生するため、コンパレータの入力端子には、波形歪みを伴うことなく入力することができる。期待値信号だけが入力されてもコンパレータはＬ論理であるのか、Ｈ論理であるのかを判定することができないように期待値信号のレベルを選定しておくことにより、応答出力信号の立上りのタイミングにおいて当初わずかなレベルの信号（例えば図８に示した階段波の第１ステップ）が到来しても、このわずかなレベルの応答出力信号が期待値信号に加えられることにより、コンパレータはＨ論理を判定することができる。これによりストロープパルスを各テスト周期ごとに応答出力信号ＲOUT の立上りのタイミングから大きく遅れることなく印加することができ、これに伴ってテスト周期を短縮することができるため、テスト速度を高速化することができる利点が得られる。
【００１２】
この発明のＩＣ試験装置によれば、コンパレータの入力端子に到来する被試験ＩＣが出力した応答出力信号のレベルがわずかでも立上がればコンパレータは直ちにＨ論理判定することができる。
また、立下りのタイミングでも期待値信号はテスト周期の終了のタイミングで時間遅れなく立下るので、この期待値信号の立下りのタイミング以後に被試験ＩＣから送られて来る応答出力信号がわずかでも低下すればコンパレータは直ちにＬ論理を判定することができる。
【００１３】
よって、立上り及び立下りの何れの変化も素早く検出することができる利点が得られ、これによりストロープパルスの印加タイミングをテスト周期の初期位相側に近づけることができ、これによりテスト周期を短く設定することができ、ＩＣ試験装置の高速化を実現することができる利点が得られる。
【００１４】
【発明の実施の形態】
図１にこの発明を適用したＩＣ試験装置の一実施例を示す。図５と対応する部分には同一符号を付して示す。この発明では信号伝送線路１２０のコンパレータ１１６側の終端Ｊにパターン発生器１１２から期待値信号ＰＡを印加する構成を付加した点を特徴とするものである。
図１に示す実施例ではパターン発生器１１２から出力される期待値信号ＰＡを必要に応じて、例えばアンドゲートによって構成されるゲート回路Ｇ１で取り出し、このゲート回路Ｇ１で取り出した期待値信号ＰＡを論理和回路Ｇ２を通じてドライバ１１６の入力端子に印加し、ドライバ１１６を通じて終端Ｊに期待値信号ＰＡを供給する構成とした場合を示す。
【００１５】
ゲート回路Ｇ１は通常は閉じた状態に制御されているが、被試験ＩＣ１１９が応答出力信号ＲOUT を出力するタイミングで開に制御し、期待値信号ＰＡをドライバ１１６を通じて終端Ｊに印加する。このとき、ドライバ１１６から出力される期待値信号ＰＡの振幅を決める制限電圧ＶＩＨ，ＶＩＬを、コンパレータ１１７に設定する比較電圧ＶＯＨ，ＶＯＬに対して図２に示すように制限電圧ＶＩＨとＶＩＬを比較電圧ＶＯＨとＶＯＬの間の範囲内に設定する。
【００１６】
ドライバ１１６から出力される期待値信号ＰＡの振幅を図２に示す関係に設定することにより、期待値信号ＰＡが単独でコンパレータ１１７に入力されても、コンパレータ１１７の出力は応動しない。
これに対して被試験ＩＣ１１９が応答出力信号ＲOUT を出力するタイミングに同期させて期待値信号ＰＡを終端Ｊに印加すると、終端Ｊの電位は図３Ｆに示すように期待値信号ＰＡと受信信号ＲTXの加算値で変化する。従って、受信信号ＲTXの例えば一波目が到来すると、この一波目の階段波が期待値ＰＡに重畳するからコンパレータ１１７に設定した比較電圧ＶＯＨを越える。これによりコンパレータ１１７はＨ論理の比較結果（図３Ｇ）を出力する。この結果、受信信号ＲTXの例えば一波目のステップで受信信号ＲTXの到来を検出することができ、ストローブパルスＳＴＢのタイミングをテスト周期ＴTES の初期位相側に近づけて設定することができる。
【００１７】
図３に示す例では被試験ＩＣ１１９が正常に動作し、ストローブパルスＳＴＢで読み込むコンパレータ１１７の出力は各テスト周期ごとに設定した期待値と同じ論理値である場合を示す。従って、論理判定結果は図３Ｉに示すように良を表すＯＫとなる。
一方、図４は被試験ＩＣ１１９が誤動作した場合を示す。つまり、期待値が図４Ｂに示すようにＨ，Ｌ，Ｈであるにも係わらず、被試験ＩＣ１１９の応答出力信号ＲOUT は各テスト周期で図４Ｃに示すようにＬ，Ｈ，Ｌを出力した場合を示す。
【００１８】
この場合には、第１テスト周期と第３テスト周期で期待値信号ＰＡが発生するが、このテスト周期では被試験ＩＣ１１９は誤動作により応答出力信号ＲOUT を出力しないから、期待値信号ＰＡだけではコンパレータ１１７に設定した比較電圧ＶＯＨに達しない。従って、コンパレータ１１７の出力は図４Ｇに示すように変化せずＬ論理の状態を維持する。このＬ論理をストローブパルスＳＴＢで論理比較器１１５に読み込むから、論理比較器１１５は期待値Ｈとの不一致を検出する。よって論理判定結果は図４Ｉに示すように不良を表すＮＧとなる。
【００１９】
これに対し第２テスト周期では期待値がＬであるにも係わらず、被試験ＩＣ１１９が誤動作によりＨ論理の応答出力信号ＲOUT を出力した場合を示す。この場合には受信信号ＲTXの例えば２波目のステップで比較電圧ＶＯＨに達したとすると、その時点でコンパレータ１１７の出力が図４Ｇに示すようにＨ論理に反転する。よって、このＨ論理をストローブパルスＳＴＢで論理比較器１１５に読み込むから論理比較器１１５の判定結果は不良を表すＮＧとなる。
【００２０】
以上の説明から明らかなように、期待値信号ＰＡをコンパレータ１１７の入力側に印加してもコンパレータ１１７及び論理比較器１１５が正常に判定動作することが理解できよう。
【００２１】
【発明の効果】
以上説明しように、この発明によれば被試験ＩＣ１１９が出力した応答出力信号ＲOUT が、コンパレータ１１７に到来するまでに波形がなまって立上りが緩慢になっても、コンパレータ１１７の入力側に期待値信号ＰＡを印加することにより、擬似的に受信信号ＲTXの立上りを急峻な波形に波形整形することができる。この結果、コンパレータ１１７における受信信号ＲTXの到来を検出する時間の遅れを短くすることができる利点が得られる。
【００２２】
この結果、ストローブパルスＳＴＢの印加タイミングを各テスト周期ＴTES の初期位相側に近づけて設定することができ、これによりテスト周期ＴTES を短くできるため、試験速度を高速化することができる大きな利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】この発明の要部の動作を説明するための波形図。
【図３】この発明の動作を説明するためのタイミングチャート。
【図４】この発明の他の動作状態を説明するためのタイミングチャート。
【図５】ＩＣ試験装置の概要を説明するためのブロック図。
【図６】図５に示したＩＣ試験装置のコンパレータの部分の動作を説明するためのタイミングチャート。
【図７】ＩＣ試験装置と被試験ＩＣとの間の接続状態を説明するための接続図。
【図８】被試験ＩＣが出力した応答出力信号と、この応答出力信号がＩＣ試験装置に到来するまでに受ける波形歪みを説明するための波形図。
【符号の説明】
ＴＥＳ ＩＣ試験装置
１１２ パターン発生器
１１４ 波形フォーマッタ
１１５ 論理比較器
１１６ ドライバ
１１７ コンパレータ
１１９ 被試験ＩＣ
１２０ 信号伝送線路
ＰＡ 期待値信号
ＴTES テスト周期
ＲOUT 応答出力信号
ＶＯＬ，ＶＯＨ 比較電圧
ＳＴＢ ストローブパルス
【発明の属する技術分野】
この発明は例えば半導体集積回路素子（ＩＣ）を試験するＩＣ試験装置に関し、特に被試験ＩＣが出力する応答出力信号を取り込むタイミングを早め、テスト速度を向上することを目的とするものである。
【０００２】
【従来の技術】
図５にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２，タイミング発生器１１３，波形フォーマッタ１１４，論理比較器１１５，ドライバ１１６，コンパレータ１１７，不良解析メモリ１１８，論理振幅基準電圧原１２１，比較基準電圧源１２２，デバイス電源１２３等により構成される。図５では１つのチャンネルを示しているが、現実は図５の構成が被試験ＩＣ１１９の端子の数以上設けられる。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号ＴＰに変換し、この試験パターン信号ＴＰを論理振幅基準電圧源１２１で設定した振幅値ＶＩＨ，ＶＩＬを持った波形に電圧増幅するドライバ１１６とケーブルによって構成される信号伝送線路１２０を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出して応答出力信号は信号伝送線路１２０を通じてコンパレータ１１７に供給され、コンパレータ１１７で比較電圧源１２２から与えられる比較電圧ＶＯＨ，ＶＯＬと比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
【発明が解決しようとする課題】
図６にコンパレータ１１７における信号の取込み動作の状況を示す。図６の例は１テスト周期ＴTES おきに被試験ＩＣ１１９から応答出力信号ＲOUT を読み出した状況を示す。図６Ｂに示す応答出力信号ＲOUT は被試験ＩＣ１１９が出力した応答信号、図６Ｃは応答出力信号ＲOUT が信号伝送線路１２０を伝搬してコンパレータ１１７に受信される受信信号ＲTXを示す。コンパレータ１１７では受信信号ＲTXのレベルを比較電圧ＶＯＬより以下か、ＶＯＨより以上かを比較判定し正規のＬ論理電圧と正規のＨ論理電圧を持っているか否かを判定すると共に、ストローブパルスＳＴＢによって、受信信号ＲTXの論理値を論理比較器１１５に読み込む動作を実行する。
【０００６】
ストローブパルスＳＴＢをコンパレータ１１７に印加するタイミングは受信信号ＲTXのレベルが充分安定したタイミングに選定される。つまり、受信信号ＲTXは図７に示すように、被試験ＩＣ１１９の出力端子から信号伝送線路１２０を通じてコンパレータ１１７に入力される。信号伝送線路１２０にはその全長Ｌに比例した遅延時間を持つ伝搬遅延時間Ｔpdを有する。また、この伝搬遅延時間Ｔpdの２倍の周期で反射波がコンパレータ１１７の入力端子に繰り返し到来するため、被試験ＩＣ１１９の出力インピーダンスＪOUT と試験装置の入力インピーダンスＪinとがミスマッチ（ＲOUT＞Ｒin）の場合、コンパレータ１１７の入力端子における受信信号ＲTXの立上りの波形が大きくなまり信号の検出に遅れを生じさせる。
【０００７】
その様子を図８に詳細に示す。図８Ｂは被試験ＩＣ１１７が出力した応答出力信号ＲOUT を示す。この応答出力信号ＲOUT が信号伝送線路１２０を通じてＩＣ試験装置のコンパレータ１１７の入力端子に到来すると、図８Ｃに示すような波形となる。つまり、被試験ＩＣ１１９が出力した応答出力信号ＲOUT の立上りのタイミングから信号伝送線路１２０の伝搬遅延時間Ｔpdだけ遅れて第１波が到来し、その第１波の反射により平坦部分が発生し、信号伝送線路１２０を往復して第２波が到来する。これを繰り返すことにより信号伝送線路１２０のコンパレータ１１７側の終端Ｊに発生する受信信号ＲTXは階段波状に立ち上がる。階段波状のレベルは第１波が最も強く、第２波、第３波の順に順次レベルが低下する。立下り側でも第１波、第２波、第３波の順に順次階段波状に立下る。
【０００８】
このように立上り及び立下りが変化するものであるから、受信信号ＲTXがコンパレータ１１７に与えているＨ論理を判定する比較電圧ＶＯＨを横切るまでに時間が掛かることになる。また、立下り側も同様に基準電圧ＶＯＬを横切るまでに時間が掛かることになる。
この結果、被試験ＩＣ１１９の応答出力信号ＲOUT がコンパレータ１１７の入力端子に到来し、そのレベルが充分安定するまでの時間ＴS（各テスト周期ＴTES の初期位相からの時間）は図６Ｃに示すように比較的長くなる。このためにストローブパルスＳＴＢの印加タイミングＴO もＴｓ＜ＴO に採らなくてはならないから、最終的にストローブパルスＳＴＢの設定タイミングＴO に制限されて、テスト周期ＴTES を短くできない不都合がある。
【０００９】
つまり、ＩＣ試験装置の最高動作速度は被試験ＩＣ１１９の応答出力信号ＲOUT の論理値を論理比較器１１５に取り込むまでの時間ＴO に制限され、この制限値以上に高速化することができない不都合がある。
この発明の目的は被試験ＩＣ１１９が出力する応答出力信号の論理値をテスト周期の初期位相から大きく遅れることなく読み取ることができる被試験ＩＣの応答出力信号読取方法及びこの読取方法を利用したＩＣ試験装置を提案するものである。
【００１０】
【課題を解決するための手段】
この発明では被試験ＩＣが出力する応答出力信号をコンパレータで正常なＨ論理及びＬ論理を具備しているか否かを判定し、その判定の結果、良と判定した論理値を期待値と比較し、期待値との不一致を検出して被試験ＩＣの不良箇所を特定するＩＣ試験装置において、
コンパレータの入力端子に各テスト周期ごとに発生する期待値信号を注入し、期待値信号と応答出力信号の加算値を応答出力信号の論理値として読み取ることを特徴とする被試験ＩＣの応答出力信号読取方法を提案するものである。
【００１１】
この発明による被試験ＩＣの応答出力信号読取方法によれば期待値はＩＣ試験装置内で発生するため、コンパレータの入力端子には、波形歪みを伴うことなく入力することができる。期待値信号だけが入力されてもコンパレータはＬ論理であるのか、Ｈ論理であるのかを判定することができないように期待値信号のレベルを選定しておくことにより、応答出力信号の立上りのタイミングにおいて当初わずかなレベルの信号（例えば図８に示した階段波の第１ステップ）が到来しても、このわずかなレベルの応答出力信号が期待値信号に加えられることにより、コンパレータはＨ論理を判定することができる。これによりストロープパルスを各テスト周期ごとに応答出力信号ＲOUT の立上りのタイミングから大きく遅れることなく印加することができ、これに伴ってテスト周期を短縮することができるため、テスト速度を高速化することができる利点が得られる。
【００１２】
この発明のＩＣ試験装置によれば、コンパレータの入力端子に到来する被試験ＩＣが出力した応答出力信号のレベルがわずかでも立上がればコンパレータは直ちにＨ論理判定することができる。
また、立下りのタイミングでも期待値信号はテスト周期の終了のタイミングで時間遅れなく立下るので、この期待値信号の立下りのタイミング以後に被試験ＩＣから送られて来る応答出力信号がわずかでも低下すればコンパレータは直ちにＬ論理を判定することができる。
【００１３】
よって、立上り及び立下りの何れの変化も素早く検出することができる利点が得られ、これによりストロープパルスの印加タイミングをテスト周期の初期位相側に近づけることができ、これによりテスト周期を短く設定することができ、ＩＣ試験装置の高速化を実現することができる利点が得られる。
【００１４】
【発明の実施の形態】
図１にこの発明を適用したＩＣ試験装置の一実施例を示す。図５と対応する部分には同一符号を付して示す。この発明では信号伝送線路１２０のコンパレータ１１６側の終端Ｊにパターン発生器１１２から期待値信号ＰＡを印加する構成を付加した点を特徴とするものである。
図１に示す実施例ではパターン発生器１１２から出力される期待値信号ＰＡを必要に応じて、例えばアンドゲートによって構成されるゲート回路Ｇ１で取り出し、このゲート回路Ｇ１で取り出した期待値信号ＰＡを論理和回路Ｇ２を通じてドライバ１１６の入力端子に印加し、ドライバ１１６を通じて終端Ｊに期待値信号ＰＡを供給する構成とした場合を示す。
【００１５】
ゲート回路Ｇ１は通常は閉じた状態に制御されているが、被試験ＩＣ１１９が応答出力信号ＲOUT を出力するタイミングで開に制御し、期待値信号ＰＡをドライバ１１６を通じて終端Ｊに印加する。このとき、ドライバ１１６から出力される期待値信号ＰＡの振幅を決める制限電圧ＶＩＨ，ＶＩＬを、コンパレータ１１７に設定する比較電圧ＶＯＨ，ＶＯＬに対して図２に示すように制限電圧ＶＩＨとＶＩＬを比較電圧ＶＯＨとＶＯＬの間の範囲内に設定する。
【００１６】
ドライバ１１６から出力される期待値信号ＰＡの振幅を図２に示す関係に設定することにより、期待値信号ＰＡが単独でコンパレータ１１７に入力されても、コンパレータ１１７の出力は応動しない。
これに対して被試験ＩＣ１１９が応答出力信号ＲOUT を出力するタイミングに同期させて期待値信号ＰＡを終端Ｊに印加すると、終端Ｊの電位は図３Ｆに示すように期待値信号ＰＡと受信信号ＲTXの加算値で変化する。従って、受信信号ＲTXの例えば一波目が到来すると、この一波目の階段波が期待値ＰＡに重畳するからコンパレータ１１７に設定した比較電圧ＶＯＨを越える。これによりコンパレータ１１７はＨ論理の比較結果（図３Ｇ）を出力する。この結果、受信信号ＲTXの例えば一波目のステップで受信信号ＲTXの到来を検出することができ、ストローブパルスＳＴＢのタイミングをテスト周期ＴTES の初期位相側に近づけて設定することができる。
【００１７】
図３に示す例では被試験ＩＣ１１９が正常に動作し、ストローブパルスＳＴＢで読み込むコンパレータ１１７の出力は各テスト周期ごとに設定した期待値と同じ論理値である場合を示す。従って、論理判定結果は図３Ｉに示すように良を表すＯＫとなる。
一方、図４は被試験ＩＣ１１９が誤動作した場合を示す。つまり、期待値が図４Ｂに示すようにＨ，Ｌ，Ｈであるにも係わらず、被試験ＩＣ１１９の応答出力信号ＲOUT は各テスト周期で図４Ｃに示すようにＬ，Ｈ，Ｌを出力した場合を示す。
【００１８】
この場合には、第１テスト周期と第３テスト周期で期待値信号ＰＡが発生するが、このテスト周期では被試験ＩＣ１１９は誤動作により応答出力信号ＲOUT を出力しないから、期待値信号ＰＡだけではコンパレータ１１７に設定した比較電圧ＶＯＨに達しない。従って、コンパレータ１１７の出力は図４Ｇに示すように変化せずＬ論理の状態を維持する。このＬ論理をストローブパルスＳＴＢで論理比較器１１５に読み込むから、論理比較器１１５は期待値Ｈとの不一致を検出する。よって論理判定結果は図４Ｉに示すように不良を表すＮＧとなる。
【００１９】
これに対し第２テスト周期では期待値がＬであるにも係わらず、被試験ＩＣ１１９が誤動作によりＨ論理の応答出力信号ＲOUT を出力した場合を示す。この場合には受信信号ＲTXの例えば２波目のステップで比較電圧ＶＯＨに達したとすると、その時点でコンパレータ１１７の出力が図４Ｇに示すようにＨ論理に反転する。よって、このＨ論理をストローブパルスＳＴＢで論理比較器１１５に読み込むから論理比較器１１５の判定結果は不良を表すＮＧとなる。
【００２０】
以上の説明から明らかなように、期待値信号ＰＡをコンパレータ１１７の入力側に印加してもコンパレータ１１７及び論理比較器１１５が正常に判定動作することが理解できよう。
【００２１】
【発明の効果】
以上説明しように、この発明によれば被試験ＩＣ１１９が出力した応答出力信号ＲOUT が、コンパレータ１１７に到来するまでに波形がなまって立上りが緩慢になっても、コンパレータ１１７の入力側に期待値信号ＰＡを印加することにより、擬似的に受信信号ＲTXの立上りを急峻な波形に波形整形することができる。この結果、コンパレータ１１７における受信信号ＲTXの到来を検出する時間の遅れを短くすることができる利点が得られる。
【００２２】
この結果、ストローブパルスＳＴＢの印加タイミングを各テスト周期ＴTES の初期位相側に近づけて設定することができ、これによりテスト周期ＴTES を短くできるため、試験速度を高速化することができる大きな利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】この発明の要部の動作を説明するための波形図。
【図３】この発明の動作を説明するためのタイミングチャート。
【図４】この発明の他の動作状態を説明するためのタイミングチャート。
【図５】ＩＣ試験装置の概要を説明するためのブロック図。
【図６】図５に示したＩＣ試験装置のコンパレータの部分の動作を説明するためのタイミングチャート。
【図７】ＩＣ試験装置と被試験ＩＣとの間の接続状態を説明するための接続図。
【図８】被試験ＩＣが出力した応答出力信号と、この応答出力信号がＩＣ試験装置に到来するまでに受ける波形歪みを説明するための波形図。
【符号の説明】
ＴＥＳ ＩＣ試験装置
１１２ パターン発生器
１１４ 波形フォーマッタ
１１５ 論理比較器
１１６ ドライバ
１１７ コンパレータ
１１９ 被試験ＩＣ
１２０ 信号伝送線路
ＰＡ 期待値信号
ＴTES テスト周期
ＲOUT 応答出力信号
ＶＯＬ，ＶＯＨ 比較電圧
ＳＴＢ ストローブパルス
Claims (2)
- 被試験ＩＣの応答出力信号を信号伝送線路を通じてＩＣ試験装置のコンパレータに取込み、その取込まれた信号を第１比較電圧及び第２比較電圧と上記コンパレータで比較して得られた論理値と期待値とを論理比較して被試験ＩＣの良否を判定するＩＣ試験方法において、
上記コンパレータの入力側に上記被試験ＩＣが出力する応答出力信号に対応するタイミングで上記第１比較電圧よりも低く第２比較電圧よりも高い電圧を具備した振幅制限期待値信号を印加し、上記コンパレータで上記取込まれた信号と上記振幅制限期待値信号との加算値を上記比較電圧と比較して得られた論理値を求め、得られた論理値を上記期待値と比較してその比較結果を良否判定信号として読み込むことを特徴とする被試験ＩＣの応答出力信号読取方法。 - 被試験ＩＣの応答出力信号を信号伝送線路を通じてＩＣ試験装置のコンパレータに取込み、その取込まれた信号と第１比較電圧及び第２比較電圧とを上記コンパレータで比較して得られた論理値と期待値とを論理比較して被試験ＩＣの良否を判定するＩＣ試験装置において、
上記被試験ＩＣが応答出力信号を出力するタイミングで開にして、入力したパターン発生器からの期待値信号を出力するゲート回路と、
上記ゲート回路から出力される期待値信号と波形フォーマッタから出力される試験パターン信号との論理和を出力する論理和回路と、
入力した上記論理和回路からの期待値信号を上記第１比較電圧と第２比較電圧の範囲内の振幅に制限して出力するドライバと、
上記ドライバからの振幅制限期待値と上記取込まれた信号とが加算された信号を上記比較電圧と比較して論理値を出力する上記コンパレータと、
上記コンパレータからの論理値と上記パターン発生器からの期待値とを比較して良否結果を出力する論理比較器とを具備することを特徴とするＩＣ試験装置。
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