CN216595393U - 时间延迟测试装置 - Google Patents

Abstract

本申请涉及一种时间延迟测试装置，其中，该时间延迟测试装置包括：单脉冲信号发生器、第一多路选择器、延时时间可配置的第一延时模块、第二多路选择器、环振器和采样模块，其中，单脉冲信号发生器的输出端与第一多路选择器的第一输入端连接，第一多路选择器的输出端与第一延时模块的输入端连接，第一延时模块的输岀端与第二多路选择器的第一输入端连接，第二多路选择器的第一输出端与环振器的输入端连接，第二多路选择器的第二输出端与采样模块的输入端连接，环振器的输出端与第一多路选择器的第二输入端连接。通过本申请，解决了现有的测试装置测试时间延迟的效率低下的问题，实现了提高时间延迟的测试效率的技术效果。

Description

时间延迟测试装置

技术领域

本申请涉及ATE设备校准领域，特别是涉及时间延迟测试装置。

背景技术

ATE是Automatic Test Equipment的缩写，又称自动化测试设备。数字资源板是ATE设备的重要部件，而在数字资源板中最核心的功能就是严格按照用户设置的时序发送波形，该时序的分辨率通常都在ps级别，对于ps级别的调节通常使用专门的Fine Delay芯片或者模块来实现，而这些模块在应用前必须对其进行校准以保证其精度。

现有的校准方法是通过外接示波器或者专用设备进行测量，依次将信号送入每个通道的Fine Delay模块然后比较输入输出之间的延迟时间来确定真实值与设定值的差异。然而传统示波器等专用设备的测试效率低下，无法实现自动化测试。

针对相关技术中当前测试装置测试时间延迟的效率较低的问题，目前还没有提出有效的解决方案。

实用新型内容

在本实施例中提供了一种时间延迟测试装置，以解决相关技术中测试装置测试时间延迟的效率较低的问题。

第一个方面，在本实施例中提供了一种时间延迟测试装置，包括：单脉冲信号发生器、第一多路选择器、延时时间可配置的第一延时模块、第二多路选择器、环振器和采样模块，其中，所述单脉冲信号发生器的输出端与所述第一多路选择器的第一输入端连接，所述第一多路选择器的输出端与所述第一延时模块的输入端连接，所述第一延时模块的输岀端与所述第二多路选择器的第一输入端连接，所述第二多路选择器的第一输出端与所述环振器的输入端连接，所述第二多路选择器的第二输出端与所述采样模块的输入端连接，所述环振器的输出端与所述第一多路选择器的第二输入端连接。

在其中的一个实施例中，所述单脉冲信号发生器为单脉冲方波信号发生器，所述单脉冲方波信号发生器发出的单脉冲方波信号的脉冲宽度大于两个采样时钟周期。

在其中的一个实施例中，所述第一延时模块的输出端与引脚电路的第一输入端连接，所述引脚电路的第一输出端与被测设备连接。

在其中的一个实施例中，所述被测设备为IC芯片。

在其中的一个实施例中，所述引脚电路的第二输入端与所述被测设备连接，所述引脚电路的第二输出端与所述第二多路选择器的第二输入端连接。

在其中的一个实施例中，所述时间延迟测试装置还包括延时时间可配置的第二延时模块，所述第二多路选择器的第一输出端与所述第二延时模块的第一输入端连接，所述第二多路选择器的第二输出端与所述第二延时模块的第二输入端连接，所述第二延时模块的第一输出端与所述环振器的输入端连接，所述第二延时模块的第二输出端与采样模块的输入端连接。

在其中的一个实施例中，所述第一延时模块和所述第二延时模块的分辨率为皮秒级。

在其中的一个实施例中，所述采样模块为FPGA芯片。

在其中的一个实施例中，所述FPGA芯片的输入端通过ACH管脚或者BCL管脚与所述第二多路选择器的第二输出端连接。

在其中的一个实施例中，所述采样模块包括边沿计数单元和时钟计数单元，所述边沿计数单元的输入端和所述时钟计数单元的输入端分别与所述第二多路选择器的第二输出端连接。

与相关技术相比，在本实施例中提供的时间延迟测试装置，通过将所述单脉冲信号发生器的输出端与所述第一多路选择器的第一输入端连接，所述第一多路选择器的输出端与所述第一延时模块的输入端连接，所述第一延时模块的输岀端与所述第二多路选择器的第一输入端连接，所述第二多路选择器的第一输出端与所述环振器的输入端连接，所述第二多路选择器的第二输出端与所述采样模块的输入端连接，所述环振器的输出端与所述第一多路选择器的第二输入端连接，解决了现有的测试装置测试时间延迟的效率低下的问题，实现了提高时间延迟的测试效率的技术效果。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的时间延迟测试装置示意图；

图2是根据本申请另一实施例的时间延迟测试装置的示意图；

图3是根据本申请实施例的时间延迟测试装置测得的脉冲波形示意图；

图4是根据本申请实施例的时间延迟测试装置的FPGA采用处理过程的示意图。

附图说明：1、单脉冲信号发生器；2、第一多路选择器；3、第一延时模块；4、第二多路选择器；5、环振器；6、采样模块；7、引脚电路；8、被测设备；9、第二延时模块。

具体实施方式

为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。

除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块(单元)的过程、方法和系统、产品或设备并未限定于列出的步骤或模块(单元)，而可包括未列出的步骤或模块(单元)，或者可包括这些过程、方法、产品或设备固有的其他步骤或模块(单元)。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。

在常见的ATE设备中，数字资源板作为最核心的单板与DUT芯片进行连接。DUT表示被测器件。在半导体测试中，DUT表示晶圆或最终封装部件上的特定管芯小片。利用连接系统将封装部件连接到自动测试设备，即ATE设备。ATE设备会为DUT施加电源，提供模拟信号，然后测量和估计器件得到的输出，以这种方式测定特定被测器件的好坏。为了满足严格的时序关系，所有通道间均需要包含Channel Deskew模块用来补偿通道间Drive和Compare两个方向的延迟偏差。Channel Deskew模块是指通道间延迟校正模块，该模块可以是独立芯片，也可以集成在FPGA内部，或者集成在PE芯片。Drive是信号输出驱动，Compare是信号比较器。其中，de-skew的关键元件是Fine Delay，时间延迟精细调节模块，也称作delayline，延迟线。Fine Delay的主要作用是将电信号延迟一段时间。Fine Delay的精度是实现高精度补偿的关键，然而通常FineDelay单元在使用之前都需要测量其实际精度，以对齐进行校准。现有的测试方案需要在原有电路的基础上外接示波器进行测试，操作繁冗且测试效率很低，亟需一种高效的时间延迟测试装置。

图1是根据本申请实施例的时间延迟测试装置的示意图，如图1所示，在本实施例中提供了一种时间延迟测试装置，包括：单脉冲信号发生器1、第一多路选择器2、延时时间可配置的第一延时模块3、第二多路选择器4、环振器5和采样模块6，其中，所述单脉冲信号发生器1的输出端与所述第一多路选择器2的第一输入端连接，所述第一多路选择器2的输出端与所述第一延时模块3的输入端连接，所述第一延时模块3的输岀端与所述第二多路选择器4的第一输入端连接，所述第二多路选择器4的第一输出端与所述环振器5的输入端连接，所述第二多路选择器4的第二输出端与所述采样模块6的输入端连接，所述环振器5的输出端与所述第一多路选择器2的第二输入端连接。

在其中的一个实施例中，所述单脉冲信号发生器为单脉冲方波信号发生器，所述单脉冲方波信号发生器发出的单脉冲方波信号的脉冲宽度大于两个采样时钟周期。

图2是根据本申请另一实施例的时间延迟测试装置的示意图，如图2所示，在其中的一个实施例中，所述第一延时模块3的输出端与引脚电路7的第一输入端连接，所述引脚电路7的第一输出端与被测设备8连接。具体的，引脚电路7即图2中的Pin Electronic模块，该模块包括信号输出驱动Drive和信号比较器Compare。

在其中的一个实施例中，所述被测设备8为IC芯片。具体的，图2中的被测设备8，也就是DUT为IC芯片。IC芯片，即Integrated Circuit Chip芯片，是指将大量的微电子元器件如晶体管、电阻、电容等形成的集成电路放在一块塑基上制成的芯片。IC芯片包含晶圆芯片和封装芯片。

在其中的一个实施例中，所述引脚电路7的第二输入端与所述被测设备8连接，所述引脚电路7的第二输出端与所述第二多路选择器4的第二输入端连接。

在其中的一个实施例中，所述时间延迟测试装置还包括延时时间可配置的第二延时模块9，所述第二多路选择器4的第一输出端与所述第二延时模块9的第一输入端连接，所述第二多路选择器4的第二输出端与所述第二延时模块9的第二输入端连接，所述第二延时模块9的第一输出端与所述环振器5的输入端连接，所述第二延时模块9的第二输出端与采样模块6的输入端连接。在其中的一个实施例中，如图2所示，第二多路选择器4的第一输出端和第二输出端还可以是同一个输出端口，相应的，第二延时模块9的第一输入端和第二输入端也可以是同一个输入端口。

在其中的一个实施例中，所述第一延时模块3和所述第二延时模块9的分辨率为皮秒级。

在其中的一个实施例中，所述采样模块6为FPGA芯片。

在其中的一个实施例中，所述FPGA芯片的输入端通过ACH管脚或者BCL管脚与所述第二多路选择器4的第二输出端连接。

在其中的一个实施例中，所述采样模块6包括边沿计数单元和时钟计数单元，所述边沿计数单元的输入端和所述时钟计数单元的输入端分别与所述第二多路选择器4的第二输出端连接。

结合本申请的时间延迟测试装置，本申请还提供了一种时间延迟测试方法。该方法利用多路选择器MUX选通所需的环回路径，通过使能环振器产生脉冲波形，并通过环回路径进行连续环回，最后FPGA在ACH或者BCL管脚检测到脉冲个数并记录经过的时钟周期个数，即可得出特定数量脉冲所需要的时间。

在其中一个实施例中，本申请的时间延迟测试装置可应用于Channel Deskew模块内的每个通道中，预先将所有的Fine Delay模块的时间延迟Delay均配置为0ps，并通过多路选择器MUX选通环回路径。使能环振器，使得脉冲波形进行连续环回。脉冲波形的脉冲宽度需要保证大于两个采样时钟周期，保证能够采样到上升沿。图3是根据本申请实施例的时间延迟测试装置测得的脉冲波形示意图，如图3所示，此时ACH接收到的脉冲波形为方波波形。设置边沿计数数值M；设置Fine Delay模块的Delay值为Δt，此时脉冲波形的周期相比之前增加了固定延迟，因此ACH管脚的波形理论上变为了ACH+Delay所示波形；最终计算Δt＝(Tb-Ta)/M；

根据该公式可知M的值设置的越大，Tb-Ta的值也越大，因此即使需要测量的时间延迟Δt很小，时间延迟精细调节模块的分辨率达到皮秒级，例如10ps，也可以将通过将M设置为10000将其扩大为100ns，而100ns是很容易被FPGA的采样时钟获取到的。

在其中的一个实施例中，FPGA通过Capture模块对ACH管脚进行持续采样来检测信号脉冲计数，并同时记录采样时钟周期个数，其基本实现逻辑包括：图4是根据本申请实施例的时间延迟测试装置的FPGA采样处理过程的示意图，如图所示FPGA的采样处理过程包括：

Start信号用来启动一次计数操作，该信号通过一级寄存器打拍出来，保证与时钟同步；

Capture模块通过内部触发器进行采样并将其送入后面逻辑单元进行边沿计数和采样时钟计数；

边沿计数单元和采样处理单元根据采样数据分别计算得到边沿数值EdgeCount和时钟数值ClockCount；

将边沿数和时钟数代入时间延迟计算公式，即可计算出时间延迟的时长。例如，当设置的采样时钟为5ns，边沿数为23，延迟后的时钟数是118，延迟前的时钟数是117，则计算方法为Δt＝(Tb-Ta)/M＝(118*5ns-117*5ns)/23＝217.39ps，由此可以实现通过5ns采样时钟测量ps级时间的目标。

结合本申请的时间延迟测试装置和方法，测量得到的时间延迟精度高，并且该装置还可通过增大计数值M不断提升测量精度，并且，本申请的时间延迟测试装置无需在现有电路基础上外接示波器，即可实现全自动测量，相较于现有技术，极大提高了测量效率。

应该明白的是，这里描述的具体实施例只是用来解释这个应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。

显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

“实施例”一词在本申请中指的是结合实施例描述的具体特征、结构或特性可以包括在本申请的至少一个实施例中。该短语出现在说明书中的各个位置并不一定意味着相同的实施例，也不意味着与其它实施例相互排斥而具有独立性或可供选择。本领域的普通技术人员能够清楚或隐含地理解的是，本申请中描述的实施例在没有冲突的情况下，可以与其它实施例结合。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种时间延迟测试装置，其特征在于，包括：单脉冲信号发生器、第一多路选择器、延时时间可配置的第一延时模块、第二多路选择器、环振器和采样模块，其中，所述单脉冲信号发生器的输出端与所述第一多路选择器的第一输入端连接，所述第一多路选择器的输出端与所述第一延时模块的输入端连接，所述第一延时模块的输岀端与所述第二多路选择器的第一输入端连接，所述第二多路选择器的第一输出端与所述环振器的输入端连接，所述第二多路选择器的第二输出端与所述采样模块的输入端连接，所述环振器的输出端与所述第一多路选择器的第二输入端连接。

2.根据权利要求1所述的时间延迟测试装置，其特征在于，所述单脉冲信号发生器为单脉冲方波信号发生器，所述单脉冲方波信号发生器发出的单脉冲方波信号的脉冲宽度大于两个采样时钟周期。

3.根据权利要求1所述的时间延迟测试装置，其特征在于，所述第一延时模块的输出端与引脚电路的第一输入端连接，所述引脚电路的第一输出端与被测设备连接。

4.根据权利要求3所述的时间延迟测试装置，其特征在于，所述被测设备为IC芯片。

5.根据权利要求3所述的时间延迟测试装置，其特征在于，所述引脚电路的第二输入端与所述被测设备连接，所述引脚电路的第二输出端与所述第二多路选择器的第二输入端连接。

6.根据权利要求5所述的时间延迟测试装置，其特征在于，所述时间延迟测试装置还包括延时时间可配置的第二延时模块，所述第二多路选择器的第一输出端与所述第二延时模块的第一输入端连接，所述第二多路选择器的第二输出端与所述第二延时模块的第二输入端连接，所述第二延时模块的第一输出端与所述环振器的输入端连接，所述第二延时模块的第二输出端与采样模块的输入端连接。

7.根据权利要求6所述的时间延迟测试装置，其特征在于，所述第一延时模块和所述第二延时模块的分辨率为皮秒级。

8.根据权利要求1所述的时间延迟测试装置，其特征在于，所述采样模块为FPGA芯片。

9.根据权利要求8所述的时间延迟测试装置，其特征在于，所述FPGA芯片的输入端通过ACH管脚或者BCL管脚与所述第二多路选择器的第二输出端连接。

10.根据权利要求1所述的时间延迟测试装置，其特征在于，所述采样模块包括边沿计数单元和时钟计数单元，所述边沿计数单元的输入端和所述时钟计数单元的输入端分别与所述第二多路选择器的第二输出端连接。

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