JP6290722B2 - プログラマブルロジックデバイス - Google Patents

Description

本発明は半導体装置に関する。特に、本発明は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスまたは半導体装置に関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）で構成されている。ＰＬＤは、各プログラマブルロジックエレメントの機能や、プログラマブルスイッチエレメントによるプログラマブルロジックエレメント間の接続構造を、製造後においてユーザがプログラミングにより変更することで、回路構成が切り換えられ、その機能を変更することができる。

各プログラマブルロジックエレメントの機能と、プログラマブルスイッチエレメントにより構成されるプログラマブルロジックエレメント間の接続構造とは、コンフィギュレーションデータにより定義される。上記コンフィギュレーションデータは、各プログラマブルロジックエレメントが有する記憶回路、またはプログラマブルスイッチエレメントが有する記憶回路に格納される。以下、コンフィギュレーションデータを格納するための記憶回路を、コンフィギュレーションメモリと呼ぶ。

下記の特許文献１には、コンフィギュレーションメモリに、チャネル形成領域となる半導体層が酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（ＯＳトランジスタともいう）と、チャネル形成領域となる半導体層がシリコンを有するトランジスタ（Ｓｉトランジスタともいう）と、組み合わせて構成されるメモリを用いたプログラマブルロジックデバイスを提案している。ＯＳトランジスタとＳｉトランジスタで構成されるメモリをコンフィギュレーションメモリとして用いることで、不揮発性のプログラマブルスイッチを少ないトランジスタ数で構成することができる。

またＳｉトランジスタと、ＯＳトランジスタとを組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献２参照）。

特開２０１２−２５７２１７号公報 特開２０１１−１１９６７５号公報

Ｓｉトランジスタでは、プロセスルールの縮小により素子の微細化が進んでいる。素子の微細化に伴い、ゲート絶縁膜の薄膜化が進むため、ゲート絶縁膜を介したリーク電流が問題となってくる。

そのため、上記プログラマブルスイッチエレメントのように、電荷を保持するノードを、パス・トランジスタであるＳｉトランジスタのゲートと接続している場合、ノードに蓄積した電荷がＳｉトランジスタのゲート絶縁膜を介してリークしてしまう。したがって、ＯＳトランジスタが非導通状態でのリーク電流（オフ電流）が低くても、プログラマブルスイッチエレメントが有する不揮発性の記憶回路の機能が損なわれてしまう。

あるいは、上記半導体装置のように、電荷を保持するノードをＳｉトランジスタのゲートと接続している場合、ノードに蓄積した電荷がＳｉトランジスタのゲート絶縁膜を介してリークしてしまう。したがって、ＯＳトランジスタが非導通状態でのリーク電流（オフ電流）が低くても、該ノードでの電荷を保持する特性（電荷保持特性）が低下してしまう。

そこで、本発明の一態様は、プログラマブルスイッチエレメントが有する不揮発性の記憶回路の機能が損なわれることのない、新規な構成のプログラマブルロジックデバイスを提供することを課題の一とする。または、本発明の一態様では、パス・トランジスタであるＳｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、プログラマブルスイッチエレメントが有する不揮発性の記憶回路の機能が損なわれることのない、新規な構成のプログラマブルロジックデバイスを提供することを課題の一とする。

または、本発明の一態様は、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、Ｓｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、記憶回路の機能が損なわれることのない、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、素子数の増加に伴いメモリセルが占める面積の増加を抑制することで、面積効率に優れた、新規な構成の半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。

本発明の一態様は、電荷を保持するノードにゲートが接続されるトランジスタとして、ゲート絶縁膜を厚膜化することでリーク電流を小さくしたトランジスタを新たに設け、該トランジスタを用いて電荷を保持するノードを形成し、不揮発性の記憶回路の機能を維持する構成とする。そして、新たに設けたトランジスタのソース及びドレインの一方にはパス・トランジスタであるＳｉトランジスタを導通状態となる電位を与え、ソース及びドレインの他方にはＳｉトランジスタのゲートを接続する構成とする。

該構成とすることで、プログラマブルスイッチエレメントが有する不揮発性の記憶回路での、電荷を保持するノードの電荷が保持され、不揮発性の記憶回路の機能を維持することができる。また、微細化によってＳｉトランジスタでリーク電流が生じても、プログラマブルスイッチエレメントのパス・トランジスタとしての機能を損なうことのないプログラマブルロジックデバイスとすることができる。

また、本発明の一態様は、電荷を保持するノードにゲートが接続されるトランジスタとして、第１のゲート、バックゲートとして機能する第２のゲートを設けたトランジスタを新たに設ける。該トランジスタでは、電荷を保持するノードに第１のゲートを接続し、第１のゲートが設けられた側にあるゲート絶縁膜を厚膜化することでリーク電流を小さくする。この新たに設けたトランジスタと、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタと、を用いて電荷を保持するノードを形成し、該ノードにデータに応じた電荷を保持させる構成とする。そして該ノードからデータを読み出す際は、第２のゲートに信号を与え、記憶したデータと第２のゲートの電位とに従って、Ｓｉトランジスタのゲートに電位を与えるか否かを制御し、Ｓｉトランジスタのソース及びドレインの一方における電位の変化によって記憶したデータを検出する構成とする。

該構成とすることで、微細化によってＳｉトランジスタでリーク電流が生じても、電荷を保持するノードでの電荷保持特性を向上させるとともに、電荷保持特性に優れた不揮発性の記憶回路の機能を維持することができる。そして、メモリセルを構成するトランジスタを積層して設けることにより、素子数の増加に伴うメモリセルが占める面積の増加を抑制することができる。

本発明の一態様は、ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、ゲートが第２のトランジスタのソース及びドレインの他方に電気的に接続され、定電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第３のトランジスタと、を有するプログラマブルスイッチエレメントを有し、第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第３のトランジスタは、半導体層にシリコンを有するトランジスタであり、第２のトランジスタのゲート絶縁膜の膜厚は、第３のトランジスタのゲート絶縁膜の膜厚よりも大きいプログラマブルロジックデバイスである。

本発明の一態様は、ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、ゲートが第２のトランジスタのソース及びドレインの他方に電気的に接続され、定電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第３のトランジスタと、第１の電極が第１のトランジスタのソース及びドレインの他方、及び第２のトランジスタのゲートに電気的に接続され、第２の電極がＧＮＤ電位を与える配線に電気的に接続された容量素子と、を有するプログラマブルスイッチエレメントを有し、第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第３のトランジスタは、半導体層にシリコンを有するトランジスタであり、第２のトランジスタのゲート絶縁膜の膜厚は、第３のトランジスタのゲート絶縁膜の膜厚よりも大きいプログラマブルロジックデバイスである。

本発明の一態様において、定電位は、第３のトランジスタを導通状態または非導通状態とするための電位であるプログラマブルロジックデバイスが好ましい。

本発明の一態様において、ビット線は、ワード線がＬレベルの期間において、Ｌレベルの電位とするプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第３のトランジスタのソース及びドレインの一方には、リセット回路が電気的に接続されているプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第３のトランジスタのソース及びドレインの一方には、ラッチ回路が電気的に接続されているプログラマブルロジックデバイスが好ましい。

本発明の一態様は、ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の電位を与える配線に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、ソース及びドレインの一方が反転ビット線に電気的に接続され、ゲートがワード線に電気的に接続された第３のトランジスタと、ソース及びドレインの一方が第２の電位を与える配線に電気的に接続され、ゲートが第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、ゲートが第２のトランジスタのソース及びドレインの他方、及び第４のトランジスタのソース及びドレインの他方に電気的に接続され、第１の電位または第２の電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第５のトランジスタと、を有するプログラマブルスイッチエレメントを有し、第１のトランジスタ及び第３のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第５のトランジスタは、半導体層にシリコンを有するトランジスタであり、第２のトランジスタ及び第４のトランジスタのゲート絶縁膜の膜厚は、第５のトランジスタのゲート絶縁膜の膜厚よりも大きいプログラマブルロジックデバイスである。

本発明の一態様は、ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の電位を与える配線に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、ソース及びドレインの一方が反転ビット線に電気的に接続され、ゲートがワード線に電気的に接続された第３のトランジスタと、ソース及びドレインの一方が第２の電位を与える配線に電気的に接続され、ゲートが第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、ゲートが第２のトランジスタのソース及びドレインの他方、及び第４のトランジスタのソース及びドレインの他方に電気的に接続され、第１の電位または第２の電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第５のトランジスタと、第１の電極が第１のトランジスタのソース及びドレインの他方、及び第２のトランジスタのゲートに電気的に接続され、第２の電極がＧＮＤ電位を与える配線に電気的に接続された第１の容量素子と、第１の電極が第３のトランジスタのソース及びドレインの他方、及び第４のトランジスタのゲートに電気的に接続され、第２の電極がＧＮＤ電位を与える配線に電気的に接続された第２の容量素子と、を有するプログラマブルスイッチエレメントを有し、第１のトランジスタ及び第３のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第５のトランジスタは、半導体層にシリコンを有するトランジスタであり、第２のトランジスタ及び第４のトランジスタのゲート絶縁膜の膜厚は、第５のトランジスタのゲート絶縁膜の膜厚よりも大きいプログラマブルロジックデバイスである。

本発明の一態様において、第１の電位は、第５のトランジスタを導通状態とするための電位であり、第２の電位は、第５のトランジスタを非導通状態とするための電位であるプログラマブルロジックデバイスが好ましい。

本発明の一態様において、ビット線及び反転ビット線は、ワード線がＬレベルの期間において、共にＬレベルの電位とするプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第１の電位は、第２の電位より大きいプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第５のトランジスタのソース及びドレインの一方には、リセット回路が電気的に接続されているプログラマブルロジックデバイスが好ましい。

本発明の一態様において、第５のトランジスタのソース及びドレインの一方には、ラッチ回路が電気的に接続されているプログラマブルロジックデバイスが好ましい。

本発明の一態様は、ソース及びドレインの一方が書き込みデータ線に電気的に接続され、ゲートが書き込み選択線に電気的に接続された第１のトランジスタと、ソース及びドレインの一方が電圧制御線に電気的に接続され、第１のゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続され、第２のゲートが読み出し選択線に電気的に接続された第２のトランジスタと、第１の電極が第１のトランジスタのソース及びドレインの他方、及び第２のトランジスタの第１のゲートに電気的に接続され、第２の電極がグラウンド線に電気的に接続された容量素子と、を有するデータ記憶部と、ゲートが第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ソース及びドレインの他方が読み出しデータ線に電気的に接続された第３のトランジスタと、を有し、第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、第３のトランジスタは、半導体層に単結晶シリコンを有するトランジスタであり、第２のトランジスタのゲート絶縁膜の膜厚は、第３のトランジスタのゲート絶縁膜の膜厚よりも大きい半導体装置である。

本発明の一態様において、第２のトランジスタは、半導体層に酸化物半導体を有するトランジスタである半導体装置が好ましい。

本発明の一態様において、第２のトランジスタは、第１のトランジスタと同じ層に設けられたトランジスタである半導体装置が好ましい。

本発明の一態様において、第２のトランジスタは、半導体層に、第３のトランジスタの半導体層とは異なる層に設けられたシリコンを有するトランジスタである半導体装置が好ましい。

本発明の一態様において、第２のトランジスタは、第１のトランジスタ及び第３のトランジスタとは異なる層に設けられたトランジスタである半導体装置が好ましい。

本発明の一態様において、データ記憶部を複数有する半導体装置が好ましい。

本発明の一態様において、書き込みデータ線は、第１のトランジスタのソース及びドレインの他方、第２のトランジスタの第１のゲート、及び容量素子の第１の電極の間に保持される電位の初期値として、第２のトランジスタを非導通状態とする電位を与える半導体装置が好ましい。

本発明の一態様により、プログラマブルスイッチエレメントが有する不揮発性の記憶回路としての機能が損なわれることのない、新規な構成のプログラマブルロジックデバイスを提供することができる。また本発明の一態様では、パス・トランジスタであるＳｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、プログラマブルスイッチエレメントが有する不揮発性の記憶回路の機能が損なわれることのない、新規な構成のプログラマブルロジックデバイスを提供することができる。

本発明の一態様により、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、Ｓｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、不揮発性の記憶回路の機能が損なわれることのない、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、素子数の増加に伴いメモリセルが占める面積の増加を抑制することで、面積効率に優れた、新規な構成の半導体装置を提供することができる。

本発明の一形態に係る回路図及び断面模式図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図及び断面模式図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係るブロック図。 本発明の一形態に係る回路図。 本発明の一形態に係るブロック図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。 本発明の一形態に係る回路図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係るブロック図。 本発明の一形態に係る断面図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

また本明細書等において、プログラマブルロジックエレメントの機能、及びプログラマブルスイッチエレメントによる接続構造を設定するデータ（コンフィギュレーションデータ）は、フラッシュメモリ等のメモリデバイスに格納されている。メモリデバイスに格納されているコンフィギュレーションデータを、プログラマブルロジックエレメント及びプログラマブルスイッチエレメントに書き込むことをコンフィギュレーションと呼ぶ。コンフィギュレーションデータが記憶される、プログラマブルロジックエレメント及びプログラマブルスイッチエレメント内のメモリをコンフィギュレーションメモリと呼ぶ。

（実施の形態１）
本実施の形態では、プログラマブルスイッチエレメントの構成について説明する。

まず図１（Ａ）では、プログラマブルスイッチエレメントの構成を説明するための回路図を示し、図１（Ｂ）では、回路図に対応する断面模式図について示し、説明する。

図１（Ａ）に示すプログラマブルスイッチエレメント１００は、トランジスタＴｒ１、トランジスタＴｒ２及びトランジスタＴｒ３を有する。なお図１（Ａ）では、トランジスタＴｒ１乃至Ｔｒ３をｎチャネル型のトランジスタとして説明する。

トランジスタＴｒ１は、ワード信号に従ってコンフィギュレーションデータのプログラマブルスイッチエレメント１００への書き込みを制御する機能を有するトランジスタである。トランジスタＴｒ１のゲートは、ワード信号を与えるワード線ＷＬ（配線）に接続されている。トランジスタＴｒ１のソース及びドレインの一方は、コンフィギュレーションデータを与えるビット線ＢＬ（配線）に接続されている。

トランジスタＴｒ２は、プログラマブルスイッチエレメント１００に書き込まれたコンフィギュレーションデータに従って、トランジスタＴｒ３の導通状態を制御する機能を有するトランジスタである。トランジスタＴｒ２のゲートは、トランジスタＴｒ１のソース及びドレインの他方に接続されている。トランジスタＴｒ２のソース及びドレインの一方は、定電位Ｖ１を与える配線ＶＬ１に接続されている。

トランジスタＴｒ３は、トランジスタＴｒ２の導通状態または非導通状態に従って、ゲートに定電位Ｖ１が与えられるか否かが選択され、入力端子ＩＮと出力端子ＯＵＴとの間の導通状態を制御する、パス・トランジスタとしての機能を有するトランジスタである。トランジスタＴｒ３のゲートは、トランジスタＴｒ２のソース及びドレインの他方に接続されている。トランジスタＴｒ３のソース及びドレインの一方は、入力端子ＩＮに接続されている。トランジスタＴｒ３のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。

なお定電位Ｖ１は、トランジスタＴｒ３をｎチャネル型のトランジスタとする場合、トランジスタＴｒ３を導通状態とすることのできるＨレベルの電位である。なおトランジスタＴｒ３がｐチャネル型のトランジスタとする場合、トランジスタＴｒ３を非導通状態とすることのできるＨレベルの電位であることが好ましい。なお本実施の形態の構成において、トランジスタＴｒ３を非導通状態とする場合は、トランジスタＴｒ３のゲート絶縁膜を介したリーク電流を用いて、トランジスタＴｒ３のゲートの電位がＬレベルに低下することを利用すればよい。または、トランジスタＴｒ３を非導通状態とする場合は、別の回路を用いてトランジスタＴｒ３のゲートの電位をＬレベルに切り替えて制御する構成としてもよい。

図１（Ａ）に示すプログラマブルスイッチエレメント１００の構成では、ビット線ＢＬに与えられるコンフィギュレーションデータは、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートと、それらが接続された配線を含むノードに保持される。本明細書において、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートと、それらが接続された配線を含むノードを、ノードＦＮ１という。

なおノードとは、ノードＦＮ１でいえば、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートと、それらが接続された配線のことをいう。なお素子間に設けられる接続を行うための配線や、該配線に付加される容量素子等の電極を含む。

図１（Ａ）に示すプログラマブルスイッチエレメント１００の構成では、ノードＦＮ１でコンフィギュレーションデータに相当する電位を保持している。ノードＦＮ１には、トランジスタＴｒ１を導通状態とすることで、ビット線ＢＬに与えられたコンフィギュレーションデータの書き込みが行われる。また、ノードＦＮ１は、トランジスタＴｒ１を非導通状態とすることで、長時間、電位の保持をすることができる。

ノードＦＮ１での電荷の移動を伴った電位の変動を抑え、コンフィギュレーションデータの長時間の保持を実現するためには、第１に、トランジスタＴｒ１のソースとドレイン間のリーク電流が極めて小さいこと、第２に、トランジスタＴｒ２のゲート絶縁膜を介したリーク電流が極めて小さいことが、求められる。

ノードＦＮ１での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ１には、ソースとドレインとの間のリーク電流が極めて少ないトランジスタが用いられることが好ましい。ここでは、リーク電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は少ないほど好ましいため、この規格化されたリーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにソースとドレインとの間のリーク電流が極めて少ないトランジスタとしては、チャネル形成領域となる半導体層が酸化物半導体で形成されているトランジスタが挙げられる。

またノードＦＮ１での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ２には、ゲート絶縁膜を介したリーク電流が極めて小さいトランジスタが用いられることが好ましい。トランジスタＴｒ２のゲート絶縁膜を介したリーク電流は、トランジスタＴｒ１の、ソースとドレインとの間のリーク電流と同程度の極めて小さいリーク電流とすることが好ましい。

トランジスタＴｒ２のゲート絶縁膜を介したリーク電流は、ノードＦＮ１での電荷の移動を伴った電位の変動を抑えるために、１０ｙＡ以下、好ましくは１ｙＡ以下とすればよい。このリーク電流を満たすためには、パス・トランジスタであるトランジスタＴｒ３のゲート絶縁膜と比較して、トランジスタＴｒ２のゲート絶縁膜を厚く設けることが好適である。

なおトランジスタＴｒ２のゲート絶縁膜を介したリーク電流が１０ｙＡ以下とすることは、ノードＦＮ１におけるコンフィギュレーションデータに相当する電荷の保持に求められる保持期間をもとに算出すればよい。具体的には電荷Ｑを約１０年間（ｔ≒３×１０^８ｓ）保持するためには、ノードＦＮ１の静電容量Ｃを１０ｆＦとし、許容される電圧の変化ΔＶを０．３Ｖとすると、式（１）をもとにして、リーク電流Ｉが１０ｙＡ以下である必要があると見積もることができる。

Ｑ＝Ｃ×Ｖ＞Ｉ×ｔ （１）

この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすゲート絶縁膜の膜厚は、チャネル幅およびチャネル長が共に１μｍのトランジスタにおいて、ゲート絶縁膜の材料を酸化シリコンに換算すると、約６ｎｍ以上であると見積もることができる。

なおゲート絶縁膜の膜厚の見積もりは、非特許文献『Ｋａｚｕｎａｒｉ Ｉｓｈｉｍａｒｕ、「４５ｎｍ／３２ｎｍ ＣＭＯＳ−Ｃｈａｌｌｅｎｇｅ ａｎｄ ｐｅｒｓｐｅｃｔｉｖｅ」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２００８年、第５２巻、ｐ．１２６６−１２７３』のｆｉｇ．９におけるグラフを用いて、説明することができる。

この非特許文献のｆｉｇ．９は、横軸に絶縁膜の膜厚（ｎｍ）、縦軸に単位面積当たりのリーク電流（Ａ／ｃｍ^２）としたグラフを示している。このグラフにおける酸化シリコンの特性を示す直線の勾配から膜厚１ｎｍあたりの単位面積当たりのリーク電流の変化量が１０^−４（Ａ／ｃｍ^２）程度であると見積もることができる。非特許文献のｆｉｇ．９によると、酸化シリコンでの膜厚２ｎｍにおけるリーク電流は、１×１０^−１（Ａ／ｃｍ^２）、すなわち１×１０^−９（Ａ／μｍ^２）と見積もることができ、この値をもとに前述の１ｎｍあたりの単位面積当たりのリーク電流の変化量を加味すると、酸化シリコンに換算したゲート絶縁膜の膜厚が約６ｎｍであるときの単位面積あたりのリーク電流を、約１×１０^−２５（Ａ／μｍ^２）と見積もることができる。この単位面積あたりのリーク電流の値から、チャネル幅およびチャネル長が共に１μｍのトランジスタでのリーク電流を１０ｙＡ以下とするためのゲート絶縁膜の膜厚は、約６ｎｍ以上であると見積もることができる。なおトランジスタＴｒ３におけるゲート絶縁膜は２ｎｍ以下で作製されるため、トランジスタＴｒ２のゲート絶縁膜のほうが膜厚を厚く設ける構成となる。

図１（Ａ）に示すプログラマブルスイッチエレメント１００の構成でトランジスタＴｒ２は、トランジスタＴｒ３のゲート容量の充放電を行う構成となる。そのためトランジスタＴｒ２は、トランジスタＴｒ３と比べて、相対的に駆動能力は低くても良い。そのためトランジスタＴｒ２は、トランジスタＴｒ３と比べてゲート絶縁膜を厚くでき、トランジスタＴｒ１の、ソースとドレインとの間のリーク電流と同程度、もしくはそれ以下の極めて小さいリーク電流とすることができる。

トランジスタＴｒ１及びトランジスタＴｒ２において、ノードＦＮ１の電荷の移動を伴った電位の変動を抑えるためには、チャネル形成領域となる半導体層に酸化物半導体を有するトランジスタが好ましい。

トランジスタＴｒ１及びトランジスタＴｒ２として用いることのできる、チャネル形成領域となる半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）は、パス・トランジスタとして用いることのできる、チャネル形成領域となる半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）と比べて、駆動能力が低くてもよい。そのため、Ｓｉトランジスタのゲート絶縁膜と比べて、ＯＳトランジスタのゲート絶縁膜を厚くする構成が可能である。そして、ＯＳトランジスタは、上述したように、ソースとドレインとの間のリーク電流が極めて少ないトランジスタとすることができる。

したがって図１（Ａ）に示すプログラマブルスイッチエレメント１００の構成では、トランジスタＴｒ１及びトランジスタＴｒ２に、Ｓｉトランジスタのゲート絶縁膜と比べて、ゲート絶縁膜を厚くしたＯＳトランジスタを用いることで、ノードＦＮ１の電荷を長時間保持することができる。

トランジスタＴｒ１をソースとドレインとの間のリーク電流が極めて少ないトランジスタとし、トランジスタＴｒ２をゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとすることで、プログラマブルスイッチエレメント１００のノードＦＮ１を、電源供給を停止後であってもデータを記憶できる不揮発性のメモリとすることができる。よって、一旦、ノードＦＮ１に書き込まれたコンフィギュレーションデータは、再度、トランジスタＴｒ１を導通状態とするまで、ノードＦＮ１に記憶し続けることができる。従って、外部のメモリデバイスから逐次コンフィギュレーションデータをロードする処理を省略でき、起動時の消費電力の削減、起動時間の短縮等が実現できる。

なお、トランジスタＴｒ２はゲート絶縁膜が厚く、ゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとする構成であればよいが、これに加えてトランジスタＴｒ１と同様にＯＳトランジスタとする構成が好ましい。このような構成とすることで、トランジスタＴｒ２が非導通状態のときにトランジスタＴｒ２を介して流れる電流を低減することができる。したがって、プログラマブルスイッチエレメント１００の消費電力を低減することができる。

また図１（Ａ）に示すプログラマブルスイッチエレメント１００の構成で、トランジスタＴｒ３は、Ｓｉトランジスタであることが好ましい。このような構成とすることでトランジスタＴｒ３を微細化して設計することができ、該トランジスタの駆動能力を増大させることができる。したがって、トランジスタＴｒ３のパス・トランジスタとしてのスイッチ特性を向上することができる。なお、ＳｉトランジスタのゲートにノードＦＮ１は接続されていないため、微細化に伴い、当該Ｓｉトランジスタのゲート絶縁膜を流れるリーク電流が増大しても、ノードＦＮ１の電荷保持特性に影響しない。

次いで図１（Ａ）で示したプログラマブルスイッチエレメント１００の構成が取りえる、トランジスタＴｒ１乃至トランジスタＴｒ３の断面の模式図の一例について図１（Ｂ）に示す。なお、図１（Ｂ）では、上記図１（Ａ）で図示したトランジスタＴｒ１乃至トランジスタＴｒ３、ビット線ＢＬ、ワード線ＷＬ、配線ＶＬ１、入力端子ＩＮ及び出力端子ＯＵＴに対応する導電膜、及びトランジスタについて同じ符号を付して示している。

また、本実施の形態では、トランジスタＴｒ３が、単結晶のシリコン基板に形成され、酸化物半導体を活性層に用いたトランジスタＴｒ１及びトランジスタＴｒ２が、トランジスタＴｒ３上に形成されている場合を例示している。トランジスタＴｒ３は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いても良い。

また、本実施の形態では、トランジスタＴｒ１及びトランジスタＴｒ２が、同層に設けた酸化物半導体を、チャネル形成領域となる半導体層に用いたトランジスタとする構成を例示している。ほかの構成として、トランジスタＴｒ１及びトランジスタＴｒ２を積層して別の層に設ける構成としてもよい。この構成の場合、トランジスタＴｒ２は、トランジスタＴｒ３と比べてゲート絶縁膜が厚く形成されていればよく、チャネル形成領域となる半導体層に酸化物半導体を用いる必要はない。

図１（Ｂ）のようにＳｉトランジスタとＯＳトランジスタとを積層した構造のプログラマブルスイッチエレメントを有することによってＰＬＤのチップ面積を縮小することができる。

図１（Ｂ）では、半導体基板１１１にｎチャネル型のトランジスタＴｒ３が形成されている。

半導体基板１１１は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１（Ｂ）では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタＴｒ３は、素子分離用絶縁膜１１５により、同層にある、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜１１５の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。

具体的に、トランジスタＴｒ３は、半導体基板１１１に形成された、ソース領域又はドレイン領域として機能する不純物領域１１２及び不純物領域１１３と、ゲート電極１１６と、半導体基板１１１とゲート電極１１６の間に設けられたゲート絶縁膜１１４とを有する。ゲート電極１１６は、ゲート絶縁膜１１４を間に挟んで、不純物領域１１２と不純物領域１１３の間に形成されるチャネル形成領域と重なる。

トランジスタＴｒ３上には、絶縁膜１１７が設けられている。絶縁膜１１７には開口部が形成されている。そして、上記開口部には、不純物領域１１２、不純物領域１１３にそれぞれ接する配線である入力端子ＩＮ、出力端子ＯＵＴと、ゲート電極１１６に接する配線１４１とが形成されている。また入力端子ＩＮ、出力端子ＯＵＴ及び配線１４１と同層には、配線ＶＬ１が形成されている。

入力端子ＩＮ、出力端子ＯＵＴ、配線１４１及び配線ＶＬ１上には、絶縁膜１１８が設けられている。絶縁膜１１８には開口部が形成されている。そして、上記開口部には、配線ＶＬ１に接する配線である配線１１９、及び配線１４１に接する配線である配線１４２が形成されている。

そして、図１（Ｂ）では、絶縁膜１１８上にトランジスタＴｒ１及びトランジスタＴｒ２が形成されている。

トランジスタＴｒ１は、絶縁膜１１８上に、酸化物半導体を含む半導体層１３１と、半導体層１３１上の、ソース電極又はドレイン電極として機能する導電膜１３３及び導電膜１３４と、半導体層１３１、導電膜１３３及び導電膜１３４上のゲート絶縁膜１３７と、ゲート絶縁膜１３７上に位置し、導電膜１３３と導電膜１３４の間において半導体層１３１と重なっている、一部がゲート電極として機能するワード線ＷＬと、を有する。

トランジスタＴｒ２は、絶縁膜１１８上に、酸化物半導体を含む半導体層１３２と、半導体層１３２上の、ソース電極又はドレイン電極として機能する導電膜１３５及び導電膜１３６と、半導体層１３２、導電膜１３５及び導電膜１３６上のゲート絶縁膜１３７と、ゲート絶縁膜１３７上に位置し、導電膜１３５と導電膜１３６の間において半導体層１３２と重なっている、一部がゲート電極として機能する導電膜１３９と、を有する。なお、導電膜１３５は、配線１１９に接続され、導電膜１３６は、配線１４２に接続されている。

また、ゲート絶縁膜１３７には導電膜１３４に達する開口部が形成されている。そして開口部には、トランジスタＴｒ２のゲート電極が設けられる位置まで設けられたノードＦＮ１として機能する配線が設けられている。

また、ゲート絶縁膜１３７及び絶縁膜１３８には導電膜１３３に達する開口部が形成されている。そして開口部には、ビット線ＢＬが設けられている。

ゲート絶縁膜１１４及びゲート絶縁膜１３７は、一例としては、無機絶縁膜を用いればよい。無機絶縁膜としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。

絶縁膜１１７、絶縁膜１１８、及び絶縁膜１３８は、無機絶縁膜または有機絶縁膜を、単層又は多層で形成することが好ましい。有機絶縁膜としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。

半導体層１３１及び半導体層１３２は、酸化物半導体を用いることが好適である。酸化物半導体については、後の実施の形態６において詳述する。

ゲート電極１１６、入力端子ＩＮ、出力端子ＯＵＴ、配線１４１、配線ＶＬ１、配線１１９、配線１４２、導電膜１３３、導電膜１３４、導電膜１３５、導電膜１３６、導電膜１３９、ワード線ＷＬ及びビット線ＢＬの各配線は、一例としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。

なお、図１（Ｂ）において、トランジスタＴｒ１及びトランジスタＴｒ２は、ゲート電極を半導体層の少なくとも片側において有していれば良いが、半導体層を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタＴｒ１及びトランジスタＴｒ２が、半導体層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＴｒ１及びトランジスタＴｒ２の閾値電圧を制御することができる。

また、半導体層１３１及び１３２は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。

本実施の形態で説明するプログラマブルスイッチエレメント１００の構成では、図１（Ｂ）で説明したように、トランジスタＴｒ１及びトランジスタＴｒ２が有するチャネル形成領域となる半導体層には酸化物半導体を用いる。そして、トランジスタＴｒ１及びトランジスタＴｒ２が有するゲート絶縁膜の膜厚は、パス・トランジスタとして用いることのできるＳｉトランジスタのゲート絶縁膜の膜厚よりも大きくするものである。

したがって図１（Ｂ）に示すプログラマブルスイッチエレメント１００の構成では、トランジスタＴｒ１及びトランジスタＴｒ２に、Ｓｉトランジスタのゲート絶縁膜と比べて、ゲート絶縁膜を厚くしたＯＳトランジスタを用いることで、ノードＦＮ１の電荷を長時間保持することができる。その結果、Ｓｉトランジスタの微細化に伴い増大するリーク電流を抑制し、パス・トランジスタのスイッチ特性を改善することができる。

次いで、図２に示すタイミングチャート図を用いて図１（Ａ）に示したプログラマブルスイッチエレメント１００の動作の一例について説明する。なおプログラマブルスイッチエレメント１００に書き込むコンフィギュレーションデータとして、Ｌレベルの電位が書き込まれる場合データ”０”が書き込まれるとし、Ｈレベルの電位が書き込まれる場合データ”１”が書き込まれるとして説明を行う。

時刻Ｔｆ１乃至時刻Ｔｆ２において、ワード線ＷＬをＨレベル、ビット線ＢＬをＬレベルとする。この動作は、ノードＦＮ１へのコンフィギュレーションデータ”０”の書き込みに対応する。そしてノードＦＮ１の電位がＬレベルになることで、トランジスタＴｒ２は非導通状態となり、トランジスタＴｒ３のゲートの電位はＬレベルとなる。すなわち、パス・トランジスタであるトランジスタＴｒ３は非導通状態となる。

時刻Ｔｆ２乃至時刻Ｔｆ４において、ワード線ＷＬをＬレベルとする。この動作により、ノードＦＮ１のコンフィギュレーションデータ”０”の書き込みを保持する。なお、パス・トランジスタであるトランジスタＴｒ３は非導通状態のため、入力端子ＩＮの電位にかかわらず、出力端子ＯＵＴの電位は不定値となる。なお、出力端子ＯＵＴにラッチ回路を接続している場合には、出力端子ＯＵＴの電位を一定に保持することができる。

時刻Ｔｆ４乃至時刻Ｔｆ５において、ワード線ＷＬをＨレベル、ビット線ＢＬをＨレベルとする。この動作は、ノードＦＮ１へのコンフィギュレーションデータ”１”の書き込みに対応する。そしてノードＦＮ１の電位がＨレベルになることで、トランジスタＴｒ２は導通状態となり、トランジスタＴｒ３のゲートの電位は配線ＶＬ１の電位であるＨレベルとなる。すなわち、パス・トランジスタであるトランジスタＴｒ３は導通状態となる。

時刻Ｔｆ５以降において、ワード線ＷＬをＬレベルとする。この動作により、ノードＦＮ１へのコンフィギュレーションデータ”１”の書き込みを保持する。パス・トランジスタであるトランジスタＴｒ３は導通状態のため、入力端子ＩＮの電位が出力端子ＯＵＴに伝達する。すなわち、時刻Ｔｆ５乃至時刻Ｔｆ６では、入力端子ＩＮがＨレベルで出力端子ＯＵＴはＨレベル、時刻Ｔｆ６以降では、入力端子ＩＮがＬレベルで出力端子ＯＵＴはＬレベルとなる。

なお、プログラマブルスイッチエレメント１００に書き込むコンフィギュレーションデータの初期値として、リセット直後はノードＦＮ１にデータ”０”、すなわちＬレベルの電位を書き込む構成が有効である。当該構成とすることで、リセット直後はトランジスタＴｒ２を非導通状態としてトランジスタＴｒ３のゲート電位をＬレベルとすることで、トランジスタＴｒ３を非導通状態にできるため、入力端子ＩＮと出力端子ＯＵＴの間の無用な短絡を防ぐことが容易となる。

なお図１（Ａ）では、ノードＦＮ１に保持する電位をトランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートとが接続されたノードに保持する構成としたが、別途容量素子を設け、保持する構成としてもよい。一例としては、図３（Ａ）に示す回路図のように、容量素子Ｃｐ１を設ける構成とする。なお容量素子Ｃｐ１は、一方の電極がノードＦＮ１に接続され、他方の電極が固定電位であるグラウンド電位に接続されるよう設ければよい。

また図１（Ａ）では、トランジスタＴｒ１乃至トランジスタＴｒ３をｎチャネル型のトランジスタとしたが、一部をｐチャネル型トランジスタとすることもできる。一例としては、図３（Ｂ）に示す回路図のように、トランジスタＴｒ３をｐチャネル型のトランジスタＴｒ３＿ｐとすることができる。

なお図１（Ａ）、（Ｂ）で示す構成は、トランジスタＴｒ１及びトランジスタＴｒ２をＯＳトランジスタとし、トランジスタＴｒ３をＳｉトランジスタとしている。図面において、ＯＳトランジスタのチャネル形成領域となる半導体層が酸化物半導体を有することを明示するために、「ＯＳ」の符号を合わせて付し、さらにＳｉトランジスタのチャネル形成領域となる半導体層がシリコンを有することを明示するために、「Ｓｉ」の符号を合わせて付した場合、図４（Ａ）のように表すことができる。

上述したように、トランジスタＴｒ２はゲート絶縁膜を介したリーク電流を低減する構成であればよいため、チャネル形成領域となる半導体層が有する半導体の種類は特に問わない。そのため、図４（Ｂ）に示すようにトランジスタＴｒ２として、Ｓｉトランジスタを用いる構成とすることもできる。

あるいは、本実施の形態のプログラマブルスイッチエレメント１００の構成において、出力端子ＯＵＴの電位を初期化するためのスイッチ、または出力端子ＯＵＴの電位を保持するためのラッチが、接続されていても良い。出力端子ＯＵＴの電位を初期化するリセット回路１５０、出力端子ＯＵＴの電位を保持するためのラッチ回路１６０が、出力端子ＯＵＴに接続されている様子を、図５（Ａ）乃至（Ｃ）に示す。

図５（Ａ）では、図１（Ａ）で示したプログラマブルスイッチエレメント１００に、初期化電位Ｖｉｎｉｔが与えられた配線に接続されたスイッチ１５１を有するリセット回路１５０、を加えた回路図の構成を図示している。

本発明の一態様では、図１（Ａ）で示したプログラマブルスイッチエレメント１００にリセット回路１５０を接続することによって、ＰＬＤに電源が投入された後に、出力端子ＯＵＴの電位をＬレベルに保つことができる。そのため、出力端子ＯＵＴに中間の電位が残存する場合、その出力端子ＯＵＴに入力端子ＩＮが接続されたプログラマブルロジックエレメントに貫通電流が生じるのを、防ぐことができる。

図５（Ｂ）では、図１（Ａ）で示したプログラマブルスイッチエレメント１００に、インバータ回路１６１、及び保持電位Ｖｈｏｌｄを与える配線に接続されたｐチャネル型トランジスタ１６２を有するラッチ回路１６０、を加えた回路図の構成を図示している。

本発明の一態様では、図１（Ａ）で示したプログラマブルスイッチエレメント１００にラッチ回路１６０を接続することによって、出力端子ＯＵＴの電位を、ＨレベルかＬレベルのいずれか一方に保つことができる。そのため、出力端子ＯＵＴに中間の電位が残存する場合、その出力端子ＯＵＴに入力端子ＩＮが接続されたプログラマブルロジックエレメントに貫通電流が生じるのを、防ぐことができる。

なお図５（Ｃ）に示すように、図１（Ａ）で示したプログラマブルスイッチエレメント１００にリセット回路１５０及びラッチ回路１６０を組み合わせて設ける構成としてもよい。

以上説明したように本発明の一態様は、プログラマブルスイッチエレメント１００の構成では、トランジスタＴｒ１が有するチャネル形成領域となる半導体層には酸化物半導体を用いる。そして、トランジスタＴｒ２が有するゲート絶縁膜の膜厚は、パス・トランジスタとして用いることのできるＳｉトランジスタのゲート絶縁膜の膜厚よりも大きくするものである。

したがってプログラマブルスイッチエレメントは、トランジスタＴｒ１にリーク電流の小さいＯＳトランジスタ、トランジスタＴｒ２にゲート絶縁膜を厚くしたトランジスタを用いることで、ノードＦＮ１の電荷を長時間保持することができる。その結果、Ｓｉトランジスタの微細化に伴い増大するリーク電流を抑制し、パス・トランジスタのスイッチ特性を改善することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる構成のプログラマブルスイッチエレメントの構成について説明する。

まず図６（Ａ）では、プログラマブルスイッチエレメントの構成を説明するための回路図を示し、図６（Ｂ）では、回路図に対応する断面模式図について示し、説明する。なお本実施の形態において、上記実施の形態１と重複する箇所については同じ符号を付して、その説明を省略する場合がある。

図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａは、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ４及びトランジスタＴｒ５を有する。なお図６（Ａ）では、トランジスタＴｒ１乃至Ｔｒ５をｎチャネル型のトランジスタとして説明する。図６（Ａ）に示す本実施の形態の回路図は、上記実施の形態１の図１（Ａ）の構成に、トランジスタＴｒ４及びトランジスタＴｒ５を追加した構成である。

トランジスタＴｒ１は、上記実施の形態１の図１（Ａ）と同様に、ワード信号に従ってコンフィギュレーションデータのプログラマブルスイッチエレメント２００Ａへの書き込みを制御する機能を有するトランジスタである。

トランジスタＴｒ２は、上記実施の形態１の図１（Ａ）と同様に、プログラマブルスイッチエレメント２００Ａに書き込まれたコンフィギュレーションデータに従って、トランジスタＴｒ３の導通状態を制御する機能を有するトランジスタである。

トランジスタＴｒ４は、ワード信号に従ってコンフィギュレーションデータの論理を反転させた信号（反転コンフィギュレーションデータという）のプログラマブルスイッチエレメント２００Ａへの書き込みを制御する機能を有するトランジスタである。トランジスタＴｒ４のゲートは、ワード信号を与えるワード線ＷＬに接続されている。トランジスタＴｒ４のソース及びドレインの一方は、反転コンフィギュレーションデータを与える反転ビット線ＢＬＢに接続されている。

トランジスタＴｒ５は、プログラマブルスイッチエレメント２００Ａに書き込まれたコンフィギュレーションデータの論理を反転させた信号に従って、トランジスタＴｒ３の導通状態を制御する機能を有するトランジスタである。トランジスタＴｒ５のゲートは、トランジスタＴｒ４のソース及びドレインの他方に接続されている。トランジスタＴｒ５のソース及びドレインの一方は、定電位Ｖ２を与える配線ＶＬ２に接続されている。

トランジスタＴｒ３は、トランジスタＴｒ２の導通状態または非導通状態に従って、ゲートに定電位Ｖ１が与えられるか否かが選択され、入力端子ＩＮと出力端子ＯＵＴとの間の導通状態を制御する、パス・トランジスタとしての機能を有するトランジスタである。トランジスタＴｒ３のゲートは、トランジスタＴｒ２のソース及びドレインの他方、及びトランジスタＴｒ５のソース及びドレインの他方に接続されている。トランジスタＴｒ３のソース及びドレインの一方は、入力端子ＩＮに接続されている。トランジスタＴｒ３のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。

なお定電位Ｖ１は、トランジスタＴｒ３をｎチャネル型のトランジスタとする場合、トランジスタＴｒ３を導通状態とすることのできるＨレベルの電位である。また定電位Ｖ２は、トランジスタＴｒ３をｎチャネル型のトランジスタとする場合、トランジスタＴｒ３を非導通状態とすることのできるＬレベルの電位である。

図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａの構成では、ビット線ＢＬに与えられるコンフィギュレーションデータは、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートと、それらが接続された配線を含むノードに保持される。また反転ビット線ＢＬＢに与えられる反転コンフィギュレーションデータは、トランジスタＴｒ４のソース及びドレインの他方と、トランジスタＴｒ５のゲートと、それらが接続された配線を含むノードに保持される。本明細書において、トランジスタＴｒ４のソース及びドレインの他方と、トランジスタＴｒ５のゲートと、それらが接続された配線を含むノードを、ノードＦＮ２という。

図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａの構成では、ノードＦＮ１でコンフィギュレーションデータに相当する電位を保持し、ノードＦＮ２で反転コンフィギュレーションデータに相当する電位を保持している。ノードＦＮ１及びノードＦＮ２は、トランジスタＴｒ１及びトランジスタＴｒ４を導通状態とすることで、ビット線ＢＬに与えられたコンフィギュレーションデータ、及び反転ビット線ＢＬＢに与えられた反転コンフィギュレーションデータの書き込みが行われる。また、ノードＦＮ１及びノードＦＮ２は、トランジスタＴｒ１及びトランジスタＴｒ４を非導通状態とすることで、長時間、電位の保持をすることができる。

ノードＦＮ１及びノードＦＮ２での電荷の移動を伴った電位の変動を抑え、コンフィギュレーションデータ、及び反転コンフィギュレーションデータ、の長時間の保持を実現するためには、第１に、トランジスタＴｒ１及びトランジスタＴｒ４のソースとドレイン間のリーク電流が極めて小さいこと、第２に、トランジスタＴｒ２及びトランジスタＴｒ５のゲート絶縁膜を介したリーク電流が極めて小さいことが、求められる。

ノードＦＮ１及びノードＦＮ２での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ１及びトランジスタＴｒ４には、ソースとドレインとの間のリーク電流が極めて少ないトランジスタが用いられることが好ましい。ソースとドレインとの間のリーク電流が極めて少ないトランジスタとしては、チャネル形成領域となる半導体層が酸化物半導体で形成されているトランジスタが挙げられる。

またノードＦＮ１及びノードＦＮ２での電荷の移動を伴った電位の変動を抑えるため、トランジスタＴｒ２及びトランジスタＴｒ５には、ゲート絶縁膜を介したリーク電流が極めて小さいトランジスタが用いられることが好ましい。このようにゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとしては、パス・トランジスタであるトランジスタＴｒ３のゲート絶縁膜と比較して、ゲート絶縁膜の厚さが十分に厚いトランジスタが挙げられる。

なお、トランジスタＴｒ２及びトランジスタＴｒ５のゲート絶縁膜を介したリーク電流は、トランジスタＴｒ１及びトランジスタＴｒ４の、ソースとドレインとの間のリーク電流と同程度の極めて小さいリーク電流とすることが好ましい。

トランジスタＴｒ２及びトランジスタＴｒ５のゲート絶縁膜を介したリーク電流は、ノードＦＮ１及びノードＦＮ２での電荷の移動を伴った電位の変動を抑えるために、１０ｙＡ以下、好ましくは１ｙＡ以下とすればよい。このリーク電流を満たすためには、パス・トランジスタであるトランジスタＴｒ３のゲート絶縁膜と比較して、トランジスタＴｒ２及びトランジスタＴｒ５のゲート絶縁膜を厚く設けることが好適である。

なおトランジスタＴｒ２及びトランジスタＴｒ５のゲート絶縁膜を介したリーク電流が１０ｙＡ以下とすることは、上記実施の形態１で説明した、トランジスタＴｒ２のゲート絶縁膜を介したリーク電流の説明同様に見積もることができる。

この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすゲート絶縁膜の膜厚は、チャネル幅およびチャネル長が共に１μｍのトランジスタにおいて、ゲート絶縁膜の材料を酸化シリコンに換算すると、約６ｎｍ以上であると見積もることができる。

図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａの構成でトランジスタＴｒ２及びトランジスタＴｒ５は、トランジスタＴｒ３のゲート容量の充放電を行う構成となる。そのためトランジスタＴｒ２及びトランジスタＴｒ５は、トランジスタＴｒ３と比べて、相対的に駆動能力は低くても良い。そのためトランジスタＴｒ２及びトランジスタＴｒ５は、トランジスタＴｒ３と比べてゲート絶縁膜を厚くでき、トランジスタＴｒ１及びトランジスタＴｒ４の、ソースとドレインとの間のリーク電流と同程度、もしくはそれ以下の極めて小さいリーク電流とすることができる。

トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５において、ノードＦＮ１及びノードＦＮ２の電荷の移動を伴った電位の変動を抑えるためには、チャネル形成領域となる半導体層に酸化物半導体を有するトランジスタが好ましい。

トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５として用いることのできる、チャネル形成領域となる半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）は、パス・トランジスタとして用いることのできる、チャネル形成領域となる半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）と比べて、駆動能力が低くてもよい。そのため、Ｓｉトランジスタのゲート絶縁膜と比べて、ＯＳトランジスタのゲート絶縁膜を厚くする構成が可能である。そして、ＯＳトランジスタは、上述したように、ソースとドレインとの間のリーク電流が極めて少ないトランジスタとすることができる。

したがって図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａの構成では、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５に、Ｓｉトランジスタのゲート絶縁膜と比べて、ゲート絶縁膜を厚くしたＯＳトランジスタを用いることで、ノードＦＮ１及びノードＦＮ２の電荷を長時間保持することができる。

トランジスタＴｒ１及びトランジスタＴｒ４をソースとドレインとの間のリーク電流が極めて少ないトランジスタとし、トランジスタＴｒ２及びトランジスタＴｒ５をゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとすることで、プログラマブルスイッチエレメント２００ＡのノードＦＮ１及びノードＦＮ２を、電源供給を停止後であってもデータを記憶できる不揮発性のメモリとすることができる。よって、一旦、ノードＦＮ１及びノードＦＮ２に書き込まれたコンフィギュレーションデータ、及び反転コンフィギュレーションデータは、再度、トランジスタＴｒ１及びトランジスタＴｒ４を導通状態とするまで、ノードＦＮ１及びノードＦＮ２に記憶し続けることができる。従って、外部のメモリデバイスから逐次コンフィギュレーションデータをロードする処理を省略でき、起動時の消費電力の削減、起動時間の短縮等が実現できる。

なお、トランジスタＴｒ２及びトランジスタＴｒ５はゲート絶縁膜が厚く、ゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとする構成であればよいが、これに加えてトランジスタＴｒ１及びトランジスタＴｒ４と同様にＯＳトランジスタとする構成が好ましい。このような構成とすることで、トランジスタＴｒ２及びトランジスタＴｒ５が非導通状態のときにトランジスタＴｒ２及びトランジスタＴｒ５を介して流れる電流を低減することができる。したがって、プログラマブルスイッチエレメント２００Ａの消費電力を低減することができる。

また図６（Ａ）に示すプログラマブルスイッチエレメント２００Ａの構成で、トランジスタＴｒ３は、Ｓｉトランジスタであることが好ましい。このような構成とすることでトランジスタＴｒ３を微細化して設計することができ、該トランジスタの駆動能力を増大させることができる。したがって、トランジスタＴｒ３のパス・トランジスタとしてのスイッチ特性を向上することができる。なお、ＳｉトランジスタのゲートにノードＦＮ１及びノードＦＮ２は接続されていないため、微細化に伴い、当該Ｓｉトランジスタのゲート絶縁膜を流れるリーク電流が増大しても、ノードＦＮ１及びノードＦＮ２の電荷保持特性に影響しない。

次いで図６（Ａ）で示したプログラマブルスイッチエレメント２００Ａの構成が取りえる、トランジスタＴｒ１乃至トランジスタＴｒ５の断面の模式図の一例について図６（Ｂ）に示す。なお、図６（Ｂ）では、上記図６（Ａ）で図示したトランジスタＴｒ１乃至トランジスタＴｒ５、ビット線ＢＬ、反転ビット線ＢＬＢ、ワード線ＷＬ、配線ＶＬ１、配線ＶＬ２、入力端子ＩＮ及び出力端子ＯＵＴに対応する導電膜、及びトランジスタについて同じ符号を付して示している。

また、本実施の形態では、トランジスタＴｒ３が、単結晶のシリコン基板に形成され、酸化物半導体を活性層に用いたトランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が、トランジスタＴｒ３上に形成されている場合を例示している。

また、本実施の形態では、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が、同層に設けた酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタとする構成を例示している。ほかの構成として、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５を積層して別の層に設ける構成としてもよい。この構成の場合、トランジスタＴｒ２及びトランジスタＴｒ５は、トランジスタＴｒ３と比べてゲート絶縁膜が厚く形成されていればよく、チャネル形成領域となる半導体層に酸化物半導体を用いる必要はない。

図６（Ｂ）のようにＳｉトランジスタとＯＳトランジスタとを積層した構造のプログラマブルスイッチエレメントを有することによってＰＬＤのチップ面積を縮小することができる。

図６（Ｂ）では、半導体基板１１１に、ゲート絶縁膜１１４を有するｎチャネル型のトランジスタＴｒ３が形成されている。

トランジスタＴｒ３上には、絶縁膜１１７が設けられている。絶縁膜１１７には開口部が形成されている。そして、上記開口部には、入力端子ＩＮ、出力端子ＯＵＴと、配線１４１とが形成されている。また入力端子ＩＮ、出力端子ＯＵＴ及び配線１４１と同層には、配線ＶＬ１及び配線ＶＬ２が形成されている。

入力端子ＩＮ、出力端子ＯＵＴ、配線１４１、配線ＶＬ１及び配線ＶＬ２上には、絶縁膜１１８が設けられている。

そして、図６（Ｂ）では、絶縁膜１１８上にトランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が形成されている。

トランジスタＴｒ１は、ゲート絶縁膜１３７、半導体層１３１、及び一部がゲート電極として機能するワード線ＷＬを有する。トランジスタＴｒ１上には、絶縁膜１３８が設けられている。絶縁膜１３８には開口部が形成されている。そして、上記開口部には、トランジスタＴｒ１に接続されるビット線ＢＬが形成されている。

トランジスタＴｒ２は、ゲート絶縁膜１３７、半導体層１３２、及び一部がゲート電極として機能する導電膜１３９を有する。

トランジスタＴｒ４は、ゲート絶縁膜１３７、半導体層１４３、及び一部がゲート電極として機能するワード線ＷＬを有する。トランジスタＴｒ４上には、絶縁膜１３８が設けられている。絶縁膜１３８には開口部が形成されている。そして、上記開口部には、トランジスタＴｒ４に接続される反転ビット線ＢＬＢが形成されている。

トランジスタＴｒ５は、ゲート絶縁膜１３７、半導体層１４４、及び一部がゲート電極として機能する導電膜１４０を有する。

半導体層１３１及び半導体層１３２、並びに半導体層１４３及び半導体層１４４は、酸化物半導体を用いることが好適である。酸化物半導体については、後の実施の形態６において詳述する。

また、半導体層１３１及び１３２、並びに半導体層１４３及び半導体層１４４は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。

なお、図６（Ｂ）において、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５は、ゲート電極を半導体層の片側において少なくとも有していれば良いが、半導体層を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が、半導体層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５の閾値電圧を制御することができる。

本実施の形態で説明するプログラマブルスイッチエレメント２００Ａの構成では、図６（Ｂ）で説明したように、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が有するチャネル形成領域となる半導体層には酸化物半導体を用いる。そして、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５が有するゲート絶縁膜の膜厚は、パス・トランジスタとして用いることのできるＳｉトランジスタのゲート絶縁膜の膜厚よりも大きくするものである。

したがって図６（Ｂ）に示すプログラマブルスイッチエレメント２００Ａの構成では、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５に、Ｓｉトランジスタのゲート絶縁膜と比べて、ゲート絶縁膜を厚くしたＯＳトランジスタを用いることで、ノードＦＮ１及びノードＦＮ２の電荷を長時間保持することができる。その結果、Ｓｉトランジスタの微細化に伴い増大するリーク電流を抑制し、パス・トランジスタのスイッチ特性を改善することができる。

次いで、図７（Ａ）、（Ｂ）に示すタイミングチャート図を用いて図６（Ａ）に示したプログラマブルスイッチエレメント２００Ａの動作の一例について説明する。なおプログラマブルスイッチエレメント２００Ａに書き込むコンフィギュレーションデータとして、Ｌレベルの電位が書き込まれる場合データ”０”が書き込まれるとし、Ｈレベルの電位が書き込まれる場合データ”１”が書き込まれるとして説明を行う。なお以下の説明では、コンフィギュレーションデータの論理を反転させた信号を、反転コンフィギュレーションデータという。反転コンフィギュレーションデータは、コンフィギュレーションデータと同様に表すことができる。

まず図７（Ａ）に示すタイミングチャート図について説明する。

時刻Ｔｆ１乃至時刻Ｔｆ２において、ワード線ＷＬをＨレベル、ビット線ＢＬをＬレベル、反転ビット線ＢＬＢをＨレベルとする。この動作は、ノードＦＮ１へのコンフィギュレーションデータ”０”の書き込み、及びノードＦＮ２への反転コンフィギュレーションデータ”１”の書き込みに対応する。そしてノードＦＮ１の電位がＬレベル、ノードＦＮ２の電位がＨレベルになることで、トランジスタＴｒ２は非導通状態、トランジスタＴｒ５は導通状態となり、トランジスタＴｒ３のゲートの電位は配線ＶＬ２の電位であるＬレベルとなる。すなわち、パス・トランジスタであるトランジスタＴｒ３は非導通状態となる。

時刻Ｔｆ２乃至時刻Ｔｆ４において、ワード線ＷＬをＬレベルとする。この動作により、ノードＦＮ１へのコンフィギュレーションデータ”０”、ノードＦＮ２への反転コンフィギュレーションデータ”１”の書き込みを保持する。なお、パス・トランジスタであるトランジスタＴｒ３は非導通状態のため、入力端子ＩＮの電位にかかわらず、出力端子ＯＵＴの電位は不定値となる。なお、出力端子ＯＵＴにラッチ回路を接続している場合には、出力端子ＯＵＴの電位を一定に保持することができる。

時刻Ｔｆ４乃至時刻Ｔｆ５において、ワード線ＷＬをＨレベル、ビット線ＢＬをＨレベル、反転ビット線ＢＬＢをＬレベルとする。この動作は、ノードＦＮ１へのコンフィギュレーションデータ”１”の書き込み、及びノードＦＮ２への反転コンフィギュレーションデータ”０”の書き込みに対応する。そしてノードＦＮ１の電位がＨレベル、ノードＦＮ２の電位がＬレベルになることで、トランジスタＴｒ２は導通状態、トランジスタＴｒ５は非導通状態となり、トランジスタＴｒ３のゲートの電位は配線ＶＬ１の電位であるＨレベルとなる。すなわち、パス・トランジスタであるトランジスタＴｒ３は導通状態となる。

時刻Ｔｆ５以降において、ワード線ＷＬをＬレベルとする。この動作により、ノードＦＮ１へのコンフィギュレーションデータは”１”、ノードＦＮ２への反転コンフィギュレーションデータは”０”の書き込みを保持する。パス・トランジスタであるトランジスタＴｒ３は導通状態のため、入力端子ＩＮの電位が出力端子ＯＵＴに伝達する。すなわち、時刻Ｔｆ５乃至時刻Ｔｆ６では、入力端子ＩＮがＨレベルで出力端子ＯＵＴはＨレベル、時刻Ｔｆ６以降では、入力端子ＩＮがＬレベルで出力端子ＯＵＴはＬレベルとなる。

なお、プログラマブルスイッチエレメント２００Ａに書き込むコンフィギュレーションデータの初期値として、リセット直後はノードＦＮ１にデータ”０”、すなわちＬレベルの電位、且つノードＦＮ２にデータ”１”、すなわちＨレベルの電位を書き込む構成が有効である。当該構成とすることで、リセット直後はトランジスタＴｒ２を非導通状態とし、入力端子ＩＮと出力端子ＯＵＴの間の無用な短絡を防ぐことが容易となる。

なお、ワード線ＷＬがＬレベルとなる、時刻Ｔｆ１乃至時刻Ｔｆ２及び時刻Ｔｆ４乃至時刻Ｔｆ５以外の期間について、ビット線ＢＬ及び反転ビット線ＢＬＢの信号は、共にＬレベルとすることが有効である。すなわち、図７（Ｂ）に示すタイミングチャート図のように動作させる構成とすることが有効である。このような構成とすることで、ノードＦＮ１及びノードＦＮ２での電位保持時において、ビット線ＢＬ、反転ビット線ＢＬＢに接続されたトランジスタＴｒ１、トランジスタＴｒ４に印加されるストレスを軽減することができる。

なお図６（Ａ）では、ノードＦＮ１に保持する電位をトランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートとが接続されたノードに保持する構成、及びノードＦＮ２に保持する電位をトランジスタＴｒ４のソース及びドレインの他方と、トランジスタＴｒ５のゲートとが接続されたノードに保持する構成としたが、別途容量素子を設け、保持する構成としてもよい。一例としては、図８（Ａ）に示す回路図のように、容量素子Ｃｐ１及び容量素子Ｃｐ２を設ける構成とする。なお容量素子Ｃｐ１は、一方の電極がノードＦＮ１に接続され、他方の電極が固定電位であるグラウンド電位に接続されるよう設ければよい。また容量素子Ｃｐ２は、一方の電極がノードＦＮ２に接続され、他方の電極が固定電位であるグラウンド電位に接続されるよう設ければよい。

また図８（Ａ）では、トランジスタＴｒ１乃至トランジスタＴｒ５をｎチャネル型のトランジスタとしたが、一部をｐチャネル型トランジスタとすることもできる。一例としては、図８（Ｂ）に示す回路図のように、トランジスタＴｒ３をｐチャネル型のトランジスタＴｒ３＿ｐとすることができる。

なお図６（Ａ）、（Ｂ）で示す構成は、トランジスタＴｒ１及びトランジスタＴｒ２、並びにトランジスタＴｒ４及びトランジスタＴｒ５をＯＳトランジスタとし、トランジスタＴｒ３をＳｉトランジスタとしている。図面において、ＯＳトランジスタのチャネル形成領域となる半導体層が酸化物半導体を有することを明示するために、「ＯＳ」の符号を合わせて付し、さらにＳｉトランジスタのチャネル形成領域となる半導体層がシリコンを有することを明示するために、「Ｓｉ」の符号を合わせて付した場合、図９（Ａ）のように表すことができる。

上述したように、トランジスタＴｒ２及びトランジスタＴｒ５はゲート絶縁膜を厚膜化する構成であればよいため、チャネル形成領域となる半導体層が有する半導体の種類は特に問わない。そのため、図９（Ｂ）に示すようにトランジスタＴｒ２及びトランジスタＴｒ５として、Ｓｉトランジスタを用いる構成とすることもできる。

あるいは、本実施の形態のプログラマブルスイッチエレメント２００Ａの構成において、出力端子ＯＵＴの電位を初期化するためのスイッチ、または出力端子ＯＵＴの電位を保持するためのラッチが、接続されていても良い。出力端子ＯＵＴの電位をリセット回路１５０、出力端子ＯＵＴの電位を保持するためのラッチ回路１６０が、出力端子ＯＵＴに接続されている様子を、図１０（Ａ）乃至（Ｃ）に示す。

図１０（Ａ）では、図６（Ａ）で示したプログラマブルスイッチエレメント２００Ａの出力端子ＯＵＴにリセット回路１５０を接続した回路図の構成を図示している。

図１０（Ｂ）では、図６（Ａ）で示したプログラマブルスイッチエレメント２００Ａの出力端子ＯＵＴにラッチ回路１６０を接続した回路図の構成を図示している。

図１０（Ｃ）では、図６（Ａ）で示したプログラマブルスイッチエレメント２００Ａの出力端子ＯＵＴにリセット回路１５０及びラッチ回路１６０を接続した構成を図示している。

図１０（Ａ）又は（Ｃ）に示す回路構成とすることによって、ＰＬＤに電源が投入された後に、出力端子ＯＵＴの電位をＬレベルに保つことができる。そのため、出力端子ＯＵＴに中間の電位が残存する場合、その出力端子ＯＵＴに入力端子ＩＮが接続されたプログラマブルロジックエレメントに貫通電流が生じるのを、防ぐことができる。また、図１０（Ｂ）又は（Ｃ）に示す回路構成とすることによって、出力端子ＯＵＴの電位を、ＨレベルかＬレベルのいずれか一方に保つことができる。そのため、出力端子ＯＵＴに中間の電位が残存する場合、その出力端子ＯＵＴに入力端子ＩＮが接続されたプログラマブルロジックエレメントに貫通電流が生じるのを、防ぐことができる。

以上説明したように本発明の一態様は、プログラマブルスイッチエレメント２００Ａの構成では、トランジスタＴｒ１及びトランジスタＴｒ４が有するチャネル形成領域となる半導体層には酸化物半導体を用いる。そして、トランジスタＴｒ２及びトランジスタＴｒ５が有するゲート絶縁膜の膜厚は、パス・トランジスタとして用いることのできるＳｉトランジスタのゲート絶縁膜の膜厚よりも大きくするものである。

したがってプログラマブルスイッチエレメントは、トランジスタＴｒ１及びトランジスタＴｒ４にリーク電流の小さいＯＳトランジスタ、トランジスタＴｒ２及びトランジスタＴｒ５にゲート絶縁膜を厚くしたトランジスタを用いることで、ノードＦＮ１及びノードＦＮ２の電荷を長時間保持することができる。その結果、Ｓｉトランジスタの微細化に伴い増大するリーク電流を抑制し、パス・トランジスタのスイッチ特性を改善することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態ではＰＬＤの構成例、プログラマブルロジックエレメントの構成例、及びＰＬＤを構成する回路のレイアウトの構成例について説明する。

図１１（Ａ）に、プログラマブルロジックエレメント（ＰＬＥ）４０の一形態を例示する。図１１（Ａ）に示すプログラマブルロジックエレメント４０は、ＬＵＴ４１（ルックアップテーブル）と、フリップフロップ４２（ＦＦ）と、コンフィギュレーションメモリ４３（ＣＭ）と、を有する。ＬＵＴ４１は、コンフィギュレーションメモリ４３が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ４１は、入力端子４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ４１からは、上記出力値を含む信号が出力される。フリップフロップ４２は、ＬＵＴ４１から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子４５及び第２出力端子４６から出力する。

なお、プログラマブルロジックエレメント４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ４１からの出力信号がフリップフロップ４２を経由するか否かを選択できるようにしても良い。

また、コンフィギュレーションデータによって、フリップフロップ４２の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ４２がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

また、図１１（Ｂ）に、プログラマブルロジックエレメント４０の別の一形態を例示する。図１１（Ｂ）に示すプログラマブルロジックエレメント４０は、図１１（Ａ）に示したプログラマブルロジックエレメント４０に、ＡＮＤ回路４７が追加された構成を有している。ＡＮＤ回路４７には、フリップフロップ４２からの信号が、正論理の入力として与えられ、配線の電位を初期化するための信号ＩＮＩＴ２が、負論理の入力として与えられている。上記構成により、プログラマブルロジックエレメント４０からの出力信号が供給される配線の電位を初期化することができる。よって、プログラマブルロジックエレメント４０間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。

また、図１１（Ｃ）に、プログラマブルロジックエレメント４０の別の一形態を例示する。図１１（Ｃ）に示すプログラマブルロジックエレメント４０は、図１１（Ａ）に示したプログラマブルロジックエレメント４０に、マルチプレクサ４８が追加された構成を有している。また、図１１（Ｃ）に示すプログラマブルロジックエレメント４０は、コンフィギュレーションメモリ４３ａ及びコンフィギュレーションメモリ４３ｂで示される二つのコンフィギュレーションメモリ４３を有する。ＬＵＴ４１は、コンフィギュレーションメモリ４３ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ４８は、ＬＵＴ４１からの出力信号と、フリップフロップ４２からの出力信号とが入力されている。そして、マルチプレクサ４８は、コンフィギュレーションメモリ４３ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、第１出力端子４５及び第２出力端子４６から出力される。

図１２（Ａ）にＰＬＤ５０の構造の一部を、一例として模式的に示す。図１２（Ａ）に示すＰＬＤ５０は、複数のプログラマブルロジックエレメント４０（ＰＬＥ）と、複数のプログラマブルロジックエレメント４０のいずれかに接続された配線群５１と、配線群５１を構成する配線どうしの接続を制御するプログラマブルスイッチエレメント５２とを有する。

図１２（Ｂ）に、プログラマブルスイッチエレメント５２の構成例を示す。図１２（Ｂ）に示すプログラマブルスイッチエレメント５２は、配線群５１に含まれる配線５５と配線５６の接続構造を制御する機能を有する。具体的に、プログラマブルスイッチエレメント５２は、パス・トランジスタ５７乃至パス・トランジスタ６２を有する。パス・トランジスタ５７乃至パス・トランジスタ６２は、上記実施の形態１で説明したトランジスタＴｒ３に相当する。パス・トランジスタ５７乃至パス・トランジスタ６２は、上記実施の形態１で説明したトランジスタＴｒ１、Ｔｒ２及びノードＦＮ１の状態に従って、導通状態または非導通状態が制御される。

パス・トランジスタ５７は、配線５５におけるＰｏｉｎｔＡと、配線５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。パス・トランジスタ５８は、配線５５におけるＰｏｉｎｔＢと、配線５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。パス・トランジスタ５９は、配線５５におけるＰｏｉｎｔＡと、配線５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。パス・トランジスタ６０は、配線５５におけるＰｏｉｎｔＢと、配線５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。パス・トランジスタ６１は、配線５５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。パス・トランジスタ６２は、配線５６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。

また、プログラマブルスイッチエレメント５２は、配線群５１と、ＰＬＤ５０の端子５４の、電気的な接続を制御する機能を有する。

図１３に、ＰＬＤ５０全体の構成を一例として示す。図１３では、ＰＬＤ５０に、Ｉ／Ｏエレメント７０、ＰＬＬ７１（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）、ＲＡＭ７２、乗算器７３が設けられている。Ｉ／Ｏエレメント７０は、ＰＬＤ５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７２は、論理演算に用いられるデータを格納する機能を有する。乗算器７３は、乗算専用の論理回路に相当する。ＰＬＤ５０に乗算を行う機能が含まれていれば、乗算器７３は必ずしも設ける必要はない。

（実施の形態４）
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

まず図１６では、半導体装置が有するメモリセルＭＣの一例を示す回路図について示し、説明する。なおメモリセルＭＣは、実際には半導体装置内において、マトリクス状に複数設けられている。

図１６に示すメモリセルＭＣは、トランジスタＴ１、トランジスタＴ２、トランジスタＴ３及び容量素子Ｃｐを有する。なお図１６では、トランジスタＴ１乃至トランジスタＴ３をｎチャネル型のトランジスタとして説明する。なお図１６で、トランジスタＴ１、トランジスタＴ２及び容量素子Ｃｐで構成される回路部は、データを記憶する機能を有する回路部である。該回路部をデータ記憶部ＭＥＭという。たとえばメモリセルＭＣにデータ記憶部ＭＥＭが複数ある場合、メモリセルＭＣは複数のデータを記憶することができる。

トランジスタＴ１は、書き込み選択信号に従って、データ記憶部ＭＥＭへのデータの書き込みを制御する機能を有するトランジスタである。トランジスタＴ１のゲートは、書き込み選択信号を与える書き込み選択線ＷＧ（配線）に接続されている。トランジスタＴ１のソース及びドレインの一方は、データを与える書き込みデータ線ＷＤ（配線）に接続されている。

トランジスタＴ２は、データ記憶部ＭＥＭに書き込まれたデータに対応する電位、及びバックゲートに印加される信号の電位に従って、トランジスタＴ３の導通状態または非導通状態を制御するための電位を、トランジスタＴ３のゲートに与えるか否かを制御する機能を有するトランジスタである。トランジスタＴ２の第１のゲートは、トランジスタＴ１のソース及びドレインの他方に接続されている。トランジスタＴ２の第２のゲートは、読み出し選択信号が与えられる読み出し選択線ＲＧ（配線）に接続されている。トランジスタＴ２のソース及びドレインの一方は、読み出し信号が与えられる電圧制御線ＶＣ（配線）に接続されている。なおトランジスタＴ１のソース及びドレインの他方と、トランジスタＴ２の第１のゲートとが接続されたノードを、以下ノードＦＮという。

なお、トランジスタＴ２における第１のゲート及び第２のゲートは、チャネル形成領域となる半導体層を間に挟んで存在する一対のゲート電極のことをいう。なおトランジスタＴ２の第２のゲートは、バックゲートということもある。また、第１のゲートと、チャネル形成領域となる半導体層との間の絶縁膜をゲート絶縁膜という。

トランジスタＴ３は、トランジスタＴ２の導通状態の場合に、電圧制御線ＶＣに与えられる読み出し信号の電位がゲートに与えられ、該電位に従ってソースとドレインとの間の導通状態または非導通状態を制御する機能を有するトランジスタである。トランジスタＴ３のゲートは、トランジスタＴ２のソース及びドレインの他方に接続されている。トランジスタＴ３のソース及びドレインの一方は、定電位を与える配線ＶＳに接続されている。トランジスタＴ３のソース及びドレインの他方は、データを読み出すための電圧が与えられる読み出しデータ線ＲＤ（配線）に接続されている。なおトランジスタＴ３のゲートが接続されるノードを、以下ノードＭＮという。

容量素子Ｃｐは、ノードＦＮの電位を保持する機能を有する容量素子である。容量素子Ｃｐの一方の電極は、ノードＦＮに接続されている。また容量素子Ｃｐの他方の電極は、グラウンド線に接続されている。なお容量素子Ｃｐの他方の電極は、定電位の配線に接続されていればよく、グラウンド線に接続される構成に限らない。

なお上述した容量素子Ｃｐは、ノードＦＮでの電荷の移動に伴った電位の変動を抑制できる程度の容量であればよい。そのため、ノードＦＮの寄生容量や、トランジスタＴ２のゲート容量を利用することで、容量素子Ｃｐを省略することも可能である。

書き込み選択線ＷＧに与えられる書き込み選択信号は、トランジスタＴ１の導通状態又は非導通状態を制御するための信号である。トランジスタＴ１がｎチャネル型トランジスタの場合、書き込み選択信号がＨレベルで導通状態となり、Ｌレベルで非導通状態となるようトランジスタＴ１は制御される。トランジスタＴ１が導通状態となることで、トランジスタＴ１のソース及びドレインの一方の電位（書き込みデータ線ＷＤの電位）がトランジスタＴ１のソース及びドレインの他方（ノードＦＮ）に与えられる。なお、ノードＦＮに書き込まれる電位は、書き込みデータ線ＷＤの電位からトランジスタＴ１の閾値電圧分だけ低下する場合がある。そのため、書き込み選択信号のＨレベルの電位は、予め、書き込みデータ線ＷＤに与えられる電位より高く設定することが好ましい。

書き込みデータ線ＷＤに与えられるデータは、データ記憶部ＭＥＭに記憶されるデータである。データ記憶部ＭＥＭに記憶されるデータは、一例として、１ビットのデータを記憶する場合、データ”０”を記憶する場合にはＬレベルの電位、データ”１”を記憶する場合にはＨレベルの電位となる。多ビットのデータをメモリセルＭＣに記憶する場合は、データ記憶部ＭＥＭを複数設ける構成としてもよいし、書き込みデータ線ＷＤに与えられるデータの電位を複数用意する構成としてもよい。

ノードＦＮは、書き込みデータ線ＷＤに与えられるデータに応じた電位を保持するためのノードである。ノードＦＮでは、電荷の移動に伴った電位の変動を極めて小さくすることで、保持した電位に対応するデータを記憶することができる。

読み出し選択線ＲＧに与えられる読み出し選択信号は、ノードＦＮの電位と併せて、トランジスタＴ２の導通状態又は非導通状態を制御するための信号である。具体的には、トランジスタＴ２がｎチャネル型トランジスタの場合、ノードＦＮの電位がＨレベル且つ読み出し選択信号がＨレベルで導通状態となり、ノードＦＮの電位がＨレベル且つ読み出し選択信号がＬレベルで非導通状態となり、ノードＦＮの電位がＬレベル且つ読み出し選択信号がＨレベルで非導通状態となり、ノードＦＮの電位がＬレベル且つ読み出し選択信号がＬレベルで非導通状態となる。トランジスタＴ２が導通状態となることで、トランジスタＴ２のソース及びドレインの一方の電位（電圧制御線ＶＣの電位）がトランジスタＴ２のソース及びドレインの他方（ノードＭＮ）に与えられる。

電圧制御線ＶＣに与えられる読み出し信号は、ノードＭＮの電位を、トランジスタＴ３の導通状態とする電位、又は非導通状態とする電位に切り替えるための信号である。読み出し信号がＨレベルで、トランジスタＴ２が導通状態のとき、ノードＭＮにＨレベルが与えられる。読み出し信号がＬレベルで、トランジスタＴ２が導通状態のとき、ノードＭＮにＬレベルが与えられる。読み出し信号がＨレベル又はＬレベルで、トランジスタＴ２が非導通状態のとき、ノードＭＮは電気的に浮遊状態となる。

ノードＭＮは、電圧制御線ＶＣに与えられる読み出し信号によって、トランジスタＴ３の導通状態又は非導通状態を制御するための電位が与えられるノードである。トランジスタＴ３がｎチャネル型トランジスタの場合、ノードＭＮにＨレベルが与えられると導通状態となり、Ｌレベルが与えられると非導通状態となるようトランジスタＴ３は制御される。

読み出しデータ線ＲＤに与えられる電圧は、データ記憶部ＭＥＭに記憶されたデータを読み出すための電圧である。具体的に、読み出しデータ線ＲＤに与えられる電圧は、トランジスタＴ３の導通状態又は非導通状態の変化を検出するための、プリチャージ電圧である。

定電位を与える配線ＶＳは、トランジスタＴ３の導通状態又は非導通状態の変化に従って、読み出しデータ線ＲＤに与えられたプリチャージ電圧を放電するための電位が与えられる配線である。

図１６に示すメモリセルＭＣの構成では、データ記憶部ＭＥＭが有するノードＦＮでデータに相当する電位を保持し、データ記憶部ＭＥＭはデータを記憶することができる。ノードＦＮには、トランジスタＴ１を導通状態とすることで、書き込みデータ線ＷＤに与えられたデータの書き込みが行われる。また、ノードＦＮは、トランジスタＴ１を非導通状態とすることで、長時間、電位の保持をし、データ記憶部ＭＥＭはデータを記憶することができる。

ノードＦＮの電位での電荷の移動を伴った電位の変動を抑え、データの長時間の保持を実現するためには、第１に、トランジスタＴ１のソースとドレイン間のリーク電流が極めて小さいこと、第２に、トランジスタＴ２のゲート絶縁膜を介したリーク電流が極めて小さいことが、求められる。

ノードＦＮでの電荷の移動を伴った電位の変動を抑えるため、トランジスタＴ１には、ソースとドレインとの間のリーク電流が極めて少ないトランジスタが用いられることが好ましい。ここでは、リーク電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は少ないほど好ましいため、この規格化されたリーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにソースとドレインとの間のリーク電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体中に形成されているトランジスタが挙げられる。

またノードＦＮでの電荷の移動を伴った電位の変動を抑えるため、トランジスタＴ２には、ゲート絶縁膜を介したリーク電流が極めて小さいトランジスタが用いられることが好ましい。トランジスタＴ２のゲート絶縁膜を介したリーク電流は、トランジスタＴ１の、ソースとドレインとの間のリーク電流と同程度の極めて小さいリーク電流とすることが好ましい。

トランジスタＴ２のゲート絶縁膜を介したリーク電流は、ノードＦＮでの電荷の移動を伴った電位の変動を抑えるために、１０ｙＡ以下、好ましくは１ｙＡ以下とすればよい。このリーク電流を満たすためには、ＳｉトランジスタであるトランジスタＴ３のゲート絶縁膜と比較して、トランジスタＴ２のゲート絶縁膜を厚く設けることが好適である。

なおトランジスタＴ２のゲート絶縁膜を介したリーク電流が１０ｙＡ以下とすることは、ノードＦＮにおけるデータに相当する電荷の保持に求められる保持期間をもとに算出される。具体的には電荷Ｑを約１０年間（ｔ≒３×１０^８ｓ）保持するために必要なリーク電流Ｉは、ノードＦＮの静電容量Ｃを１０ｆＦとし、許容される電圧の変化ΔＶを０．３Ｖとすると、式（１）をもとにて１０ｙＡ以下であると見積もることができる。

Ｑ＝Ｃ×Ｖ＞Ｉ×ｔ （１）

この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすゲート絶縁膜の膜厚は、チャネル幅およびチャネル長が共に１μｍのトランジスタにおいて、ゲート絶縁膜の材料を酸化シリコンに換算すると、約６ｎｍ以上であると見積もることができる。

なおゲート絶縁膜の膜厚の見積もりは、上記実施の形態１で、非特許文献『Ｋａｚｕｎａｒｉ Ｉｓｈｉｍａｒｕ、「４５ｎｍ／３２ｎｍ ＣＭＯＳ−Ｃｈａｌｌｅｎｇｅ ａｎｄ ｐｅｒｓｐｅｃｔｉｖｅ」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２００８年、第５２巻、ｐ．１２６６−１２７３』を用いて説明した箇所と同様であり、上記説明を援用することができる。

図１６に示すメモリセルＭＣの構成でトランジスタＴ２は、ノードＦＮの電位と併せて第２のゲートに与えられる読み出し選択信号の電位に従って、トランジスタＴ２の導通状態を制御する。トランジスタＴ２が導通状態となったときの、電圧制御線ＶＣの電位をノードＭＮに与え、トランジスタＴ３のゲート容量の充放電を行う程度の駆動能力があれば十分である。

一方、トランジスタＴ３では、データの読み出し動作を行う際、読み出しデータ線ＲＤの放電を高速に行う必要があり、トランジスタＴ２と比べて高い駆動能力が求められる。そのため、トランジスタＴ３は微細化されたＳｉトランジスタが好ましい。なお本実施の形態の構成では、トランジスタＴ３のゲートにノードＦＮは接続されていないため、微細化に伴い、当該トランジスタＴ３のゲート絶縁膜を流れるリーク電流が増大しても、ノードＦＮでの電荷の保持に影響しない。

前述のように、トランジスタＴ２は、トランジスタＴ３と比べて、相対的に駆動能力は低くても良い。そのためトランジスタＴ２は、トランジスタＴ３と比べてゲート絶縁膜を厚くでき、トランジスタＴ１の、ソースとドレインとの間のリーク電流と同程度、もしくはそれ以下の極めて小さいリーク電流とすることができる。

以上説明したように、図１６に示すデータ記憶部ＭＥＭが有するノードＦＮの構成では、トランジスタＴ１にＯＳトランジスタを用い、トランジスタＴ２にＳｉトランジスタのゲート絶縁膜と比べてゲート絶縁膜を厚くしたトランジスタを用いることで、ノードＦＮにおける電荷保持特性に優れた半導体装置とすることができる。

なお、トランジスタＴ２はゲート絶縁膜が厚く、ゲート絶縁膜を介したリーク電流が極めて少ないトランジスタとする構成であればよいが、これに加えてトランジスタＴ１と同様にＯＳトランジスタとする構成が好ましい。このような構成とすることで、トランジスタＴ２が非導通状態のときにトランジスタＴ２を介して流れる電流を低減することができる。したがって、非選択行のノードＭＮの電位が変化することで、不要なリーク電流がトランジスタＴ３を流れることを防ぐことができる。

なお本実施の形態の構成では、メモリセルＭＣが有するデータ記憶部ＭＥＭを、電源供給を停止後であってもデータを記憶できる不揮発性の記憶回路とすることができる。そのため、一旦、ノードＦＮに書き込まれたデータは、再度、トランジスタＴ１を導通状態とするまで、ノードＦＮに記憶し続けることができる。本実施の形態の構成では、トランジスタＴ３のゲート絶縁膜を流れるリーク電流が増大しても、ノードＦＮでの電荷の保持に影響がない。そのため、Ｓｉトランジスタのゲート絶縁膜を介したリーク電流が生じても、不揮発性の記憶回路の機能が損なわれることのない半導体装置とすることができる。

また本実施の形態の構成では、トランジスタＴ２において、ゲート絶縁膜を介したリーク電流を小さくし、ノードＦＮの電位に従ってトランジスタＴ２の導通状態を制御できるトランジスタの構成として、第１のゲートのほかに、バックゲートとなる第２のゲートを有するトランジスタとしている。トランジスタＴ２において第２のゲートを設ける構成とすることで、トランジスタ数の増加を招くことなく電圧制御線ＶＣとノードＭＮとの間の導通状態又は非導通状態の制御を行うことができる。すなわち、新たにトランジスタを設けることなく電圧制御線ＶＣとノードＭＮとの間の導通状態または非導通状態の制御ができるため、素子数の増加に伴うメモリセルが占める面積の増加を抑制することができ、面積効率に優れた半導体装置とすることができる。

次いで、図１７（Ａ）、（Ｂ）に示すタイミングチャート図を用いて図１６に示したメモリセルＭＣの動作の一例について説明する。なお図１７（Ａ）、（Ｂ）に示すタイミングチャート図では、時刻ｔｐ１乃至時刻ｔｐ１０の書き込み選択線ＷＧ、書き込みデータ線ＷＤ、ノードＦＮ、ノードＭＮ、電圧制御線ＶＣ、読み出し選択線ＲＧ及び読み出しデータ線ＲＤでの電位の変化について示している。

まず図１７（Ａ）に示すタイミングチャート図について説明する。図１７（Ａ）ではデータ”１”、ここではＨレベルの電位がメモリセルＭＣのデータ記憶部ＭＥＭに書き込まれる場合を説明する。

時刻ｔｐ１乃至時刻ｔｐ２において、メモリセルＭＣのデータ記憶部ＭＥＭにデータ”１”、すなわちＨレベルを書き込む。ここでは、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＨレベルとする。この時、データ記憶部ＭＥＭのノードＦＮの電位は、書き込みデータ線ＷＤに与えられるＨレベルとなる。

データ”１”の書き込みが終了したら、時刻ｔｐ２乃至時刻ｔｐ３において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベルとする。

時刻ｔｐ３乃至時刻ｔｐ４において、メモリセルＭＣのデータ記憶部ＭＥＭに書き込まれたデータ”１”、すなわちＨレベルを読み出す。ここでは、読み出し選択線ＲＧをＨレベル、電圧制御線ＶＣをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔｐ３直後にプリチャージしておく。

この時、メモリセルＭＣのデータ記憶部ＭＥＭにおいて、ノードＦＮがＨレベルのため、トランジスタＴ２は導通状態となり、電圧制御線ＶＣの電位をノードＭＮに供給する。ここで、読み出し選択線ＲＧをＨレベルとした後（トランジスタＴ２を導通状態とした後）電圧制御線ＶＣの電位がＬレベルからＨレベルに遷移することで、ノードＦＮは電気的に浮遊状態のノードとみなせるため、電圧制御線ＶＣの電位がＬレベルからＨレベルに遷移するのに伴い、ノードＦＮの電位は昇圧される。したがって、トランジスタＴ２の駆動能力を高める効果が得られ、またノードＦＮの電位が電圧制御線ＶＣの電位よりも十分高い電位にまで昇圧されている場合は、電圧制御線ＶＣの電位とノードＭＮの電位を概ね等しくすることができる。したがって、トランジスタＴ３のゲートはＨレベルとなり、トランジスタＴ３は導通状態となる。そして読み出しデータ線ＲＤの電位はＬレベルとなる。この読み出しデータ線ＲＤで得られるＬレベルの電位が、データ記憶部ＭＥＭに書き込んだデータ”１”に対応する電位となる。

時刻ｔｐ４乃至時刻ｔｐ５において、読み出し選択線ＲＧをＨレベルとしたまま電圧制御線ＶＣをＬレベルとし、メモリセルＭＣのノードＭＮの電位をＬレベルとする。このようにすることで、後のデータ読み出し時に、非選択行のメモリセルから不要な信号が出力されることを防ぐことができる。

次いで図１７（Ｂ）に示すタイミングチャート図について説明する。図１７（Ｂ）ではデータ”０”、ここではＬレベルの電位がメモリセルＭＣのデータ記憶部ＭＥＭに書き込まれる場合を説明する。

時刻ｔｐ６乃至時刻ｔｐ７において、メモリセルＭＣのデータ記憶部ＭＥＭにデータ”０”、すなわちＬレベルを書き込む。ここでは、書き込み選択線ＷＧをＨレベル、書き込みデータ線ＷＤをＬレベルとする。この時、データ記憶部ＭＥＭのノードＦＮの電位は、書き込みデータ線ＷＤに与えられるＬレベルとなる。

データ”０”の書き込みが終了したら、時刻ｔｐ７乃至時刻ｔｐ８において、書き込み選択線ＷＧをＬレベル、書き込みデータ線ＷＤをＬレベルとする。

時刻ｔｐ８乃至時刻ｔｐ９において、メモリセルＭＣのデータ記憶部ＭＥＭに書き込まれたデータ”０”、すなわちＬレベルを読み出す。ここでは、読み出し選択線ＲＧをＨレベル、電圧制御線ＶＣをＨレベルとする。なお、読み出しデータ線ＲＤは時刻ｔｐ８直後にプリチャージしておく。

この時、メモリセルＭＣのデータ記憶部ＭＥＭにおいて、ノードＦＮがＬレベルのため、トランジスタＴ２は非導通状態となり、電圧制御線ＶＣの電位がノードＭＮに供給されず、ノードＭＮはＬレベルのままである。なお、トランジスタＴ２が非導通状態となるため、読み出し選択線ＲＧの電位がＬレベルからＨレベルに遷移するのに伴ったノードＦＮの電位はほとんど昇圧されない。したがって、トランジスタＴ３のゲートはＬレベルのため、トランジスタＴ３は非導通状態となる。そして読み出しデータ線ＲＤの電位はＨレベルのままとなる。この読み出しデータ線ＲＤで得られるＨレベルの電位が、データ記憶部ＭＥＭに書き込んだデータ”０”に対応する電位となる。

時刻ｔｐ９乃至時刻ｔｐ１０において、読み出し選択線ＲＧをＨレベルとしたまま電圧制御線ＶＣをＬレベルとし、メモリセルＭＣのノードＭＮの電位をＬレベルとする。ここでは、すでにノードＭＮの電位がＬレベルであり、また、トランジスタＴ２が非導通のため、直接の効果は無いが、上述の時刻ｔｐ４乃至時刻ｔｐ５での動作と同様に、このようにすることで、後のデータ読み出し時に、非選択行のメモリセルから不要な信号が出力されることを防ぐ。

なお図１７（Ａ）、（Ｂ）のタイミングチャート図における時刻ｔｐ３及び時刻ｔｐ８での読み出しデータ線ＲＤへのプリチャージは、時刻ｔｐ３及び時刻ｔｐ８よりも前に行う構成でもよい。該構成とすることで、低消費電力化を図ることができる。なおデータの読み出しを高速に行う場合は、図１７（Ａ）、（Ｂ）の構成のほうが好ましい。

以上、図１７（Ａ）、（Ｂ）のタイミングチャート図のように、メモリセルＭＣへのデータ書き込みとメモリセルＭＣからのデータ読み出しを行うことができる。

また図１６の構成では、メモリセルＭＣに書き込むデータとして、データ”０”に対応するＬレベルの電位、データ”１”に対応するＨレベルの電位とした１値のデータを記憶する例を説明したが、２値以上のデータをメモリセルに記憶することも可能である。

図１８では、メモリセルＭＣｘ内に、ｋ値（ｋは２以上の自然数）のデータを記憶できる回路構成を示す。図１８に示すメモリセルＭＣｘは、複数のデータ記憶部ＭＥＭ＿１乃至データ記憶部ＭＥＭ＿ｋ、及びトランジスタＴ３を有する。

データ記憶部ＭＥＭ＿１は、トランジスタＴ１＿１、トランジスタＴ２＿１及び容量素子Ｃｐ＿１を有する。データ記憶部ＭＥＭ＿２は、トランジスタＴ１＿２、トランジスタＴ２＿２及び容量素子Ｃｐ＿２を有する。そしてデータ記憶部ＭＥＭ＿ｋは、トランジスタＴ１＿ｋ、トランジスタＴ２＿ｋ及び容量素子Ｃｐ＿ｋを有する。

また、トランジスタＴ１＿１、トランジスタＴ２＿１及び容量素子Ｃｐ＿１が互いに接続された配線がノードＦＮ＿１となる。データ記憶部ＭＥＭ＿２はノードＦＮ＿２を有し、データ記憶部ＭＥＭ＿ｋはノードＦＮ＿ｋを有する。

データ記憶部ＭＥＭ＿１乃至ＭＥＭ＿ｋが有するトランジスタＴ１＿１乃至Ｔ１＿ｋ、トランジスタＴ２＿１乃至Ｔ２＿ｋ及び容量素子Ｃｐ＿１乃至Ｃｐ＿ｋは、図１８に示すように、書き込み選択線ＷＧ＿１乃至ＷＧ＿ｋ、読み出し選択線ＲＧ＿１乃至ＲＧ＿ｋ、書き込みデータ線ＷＤ、電圧制御線ＶＣに接続される。データ記憶部ＭＥＭ＿１乃至データ記憶部ＭＥＭ＿ｋでは、図１６のデータ記憶部ＭＥＭを用いて説明した動作により、データの書き込み及び読み出しが制御される。

メモリセルＭＣｘ内に複数のデータ記憶部ＭＥＭ＿１乃至データ記憶部ＭＥＭ＿ｋを有する構成とすることで、一つのメモリセル内にｋ値のデータを記憶することができる。

一例として２つのデータ記憶部を有するメモリセルの回路構成について、図１９に示す。

図１９に示すメモリセルＭＣ２は、データ記憶部ＭＥＭ＿１及びデータ記憶部ＭＥＭ＿２、トランジスタＴ３を有する。

データ記憶部ＭＥＭ＿１は、トランジスタＴ１＿１、トランジスタＴ２＿１及び容量素子Ｃｐ＿１を有する。また、トランジスタＴ１＿１、トランジスタＴ２＿１及び容量素子Ｃｐ＿１が互いに接続された配線がノードＦＮ＿１となる。トランジスタＴ１＿１、トランジスタＴ２＿１及び容量素子Ｃｐ＿１は、書き込み選択線ＷＧ＿１、読み出し選択線ＲＧ＿１、書き込みデータ線ＷＤ、電圧制御線ＶＣに接続される。データ記憶部ＭＥＭ＿１では、図１６のデータ記憶部ＭＥＭを用いて説明した動作により、データの書き込み及び読み出しが制御される。

データ記憶部ＭＥＭ＿２は、トランジスタＴ１＿２、トランジスタＴ２＿２及び容量素子Ｃｐ＿２を有する。また、トランジスタＴ１＿２、トランジスタＴ２＿２及び容量素子Ｃｐ＿２が互いに接続された配線がノードＦＮ＿２となる。トランジスタＴ１＿２、トランジスタＴ２＿２及び容量素子Ｃｐ＿２には、書き込み選択線ＷＧ＿２、読み出し選択線ＲＧ＿２、書き込みデータ線ＷＤ、電圧制御線ＶＣに接続される。データ記憶部ＭＥＭ＿２では、図１６のデータ記憶部ＭＥＭを用いて説明した動作により、データの書き込み及び読み出しが制御される。

図１９に示す回路構成では、図１８での説明と同様に、データ記憶部ＭＥＭ＿１及びデータ記憶部ＭＥＭ＿２を用いて一つのメモリセル内に２値のデータを記憶することができる。

次いで、図２０に示すタイミングチャート図を用いて図１９に示したメモリセルＭＣ２の動作の一例について説明する。なおメモリセルＭＣ２に書き込むデータとして、Ｌレベルの電位が書き込まれる場合データ”０”が書き込まれるとし、Ｈレベルの電位が書き込まれる場合データ”１”が書き込まれるとして説明を行う。なお図２０に示すタイミングチャート図では、時刻Ｔｐ１乃至時刻Ｔｐ１１での書き込み選択線ＷＧ＿１、書き込み選択線ＷＧ＿２、書き込みデータ線ＷＤ、ノードＦＮ＿１、ノードＦＮ＿２、ノードＭＮ、電圧制御線ＶＣ、読み出し選択線ＲＧ＿１、読み出し選択線ＲＧ＿２及び読み出しデータ線ＲＤでの電位の変化について示している。

時刻Ｔｐ１乃至時刻Ｔｐ２において、メモリセルＭＣ２のデータ初期化を行う。具体的には、メモリセルＭＣ２のノードＭＮの電位をＬレベルとする。このデータ初期化によりノードＭＮをＬレベルとすることで、後のデータ読み出し時に、非選択行のメモリセルＭＣ２から不要な信号が出力されることを防ぐことができる。図２０のタイミングチャートの例では、書き込み選択線ＷＧ＿１をＨレベル、書き込み選択線ＷＧ＿２をＨレベル、書き込みデータ線ＷＤをＨレベル、読み出し選択線ＲＧ＿１をＨレベル、読み出し選択線ＲＧ＿２をＨレベル、電圧制御線ＶＣをＬレベルとする。この時、データ記憶部ＭＥＭ＿１のノードＦＮ＿１とデータ記憶部ＭＥＭ＿２のノードＦＮ＿２は共にＨレベルとなる。なお、ノードＦＮ＿１及びノードＦＮ＿２に保持する電位は、現実的には、Ｈレベルの電位よりトランジスタＴ１＿１あるいはトランジスタＴ１＿２の閾値電圧分だけ低下した電位となる。また、読み出し選択線ＲＧ＿１をＨレベル、読み出し選択線ＲＧ＿２をＨレベルとしているため、トランジスタＴ２＿１及びトランジスタＴ２＿２が導通状態となり、ノードＭＮはＬレベルとなる。したがって、トランジスタＴ３は非導通状態となる。

時刻Ｔｐ２乃至時刻Ｔｐ３において、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿２をＬレベルとする。この時、トランジスタＴ２＿１及びトランジスタＴ２＿２は、ゲートの電位、すなわち、ノードＦＮ＿１及びノードＦＮ＿２は共にＨレベルではあるが、バックゲートの電位がＬレベルのため、非導通状態となる。

時刻Ｔｐ３乃至時刻Ｔｐ４において、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿１に第１のデータを書き込む。ここでは、書き込み選択線ＷＧ＿１をＨレベル、書き込み選択線ＷＧ＿２をＬレベル、書き込みデータ線ＷＤをＨレベルとする。この時、データ記憶部ＭＥＭ＿１のノードＦＮ＿１の電位は、書き込みデータ線ＷＤに与えられる第１のデータに対応してＨレベルとなる。

第１のデータの書き込みが終了したら、時刻Ｔｐ４乃至時刻Ｔｐ５において、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿２をＬレベル、書き込みデータ線ＷＤをＬレベルとする。

時刻Ｔｐ５乃至時刻Ｔｐ６において、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿２に第２のデータを書き込む。ここでは、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿２をＨレベル、書き込みデータ線ＷＤをＬレベルとする。この時、データ記憶部ＭＥＭ＿２のノードＦＮ＿２の電位は、書き込みデータ線ＷＤに与えられる第２のデータに対応してＬレベルとなる。

第２のデータの書き込みが終了したら、時刻Ｔｐ６乃至時刻Ｔｐ７において、書き込み選択線ＷＧ＿１をＬレベル、書き込み選択線ＷＧ＿２をＬレベル、書き込みデータ線ＷＤをＬレベルとする。

時刻Ｔｐ７乃至時刻Ｔｐ８において、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿１に書き込まれた第１のデータを読み出す。ここでは、読み出し選択線ＲＧ＿１をＨレベル、読み出し選択線ＲＧ＿２をＬレベル、電圧制御線ＶＣをＨレベルとする。なお、読み出しデータ線ＲＤは時刻Ｔｐ７直後にプリチャージしておく。

この時、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿１において、ノードＦＮ＿１がＨレベルのため、トランジスタＴ２＿１は導通状態となり、電圧制御線ＶＣの電位をノードＭＮに供給する。ここで読み出し選択線ＲＧ＿１をＨレベルとした後（トランジスタＴ２＿１を導通状態とした後）電圧制御線ＶＣの電位がＬレベルからＨレベルに遷移することで、ノードＦＮ＿１は電気的に浮遊状態のノードとみなせるため、電圧制御線ＶＣの電位がＬレベルからＨレベルに遷移するのに伴い、ノードＦＮ＿１の電位は昇圧される。したがって、トランジスタＴ２＿１の駆動能力を高める効果が得られ、またノードＦＮ＿１の電位が電圧制御線ＶＣの電位よりも十分高い電位にまで昇圧されている場合は、電圧制御線ＶＣの電位とノードＭＮの電位を概ね等しくすることができる。したがって、トランジスタＴ３のゲートはＨレベルとなり、トランジスタＴ３は導通状態となる。そして読み出しデータ線ＲＤの電位はＬレベルとなる。これは、第１のデータに対応した電位である。

時刻Ｔｐ８乃至時刻Ｔｐ９において、読み出し選択線ＲＧ＿１をＨレベルとしたまま電圧制御線ＶＣをＬレベルとし、メモリセルＭＣ２のノードＭＮの電位をＬレベルとする。このようにすることで、後のデータ読み出し時に、非選択行のメモリセルから不要な信号が出力されることを防ぐことができる。

時刻Ｔｐ９乃至時刻Ｔｐ１０において、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿２に書き込んだ第２のデータを読み出す。ここでは、読み出し選択線ＲＧ＿１をＬレベル、読み出し選択線ＲＧ＿２をＨレベル、電圧制御線ＶＣをＨレベルとする。なお、読み出しデータ線ＲＤは時刻Ｔｐ９直後にプリチャージしておく。

この時、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿２において、ノードＦＮ＿２はＬレベルのため、トランジスタＴ２＿２は非導通状態となり、電圧制御線ＶＣの電位がノードＭＮに供給されず、ノードＭＮはＬレベルのままである。なお、トランジスタＴ２＿２が非導通状態となるため、読み出し選択線ＲＧ＿２の電位がＬレベルからＨレベルに遷移するのに伴ったノードＦＮ＿２の電位はほとんど昇圧されない。したがって、トランジスタＴ３のゲートはＬレベルのため、トランジスタＴ３は非導通状態となる。そして読み出しデータ線ＲＤの電位はＨレベルのままとなる。これは、第２のデータに対応した電位である。

時刻Ｔｐ１０乃至時刻Ｔｐ１１において、読み出し選択線ＲＧ＿２をＨレベルとしたまま電圧制御線ＶＣをＬレベルとする。ここでは、すでにメモリセルＭＣ２のノードＭＮの電位がＬレベルであり、また、トランジスタＴ２＿２が非導通のため、直接の効果は無いが、上述の時刻Ｔｐ８乃至時刻Ｔｐ９での動作と同様に、このようにすることで、後のデータ読み出し時に、非選択行のメモリセルから不要な信号が出力されることを防ぐ。

以上、図２０のタイミングチャート図のように、メモリセルＭＣ２へのデータ書き込みとメモリセルＭＣ２からのデータ読み出しを行うことができる。

なお図１６では、トランジスタＴ１乃至トランジスタＴ３をｎチャネル型のトランジスタとしたが、一部をｐチャネル型トランジスタとすることもできる。一例としては、図２１に示す回路図のように、トランジスタＴ３をｐチャネル型のトランジスタＴ３＿ｐとすることができる。

なお図１６で示す構成は、トランジスタＴ１及びトランジスタＴ２をＯＳトランジスタとし、トランジスタＴ３をＳｉトランジスタとしている。図面において、ＯＳトランジスタのチャネル形成領域となる半導体層が酸化物半導体を有することを明示するために、「ＯＳ」の符号を合わせて付し、さらにＳｉトランジスタのチャネル形成領域となる半導体層がシリコンを有することを明示するために、「Ｓｉ」の符号を合わせて付した場合、図２２（Ａ）のように表すことができる。図２２（Ａ）では、トランジスタＴ１をトランジスタＴ１＿ＯＳ、トランジスタＴ２をトランジスタＴ２＿ＯＳ、トランジスタＴ３をトランジスタＴ３＿Ｓｉ、と表している。

上述したように、トランジスタＴ２はゲートリーク電流を低減する構成であればよいため、半導体層が有する半導体の種類は特に問わない。そのため、一例として図２２（Ｂ）に示すように、トランジスタＴ２を、アモルファスシリコンを用いたトランジスタＴ２＿ａ−Ｓｉとし、トランジスタＴ３を、単結晶シリコンを用いたトランジスタＴ３＿ｃ−Ｓｉとする構成とすることもできる。この場合、３つのトランジスタはそれぞれ別の層に設けられることとなり、単位面積当たりのメモリセルが占める面積を縮小することができる。

以上説明したように本発明の一態様は、トランジスタＴ１が有するチャネル形成領域となる半導体層には酸化物半導体を用い、トランジスタＴ２には第１のゲート及びバックゲートとなる第２のゲートを設け、第１のゲートが設けられる側のゲート絶縁膜の膜厚は、トランジスタＴ３のゲート絶縁膜の膜厚よりも大きいものである。

したがって本発明の一態様では、電荷を保持するノードでの電荷保持特性を向上させるとともに、電荷保持特性に優れた不揮発性の記憶回路の機能を維持することができる。そして、メモリセルを構成するトランジスタを積層して設けることにより、素子数の増加に伴うメモリセルが占める面積の増加を抑制することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、実施の形態４で説明したメモリセルがマトリクス状に設けられた半導体装置の一例について説明する。また以下では、図２３乃至図２７を参照して説明する。

〈半導体装置の構成例〉
図２３は、図１９で説明したメモリセルＭＣ２を有する、半導体装置の構成例を示すブロック図である。

図２３に示す半導体装置２００Ｂは、図１９で説明したメモリセルＭＣ２が複数設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３、及び読み出しドライバ２０４を有する。メモリセルＭＣ２は、データ記憶部ＭＥＭ＿１及びデータ記憶部ＭＥＭ＿２を有する。なお図２３では、１行１列目におけるメモリセルＭＣ２を図示している。また図２３では１行１列目におけるメモリセルＭＣ２に接続される、書き込み選択線ＷＧ＿１、読み出し選択線ＲＧ＿１、書き込み選択線ＷＧ＿２、読み出し選択線ＲＧ＿２、読み出しデータ線ＲＤ＿１、書き込みデータ線ＷＤ＿１、電圧制御線ＶＣ＿１及び定電位を与える配線ＶＳ＿１を示している。

図２３に示すメモリセルアレイ２０１は、図１９で説明したメモリセルＭＣ２が、マトリクス状に設けられている。なおメモリセルＭＣ２が有する各構成の説明は、図１９と同様であり、図１９での説明を援用するものとして説明を省略する。

行選択ドライバ２０２は、メモリセルＭＣ２の各行におけるデータ記憶部ＭＥＭ＿１及びデータ記憶部ＭＥＭ＿２のデータの読み出し又は書き込みを選択的に制御する機能、を備えた回路である。具体的には、書き込み選択線ＷＧ＿１、読み出し選択線ＲＧ＿１、書き込み選択線ＷＧ＿２及び読み出し選択線ＲＧ＿２に書き込み選択信号及び読み出し選択信号を与える回路である。

列選択ドライバ２０３は、メモリセルＭＣ２の各列におけるノードＦＮ＿１及びノードＦＮ＿２に選択的にデータを書き込む機能、メモリセルＭＣ２の各列におけるノードＭＮに選択的に読み出し信号を与える機能、及びメモリセルＭＣ２の各列に定電位を与える機能、を備えた回路である。具体的には、書き込みデータ線ＷＤ＿１にデータを与え、電圧制御線ＶＣ＿１にデータを読み出すための電圧を与え、及び配線ＶＳ＿１に定電位を与える回路である。

読み出しドライバ２０４は、メモリセルＭＣ２のデータ記憶部ＭＥＭ＿１及びデータ記憶部ＭＥＭ＿２に記憶されたデータを外部に読み出すための機能を有する回路である。具体的には、読み出しデータ線ＲＤ＿１にプリチャージ電圧を与え、このプリチャージ電圧が変化した電圧を取り込み、この電圧と参照電圧とを比較して得られるデータを外部に出力する回路である。

なお図２３で示した定電位を与える配線ＶＳ＿１は、隣接するメモリセルとの間で共有して設けることができる。たとえば図２４に示す半導体装置のブロック図のように１列目と２列目の配線ＶＳ＿１及び配線ＶＳ＿２を共有化した配線ＶＳ＿１，２として設けることができる。配線ＶＳ＿１，２と同様に、図２３で示した電圧制御線ＶＣ＿１は、隣接するメモリセルとの間で共有して設けることもできる。

〈行選択ドライバの構成例〉
図２５は、図２３で説明した行選択ドライバ２０２の構成例を示すブロック図である。

図２５に示す行選択ドライバ２０２は、デコーダ３０１、及び読み出し書き込み用バッファ回路３０２を有する。読み出し書き込み用バッファ回路３０２は、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿２、及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿２が接続されるデータ記憶部ＭＥＭの行毎に設けられる。

デコーダ３０１は、書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿２、及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿２が設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、行方向アドレス信号Ｒ＿Ａｄｄｒｅｓｓが入力され、該アドレス信号Ｒ＿Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み用バッファ回路３０２を選択する回路である。

読み出し書き込み用バッファ回路３０２は、デコーダ３０１で選択された書き込み選択線ＷＧ＿１乃至書き込み選択線ＷＧ＿２、及び読み出し選択線ＲＧ＿１乃至読み出し選択線ＲＧ＿２を有する行の、書き込み選択信号を出力する機能及び読み出し選択信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み用バッファ回路３０２は、行方向書き込み読み出し選択信号Ｒ＿Ｒ／Ｗ＿ＳＥＬが入力され、該信号に従って書き込み選択信号又は読み出し選択信号を選択的に出力する回路である。

〈列選択ドライバの構成例〉
図２６は、図２３で説明した列選択ドライバ２０３の構成例を示すブロック図である。

図２６に示す列選択ドライバ２０３は、デコーダ４０１を有する。またデコーダ４０１は、各列の書き込みデータ線ＷＤ、電圧制御線ＶＣに接続される。なお配線ＶＳについては、図示を省略したが、定電位を与える配線ＶＳは、図２６に示す列選択ドライバ２０３を介さず、各列のメモリセルＭＣに接続される。

デコーダ４０１は、各列の書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿２、電圧制御線ＶＣ＿１乃至電圧制御線ＶＣ＿２を選択してデータ、該データを読み出すための電圧を出力する機能を備えた回路である。具体的には、列方向アドレス信号Ｃ＿Ａｄｄｒｅｓｓ及び列方向書き込み読み出し選択信号Ｃ＿Ｒ／Ｗ＿ＳＥＬが入力され、いずれかの列の書き込みデータ線ＷＤ＿１乃至書き込みデータ線ＷＤ＿２、又は電圧制御線ＶＣ＿１乃至電圧制御線ＶＣ＿２にデータ、又は該データを読み出すための電圧を出力する回路である。

〈読み出しドライバの構成例〉
図２７は、図２３で説明した読み出しドライバ２０４の構成例を示すブロック図である。

図２７に示す読み出しドライバ２０４は、トランジスタ５０１、スイッチ回路５０２及びコンパレータ５０３を有する。またトランジスタ５０１、スイッチ回路５０２及びコンパレータ５０３は、各列の読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２に対応して設けられる。また各列のコンパレータ５０３は、外部に接続される出力端子Ｄｏｕｔ＿１乃至出力端子Ｄｏｕｔ＿２に接続される。

トランジスタ５０１は、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２に与える機能を備えた回路である。具体的には、プリチャージ制御信号ｐｒｅ＿ＥＮによる制御でプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２に与えるスイッチである。

スイッチ回路５０２は、メモリセルＭＣに記憶されたデータに応じて変化する読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２の電位を、コンパレータ５０３の一方の入力端子に与える備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｒｅａｄ＿ＳＷによる制御により読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２の電位を、コンパレータ５０３の一方の入力端子に与え、その後アナログスイッチをオフにする回路である。なお、コンパレータ５０３の一方の入力端子に与えられる読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２の電位は、ラッチ回路等を用いてコンパレータ５０３の一方の入力端子に保持する構成としてもよい。

コンパレータ５０３は、一方の入力端子に与えられる読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２の電位と、他方の入力端子に与えられる参照電圧Ｖｒｅｆとの電位の高低を比較し、読み出しデータ線ＲＤ＿１乃至読み出しデータ線ＲＤ＿２の電位の変化を判定する回路である。判定結果に相当する信号は、出力端子Ｄｏｕｔ＿１乃至出力端子Ｄｏｕｔ＿２を介して外部に出力することができる。

以上、本実施の形態で説明した半導体装置が有するメモリセルの構成は、上記実施の形態４で説明したように、トランジスタＴ１が有するチャネル形成領域となる半導体層には酸化物半導体を用い、トランジスタＴ２には第１のゲート及びバックゲートとなる第２のゲートを設け、第１のゲートが設けられる側のゲート絶縁膜の膜厚は、トランジスタＴ３のゲート絶縁膜の膜厚よりも大きいものメモリセルを有するものである。

したがって図２３で説明した半導体装置の構成では、電荷を保持するノードでの電荷保持特性を向上させるとともに、電荷保持特性に優れた不揮発性の記憶回路の機能を維持することができる。そして、メモリセルを構成するトランジスタを積層して設けることにより、素子数の増加に伴うメモリセルが占める面積の増加を抑制することができる。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で説明したリーク電流の低いトランジスタのチャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。

トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたリーク電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルＭＣが有するトランジスタの断面の構造について、図面を参照して説明する。

図２８に、メモリセルＭＣの断面構造の一部を、一例として示す。なお、図２８では、上記実施の形態４で図示したトランジスタＴ１、トランジスタＴ２、トランジスタＴ３、及び容量素子Ｃｐを、例示している。

なお、図２８に示す断面図では、上記図１６で図示したトランジスタＴ１乃至トランジスタＴ３、容量素子Ｃｐについて同じ符号を付して示している。

また、図２８に示す断面図では、トランジスタＴ３が、単結晶のシリコン基板に形成され、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタＴ１及びトランジスタＴ２が、トランジスタＴ３上に形成されている場合を例示している。トランジスタＴ３は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体をチャネル形成領域となる半導体層に用いても良い。

また、図２８に示す断面図では、トランジスタＴ１及びトランジスタＴ２が、同層に設けた酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタとする構成を例示している。ほかの構成としては、上記実施の形態４で説明したように、トランジスタＴ１及びトランジスタＴ２を積層して別の層に設ける構成としてもよい。この構成の場合、トランジスタＴ２は、トランジスタＴ３と比べてゲート絶縁膜が厚く形成されていればよく、チャネル形成領域となる半導体層に酸化物半導体を用いる必要はない。該構成とすることで、メモリセルの集積度をさらに向上させることができる。

図２８のようにＳｉトランジスタとＯＳトランジスタとを積層した構造の半導体装置とすることによって、半導体装置のチップ面積を縮小することができる。

図２８では、半導体基板８１０にｎチャネル型のトランジスタＴ３が形成されている。

半導体基板８１０は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図２８では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタＴ３は、素子分離用絶縁膜８１２により、同層にある、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８１２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。

具体的に、トランジスタＴ３は、半導体基板８１０に形成された、ソース領域又はドレイン領域として機能する不純物領域８１４及び不純物領域８１６と、導電膜８１８と、半導体基板８１０と導電膜８１８の間に設けられたゲート絶縁膜８２０とを有する。導電膜８１８は、ゲート絶縁膜８２０を間に挟んで、不純物領域８１４と不純物領域８１６の間に形成されるチャネル形成領域と重なる。なお導電膜８１８は、ゲート電極として機能する導電膜である。

トランジスタＴ３上には、絶縁膜８２２が設けられている。絶縁膜８２２には開口部が形成されている。そして、上記開口部には、不純物領域８１４、不純物領域８１６にそれぞれ接する導電膜８２４、導電膜８２６と、導電膜８１８に接する導電膜８２８とが形成されている。また導電膜８２４、導電膜８２６及び導電膜８２８と同層には、導電膜８３０、導電膜８３２が形成されている。

導電膜８２４、導電膜８２６、導電膜８２８、導電膜８３０及び導電膜８３２上には、絶縁膜８３４が設けられている。絶縁膜８３４には開口部が形成されている。そして、上記開口部には、導電膜８２８に接する配線である導電膜８３６、及び導電膜８３２に接する導電膜８３８が形成されている。

そして、図２８では、絶縁膜８３４上にトランジスタＴ１、トランジスタＴ２及び容量素子Ｃｐが形成されている。

トランジスタＴ１は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４２と、半導体層８４２上の、ソース電極又はドレイン電極として機能する導電膜８４８及び導電膜８５０と、半導体層８４２、導電膜８４８及び導電膜８５０上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４８と導電膜８５０の間において半導体層８４２と重なっている、導電膜８５８と、を有する。なお導電膜８５８は、ゲート電極として機能する導電膜である。

トランジスタＴ２は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４０と、半導体層８４０上の、ソース電極又はドレイン電極として機能する導電膜８４４及び導電膜８４６と、半導体層８４０、導電膜８４４及び導電膜８４６上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４４と導電膜８４６の間において半導体層８４０及び導電膜８３０と重なっている、一部が第１のゲート電極として機能する導電膜８５４と、第２のゲート電極として機能する導電膜８３０と、を有する。なお、導電膜８４４は、導電膜８３６に接続され、導電膜８４６は、導電膜８３８に接続されている。また、ゲート絶縁膜８５２には導電膜８４８に達する開口部が形成されている。そして開口部には、導電膜８５４が設けられている。

容量素子Ｃｐは、絶縁膜８３４上に、導電膜８４８と、導電膜８４８上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、一部が導電膜８４８と重なっている導電膜８５６と、を有する。

また、ゲート絶縁膜８５２及び絶縁膜８６０には導電膜８５０に達する開口部が形成されている。そして開口部には、導電膜８６２が設けられている。

なお、導電膜８５８は、上記実施の形態４で説明した書き込み選択線ＷＧに相当する配線である。また、導電膜８３２は、上記実施の形態４で説明した電圧制御線ＶＣに相当する配線である。また、導電膜８４８及び導電膜８５４は、上記実施の形態４で説明したノードＦＮに相当する配線である。また、導電膜８４４は、上記実施の形態４で説明したノードＭＮに相当する配線である。また、導電膜８６２は、上記実施の形態４で説明した書き込みデータ線ＷＤに相当する配線である。また、導電膜８３０は、上記実施の形態４で説明した読み出し選択線ＲＧに相当する配線である。また、導電膜８２４は、上記実施の形態４で説明した定電位を与える配線ＶＳに相当する配線である。また、導電膜８２６は、上記実施の形態４で説明した読み出しデータ線ＲＤに相当する配線である。

ゲート絶縁膜８２０及びゲート絶縁膜８５２は、一例としては、無機絶縁膜を用いればよい。無機絶縁膜としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。

絶縁膜８２２、絶縁膜８３４、及び絶縁膜８６０は、無機絶縁膜または有機絶縁膜を、単層又は多層で形成することが好ましい。有機絶縁膜としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。

半導体層８４０及び半導体層８４２は、酸化物半導体を用いることが好適である。酸化物半導体については、上記実施の形態６で説明した材料を用いればよい。

導電膜８１８、導電膜８２４、導電膜８２６、導電膜８２８、導電膜８３０、導電膜８３２、導電膜８３６、導電膜８３８、導電膜８４４、導電膜８４６、導電膜８４８、導電膜８５０、導電膜８５４、導電膜８５６、導電膜８５８、及び導電膜８６２は、一例としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。

なお、図２８において、トランジスタＴ１は、ゲート電極を半導体層の片側において少なくとも有していれば良いが、半導体層を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタＴ１が、半導体層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタＴ１の閾値電圧を制御することができる。

また、半導体層８４０及び半導体層８４２は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。

本実施の形態で説明する半導体装置の構成では、上記実施の形態４で説明したように、トランジスタＴ１が有するチャネル形成領域となる半導体層には酸化物半導体を用い、トランジスタＴ２には第１のゲート及びバックゲートとなる第２のゲートを設け、第１のゲートが設けられる側のゲート絶縁膜の膜厚は、トランジスタＴ３のゲート絶縁膜の膜厚よりも大きいメモリセルとするものである。

したがって図２８に示すメモリセルが有するトランジスタの断面の構成では、電荷を保持するノードでの電荷保持特性を向上させるとともに、電荷保持特性に優れた不揮発性の記憶回路の機能を維持することができる。そして、メモリセルを構成するトランジスタを積層して設けることにより、素子数の増加に伴うメモリセルが占める面積の増加を抑制することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、上述の実施の形態で説明したＰＬＤ又は半導体装置を含む回路を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。

図１４（Ａ）では上述の実施の形態で説明したＰＬＤ又は半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

例えば実施の形態１の図１（Ｂ）に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経てＰＬＤを含む回路部を有する電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明したＰＬＤ又は半導体装置を有する回路部を含む構成とすることができる。そのため、プログラマブルスイッチエレメントが有する記憶回路の信頼性の向上が図られた電子部品を実現することができる。又は、Ｓｉトランジスタの微細化に伴うリーク電流が生じても電荷保持特性に優れた半導体装置を有する電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７５０は、リード７５１及び回路部７５３を示している。図１４（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで部品基板７５４が完成する。完成した部品基板７５４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、上記図１４（Ｂ）で説明した部品基板７５４が設けられている。そのため、信頼性の向上、あるいは電荷保持特性に優れた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１５（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、上記図１４（Ｂ）で説明した部品基板７５４が設けられている。そのため、信頼性の向上、あるいは電荷保持特性に優れた電子書籍が実現される。

図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、上記図１４（Ｂ）で説明した部品基板７５４が搭載されている。そのため、信頼性の向上、あるいは電荷保持特性に優れたテレビジョン装置が実現される。

図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、上記図１４（Ｂ）で説明した部品基板７５４が設けられている。そのため、信頼性の向上、あるいは電荷保持特性に優れたスマートフォンが実現される。

図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、上記図１４（Ｂ）で説明した部品基板７５４が設けられている。そのため、信頼性の向上、あるいは電荷保持特性に優れたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、上記図１４（Ｂ）で説明した部品基板７５４が搭載されている。このため、プログラマブルスイッチエレメントにおける信頼性の向上、あるいは電荷保持特性に優れた電子機器が実現される。

Ｃｐ＿ｋ 容量素子
Ｃｐ＿１ 容量素子
Ｃｐ＿２ 容量素子
Ｃｐ１ 容量素子
Ｃｐ２ 容量素子
Ｄｏｕｔ＿１ 出力端子
Ｄｏｕｔ＿２ 出力端子
ＦＮ＿１ ノード
ＦＮ＿２ ノード
ＦＮ１ ノード
ＦＮ２ ノード
ＩＮＩＴ２ 信号
ＭＣ２ メモリセル
ＭＥＭ＿ｋ データ記憶部
ＭＥＭ＿１ データ記憶部
ＭＥＭ＿２ データ記憶部
ＲＤ＿１ データ線
ＲＤ＿２ データ線
ＲＧ＿ｋ 選択線
ＲＧ＿１ 選択線
ＲＧ＿２ 選択線
Ｔ１ トランジスタ
Ｔ１＿ｋ トランジスタ
Ｔ１＿ＯＳ トランジスタ
Ｔ１＿１ トランジスタ
Ｔ１＿２ トランジスタ
Ｔ２ トランジスタ
Ｔ２＿ａ−Ｓｉ トランジスタ
Ｔ２＿ｋ トランジスタ
Ｔ２＿ＯＳ トランジスタ
Ｔ２＿１ トランジスタ
Ｔ２＿２ トランジスタ
Ｔ３ トランジスタ
Ｔ３＿ｃ−Ｓｉ トランジスタ
Ｔ３＿ｐ トランジスタ
Ｔ３＿Ｓｉ トランジスタ
Ｔｆ１ 時刻
Ｔｆ２ 時刻
Ｔｆ３ 時刻
Ｔｆ４ 時刻
Ｔｆ５ 時刻
Ｔｆ６ 時刻
ｔｐ１ 時刻
ｔｐ２ 時刻
ｔｐ３ 時刻
ｔｐ４ 時刻
ｔｐ５ 時刻
ｔｐ６ 時刻
ｔｐ７ 時刻
ｔｐ８ 時刻
ｔｐ９ 時刻
ｔｐ１０ 時刻
Ｔｐ１ 時刻
Ｔｐ２ 時刻
Ｔｐ３ 時刻
Ｔｐ４ 時刻
Ｔｐ５ 時刻
Ｔｐ６ 時刻
Ｔｐ７ 時刻
Ｔｐ８ 時刻
Ｔｐ９ 時刻
Ｔｐ１０ 時刻
Ｔｐ１１ 時刻
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ３＿ｐ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｖ１ 定電位
Ｖ２ 定電位
ＶＣ＿１ 電圧制御線
ＶＣ＿２ 電圧制御線
ＶＬ１ 配線
ＶＬ２ 配線
ＶＳ＿１ 配線
ＶＳ＿２ 配線
ＷＤ＿１ データ線
ＷＤ＿２ データ線
ＷＧ＿ｋ 選択線
ＷＧ＿１ 選択線
ＷＧ＿２ 選択線
１ チャネル幅
２ Ｔｒ
３ ｔ≒
１０ｙＡ リーク電流
４０ プログラマブルロジックエレメント
４１ ＬＵＴ
４２ フリップフロップ
４３ コンフィギュレーションメモリ
４３ａ コンフィギュレーションメモリ
４３ｂ コンフィギュレーションメモリ
４４ 入力端子
４５ 出力端子
４６ 出力端子
４７ ＡＮＤ回路
４８ マルチプレクサ
５０ ＰＬＤ
５１ 配線群
５２ プログラマブルスイッチエレメント
５４ 端子
５５ 配線
５６ 配線
５７ パス・トランジスタ
５８ パス・トランジスタ
５９ パス・トランジスタ
６０ パス・トランジスタ
６１ パス・トランジスタ
６２ パス・トランジスタ
７０ Ｉ／Ｏエレメント
７１ ＰＬＬ
７２ ＲＡＭ
７３ 乗算器
１００ プログラマブルスイッチエレメント
１１１ 半導体基板
１１２ 不純物領域
１１３ 不純物領域
１１４ ゲート絶縁膜
１１５ 素子分離用絶縁膜
１１６ ゲート電極
１１７ 絶縁膜
１１８ 絶縁膜
１１９ 配線
１３１ 半導体層
１３２ 半導体層
１３３ 導電膜
１３４ 導電膜
１３５ 導電膜
１３６ 導電膜
１３７ ゲート絶縁膜
１３８ 絶縁膜
１３９ 導電膜
１４０ 導電膜
１４１ 配線
１４２ 配線
１４３ 半導体層
１４４ 半導体層
１５０ リセット回路
１５１ スイッチ
１６０ ラッチ回路
１６１ インバータ回路
１６２ ｐチャネル型トランジスタ
２００Ａ プログラマブルスイッチエレメント
２００Ｂ 半導体装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
２０４ ドライバ
３０１ デコーダ
３０２ 読み出し書き込み用バッファ回路
４０１ デコーダ
５０１ トランジスタ
５０２ スイッチ回路
５０３ コンパレータ
７５０ 電子部品
７５１ リード
７５２ プリント基板
７５３ 回路部
７５４ 部品基板
８１０ 半導体基板
８１２ 素子分離用絶縁膜
８１４ 不純物領域
８１６ 不純物領域
８１８ 導電膜
８２０ ゲート絶縁膜
８２２ 絶縁膜
８２４ 導電膜
８２６ 導電膜
８２８ 導電膜
８３０ 導電膜
８３２ 導電膜
８３４ 絶縁膜
８３６ 導電膜
８３８ 導電膜
８４０ 半導体層
８４２ 半導体層
８４４ 導電膜
８４６ 導電膜
８４８ 導電膜
８５０ 導電膜
８５２ ゲート絶縁膜
８５４ 導電膜
８５６ 導電膜
８５８ 導電膜
８６０ 絶縁膜
８６２ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (13)

1. ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、
   ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
   ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記定電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第３のトランジスタと、を有するプログラマブルスイッチエレメントを有し、
   前記第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、
   前記第３のトランジスタは、半導体層にシリコンを有するトランジスタであり、
   前記第２のトランジスタのゲート絶縁膜の膜厚は、前記第３のトランジスタのゲート絶縁膜の膜厚よりも大きいことを特徴とするプログラマブルロジックデバイス。
2. ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、
   ソース及びドレインの一方が定電位を与える配線に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
   ゲートが前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、前記定電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第３のトランジスタと、
   第１の電極が前記第１のトランジスタのソース及びドレインの他方、及び前記第２のトランジスタのゲートに電気的に接続され、第２の電極がＧＮＤ電位を与える配線に電気的に接続された容量素子と、を有するプログラマブルスイッチエレメントを有し、
   前記第１のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、
   前記第３のトランジスタは、半導体層にシリコンを有するトランジスタであり、
   前記第２のトランジスタのゲート絶縁膜の膜厚は、前記第３のトランジスタのゲート絶縁膜の膜厚よりも大きいことを特徴とするプログラマブルロジックデバイス。
3. 請求項１または２において、
   前記定電位は、前記第３のトランジスタを導通状態または非導通状態とするための電位であることを特徴とするプログラマブルロジックデバイス。
4. 請求項１乃至３のいずれか一において、
   前記ビット線は、前記ワード線がＬレベルの期間において、Ｌレベルの電位とすることを特徴とするプログラマブルロジックデバイス。
5. 請求項１乃至４のいずれか一において、前記第３のトランジスタのソース及びドレインの一方には、リセット回路が電気的に接続されていることを特徴とするプログラマブルロジックデバイス。
6. 請求項１乃至５のいずれか一において、前記第３のトランジスタのソース及びドレインの一方には、ラッチ回路が電気的に接続されていることを特徴とするプログラマブルロジックデバイス。
7. ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、
   ソース及びドレインの一方が第１の電位を与える配線に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
   ソース及びドレインの一方が反転ビット線に電気的に接続され、ゲートが前記ワード線に電気的に接続された第３のトランジスタと、
   ソース及びドレインの一方が第２の電位を与える配線に電気的に接続され、ゲートが前記第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、
   ゲートが前記第２のトランジスタのソース及びドレインの他方、及び前記第４のトランジスタのソース及びドレインの他方に電気的に接続され、前記第１の電位または第２の電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第５のトランジスタと、を有するプログラマブルスイッチエレメントを有し、
   前記第１のトランジスタ及び前記第３のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、
   前記第５のトランジスタは、半導体層にシリコンを有するトランジスタであり、
   前記第２のトランジスタ及び第４のトランジスタのゲート絶縁膜の膜厚は、前記第５のトランジスタのゲート絶縁膜の膜厚よりも大きいことを特徴とするプログラマブルロジックデバイス。
8. ソース及びドレインの一方がビット線に電気的に接続され、ゲートがワード線に電気的に接続された第１のトランジスタと、
   ソース及びドレインの一方が第１の電位を与える配線に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続された第２のトランジスタと、
   ソース及びドレインの一方が反転ビット線に電気的に接続され、ゲートが前記ワード線に電気的に接続された第３のトランジスタと、
   ソース及びドレインの一方が第２の電位を与える配線に電気的に接続され、ゲートが前記第３のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、
   ゲートが前記第２のトランジスタのソース及びドレインの他方、及び前記第４のトランジスタのソース及びドレインの他方に電気的に接続され、前記第１の電位または第２の電位に従って、ソースとドレインとの間の導通状態または非導通状態を制御する第５のトランジスタと、
   第１の電極が前記第１のトランジスタのソース及びドレインの他方、及び前記第２のトランジスタのゲートに電気的に接続され、第２の電極がＧＮＤ電位を与える配線に電気的に接続された第１の容量素子と、
   第１の電極が前記第３のトランジスタのソース及びドレインの他方、及び前記第４のトランジスタのゲートに電気的に接続され、第２の電極が前記ＧＮＤ電位を与える配線に電気的に接続された第２の容量素子と、を有するプログラマブルスイッチエレメントを有し、
   前記第１のトランジスタ及び前記第３のトランジスタは、半導体層に酸化物半導体を有するトランジスタであり、
   前記第５のトランジスタは、半導体層にシリコンを有するトランジスタであり、
   前記第２のトランジスタ及び第４のトランジスタのゲート絶縁膜の膜厚は、前記第５のトランジスタのゲート絶縁膜の膜厚よりも大きいことを特徴とするプログラマブルロジックデバイス。
9. 請求項７または８において、
   前記第１の電位は、前記第５のトランジスタを導通状態とするための電位であり、
   前記第２の電位は、前記第５のトランジスタを非導通状態とするための電位であることを特徴とするプログラマブルロジックデバイス。
10. 請求項７乃至９のいずれか一において、
    前記ビット線及び前記反転ビット線は、前記ワード線がＬレベルの期間において、共にＬレベルの電位とすることを特徴とするプログラマブルロジックデバイス。
11. 請求項７乃至１０のいずれか一において、前記第１の電位は、前記第２の電位より大きいことを特徴とするプログラマブルロジックデバイス。
12. 請求項７乃至１１のいずれか一において、前記第５のトランジスタのソース及びドレインの一方には、リセット回路が電気的に接続されていることを特徴とするプログラマブルロジックデバイス。
13. 請求項７乃至１２のいずれか一において、前記第５のトランジスタのソース及びドレインの一方には、ラッチ回路が電気的に接続されていることを特徴とするプログラマブルロジックデバイス。

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