以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
(実施の形態1)
<放送システム>
図1は、放送システムの構成例を模式的に示すブロック図である。放送システム10は、カメラ11、送信装置12、受信装置13および表示装置14を有する。カメラ11は、イメージセンサ15および画像処理装置16を有する。送信装置12は、エンコーダ17および変調器18を有する。受信装置13は、復調器19およびデコーダ20を有する。表示装置14は画像処理装置21および表示部22を有する。
カメラ11が8K映像を撮影が可能である場合、イメージセンサ15は、8Kのカラー画像を撮像可能な画素数を有する。例えば、1画素が1の赤用(R)サブ画素、2の緑用(G)サブ画素、および1の青用(B)サブ画素でなる場合、イメージセンサ15には、少なくとも7680×4320×4[R、G+G、B]のサブ画素が必要となる。
イメージセンサ15は未加工のRawデータ23を生成する。画像処理装置16は、Rawデータ23に画像処理(ノイズ除去、補間処理など)を施し、映像データ24を生成する。映像データ24は送信装置12に出力される。
送信装置12は、映像データ24を処理して、放送帯域に適合する放送信号(搬送波)25を生成する。エンコーダ17は映像データ24を処理し、符号化データ26を生成する。エンコーダ17は、映像データ24を符号化する処理、映像データ24に放送制御用データ(例えば認証用のデータ)を付加する処理、暗号化処理、スクランブル処理(スペクトラム拡散のためのデータ並び替え処理)等を行う。
変調器18は符号化データ26をIQ変調(直交位相振幅変調)することで、放送信号25を生成し、出力する。放送信号25は、I(同位相)成分とQ(直交位相)成分の情報を持つ複合信号である。TV放送局は、映像データ24の取得、および放送信号25の供給を担う。
放送信号25は受信装置13で受信される。受信装置13は、放送信号25を表示装置14で表示可能な映像データ27に変換する機能を有する。復調器19は、放送信号25を復調して、I信号、Q信号の2つのアナログ信号に分解する。
デコーダ20は、I信号およびQ信号をデジタル信号に変換する処理を有する。また、デコーダ20は、デジタル信号に対して、各種の処理を実行し、データストリームを生成する。この処理には、フレーム分離、LDPC(Low Density Parity Check)符号の復号、放送制御用データの分離、デスクランブル処理等がある。デコーダ20は、データストリームを復号化し、映像データ27を生成する。復号化のための処理には、直交変換(DCT:離散コサイン変換、DST:離散サイン変換)、フレーム間予測処理、動き補償予測処理がある。
映像データ27は、表示装置14の画像処理装置21に入力される。画像処理装置21は、映像データ27を処理し、表示部22に入力可能なデータ信号28を生成する。画像処理装置21での処理は、画像処理(ガンマ処理)、デジタル−アナログ変換処理等がある。データ信号28が入力されることで、表示部22は表示を行う。
図2に、放送システムにおけるデータ伝送を模式的に示す。図2には、放送局69から送信された電波(放送信号)が、各家庭のテレビジョン受信装置68(TV68)に届けられるまでの経路を示している。TV68は、図1で説明した受信装置13および表示装置14を備えている。人工衛星70として、例えば、CS(通信衛星)、BS(放送衛星)などが挙げられる。アンテナ72として、例えば、BS・110°CSアンテナ、CSアンテナなどが挙げられる。アンテナ73として、例えば、UHF(Ultra High Frequency)アンテナなどが挙げられる。
電波74A、74Bは、衛星放送用の放送信号である。人工衛星70は電波74Aを受信すると、地上に向けて電波74Bを伝送する。各家庭において、電波74Bはアンテナ72で受信され、TV68において衛星TV放送を視聴することができる。あるいは、電波74Bは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のTV68に送信する。電波75A、75Bは、地上波放送用の放送信号である。電波塔71は、受信した電波75Aを増幅して、電波75Bを送信する。各家庭では、アンテナ73で電波75Bを受信することで、TV68で地上波TV放送を視聴することができる。
また、本実施の形態の映像配信システムは、TV放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
図2は、TV68が受信装置を内蔵している例を示している。TV68とは独立した受信装置で受信して、TV68に表示させることも可能である。そのような例を図3に示す。受信装置13は、TV68の外側に設けられてもよい(図3A)。アンテナ72、73とTV68は、無線機76及び無線機77を介して、データの授受を行ってもよい(図3B)。この場合、無線機76及び無線機77は、受信装置の機能も有する。また、TV68は、無線機77を内蔵してもよい(図3C)。
受信装置は、携帯可能な大きさにすることもできる。図3Dに示す受信装置78は、コネクタ部79を有する。表示装置、および情報端末(例えば、パーソナルコンピュータ、スマートフォン、携帯電話、タブレット型端末など)等の電子機器がコネクタ部79と接続可能な端子を備えていれば、これらで衛星放送や地上波放送を視聴することが可能となる。
図1の放送システム10において、デコーダ20は、専用ICやプロセッサ(例えば、GPU、CPU)等を組み合わせて構成することができる。また、デコーダ20は、データを一時的に記憶するフリップフロップと、電源の供給が遮断された状態でもデータを保持するデータ保持回路とで構成されるレジスタを有する。当該レジスタを有するデコーダでは、フリップフロップからデータ保持回路にデータを退避させてデコーダの電源遮断を行い、データ保持回路に退避させたデータをフリップフロップに復帰させることができる。
デコーダへの電源遮断を行っても退避させたデータの保持が可能なデータ保持回路は、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、OSトランジスタ)のオフ時のリーク電流が(オフ電流)極めて小さいことを利用したデータ保持回路を適用することが有効である。データの保持(電荷保持)を行うノードとしては、OSトランジスタのゲートノードを用いる構成とする。
当該構成とすることで、パケットのヘッダ情報からNullパケットと識別した際に、デコーダ20内のフリップフロップからデータを退避する。そしてNullパケット後の最初のペイロードを含んだパケットを識別した際に、デコーダ20の電源復帰を行い、退避させたデータをフリップフロップへ復帰させることができる。
上記デコーダの構成とすることにより、データの退避及び復帰に要する時間が、外部の不揮発性メモリを利用してデータの退避及び復帰を行う際に要する時間と比較して短縮できる。そのため、低消費電力化を図ることができる。加えてフリップフロップのデータの退避する回路において、OSトランジスタのゲートノードを用いることで、OSトランジスタが有するゲート絶縁膜により、電流リークを抑え、電荷の保持時間を長くすることができる。
<レジスタの構成>
図4は、上述したデコーダに適用可能なレジスタとして機能する半導体装置の構成を示す回路図である。半導体装置100は、回路110と、回路120と、を有する。
回路110は、電源電圧の供給が行われる状態で、データを記憶する機能を有する。回路120は、電源電圧の供給が行われない状態でもデータを記憶する機能を有する。
回路110は、例えば、フリップフロップ等の回路である。図4では、回路110としてフリップフロップを構成するRS型ラッチを図示しており、入力端子R、入力端子S、出力端子Q、出力端子QBを示している。
回路120は、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、OSトランジスタ)と、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタ)と、を組み合わせて、データに応じた電荷をオフ電流が小さいトランジスタを利用して保持することで、データを記憶する回路である。
なお以下の説明では、データ’1’であれば電圧VDD(ハイレベルの電圧、あるいは単にハイレベルともいう)のことをいう。つまりデータ’1’を保持するのであれば、電圧VDDに応じた電荷を保持することをいう。逆に、データ’0’であれば電圧VSS(ローレベルの電圧、あるいは単にローレベルともいう)のことをいう。つまりデータ’0’を保持するのであれば、電圧VSSに応じた電荷を保持することをいう。
なお電源電圧の供給は、電圧V1および電圧V2を切り替えて制御することができる。例えば、電圧V1を電圧VDDとし、電圧V2を電圧VSSとするとき、電源電圧の供給が行われる。また電圧V1と電圧V2を同じ電圧、例えば、電圧V1を電圧VSSとし、電圧V2を電圧VSSとするとき、電源電圧の供給が行われない。
次いで、本発明の一態様における回路120について説明する。回路120は、回路110の電源電圧の供給が停止する期間の前に、出力端子Q、QBのデータを退避させて保持する機能を有する。また回路120は、電源電圧の供給が再開された後に、保持したデータを回路110の出力端子Q、QBに復帰させる機能を有する。
回路120は、出力端子Qのデータを退避および復帰する回路として、インバータINVaと、トランジスタM1aと、トランジスタM2aと、トランジスタM3aと、容量素子C1aと、を有する。また回路120は、出力端子QBのデータを退避および復帰する回路として、インバータINVbと、トランジスタM1bと、トランジスタM2bと、トランジスタM3bと、容量素子C1bと、を有する。
なお以下の説明では、いずれのトランジスタもnチャネル型のトランジスタとして説明するが、pチャネル型でもよい。
インバータINVaの入力端子は、出力端子Qに接続される。インバータINVaの出力端子は、トランジスタM1aのソースまたはドレインの一方に接続される。トランジスタM1aのソースまたはドレインの他方は、ノードNa1に接続される。トランジスタM1aのゲートは、制御信号Storeが与えられる。ノードNa1は、トランジスタM1aのソースまたはドレインの他方と、トランジスタM2aのゲートと、容量素子C1aの一方の電極と、に接続されるノードである。トランジスタM2aのソースまたはドレインの一方は、制御信号Loadが与えられる。トランジスタM2aのソースまたはドレインの他方は、ノードNa2に接続される。ノードNa2は、トランジスタM2aのソースまたはドレインの他方と、トランジスタM3aのゲートと、に接続されるノードである。トランジスタM3aのソースまたはドレインの一方は、出力端子Qに接続される。トランジスタM3aのソースまたはドレインの他方は、電圧V2すなわち電圧VSSが与えられる。容量素子C1aの他方の電極は、電圧V2すなわち電圧VSSが与えられる。
インバータINVbの入力端子は、出力端子QBに接続される。インバータINVbの出力端子は、トランジスタM1bのソースまたはドレインの一方に接続される。トランジスタM1bのソースまたはドレインの他方は、ノードNb1に接続される。トランジスタM1bのゲートは、制御信号Storeが与えられる。ノードNb1は、トランジスタM1bのソースまたはドレインの他方と、トランジスタM2bのゲートと、容量素子C1bの一方の電極と、に接続されるノードである。トランジスタM2bのソースまたはドレインの一方は、制御信号Loadが与えられる。トランジスタM2bのソースまたはドレインの他方は、ノードNb2に接続される。ノードNb2は、トランジスタM2bのソースまたはドレインの他方と、トランジスタM3bのゲートと、に接続されるノードである。トランジスタM3bのソースまたはドレインの一方は、出力端子QBに接続される。トランジスタM3bのソースまたはドレインの他方は、電圧V2すなわち電圧VSSが与えられる。容量素子C1bの他方の電極は、電圧V2すなわち電圧VSSが与えられる。
インバータINVa、INVbは、それぞれ出力端子Q、QBのデータの論理を反転した信号を出力するために設けられる。当該構成は、回路110と回路120との間で、データの退避および復帰の動作を行う際、退避データと復帰データが反転する関係にあるため、予め出力端子Q、QBのデータを反転させて退避するためである。別途、データを反転させて退避および復帰を行う構成であれば、インバータINVa、INVbを省略することも可能である。またインバータINVa、INVbは、出力端子Q、QBの電荷供給能力を大きくするためのバッファとして設けることもできる。
制御信号Storeは、トランジスタM1a、M1bの導通状態を制御する信号である。ここでは、ハイレベルで導通状態、ローレベルで非導通状態とする。
トランジスタM1a、M1bは、OSトランジスタのようにオフ電流が極めて小さいトランジスタを用いる構成とする。該構成とすることで、トランジスタM1a、M1bを非導通状態とした際、ノードNa1、ノードNb1に保持したデータに応じた電圧を保持し続けることができる。
容量素子C1a、C1bは、ノードNa1、ノードNb1に保持したデータに応じた電圧を保持し続けるために設ける。なお容量素子C1a、C1bは、トランジスタM2a、M2bのゲート容量等を大きくしておくことで、省略することができる。
トランジスタM3a、M3bは、OSトランジスタと比べて駆動能力の高いSiトランジスタを用いる構成とする。Siトランジスタは、駆動能力を高めるため、ゲート絶縁膜がOSトランジスタのゲート絶縁膜と比べて薄いトランジスタとする。該構成とすることで、ノードNa2、ノードNb2の電圧の変化に応じて、トランジスタM3a、M3bを流れる電流量を早く異ならせることができる。
トランジスタM2a、M2bは、Siトランジスタと比べてゲート絶縁膜の厚いOSトランジスタを用いる構成とする。
制御信号Loadは、ノードNa1、ノードNb1に保持したデータに応じた電圧に従って、トランジスタM3a、M3bを流れる電流量を異ならせるための信号である。例えば、ノードNa1がハイレベルで、制御信号Loadをハイレベルとすると、トランジスタM2aが導通状態となり、ノードNa2の電圧が上昇し、トランジスタM3aを流れる電流量が増加するように変化する。また例えば、ノードNb1がローレベルで、制御信号Loadをハイレベルとすると、トランジスタM2bが非導通状態となり、ノードNb2の電圧が変化せず、トランジスタM3bを流れる電流量が変化しない。このトランジスタM3a、M3bを流れる電流量の変化によって、出力端子Q、QBの電圧に差が生じることを利用して、回路110にデータを復帰できる。
本発明の一態様は、データを保持するノードに相当するノードNa1、ノードNb1に接続されるトランジスタM2a、M2bのゲート絶縁膜をSiトランジスタのスケーリング則によらずに厚くできる構成にできる。そのため、データの保持時間を長くすることができる。或いは、本発明の一態様は、回路110と回路120との間で電源電圧の供給の停止および再開に応じて、データの退避および復帰を実現できる構成である。そのため、データの保持をしつつ、電源電圧の供給の停止による低消費電力化を実現できる。
<レジスタの動作>
次いで、レジスタとして機能する半導体装置の動作の一例について図5を参照して説明する。図5には、図4の回路110を、NOR回路を2つ有するRSラッチとした回路110Aとした半導体装置100の回路図を示している。図6には、図5に示す半導体装置100における電源電圧の供給の停止および再開に伴う、データの退避、復帰を説明するためのタイミングチャート図を示す。
図6に示すタイミングチャートでは、入力端子Rの信号波形、入力端子Sの信号波形、出力端子Qの信号波形、出力端子QBの信号波形、制御信号Storeの信号波形、制御信号Loadの信号波形、電圧V1の変化を表す波形、ノードNa1の電圧の変化を表す波形、ノードNa2の電圧の変化を表す波形、ノードNb1の電圧の変化を表す波形、ノードNb2の電圧の変化を表す波形をハイレベル、ローレベルで示している。また図6に示すタイミングチャート図では、波形の変化が現れる時刻を時刻T1乃至T14としている。また図6に示すタイミングチャート図では、通常動作を行う期間P1、データの退避動作を行う期間P2、電源電圧の供給が停止する期間P3、データの復帰動作を行う期間P4を示している。なお図6に示す各波形は遅延等を考慮していないが、実際の回路では入力する信号に遅れて出力する信号が変化する。
また図7乃至9では、期間P1乃至P4における回路110Aへの電源電圧の供給の状態、回路120における各トランジスタの状態、制御信号Store、Loadの状態、出力端子または各ノードにおけるデータに応じた電圧の状態、を表したものである。なお図7は、期間P1のT3乃至T5に対応する。また図8は、期間P2のT6乃至T7に対応する。図9は、期間P3のT8乃至T9に対応する。図10は、期間P4のT10乃至T11に対応する。
期間P1の時刻T1では、入力端子Rの信号波形をローレベルからハイレベルにし、データをリセットする。出力端子Qの信号波形はハイレベルからローレベルとなる。出力端子QBの信号波形はローレベルからハイレベルとなる。そして、期間P1の時刻T2では、入力端子Rの信号波形をハイレベルからローレベルにし、出力端子Q、QBの状態が保持される。そして期間P1の時刻T3では、入力端子Sの信号波形をローレベルからハイレベルにし、データをセットする。出力端子Qの信号波形はローレベルからハイレベルとなる。出力端子QBの信号波形はハイレベルからローレベルとなる。そして、期間P1の時刻T4では、入力端子Sの信号波形をハイレベルからローレベルにする。そして、期間P1の時刻T5でも、出力端子Q、QBの状態が保持される。以上が期間P1の説明である。
次いで期間P2の時刻T6では、制御信号Storeをローレベルからハイレベルにし、回路110Aのデータを回路120へ退避させる。出力端子Q、QBのデータに応じた電圧は、インバータで反転され、ノードNa1、Nb1に与えられる。つまり、ノードNa1にローレベル、ノードNb1にハイレベルが与えられる。そして、期間P2の時刻T7では、制御信号Storeをハイレベルからローレベルにし、ノードNa1、Nb1に与えたデータに対応する電圧を回路120に保持させる。このノードNa1、Nb1に保持した電圧は、制御信号Storeをローレベルとし、トランジスタM1a、M1bを非導通状態とすることで維持される。本発明の一態様の構成では、上述したようにトランジスタM2a、M2bは、SiトランジスタであるトランジスタM3a、M3bより厚いゲート絶縁膜を有するOSトランジスタで構成される。そのため、Siトランジスタの微細化が進み、ゲート絶縁膜の薄膜化が進んでも、データに応じた電圧を保持しやすくすることができる。以上が期間P2の説明である。
次いで期間P3の時刻T8では、電圧V1をハイレベルからローレベル、すなわち電圧VDDから電圧VSSとし、回路110Aへの電源電圧の供給を停止する。出力端子Q、QBは、ローレベルとなる。一方で、期間P2で保持したノードNa1、Nb1の電圧は、制御信号Storeをローレベルとすることで保持される。そのため、電源電圧の供給が停止してもデータの保持が可能な不揮発性の記憶装置として機能させることができる。以上が期間P3の説明である。
次いで時刻T9では、制御信号Loadをローレベルからハイレベルにし、回路120のノードNa1に保持した電圧に従ってデータを回路110Aへ復帰させる。ノードNb1にはハイレベルが保持されており、ノードNb1にゲートが接続されたトランジスタM2bは導通状態となる。したがって、制御信号Loadの波形の変化にしたがって、ノードNb2の電圧がローレベルからハイレベルに変化する。一方、ノードNa1にはローレベルが保持されており、ノードNa1にゲートが接続されたトランジスタM2aは非導通状態となる。したがってノードNa2の電圧は、ローレベルのままとなる。
次いで期間P4の時刻T10では、電圧V1をローレベルからハイレベル、すなわち電圧VSSから電圧VDDとし、回路110Aへの電源電圧の供給を再開する。先に述べた時刻T9でのノードNa2、Nb2の電圧の違いに応じて、トランジスタM3a、M3bを流れる電流量に差が生じる。この電流量の差が出力端子Q、QBの電圧の立ち上がりに差を生じさせるため、出力端子Qはハイレベル、出力端子QBはローレベルとなる。つまり、回路110Aに時刻T5での元のデータを復帰させることができる。そして、期間P4の時刻T11では、制御信号Loadをハイレベルからローレベルにし、同様にノードNb2の電圧もハイレベルからローレベルとなる。期間P1の時刻T12でも、出力端子Q、QBの状態が保持される。以上が期間P4の説明である。
再び、期間P1の時刻T13では、入力端子Rの信号波形をローレベルからハイレベルにし、データをリセットする。出力端子Qの信号波形はハイレベルからローレベルとなる。出力端子QBの信号波形はローレベルからハイレベルとなる。そして、期間P1の時刻T14では、入力端子Rの信号波形をハイレベルからローレベルにし、出力端子Q、QBの状態が保持される。
以上、説明したタイミングチャートの動作によって、図5に示す半導体装置100は、電源電圧の供給の停止および再開に伴う、データの退避、復帰を行うことができる。
<レジスタの変形例>
次いで、上述のレジスタとして機能する半導体装置の変形例について説明する。
図4で説明した回路110は、例えばラッチ又はフリップフロップを用いればよい。回路110は、適用するデータの種類に応じて、D型ラッチ、T型ラッチ、JK型ラッチ、又はRS型ラッチ等を用いることができる。
例えば、図11(A)に示す回路110Bのようにリセット端子を有するD型ラッチとすることもできる。この場合、リセット用の入力端子R、データ入力用の入力端子D、クロック信号を与える端子CLKが設けられる。回路120は、図11(A)に示すように、出力端子Q、QBに接続されるように設ければよい。
また別の変形例として図4で説明した回路110は、例えばSRAM(Static Random Access Memory)を用いることができる。
例えば、図11(B)に示す回路110CのようにSRAMに適用することができる。この場合、データ入力用の入力端子D、DBが設けられる。回路120は、図11(B)に示すように、インバータループを構成する2つの端子に接続されるように設ければよい。
図4で説明した回路120は、例えばインバータINVa、INVbを省略することができる。図12には、インバータINVa、INVbを省略した回路120Aを有する半導体装置100の回路図を示す。図4で説明した回路120と異なる点は、トランジスタM3a、M3bに接続される出力端子Q、QBを変更する点にある。このようにすることで、インバータINVa、INVbがなくても、データの退避、復帰を行うことができる。
また図4で説明したOSトランジスタで構成されるトランジスタM1a、M1b、M2a、M2bは、バックゲートを有するトランジスタとすることが好適である。該構成とすることで、バックゲートに与える電圧を変えることで閾値電圧の制御を容易に行うことができる。例えば、図13(A)に図示するように、トランジスタM1a、M1b、M2a、M2bのバックゲートに共通して電圧V3を与えて各トランジスタの閾値電圧を制御すればよい。なお電圧V3は、電圧V2よりも小さい電圧とすることでトランジスタの閾値電圧をプラスシフトしやすくできるため好適である。なおバックゲートを設けるトランジスタは、図13(B)に図示するように、データを保持するノードNa1、Nb1にソースまたはドレインの他方が接続されるトランジスタM1a、M1bのみとしてもよい。該構成とすることで、バックゲートのないトランジスタM2a、M2bを導通状態にしやすくすることができる。
<デコーダの動作>
図14(A)にトランスポートストリーム(TS)のデータ構造の一例を示す。トランスポートストリームは、様々な情報を含んだ(多重化された)TSパケット80(パケットともいう)が連続した構造を有する。各パケット夫々には、ヘッダ部81が存在する。
なお、以下、データ伝送方式の代表例としてTSを取り上げるが、MMT(MPEG Media Transport)など、他の伝送方式におけるデータ伝送ついても、適宜読み替えることができる。また、パケットとは、データストリームを適当なデータ量で区切ったデータのかたまりである。以下、代表例としてTSパケットを取り上げるが、他の伝送方式で用いられる種々のパケットについても、適宜読み替えることができる。
TSパケット80は、インデックス、映像、音声、NULL等の種類ごとにTSパケット80内のデータ(ペイロード)の解釈が異なるため、ヘッダ部81内に存在する識別子(パケット識別子:PID)によりTSパケット80の種類を特定する必要がある。
また、トランスポートストリームの送信機と受信機との同期を取るため、再生時刻またはタイムスタンプ情報を含んだTSパケットを有していてもよい。
図14(A)に示すデータ構造を有するTSパケットは、デコーダが有する多重分離回路にて処理される。図14(B)は、TSパケット80が入力される際の動作ステップを説明するフローチャートを示す。
ステップS1では、TSパケット80のヘッダ部81内のパケット識別子(PID)を検出する。
ステップS2では、前のTSパケット80の種類がNULLであるか否かの判定を行う。
ステップS3では、前のTSパケット80の種類がNULLの場合、現在のTSパケット80がNULLであるか否かの判定を行う。ステップS3において現在のTSパケット80の種類がNULLである場合、次のTSパケット80が入力される。
ステップS4では、ステップS3において現在のTSパケット80の種類がNULLでない場合、多重分離回路およびマルチメディア復号回路(電子番組表復号回路、映像復号回路および音声復号回路等))が有するレジスタ、つまり上述した半導体装置に電源供給する処理を行う。
ステップS5では、多重分離回路およびマルチメディア復号回路が有するレジスタにおいて、データ保持回路からフリップフロップへのデータ復帰処理を行う。
ステップS6では、多重分離回路およびマルチメディア復号回路において現在のTSパケット80のペイロード復号処理を行う。そして次のTSパケット80が入力される。
ステップS7では、前のTSパケット80の種類がNULLでない場合、現在のTSパケット80がNULLであるか否かの判定を行う。
ステップS8では、ステップS7において現在のTSパケット80の種類がNULLの場合、多重分離回路およびマルチメディア復号回路が有するレジスタにおいて、フリップフロップからデータ保持回路へのデータ退避処理を行う。
ステップS9において、多重分離回路およびマルチメディア復号回路が有するレジスタ、つまり上述した半導体装置への電源遮断する処理を行う。そして次のTSパケット80が入力される。
以上のようにして、TSパケット80をデコーダへ入力する際には、TSパケット80のヘッダ部81内のパケット識別子(PID)からTSパケット80の種類を判定し、データの復帰または退避、レジスタへの電源供給または電源遮断を行う。当該構成とすることで、レジスタでの消費電力を削減することができる。
図15には図14(B)に示した処理を行うデコーダ20のブロック図を示す。
デコーダ20は復調器19からI信号及びQ信号が入力される。
入力されたI信号及びQ信号は、直交検波回路51により、符号化されたTMCC(Transmission and Multiplexing Configuration Control)の抽出とLDPC(Low Density Parity Check)符号の抽出が行われる。
符号化されたTMCCはTMCC復号回路55により復号処理され、LDPC(Low Density Parity Check)符号復号回路52、エネルギー逆拡散回路53、BCH(Bose−Chaudhuri−Hocquenghem)符号復号回路54に利用される。
I信号およびQ信号は、LDPC符号復号回路52、エネルギー逆拡散回路53、BCH復号符号回路54において復号処理を行うことで、映像信号および音声信号の伝送形式となる。
上記伝送形式は、限定受信(CA(Conditional Access))逆拡散回路56において、暗号解除が行われる。
その後、映像、音声および電子番組表(EPG: Electric Program Guide)等の多重化された転送方式に対して、多重分離回路57で多重分離を行う。
多重分離によって電子番組表復号回路60では、電子番組表データの復号処理が行われる。
同様に映像復号回路58では、映像データの復号処理が行われる。また音声復号回路59では、音声データの復号処理を行われる。また、映像復号回路58及び音声復号回路59では、復号処理を行う際に電子番組表復号回路60で得られた出力電子番組表データを用いる。
映像復号回路58及び音声復号回路59により復号された映像データ及び音声データは、表示装置14へ転送される。
(実施の形態2)
本実施の形態では、上記実施の形態で説明したOSトランジスタについて説明する。
<オフ電流特性について>
OSトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、8×1011/cm3未満、さらに好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
なおオフ電流を低くしたOSトランジスタでは、室温(25℃程度)にてチャネル幅1μmあたりの規格化されたオフ電流が1×10−18A以下、好ましくは1×10−21A以下、更に好ましくは1×10−24A以下、又は85℃にて1×10−15A以下、好ましくは1×10−18A以下、更に好ましくは1×10−21A以下とすることができる。
<温度特性について>
OSトランジスタは、Siトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図27(A)にOSトランジスタのゲート電圧VG−ドレイン電流ID特性、及びゲート電圧VG−電界効果移動度μFE特性の温度依存性を、図27(B)にSiトランジスタのゲート電圧VG−ドレイン電流ID特性、及びゲート電圧VG−電界効果移動度μFE特性の温度依存性を、示す。なお図27(A)、(B)においては、−25℃、50℃、150℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧VDは1Vとしている。
なお図27(A)に示すOSトランジスタの電気的特性は、チャネル長L=0.45μm、チャネル幅W=10μm、ゲート絶縁層の酸化膜の膜厚Tox=20nmでのグラフである。また図27(B)に示すSiトランジスタの電気的特性は、L=0.35μm、W=10μm、Tox=20nmでのグラフである。
なおOSトランジスタの酸化物半導体層は、In−Ga−Zn系酸化物で作製し、Siトランジスタは、シリコンウエハから作製したものである。
図27(A)及び(B)からは、OSトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、OSトランジスタのオフ電流が温度によらず測定下限(I0)以下であるが、Siトランジスタのオフ電流は、温度依存性が大きい。図27(B)の測定結果は、150℃では、Siトランジスタはオフ電流が上昇し、電流オン/オフ比が十分に大きくならないことを示している。
図27(A)及び(B)のグラフから、OSトランジスタをスイッチとして用いる場合、150℃以上の温度下においても、動作させることができる。そのため、半導体装置の耐熱性を優れたものとすることができる。
<耐圧特性について>
ここでOSトランジスタの電圧に対する耐圧について、Siトランジスタの耐圧と比較し、説明する。
図28では、OSトランジスタのドレイン耐圧について説明するため、SiトランジスタとOSトランジスタとのVD−ID特性図について示す。図28では、SiトランジスタとOSトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長Lを0.9μmとし、チャネル幅Wを10μmとし、酸化シリコンを用いたゲート絶縁膜の膜厚Toxを20nmとしている。なおゲート電圧は、2Vとしている。
図28に示すようにSiトランジスタでは、ドレイン電圧の増加に対して4V程度でアバランシェブレークダウンが起こるのに対して、OSトランジスタでは、ドレイン電圧の増加に対して26V程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。
図29(A)では、ゲート電圧を変化させた際の、OSトランジスタのVD−ID特性図について示す。また図29(B)では、ゲート電圧を変化させた際の、SiトランジスタのVD−ID特性図について示す。図29(A)、(B)では、SiトランジスタとOSトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を0.9μmとし、チャネル幅を10μmとし、酸化シリコンを用いたゲート絶縁膜の膜厚を20nmとしている。なおゲート電圧は、図29(A)のOSトランジスタでは0.1V、2.06V、4.02V、5.98V.7.94Vと変化させ、図29(B)のSiトランジスタでは0.1V、1.28V、2.46V、3.64V、4.82Vと変化させている。
図29(A)、(B)に示すようにSiトランジスタでは、ドレイン電圧の増加に対して4乃至5V程度でアバランシェブレークダウンが起こるのに対して、OSトランジスタでは、ドレイン電圧の増加に対して9V程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。
図28、図29(A)、(B)からもわかるようにOSトランジスタはSiトランジスタと比べて耐圧が高い。そのため高い電圧が印加される箇所にOSトランジスタを適用しても、絶縁破壊を引き起こすことなく安定して使用することができる。
<オフ電流>
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。従ってトランジスタのオフ電流がI以下となるVgsが存在するときに、トランジスタのオフ電流がI以下である、と言う場合がある。トランジスタのオフ電流は、Vgsが所定の値であるときのオフ電流、Vgsが所定の範囲内の値であるときのオフ電流、または、Vgsが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vであるときのドレイン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−13Aであり、Vgsが−0.5Vにおけるドレイン電流が1×10−19Aであり、Vgsが−0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおいて、または、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下であるから、当該トランジスタのオフ電流は1×10−19A以下である、と言う場合がある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10−22A以下である、と言う場合がある。
本明細書では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりの値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さ(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsが存在するときに、トランジスタのオフ電流がI以下である、と言う場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsの絶対値が0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。Vdsが所定の値であるときに、トランジスタのオフ電流がI以下となるVgsが存在する場合、トランジスタのオフ電流がI以下である、と言うことがある。ここで、所定の値とは、例えば、0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVdsの値、または、当該トランジスタが含まれる半導体装置等において使用されるVdsの値である。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
<酸化物半導体の組成>
なおOSトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム(In)又は亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化物、In−Ti−Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。
例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=3:1:2、In:Ga:Zn=4:2:3、あるいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
<酸化物半導体中の不純物>
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水素化処理)によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく(ゼロに近く)、キャリア密度が8×1011/cm3未満、さらに好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上であることをいう。
<酸化物半導体の構造>
酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、CAAC−OS膜について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)膜と呼ぶ。
a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の結晶のa−b面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、a−like OS膜の密度は78.6%以上92.3%未満となる。また、例えば、単結晶の密度に対し、nc−OS膜の密度およびCAAC−OS膜の密度は92.3%以上100%未満となる。なお、単結晶の密度に対し密度が78%未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnO4の密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、a−like OS膜の密度は5.0g/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の密度およびCAAC−OS膜の密度は5.9g/cm3以上6.3g/cm3未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
以上説明したようにOSトランジスタは、極めて優れたオフ電流特性を実現できる。
(実施の形態3)
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。
<断面構造の模式図>
まず本発明の一態様に係る半導体装置の断面構造の模式図について、図16(A)、(B)で説明する。
本発明の一態様における半導体装置が有するトランジスタは、Siトランジスタ及びOSトランジスタで構成される。半導体装置の断面構造としては、Siトランジスタを有する層と、OSトランジスタを有する層とを積層して設ける構成を挙げることができる。それぞれの層では、同じ材料の半導体層で構成される、複数のトランジスタを有する。
本発明の一態様における半導体装置は、一例としては、図16(A)に示すように、Siトランジスタを有する層31(図中、Si−FET Layerと表記)、配線が設けられる層32(図中、Wiring Layerと表記)、OSトランジスタを有する層33(図中、OS−FET Layerと表記)の順に積層して設けることができる。
図16(A)に示す断面構造の模式図でSiトランジスタを有する層31は、単結晶のシリコン基板に形成されるSiトランジスタを有する。なおSiトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。
図16(A)に示す断面構造の模式図でOSトランジスタを有する層33は、平坦化された絶縁表面上に形成されるOSトランジスタを有する。
図16(A)に示す断面構造の模式図で配線が設けられる層32は、Siトランジスタを有する層31、及び/又はOSトランジスタを有する層33が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有する。配線が設けられる層32は、図16(A)では層32を単層で示したが、複数積層して設ける構成としてもよい。
なお図16(A)に示す断面構造の模式図でOSトランジスタを有する層33は、図16(A)では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図16(B)に示す断面構造の模式図で表すことができる。
図16(B)では、OSトランジスタを有する層33_1及び33_2とする2層構造を例示している。図16(B)に示す断面構造の模式図でOSトランジスタを有する層33_1及び33_2は、平坦化された絶縁表面上に形成されるOSトランジスタを有する。図16(B)では、2層を積層する例を示したが、積層数は限定されない。なおOSトランジスタを有する層33_1及び33_2の間には、配線が設けられる層32を設ける構成とすることができる。該構成とすることで、OSトランジスタ同士を電気的に接続することができる。
上記実施の形態1の図4で説明したトランジスタM1a、M2a(M1b、M2b)はOSトランジスタであり、トランジスタM3a(M3b)はSiトランジスタである。そのため図4の各トランジスタを図16(A)、(B)の各層に適用する場合、Siトランジスタを有する層31は、トランジスタM3a(M3b)を有し、またOSトランジスタを有する層33、33_1、33_2は、トランジスタM1a、M2a(M1b、M2b)を有する構成となる。図16(A)、(B)に示すようにOSトランジスタを有する層をSiトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置のチップ面積を縮小し、小型化を図ることができる。
<Siトランジスタを有する層、配線が設けられる層の断面構造>
次いで図17では、図16(A)、(B)で説明したSiトランジスタを有する層31、配線が設けられる層32の断面構造の一例について示す。図17では、Siトランジスタを有する層31が有するトランジスタ41の断面構造について説明する。図17のトランジスタ41の断面構造は、例えば、上記実施の形態1の図4で図示したトランジスタM3a(M3b)に適用することができる。
なお図17において、破線A1−A2で示す領域では、トランジスタ41のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ41のチャネル幅方向における構造を示している。
図17で、トランジスタ41が形成される基板400は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図17では、単結晶シリコン基板を基板400として用いる場合を例示している。
また、トランジスタ41は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図17では、トレンチ分離法を用いてトランジスタ41を電気的に分離する場合を例示している。具体的に、図17では、エッチング等により基板400に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域401により、トランジスタ41を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板400の凸部には、トランジスタ41の不純物領域402及び不純物領域403と、不純物領域402及び不純物領域403に挟まれたチャネル形成領域404とが設けられている。さらに、トランジスタ41は、チャネル形成領域404を覆う絶縁膜405と、絶縁膜405を間に挟んでチャネル形成領域404と重なるゲート電極406とを有する。
トランジスタ41では、チャネル形成領域404における凸部の側部及び上部と、ゲート電極406とが絶縁膜405を間に挟んで重なることで、チャネル形成領域404の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ41の基板上における専有面積を小さく抑えつつ、トランジスタ41におけるキャリアの移動量を増加させることができる。その結果、トランジスタ41は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域404における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域404における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ41のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ41の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ41上には、絶縁膜411が設けられている。絶縁膜411には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ電気的に接続されている導電膜412、導電膜413と、ゲート電極406に電気的に接続されている導電膜414とが、形成されている。
そして、導電膜412は、絶縁膜411上に形成された導電膜416に電気的に接続されており、導電膜413は、絶縁膜411上に形成された導電膜417に電気的に接続されており、導電膜414は、絶縁膜411上に形成された導電膜418に電気的に接続されている。
なお図17において、図16(A)、(B)で図示した配線が設けられる層32は、導電膜416、417、418に相当する。なお配線が設けられる層32は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。
<OSトランジスタを有する層の断面構造>
次いで図18(A)、(B)では、図16(A)、(B)で説明したOSトランジスタを有する層33の断面構造の一例について示す。図18(A)、(B)では、OSトランジスタを有する層33が有するトランジスタ42の断面構造について説明する。図18(A)、(B)のトランジスタ42の断面構造は、例えば、上記実施の形態1の図4で図示したトランジスタM1a、M2a(M1b、M2b)に適用することができる。
なお図18(A)、(B)において、図17と同様に、破線A1−A2で示す領域では、トランジスタ42のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ42のチャネル幅方向における構造を示している。
図16(A)、(B)で説明した配線が設けられる層32の上層に設けられる、絶縁膜420上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜421が設けられている。絶縁膜421は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜421上には絶縁膜422が設けられており、絶縁膜422上には、トランジスタ42が設けられている。
トランジスタ42は、絶縁膜422上に、酸化物半導体を含む半導体膜430と、半導体膜430に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430を覆っているゲート絶縁膜431と、ゲート絶縁膜431を間に挟んで半導体膜430と重なるゲート電極434と、を有する。
なお、図18(A)において、トランジスタ42は、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、絶縁膜422を間に挟んで半導体膜430と重なるゲート電極を、さらに有していても良い。
トランジスタ42が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。
また、図18(A)では、トランジスタ42が、一のゲート電極434に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ42は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図18(A)に示すように、トランジスタ42は、半導体膜430が、絶縁膜422上において順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ42が有する半導体膜430が、単膜の金属酸化物膜で構成されていても良い。
なお酸化物半導体膜430bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜430bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜430bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
なお酸化物半導体膜430a、430cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜430a、430cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜430a、430cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6等がある。
絶縁膜422は、加熱により酸素の一部を酸化物半導体膜430a乃至酸化物半導体膜430cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜422は、欠陥が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜422は、加熱により上記酸素の一部を酸化物半導体膜430a乃至酸化物半導体膜430cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜422は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図18(A)に示すトランジスタ42は、チャネル領域が形成される酸化物半導体膜430bの端部のうち、導電膜432及び導電膜433とは重ならない端部、言い換えると、導電膜432及び導電膜433が位置する領域とは異なる領域に位置する端部と、ゲート電極434とが、重なる構成を有する。酸化物半導体膜430bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいと考えられる。しかし、図18(A)に示すトランジスタ42では、導電膜432及び導電膜433とは重ならない酸化物半導体膜430bの端部と、ゲート電極434とが重なるため、ゲート電極434の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜430bの端部を介して導電膜432と導電膜433の間に流れる電流を、ゲート電極434に与える電圧によって制御することができる。このようなトランジスタ42の構造を、Surrounded Channel(S−Channel)構造とよぶ。
具体的に、S−Channel構造の場合、トランジスタ42がオフとなるような電圧をゲート電極434に与えたときは、当該端部を介して導電膜432と導電膜433の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ42では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜430bの端部における導電膜432と導電膜433の間の長さが短くなっても、トランジスタ42のオフ電流を小さく抑えることができる。よって、トランジスタ42は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。
また、具体的に、S−Channel構造の場合、トランジスタ42が導通状態となるような電圧をゲート電極434に与えたときは、当該端部を介して導電膜432と導電膜433の間に流れる電流を大きくすることができる。当該電流は、トランジスタ42の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜430bの端部と、ゲート電極434とが重なることで、酸化物半導体膜430bにおいてキャリアの流れる領域が、ゲート絶縁膜431に近い酸化物半導体膜430bの界面近傍のみでなく、酸化物半導体膜430bの広い範囲においてキャリアが流れるため、トランジスタ42におけるキャリアの移動量が増加する。この結果、トランジスタ42のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図18(A)の説明では、トランジスタ42が有する半導体膜430が、順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する構造として例示している。半導体膜430は、他の構造として図18(B)に示すような構造でもよい。図18(B)に示すように、半導体膜430が有する酸化物半導体膜430cは、導電膜432及び導電膜433の上層でゲート絶縁膜431と重畳させて設ける構成としてもよい。
<Siトランジスタを有する層とOSトランジスタを有する層とを積層した断面構造>
次いで図16乃至19では、図17で説明したSiトランジスタを有する層31と、配線が設けられた層32と、図18(A)で説明したOSトランジスタを有する層33と、を積層した際の断面構造の一例について示す。
図19は、図16(A)に示す模式図の断面構造の一例である。
なお図19において、図17、図18(A)、(B)と同様に、破線A1−A2で示す領域では、トランジスタ41、42のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ41、42のチャネル幅方向における構造を示している。
なお本発明の一態様では、図19に示すように、トランジスタ41のチャネル長方向とトランジスタ42のチャネル長方向とが、必ずしも一致していなくともよい。
なお図19においては、トランジスタ41とトランジスタ42とを電気的に接続するために、絶縁膜420乃至絶縁膜422には開口部が設けられている。開口部に設けられる導電膜433は、上記開口部において導電膜418に接続されている。
図19に示す断面構造では、図16(A)の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ42を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ41上に形成する。図19の構成とすることで、トランジスタ42のチャネル形成領域と、トランジスタ41のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。
なおOSトランジスタを有する層33に設けられるトランジスタ42を、上記実施の形態1の図4で図示したトランジスタM1a、M2a(M1b、M2b)に適用する場合、トランジスタM1a、M2a(M1b、M2b)同士を同じ層に設けてもよいし、異なる層に設けてもよい。
例えば、OSトランジスタを有する層33に設けられるトランジスタ42を同じ層に設ける場合、図20に示す構成とすることができる。また、OSトランジスタを有する層33に設けられるトランジスタ42を異なる層に設ける場合、OSトランジスタを有する層33_1と層33_2を分け、配線が設けられる層32を間に介して積層する、図21に示す構成とすることができる。
図20に示す断面構造とすることで、OSトランジスタ数が増えてもOSトランジスタを有する層33を1層設ければよいため、積層数を削減することができる。例えば図20ではトランジスタ42Aとトランジスタ42Bとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。
なお図20において、トランジスタ41、42A、42Bのチャネル長方向における構造を示している。チャネル幅方向の構造については図19で示した構造と同様であり、前述の構造を参照すればよい。
図20の断面構造の構成を実施の形態1の各トランジスタに適用すると、トランジスタ42A、42BをトランジスタM1a、M2a(M1b、M2b)として、作製することができる。そのため、半導体装置の製造コストの低減を図ることができる。
また、図21に示す断面構造とすることで、OSトランジスタ数が増えても、OSトランジスタを有する層33_1、33_2と複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。
なお図21において、トランジスタ41、42C、42Dのチャネル長方向における構造を示している。チャネル幅方向の構造については図19で示した構造と同様であり、前述の構造を参照すればよい。
図21の断面構造の構成を実施の形態1の各トランジスタに適用すると、トランジスタ42C、42DをトランジスタM1a、M2a(M1b、M2b)として、作製することができる。図21に示す断面構造とすることで、異なる層にあるOSトランジスタを有する層33_1、33_2とで膜厚、膜質等を異ならせたOSトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチング特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。
(実施の形態4)
本実施の形態では、PLD(Programmable Logic Device)
における半導体装置の応用例について説明する。図22はPLDが有するロジックアレイのブロック図についての一例を示す図である。ロジックアレイ300は、アレイ状の複数のLE301(Logic Element)を有する。ここでアレイ状とは、行列状にロジックエレメントが周期的に配列していることを指し、配列は図22の配列に限られない。本実施の形態で説明する半導体装置は、PLD内のレジスタとして機能する。
また、LE301を囲むように、複数の配線が形成されている。図22においては、これらの配線は複数の水平な配線群303と複数の垂直な配線群304とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群303と垂直な配線群304とが交わる部分にはスイッチ部302が設けられる。また、水平な配線群303及び垂直な配線群304は入出力端子305に接続され、ロジックアレイ300の外部回路と信号の授受を行う。
複数のLE301の入出力端子は、それぞれ周囲に設けられた水平な配線群303や垂直な配線群304に接続している。例えば、LE301の入出力端子は図22においてそれぞれ上下左右の側で水平な配線群303や垂直な配線群304と接続している。この入出力端子を用いることで、LE301は他のLE301に接続することができる。任意のLE301と、これと異なるLE301との接続経路は、スイッチ部302内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。
スイッチ部302内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定される。スイッチ部302に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。
図23は図22で示したLE301のブロック図である。図23に示すLE301は、一例として、ルックアップテーブル(Look Up Table:以下、LUT)311、フリップフロップ312及びマルチプレクサ313を有する。また図23では、LUT311及びマルチプレクサ313に接続されて、コンフィギュレーションメモリ314、315が設けられている。
なおコンフィギュレーションメモリ314、315は、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。
なおコンフィギュレーションデータとは、一例としては、LUT311のデータ、マルチプレクサ313の入力信号の選択情報、スイッチ部302の導通又は非導通のデータをいう。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する記憶素子をいう。
LUT311は、コンフィギュレーションメモリ314に記憶されたコンフィギュレーションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーションデータが確定すると、LUT311は、入力端子316に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、LUT311からは、上記出力値を含む信号が出力される。
フリップフロップ312は、LUT311から出力される信号を保持し、クロック信号CLKに同期して当該信号に対応した出力信号が、マルチプレクサ313に出力される。
マルチプレクサ313は、LUT311からの出力信号と、フリップフロップ312からの出力信号とが入力されている。そして、マルチプレクサ313は、コンフィギュレーションメモリ315に保持されているコンフィギュレーションデータに従って、上記2つの出力信号のいずれか一方に切り替えて出力する。マルチプレクサ313からの出力信号は、出力端子317から出力される。
本発明の一態様では、フリップフロップ312といった一時的なデータの記憶を行う回路に、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるフリップフロップ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で上記データを復帰することができる。よって、PLDを構成する複数のロジックエレメントにおいて、電源電圧の供給の停止を行うことができる。従って、PLDの消費電力を小さく抑えることができる。
(実施の形態5)
本実施の形態では、CPU(Central Processing Unit)における半導体装置の応用例について説明する。図24は、CPUのブロック図の一例を示す図である。本実施の形態で説明する半導体装置は、CPU内のレジスタとして機能する。
CPU500は、一例として、プログラムカウンタ511、命令レジスタ512、命令デコーダ513、汎用レジスタ514、及びALU515(Arithmetic logic unit)を有する。CPU500の外部には、CPU500とのデータの入出力を行うための主記憶装置501が設けられる。
プログラムカウンタ511は、読み出す(フェッチする)命令(コマンド)のアドレスを記憶するレジスタである。命令レジスタ512は、主記憶装置501から命令デコーダ513に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ513は、入力されたデータをデコードし、汎用レジスタ514でのレジスタ指定、及びALU515での演算方法指定等の信号を生成する回路である。汎用レジスタ514は、主記憶装置501から読み出されたデータ、ALU515の演算処理の途中で得られたデータ、或いはALU515の演算処理の結果得られたデータ、などを記憶することができる。ALU515は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、CPU500には、別途データキャッシュ等、すなわち演算結果などを一時的に記憶する回路があってもよい。
次いで、CPU500の動作について説明する。
CPU500は、プログラムカウンタ511で指定された、読み出す命令のアドレスを主記憶装置501に出力するよう、指示を行う。次いで主記憶装置501に記憶された、実行する命令のアドレスからデータを読み出し、命令レジスタ512に記憶させる。
命令デコーダ513は、命令レジスタ512に記憶されたデータをデコードし、命令を実行する。具体的には、汎用レジスタ514でのレジスタ指定、及びALU515での演算方法指定等の信号を生成する。
汎用レジスタ514では、命令に従って、命令デコーダ513で指定されたデータをALU515又は主記憶装置501に出力する。ALU515では、命令デコーダ513で指定された演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ514に記憶する。
そして、命令の実行が終了すると、CPU500は、命令を読み出し、命令レジスタ512から読み出したデータをデコード、命令を実行するという動作を繰り返す。
本発明の一態様では、プログラムカウンタ511、命令レジスタ512、命令デコーダ513、汎用レジスタ514といった一時的なデータの記憶を行うレジスタに、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるレジスタ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で上記データを復帰することができる。よって、CPU500全体、又はCPU500を構成する各種回路において、電源電圧の供給の停止を行うことができる。従って、CPU500の消費電力を小さく抑えることができる。
次いで、CPU500に対して電源電圧の供給を停止又は再開するための構成を、一例として図25に示す。図25には、CPU500と、パワースイッチ521と、電源制御回路522とを示す。
パワースイッチ521は、オン又はオフの状態に従って、CPU500への電源電圧の供給の停止又は再開を制御することができる。具体的には、電源制御回路522が、パワースイッチ521のオン又はオフするためのパワー制御信号Power_ENを出力し、CPU500への電源電圧の供給の停止又は再開を制御する。パワースイッチ521をオンにすることで、電圧VDD、VSSが与えられる配線より、CPU500への電源電圧の供給が行われる。またパワースイッチ521をオフにすることで、電圧VDD、VSSが与えられる配線間の電流のパスが切断されるため、CPU500への電源電圧の供給が停止する。
電源制御回路522は、入力されるデータDataの頻度に応じて、パワースイッチ521及びCPU500の動作を統轄的に制御する機能を有する。具体的には、電源制御回路522は、パワースイッチ521のオン又はオフするためのパワー制御信号Power_EN、並びに半導体装置で退避及び復帰されるデータを制御する制御信号Store及び制御信号Loadを出力する。制御信号Store及び制御信号Loadは、上述したように、半導体装置内の電位を揮発性の回路と不揮発性の回路との間で退避及び復帰するための信号である。
次いで、図25に示したCPU500、パワースイッチ521及び電源制御回路522の動作の一例について説明する。
電源電圧の供給を継続、若しくは停止又は再開する際、電源制御回路522に入力されるデータDataの頻度をもとに判断する。具体的には、データDataがCPU500に継続して入力される場合、電源制御回路522は電源電圧の供給を継続するよう制御する。またデータDataがCPU500に間欠的に入力される場合、データDataが入力されるタイミングに従って、電源制御回路522は電源電圧の供給を停止又は再開するよう制御する。
なお、電源制御回路522は、CPU500への電源電圧の供給が停止している間も継続し電源電圧の供給が行われる構成とすることが好ましい。当該構成とすることで、CPU500への電源電圧の供給を停止又は再開を、所望のタイミングで行うことができる。
(実施の形態6)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図26に示す。
図26(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカ5006、操作キー5007、スタイラス5008等を有する。なお、図26(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図26(B)は携帯情報端末であり、第1の筐体5601、第2の筐体5602、第1の表示部5603、第2の表示部5604、接続部5605、操作キー5606等を有する。第1の表示部5603は第1の筐体5601に設けられており、第2の表示部5604は第2の筐体5602に設けられている。そして、第1の筐体5601と第2の筐体5602とは、接続部5605により接続されており、第1の筐体5601と第2の筐体5602の間の角度は、接続部5605により変更が可能となっている。第1の表示部5603における映像の切り替えを、接続部5605における第1の筐体5601と第2の筐体5602との間の角度に従って、行う構成としても良い。また、第1の表示部5603及び第2の表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図26(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。
図26(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。
図26(E)はビデオカメラであり、第1の筐体5801、第2の筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。操作キー5804及びレンズ5805は第1の筐体5801に設けられており、表示部5803は第2の筐体5802に設けられている。そして、第1の筐体5801と第2筐体5802とは、接続部5806により接続されており、第1の筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能となっている。表示部5803における映像の切り替えを、接続部5806における第1の筐体5801と第2の筐体5802との間の角度に従って行う構成としても良い。
図26(F)は自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。
(本明細書等の記載に関する付記)
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
<実施の形態で述べた本発明の一態様に関する付記>
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
<図面を説明する記載に関する付記>
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図(平面図、レイアウト図ともいう)や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
<語句の定義に関する付記>
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
<<チャネル長について>>
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
<<チャネル幅について>>
本明細書等において、チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲートとが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
<<接続について>>
本明細書等において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在するとき、AとBとの電気信号の授受を可能とするものをいう。