JP2018129796A - 半導体装置、電子部品、および電子機器 - Google Patents

Abstract

【課題】動作の安定したＦＰＧＡとして機能することができる半導体装置を提供すること。【解決手段】非導通状態とすることで情報に応じた電圧を保持する第１トランジスタと、ゲートに情報に応じた電圧が与えられ、ソース又はドレインの一方にコンテキスト信号が与えられる第２トランジスタと、第２トランジスタのソース又はドレインの他方の電圧がゲートに与えられる第３トランジスタと、ソースまたはドレインの一方が第３トランジスタのゲートに電気的に接続された第４トランジスタと、を有し、第４トランジスタは、非導通状態でソースとドレインとの間を流れるリーク電流を利用して第３トランジスタのゲートが電気的に浮遊状態となることを抑制する機能を有する、プログラマブルルーティングスイッチ回路を備えた半導体装置とする。【選択図】図３

Description

本発明の一態様は、半導体装置、電子部品、および電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。

ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）ベースのＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）は、素子の微細化に伴って消費電力の増大などの問題が顕在化している。このような問題を解決するため、オフ（非導通）時のリーク電流が極めて低い特性を有する酸化物半導体をチャネル形成領域に用いたトランジスタ（ＯＳトランジスタ）を利用した、マルチコンテキスト方式のＦＰＧＡが提案されている（例えば特許文献１を参照）。

ＯＳトランジスタでは、ゲート絶縁膜を厚くしても短チャネル効果が発生しにくいことが報告されている（例えば非特許文献１を参照）。

また近年、人工ニューラルネットワーク（（Ａｒｔｔｉｆｉｃｉａｌ Ｎｕｅｒａｌ Ｎｅｔｗｏｒｋ；以下ＡＮＮまたは単にニューラルネットワークともいう））に関する研究が活発である。ＡＮＮでは、中間層を多層化した構造が有効である。例えば特許文献２では、畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｕｅｒａｌ Ｎｅｔｗｏｒｋ；ＣＮＮ）における畳み込み層を多層化することによって、画像認識の向上させることができることが開示されている。

米国特許出願公開第２０１４／０３６８２３５号明細書 国際公開第２０１６／１２５４７６号

Ｄ． Ｍａｔｓｕｂａｙａｓｈｉ ｅｔ ａｌ．， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．１４１−１４４， ２０１５

シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）では、素子の微細化に伴う短チャネル効果により、Ｓｉトランジスタのゲートリークが問題となる。そのため、ＯＳトランジスタおよびＳｉトランジスタの双方を微細化してＦＰＧＡに採用する場合、ゲート絶縁膜を厚くしたＯＳトランジスタを用いてゲートリークを低減する構成が有効である。

しかしながら、上記構成ではＯＳトランジスタのオフ電流が極めて低いために、電気的にフローティング状態となりやすいノードが増えることになる。このようなノードでは、信号が入力される配線との寄生容量、或いはＳｉトランジスタのゲートリーク等のリーク電流により電位が変動してしまう虞がある。そのため、ＦＰＧＡにおいて設定した動作が不安定となる虞がある。

本発明の一態様は、動作の安定したＦＰＧＡとして機能することができる半導体装置を提供することを課題の一とする。または本発明の一態様は、新規な構成のＦＰＧＡとして機能することができる半導体装置を提供することを課題の一とする。

また上述したＡＮＮでは、中間層の多層化によって認識精度を高めることができる。しかしながら中間層を多層化する場合、回路規模が大きくなるといった虞がある。

ＡＮＮでは、中間層の数が多いと認識精度の向上に有効であるものの、演算処理に時間がかかるといった虞がある。逆に、中間層の数が少ないと演算処理が短時間で完了することに有効であるものの、認識精度が十分でないといった虞がある。このような問題に対して、入力されるデータに応じて中間層の数を変更可能にし、認識精度および演算処理の時間を調整可能なＡＮＮが求められている。

本発明の一態様は、回路規模を増大させることなく中間層を多層化することができるＡＮＮとして機能することができる半導体装置を提供することを課題の一とする。または本発明の一態様は、認識精度および演算処理の時間を調整可能とするために中間層の数を回路構成の設定の切り替えによって調整可能なＡＮＮとして機能することができる半導体装置を提供することを課題の一とする。また本発明の一態様は、新規な構成のＡＮＮとして機能することができる半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、設定した情報に従って制御可能なプログラマブルルーティングスイッチ回路を有する半導体装置において、プログラマブルルーティングスイッチ回路は、非導通状態とすることで情報に応じた電圧を保持する第１トランジスタと、ゲートに情報に応じた電圧が与えられ、ソース又はドレインの一方にコンテキスト選択信号が与えられる第２トランジスタと、第２トランジスタのソース又はドレインの他方の電圧がゲートに与えられる第３トランジスタと、ソースまたはドレインの一方が第３トランジスタのゲートに電気的に接続された第４トランジスタと、を有し、第４トランジスタは、非導通状態でソースとドレインとの間を流れるリーク電流を利用して第３トランジスタのゲートが電気的に浮遊状態となることを抑制する機能を有する半導体装置である。

本発明の一態様において、第１トランジスタおよび第２トランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置が好ましい。

本発明の一態様において、第４トランジスタは、ダイオード接続したトランジスタである半導体装置が好ましい。

本発明の一態様において、第３トランジスタおよび第４トランジスタは、チャネル形成領域にシリコンを有する半導体装置が好ましい。

本発明の一態様において、第１トランジスタおよび第２トランジスタのゲート絶縁層は、第３トランジスタおよび第４トランジスタのゲート絶縁層より厚い半導体装置が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

本発明の一態様は、動作の安定したＦＰＧＡとして機能することができる半導体装置を提供することができる。または本発明の一態様は、新規な構成のＦＰＧＡとして機能することができる半導体装置を提供することができる。

本発明の一態様は、回路規模を増大させることなく中間層を多層化することができるＡＮＮとして機能することができる半導体装置を提供することができる。または本発明の一態様は、認識精度および演算処理の時間を調整可能とするために中間層の数を回路構成の設定の切り替えによって調整可能なＡＮＮとして機能することができる半導体装置を提供することができる。また本発明の一態様は、新規な構成のＡＮＮとして機能することができる半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を説明するブロック図。 半導体装置の構成例を説明するブロック図。 半導体装置の構成例を説明する回路図およびタイミングチャート。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する回路図およびタイミングチャート。 半導体装置の構成例を説明するブロック図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。 トランジスタの特性を説明するためのグラフ。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様に係る半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 本発明の一態様に係る電子機器を示す図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本発明の一態様の半導体装置の構成および動作について、図１から図５までを参照して説明する。なお本発明の一態様の半導体装置は、マルチコンテキスト方式を実現できるＦＰＧＡとしての機能を有する。

図１（Ａ）は半導体装置のブロック図である。半導体装置１００は、複数の回路ブロックを有する。図１（Ａ）では、複数の回路ブロックとして、回路ブロック１０１Ａ乃至１０１Ｄの４つを例示している。回路ブロック１０１Ａ乃至１０１Ｄは、それぞれマルチコンテキスト方式を実現できるＦＰＧＡとして機能する。なお半導体装置１００が有する回路ブロックは１つでもよい。

回路ブロック１０１Ａ乃至１０１Ｄは、それぞれ、プログラマブルエリア１１１、ワードドライバ１１２、データドライバ１１３を有する。プログラマブルエリア１１１は、入出力ブロック（以下、ＩＯＢ１１７）、コア１１８を有する。プログラマブルエリア１１１は、回路ブロック１０１Ａ乃至１０１Ｄごとに異なる機能を実現するためのコンフィギュレーションデータを記憶し、データを処理する機能を有する。

データを処理する機能は、複数組のコンフィギュレーションデータによって設定される。コンフィギュレーションデータは、複数組のコンフィギュレーションメモリに格納される。コンフィギュレーションメモリは、コンテキストに応じて、プログラマブルロジックエレメント（ＰＬＥ）およびプログラマブルスイッチ（ＰＲＳ）、プログラマブルＩＯ（ＰＩＯ）の設定を行う。この設定を切り替えることで、上述したデータを処理する機能を設定するとともに、コンテキストの切り替えによってデータを処理する機能を瞬時に切り替える、所謂マルチコンテキスト方式を実現可能な構成とすることができる。回路ブロック１０１Ａ乃至１０１Ｄは、データの非処理期間において、コンフィギュレーションメモリに格納されたコンフィギュレーションデータを書き換える、動的再構成が可能である。コンテキストの切り替えは、コントローラ１１０によって制御される。

上述した回路ブロック１０１Ａ乃至１０１Ｄの機能について、図１（Ｂ）で説明する。図１（Ｂ）では、回路ブロック１０１Ａ乃至１０１Ｄの４つの領域に分け、更にコンテキスト数が０と１の２つの場合に分けて図示している。つまり、コンテキスト０では、回路ブロック１０１Ａ乃至１０１Ｄが、機能Ｆ０乃至Ｆ３でデータを処理するよう設定される。またコンテキスト１では、回路ブロック１０１Ａ乃至１０１Ｄが、機能Ｆ４乃至Ｆ７でデータを処理するよう設定される。つまり、回路ブロック１０１Ａ乃至１０１Ｄに対応する４つの領域において、コンテキストを切り替えることで機能Ｆ０乃至Ｆ７を割り当てられることができる。

本発明の一態様である半導体装置１００では、複数の機能のデータ処理を実現できるＦＰＧＡとして機能する回路ブロック１０１Ａ乃至１０１Ｄにおいて、複数の機能によりデータの処理を行うための設定を、コンテキストの切り替えと、コンフィギュレーションデータを動的に書き換える所謂動的再構成とによって、次々と切り替えていく構成とすることができる。当該構成とすることで、連続する異なるデータ処理を、設定を切り替えてデータの入出力を繰り返すことで一つの半導体装置で実現できる。そのため、深層学習やディープラーニングといった人工ニューラルネットワークの機能をコンフィギュレーションする場合に、回路の実装規模を縮小することができる。

図２（Ａ）は、プログラマブルエリア１１１の構成例を説明するための図である。プログラマブルエリア１１１は、入出力ブロック（以下、ＩＯＢ１１７）、コア１１９を有する。ＩＯＢ１１７は、プログラマブル入出力回路（ＰＩＯ）を有する。コア１１９は、複数のロジックアレイブロック（以下、ＬＡＢ１２０）および複数のスイッチアレイブロック（以下、ＳＡＢ１３０）で構成される。

図２（Ｂ）は、ＬＡＢ１２０の構成例を説明するための図である。図２（Ｂ）に示すＬＡＢ１２０は、一例として、５個のプログラマブルロジックエレメント（以下、ＰＬＥ１２１）を有する。

図２（Ｃ）は、ＳＡＢ１３０の構成例を説明するための図である。図２（Ｃ）に示すＳＡＢ１３０は、アレイ状に配列された複数のスイッチブロック（以下、ＳＢ１３１）を有する。

次いで図３（Ａ）乃至図３（Ｃ）を参照して、ＳＢ１３１について説明する。ＳＢ１３１には信号ｄａｔａ、信号ｃｏｎｔｅｘｔ［１：０］、信号ｗｏｒｄ［１：０］が入力される。信号ｄａｔａはコンフィギュレーションデータである。信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号である。

ＳＢ１３１は、プログラマブルルーティングスイッチ（以下、ＰＲＳ１３３［０］、１３３［１］）を有する。ＰＲＳ１３３［０］、１３３［１］は、コンフィギュレーションデータを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。コンフィギュレーションデータは、ＰＲＳ１３３［０］、１３３［１］の導通状態を設定するための情報であり、例えばハイレベルのとき導通状態に設定され、ローレベルのとき非導通状態に設定される。

図３（Ｂ）はＰＲＳ１３３［０］の回路図である。ＰＲＳ１３３［０］とＰＲＳ１３３［１］とは同じ回路構成を有する。ＰＲＳ１３３［０］とＰＲＳ１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ１３３［１］に入力される。例えば、ＳＢ１３１において、信号ｃｏｎｔｅｘｔ［０］がハイレベルになることで、ＰＲＳ１３３［０］がアクティブになる。

ＰＲＳ１３３［０］は、ＣＭ１３５、トランジスタＭ１を有する。トランジスタＭ１は、ｎチャネル型として説明するが、ｐチャネル型でもよい。

トランジスタＭ１は、ＣＭ１３５により制御されるパストランジスタである。トランジスタＭ１は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）とすることで、高速でのスイッチング動作ができるため好ましい。

ＣＭ１３５は、不揮発性メモリ（以下、ＮＶＭ１３７）およびトランジスタＭ２を有する。トランジスタＭ２は、ｎチャネル型として説明するが、ｐチャネル型でもよい。

ＮＶＭ１３７は、容量素子Ｃ１、トランジスタＭＯ１、およびトランジスタＭＯ２を有する。トランジスタＭＯ１、ＭＯ２は、ｎチャネル型として説明するが、ｐチャネル型でもよい。トランジスタＭＯ１、およびトランジスタＭＯ２は、ＯＳトランジスタであることで、オフ電流が低いこと、ゲート絶縁層を厚くしてもトランジスタ特性が良好であることといった点で好ましい。ＯＳトランジスタについては、後で詳述する。

トランジスタＭＯ２のゲートがノードＮ１である。トランジスタＭ１のゲートがノードＮ２である。トランジスタＭＯ１はノードＮ１と信号ｄａｔａ用の信号線との間の導通状態を制御する。ノードＮ１はＣＭ１３５の電荷保持ノードである。トランジスタＭＯ１は非導通状態に制御されることで設定した情報に応じた電圧をノードＮ１で保持させることができる。トランジスタＭＯ２はノードＮ２と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。

なおトランジスタＭＯ１、ＭＯ２といったＯＳトランジスタのゲート絶縁層はトランジスタＭ１、Ｍ２といったＳｉトランジスタのゲート絶縁層より厚くすることが好ましい。前述したようにＯＳトランジスタであることで、ゲート絶縁層を厚くしてもトランジスタ特性が良好である。トランジスタＭＯ２のゲート絶縁層を厚くできることで、電荷保持ノードであるノードＮ１での電荷の保持特性を高めることができる。

ノードＮ１は、トランジスタＭＯ２の導通状態時、信号ｃｏｎｔｅｘｔ［０］の論理が与えられる。つまり信号ｃｏｎｔｅｘｔ［０］がハイレベルになることで、ＰＲＳ１３３［０］がアクティブになる。つまり信号ｄａｔａの論理であるノードＮ１の電圧に応じた電圧が、ノードＮ２に与えられることになる。

具体的には、ノードＮ１の電圧がハイレベルでトランジスタＭＯ２が導通状態となり、信号ｃｏｎｔｅｘｔ［０］がハイレベルであるため、ノードＮ２がハイレベルとなる。またノードＮ１の電圧がローレベルでトランジスタＭＯ２が非導通状態となり、ノードＮ２がローレベルとなる。ノードＮ２がハイレベルかローレベルかに応じて、つまり入力端子ｉｎｐｕｔと出力端子ｏｕｔｐｕｔとの導通状態が制御される。

本発明の一態様では、グラウンド電位に接続されたトランジスタＭ２を設け、トランジスタＭ２をダイオード接続する構成とする。ノードＮ２は、オフ電流が低いＯＳトランジスタを用いるトランジスタＭＯ２が非導通状態とすることで、電気的に浮遊状態となりやすい。そのためトランジスタＭ２にはオフ電流がＯＳトランジスタと比べて比較的高いＳｉトランジスタを用い、ノードＮ２に直接接続する構成とする。またトランジスタＭ２はダイオード接続されたトランジスタとする。本発明の一態様の構成とすることでトランジスタＭ２が非導通状態時に流れるリーク電流が、ノードＮ２を電気的に浮遊状態となることを抑制するように作用させることができる。そしてノードＮ２がハイレベルとなる期間では動作に影響しないようにするとともに、ノードＮ２をより確実にローレベルとすることができる。

なお、ＰＲＳ１３３［０］とＰＲＳ１３３［１］とを区別しない場合、ＰＲＳ１３３と呼ぶ。他の要素についても同様である。

なおＰＲＳ１３３は、ＳｉトランジスタであるＭ１のゲートが浮遊状態になることを利用したブースティングによってスイッチ特性の向上を実現することができる。一方でＳｉトランジスタを６５ｎｍ Ｓｉプロセスを採用する場合、Ｓｉトランジスタのゲートリークは無視できない。そこで、Ｓｉトランジスタのゲートで電荷を保持する構成を採用せずに、電荷保持ノードをゲート絶縁膜が厚くても短チャネル効果が発生しにくいＯＳトランジスタであるトランジスタＭＯ２のゲートに変更することで、不揮発性ＯＳメモリを実現することができる。

図３（Ｃ）、（Ｄ）を参照して、ＰＲＳ１３３［０］のスイッチ動作を説明する。

図３（Ｃ）では、ＰＲＳ１３３［０］のノードＮ１がハイレベル（以下、“Ｈ”）であるようにＰＲＳ１３３［０］にコンフィギュレーションデータが既に書き込まれた状態でのスイッチ動作を説明する。

信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である期間はＰＲＳ１３３［０］はアクティブである。ノードＮ１が“Ｈ”のときトランジスタＭＯ２が導通状態となるため、ＣＭ１３５が記憶するコンフィギュレーションデータに対応する“Ｈ”が、トランジスタＭ１のゲートは“Ｈ”に遷移し、トランジスタＭ１が導通状態となる。この状態で入力端子ｉｎｐｕｔが“Ｈ”に遷移するとブースティングによってトランジスタＭ１のゲートの電位が上昇する。入力端子ｉｎｐｕｔが“Ｈ”に遷移すると、ＮＶＭ１３７のトランジスタＭＯ２がソースフォロアであるために、ブースティングによってトランジスタＭ１のゲート電圧は上昇する。その結果、ＮＶＭ１３７のトランジスタＭＯ２は駆動能力を失い、トランジスタＭ１のゲートは浮遊状態となる。その結果、トランジスタＭ１のゲート電圧がさらに上昇することで出力端子ｏｕｔｐｕｔの電位を上昇させることができる。そのため、スイッチ特性の向上を実現することができる。

信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である期間はＰＲＳ１３３［０］は非アクティブである。ノードＮ１が“Ｈ”のときトランジスタＭＯ２が導通状態となり、信号ｃｏｎｔｅｘｔ［０］の“Ｌ”のため、トランジスタＭ１のゲートが“Ｌ”に遷移し、トランジスタＭ１が非導通状態となる。その結果入力端子ｉｎｐｕｔが“Ｈ”に遷移しても、出力端子ｏｕｔｐｕｔの電位は変化しない。

また図３（Ｄ）では、ＰＲＳ１３３［０］のノードＮ１がローレベル（以下、“Ｌ”）であるようにＰＲＳ１３３［０］にコンフィギュレーションデータが既に書き込まれた状態でのスイッチ動作を説明する。

信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である期間はＰＲＳ１３３［０］はアクティブである。ノードＮ１が“Ｌ”のときトランジスタＭＯ２が非導通状態となる。トランジスタＭ１のゲート、つまりノードＮ２の電位は、トランジスタＭ２のリーク電流によって“Ｌ”となる。つまりノードＮ２が電気的に浮遊状態となることが抑制される。トランジスタＭ１が非導通状態となる。その結果入力端子ｉｎｐｕｔが“Ｈ”に遷移しても、出力端子ｏｕｔｐｕｔの電位は変化しない。

信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である期間はＰＲＳ１３３［０］は非アクティブである。ノードＮ１が“Ｌ”のときトランジスタＭＯ２が導通状態となる。トランジスタＭ１のゲート、つまりノードＮ２の電位は、トランジスタＭ２のリーク電流によって“Ｌ”となる。トランジスタＭ１が非導通状態となる。その結果入力端子ｉｎｐｕｔが“Ｈ”に遷移しても、出力端子ｏｕｔｐｕｔの電位は変化しない。

マルチコンテキスト機能を備えるＰＲＳ１３３において、ＣＭ１３５はマルチプレクサの機能を併せ持つ。ＰＲＳ１３３はトランジスタ数がＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を用いたＣＭと比べて少なく、ブースティングによってトランジスタＭ１の駆動能力を高める効果もあるため、好適である。

また図４はＰＬＥ１２１のブロック図である。ＰＬＥ１２１はＬＵＴブロック１２３、レジスタブロック１２４、セレクタ１２５、ＣＭ１２６を有する。ＬＵＴブロック１２３はルックアップテーブルの機能を有し、一例として内部の１６ビットＣＭ対の出力を入力ｉｎＡ−ｉｎＤに従って選択する構成である。セレクタ１２５は、ＣＭ１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック１２３の出力またはレジスタブロック１２４の出力を選択する構成である。

ＰＬＥ１２１は、パワースイッチ１２７を介して高電位電源線ＶＤＤに接続されている。パワースイッチ１２７のオンオフは、ＣＭ１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ１２１にパワースイッチ１２７を設けることで、細粒度なパワーゲーティング（ＦＧ−ＰＧ）機能を可能にしている。ＦＧ−ＰＧ機能により、コンテキストの切り替え後に使用されないＰＬＥ１２１をパワーゲーティングすることができるので、待機電力を削減できる。

ノーマリーオフ（ＮＯＦＦ）コンピューティングを実現するため、レジスタブロック１２４は、不揮発性レジスタ（ＮＶ−Ｒｅｇ）で構成される。ＰＬＥ１２１内のＮＶ−Ｒｅｇは不揮発性ＯＳメモリを備えるフリップフロップ（ＯＳ−ＦＦ）である。

レジスタブロック１２４は、ＯＳ−ＦＦ１４０［１］およびＯＳ−ＦＦ１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、信号ｌｏａｄ、および信号ｓｔｏｒｅがＯＳ−ＦＦ１４０［１］およびＯＳ−ＦＦ１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ１４０［２］に入力される。

図５（Ａ）には、一例として、ＯＳ−ＦＦ１４０の回路図を示す。

ＯＳ−ＦＦ１４０は、ＦＦ１４１およびシャドウレジスタ１４２を有する。ＦＦ１４１は、ノードＣＫ、ノードＲ、ノードＤ、ノードＱ、およびノードＱＢを有する。ノードＣＫにはクロック信号ＣＬＫ１（またはクロック信号ＣＬＫ２）が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。

シャドウレジスタ１４２は、ＦＦ１４１のバックアップ回路として機能する。シャドウレジスタ１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。

シャドウレジスタ１４２は、インバータ回路８８、インバータ回路８９、トランジスタＭ７、トランジスタＭＢ７、ＮＶＭ１４３、およびＮＶＭ１４３Ｂを有する。ＮＶＭ１４３およびＮＶＭ１４３Ｂは、ＰＲＳ１３３のＮＶＭ１３７と同じ回路構成である。ＮＶＭ１４３は容量素子Ｃ６、トランジスタＭＯ５、およびトランジスタＭＯ６を有する。ＮＶＭ１４３Ｂは容量素子ＣＢ６、トランジスタＭＯＢ５、およびトランジスタＭＯＢ６を有する。ノードＮ６はトランジスタＭＯ６のゲートであり、ノードＮＢ６はトランジスタＭＯＢ６のゲートである。各ノードはそれぞれ電荷保持ノードである。ノードＮ７は、トランジスタＭ７のゲートである。ノードＮＢ７は、トランジスタＭＢ７のゲートである。

図５（Ｂ）を参照して、ＯＳ−ＦＦ１４０の動作方法を説明する。

データのバックアップ動作について説明する。“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ１４０に入力されると、シャドウレジスタ１４２はＦＦ１４１のデータをバックアップする。ノードＮ６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ１２７をオフにする。ＦＦ１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ１４２はバックアップしたデータを保持する。

データのリカバリ動作について説明する。パワースイッチ１２７をオンにし、ＰＬＥ１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ１４０に入力されると、シャドウレジスタ１４２はバックアップしているデータをＦＦ１４１に書き戻す。ノードＮ６は“Ｌ”であるので、ノードＮ７は“Ｌ”が維持され、ノードＮＢ６は“Ｈ”であるので、ノードＮＢ７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ１４０はバックアップ動作時の状態に復帰する。

本実施の形態の構成とすることで、素子の微細化によるＳｉトランジスタのゲートリークが大きくなる問題が解消されるため、データの保持時間を長くすることができる半導体装置を提供することができる。また、データの保持時間を優先するためにゲート絶縁層を厚くする場合に、トランジスタを流れる電流量が減少するといった問題を解消し、高速でのスイッチング動作を行うことができる半導体装置を提供することができる。また、プログラマブルルーティングスイッチが非アクティブな状態で、回路内のノードが電気的に浮遊状態となることで動作が不安定になるといった問題を解消し、動作の安定したＦＰＧＡとして機能することができる半導体装置を提供することができる。

（実施の形態２）
上記実施の形態で説明したマルチコンテキスト機能の有効な利用先として、人工知能（Ａｒｔｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ；ＡＩ）分野がある。本実施の形態では、一例としてＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｕｅｒａｌ Ｎｅｔｗｏｒｋ）に適用する際の構成について説明する。ＣＮＮは畳み込みニューラルネットワークのことであり、画像認識分野で高い性能を示しているため注目されている。

ＣＮＮでは、畳み込みのためのフィルタ演算を行う畳み込みレイヤ、プーリング演算を行うプーリングレイヤといったレイヤが複数組み合わされて演算処理が行われる。演算処理では、例えば、フィルタの要素（重み係数）と入力データとの乗算と、その和を求める積和演算、等の一般的な画像処理で必要とされる演算が用いられる。

上記実施の形態で説明したマルチコンテキスト機能を有するＦＰＧＡとして機能する半導体装置では、例えば回路ブロック単位の再構成によってＣＮＮのフィルタ演算に要する重み係数を、コンテキスト信号を切り替えることで高速に切り替え可能である。つまり、入力データに対して即時に異なるフィルタを適用可能なパイプライン処理を実現できる。さらに、マルチコンテキスト数を拡張することでフィルタ数を増やすことができる。

具体的な例を図６（Ａ）、（Ｂ）を参照して説明する。図６（Ａ）では、ｎ層（ｎは自然数）に設けられたレイヤＬ１乃至Ｌｎに入力信号Ｉｎ［０］乃至Ｉｎ［４］が与えられるニューラルネットワークを表している。図６（Ａ）では人工ニューロン１５１を図示しており、人工ニューロン１５１毎に入力信号と重み係数に応じた積和演算が行われる。

レイヤＬ１乃至Ｌｎは、半導体装置における回路ブロックに相当する。そのためレイヤＬ１乃至Ｌｎは回路ブロック単位あるいは全回路ブロックを一括でコンテキスト信号による機能の切り替えを行うことができる。図６（Ａ）ではコンテキスト０をＦ_０、コンテキスト１をＦ_１として図示している。上述したようにコンテキスト信号を切り替えることでＦ_０とＦ_１とは、高速に切り替え可能である。

図６（Ｂ）では、時間（Ｔｉｍｅ）の変化毎にレイヤＬ１乃至Ｌ４でコンテキストを切り替える際の模式図を図示している。奥行き方向は、信号の伝送（Ｓｉｇｎａｌ ｔｒｎｓｆｅｒ）方向を表している。

図６（Ｂ）において、時刻Ｔ１ではレイヤＬ１乃至Ｌ４がコンテキスト０で入力される信号を演算することを表している。また時刻Ｔ２ではレイヤＬ１乃至Ｌ４がコンテキスト１で入力される信号を演算することを表している。また時刻Ｔ３ではレイヤＬ１、Ｌ２がコンテキスト０で入力される信号を演算し、レイヤＬ３、Ｌ４がパワーゲーティング（ＰＧ）していることを表している。また時刻Ｔ４ではレイヤＬ１、Ｌ２がコンテキスト０で入力される信号を演算し、レイヤＬ３、Ｌ４がコンテキスト０で入力される信号を演算することを表している。

図６（Ａ）、（Ｂ）で図示するようにマルチコンテキスト機能を有するＦＰＧＡとして機能する半導体装置では、回路ブロック単位の再構成によってＣＮＮのフィルタ演算に要する重み係数を、時刻Ｔ１乃至Ｔ４といった時間の経過とともにコンテキスト信号を切り替えることで高速に切り替え可能である。

（実施の形態３）
本実施の形態では、人工ニューラルネットワーク（ＡＮＮ）の機能を実現できる半導体装置の構成について説明する。なおＡＮＮの機能を実現できる半導体装置の構成としては上記実施の形態１で説明した半導体装置１００を用いて実現できる。

図７（Ａ）には、人工ニューラルネットワーク（ＡＮＮ）の具体的な例として、畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｕｅｒａｌ Ｎｅｔｗｏｒｋ；ＣＮＮ）でのデータの処理を説明する模式図を図示している。なおＣＮＮは一例であり、本発明の一態様は、オートエンコーダ（ＡＥ：Ａｕｔｏ Ｅｎｃｏｄｅｒ）、再起型ニューラルネットワーク（ＲＮＮ：Ｒｅｃｕｒｒｅｎｔ ＮＮ）にも適用可能である。

図７（Ａ）では、入力層２１と出力層２３の間に中間層２２（隠れ層）を図示している。

入力層２１では、入力されるデータを出力する処理を実行する。図７（Ａ）では、一例として入力されるデータ１１を図示している。入力層２１での処理は、入力層３１のように表すことができる。

中間層２２は、一例として、畳み込み処理を行う層（畳み込み層）、プーリング処理を行う層（プーリング層）、全結合処理を行う層（全結合層）で構成される。中間層２２には、上記以外に正規化層等を含んでもよい。

畳み込み層では、畳み込み処理を行うことで特徴抽出を行う。具体的には、入力されるデータ１１とフィルタ１２との積和演算処理を行い、特徴抽出されたデータ１３を得る。

なお畳み込み演算の際にパディング、またはストライドといった処理を組み合わせて行ってもよい。畳み込み演算で得られるデータ１３は、活性化関数で変換して出力する。活性化関数としては、ステップ関数、シグモイド関数、または正規化線形関数（ＲｅＬＵ：Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）がある。

プーリング層では、プーリング処理を行うことで情報削減を行う。具体的には、入力されるデータ１３の最大値または平均値等を算出する処理を行い、情報削減されたデータ１４を得る。

全結合層では、畳み込み処理及びプーリング処理から得られた特徴データに基づき、情報認識を行う。

また中間層２２では、畳み込み処理とプーリング処理を繰り返すことで特徴抽出と情報削減を繰り返し、全結合処理によって得られた特徴群から情報を認識する。中間層２２において、多数の層で複数回の畳み込み処理とプーリング処理を実行することでより詳細な特徴を数多く得ることが可能となる。中間層の数を増加させる深層化によって多数の特徴に基づき情報認識ができるため、出力結果の確度を向上させることができる。そのため畳み込みニューラルネットワークにおいて、中間層の数の増加は認識精度の向上に有効である。

具体的には、畳み込み処理は入力されるデータ１４とフィルタ１５との積和演算処理を行い、特徴抽出されたデータ１６を得る。そしてプーリング処理はデータ１６の最大値または平均値等を算出する処理を行い、情報削減されたデータ１７を得る。全結合処理は、畳み込み処理及びプーリング処理で得られたデータをもとに、次の層の各ニューロンに対する結合（全結合ともいう）データ１８を得る。結合処理を必要数繰り返すことで情報認識を行う。全結合層３４では、アフィン変換などの処理が実行される。中間層２２での処理は、畳み込み層３２＿１、プーリング層３３＿１、畳み込み層３２＿２、プーリング層３３＿２、全結合層３４のように表すことができる。

出力層２３では、中間層２２で得られたデータを入力し、演算されたデータを出力する。具体的には、出力層２３で分類されるクラス数（図７（Ａ）の場合、ｙ１乃至ｙｍのｍ個）のそれぞれのニューロンにおいて例えば、全結合したデータ１９を生成する。出力層２３では、データ１９に応じて判定結果であるデータ２０が得られる。出力層２３での処理は、出力層３５のように表すことができる。出力層３５では恒等関数またはソフトマックス関数といった変換を行ってデータを出力する。

上述した畳み込み層、プーリング層、全結合層といった各層は、それぞれの層が多層、つまりディープニューラルネットワークとすることで汎用性が高まる。

一例として図７（Ｂ）に図示するように、畳み込み層、プーリング層が３層、全結合層が２層とすることで、認識精度の向上を図ることができる。具体的には、入力層２１として入力層３１、中間層２２として畳み込み層３２＿１、プーリング層３３＿１、畳み込み層３２＿２、プーリング層３３＿２、畳み込み層３２＿３、プーリング層３３＿３、出力層２３として、全結合層３４＿１、全結合層３４＿２、出力層３５を図示している。

図８（Ａ）では、図７（Ｂ）の各層にＬ１乃至Ｌ１０の略称を付している。つまり図８（Ａ）に示すように、１層目の層Ｌ１が入力層３１、２層目の層Ｌ２が畳み込み層３２＿１、３層目の層Ｌ３がプーリング層３３＿１、４層目の層Ｌ４が畳み込み層３２＿２、５層目の層Ｌ５がプーリング層３３＿２、６層目の層Ｌ６が畳み込み層３２＿３、７層目の層Ｌ７がプーリング層３３＿３、８層目の層Ｌ８が全結合層３４＿１、９層目の層Ｌ９が全結合層３４＿２、１０層目の層Ｌ１０が出力層３５のようになる。

図８（Ｂ）では、図１（Ｂ）の各回路ブロック１０１Ａ乃至１０１ＤにＡｒｅａ０乃至Ａｒｅａ３の略称を付している。各Ａｒｅａ０乃至Ａｒｅａ３は、コンテキストを切り替えることで、コンフィギュレーションデータに応じたデータの処理を行うための機能が変わるものの同じ領域を示している。

図８（Ｃ）、図９では、半導体装置１００においてコンテキストの切り替え、および動的再構成を行う際の各Ａｒｅａ０乃至Ａｒｅａ３でのデータ処理が時間の経過とともにどのように行われるかを模式的に示した図である。図９中で図示する、Ａｒｅａ０［０］乃至Ａｒｅａ３［０］は、コンテキスト０の各Ａｒｅａ０乃至Ａｒｅａ３で行うデータ処理を表している。また図９中で図示する、Ａｒｅａ０［１］乃至Ａｒｅａ３［１］は、コンテキスト１の各Ａｒｅａ０乃至Ａｒｅａ３で行うデータ処理を表している。また図９中で図示する、Ｆ_Ｌ１乃至Ｆ_Ｌ１０はＬ１乃至Ｌ１０において、半導体装置で行うデータ処理の機能を表している。

なお、Ａｒｅａ０乃至Ａｒｅａ３での各コンテキストに対応するコンフィギュレーションデータは、時刻Ｔ１より前に予め設定されてあるものとして説明する。

図８（Ｃ）に図示するように時刻Ｔ１において、回路ブロック１０１Ａでコンテキスト０を選択し、Ａｒｅａ０［０］をアクティブとすることでコンフィギュレーション層Ｌ１（入力層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ０［０］での機能Ｆ_Ｌ１によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ２において、回路ブロック１０１Ｂでコンテキスト０を選択し、Ａｒｅａ１［０］をアクティブとすることでコンフィギュレーション層Ｌ２（畳み込み層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ１［０］での機能Ｆ_Ｌ２によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ３において、回路ブロック１０１Ｃでコンテキスト０を選択し、Ａｒｅａ２［０］をアクティブとすることでコンフィギュレーション層Ｌ３（プーリング層に対応）でのデータ処理を実行する。つまり図４に図示するように、Ａｒｅａ２［０］での機能Ｆ_Ｌ３によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ４において、回路ブロック１０１Ｄでコンテキスト０を選択し、Ａｒｅａ３［０］をアクティブとすることでコンフィギュレーション層Ｌ４（畳み込み層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ０［０］での機能Ｆ_Ｌ４によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ５において、回路ブロック１０１Ａでコンテキスト１を選択し、Ａｒｅａ０［１］をアクティブとすることでコンフィギュレーション層Ｌ５（プーリング層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ０［１］での機能Ｆ_Ｌ５によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ６において、回路ブロック１０１Ｂでコンテキスト１を選択し、Ａｒｅａ１［１］をアクティブとすることでコンフィギュレーション層Ｌ６（畳み込み層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ１［１］での機能Ｆ_Ｌ６によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ７において、回路ブロック１０１Ｃでコンテキスト０を選択し、Ａｒｅａ２［０］をアクティブとすることでコンフィギュレーション層Ｌ７（プーリング層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ２［０］での機能Ｆ_Ｌ７によるデータ処理を実行する。このデータ処理は、時刻Ｔ３に実行する演算処理と同じであるものの、被処理データが異なる。つまり、同じコンフィギュレーションデータに基づくデータ処理の機能を再利用しており、コンフィギュレーションデータを有効に利用できる。当該構成とすることで、データ処理の機能を切り替える分の消費電力を抑制できるため、低消費電力化を図ることができる。

図８（Ｃ）に図示するように時刻Ｔ８において、回路ブロック１０１Ｃでコンテキスト１を選択し、Ａｒｅａ２［１］をアクティブとすることでコンフィギュレーション層Ｌ８（全結合層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ２［１］での機能Ｆ_Ｌ８によるデータ処理を実行する。

図８（Ｃ）に図示するように時刻Ｔ９において、回路ブロック１０１Ｄでコンテキスト１を選択し、Ａｒｅａ３［１］をアクティブとすることでコンフィギュレーション層Ｌ９（全結合層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ３［１］での機能Ｆ_Ｌ９によるデータ処理を実行する。

なお、Ａｒｅａ０のコンテキスト０のコンフィギュレーションデータは、時刻Ｔ２乃至時刻Ｔ１０にかけて、更新しておく（Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）。

図８（Ｃ）に図示するように時刻Ｔ１０において、回路ブロック１０１Ａでコンテキスト０を選択し、Ａｒｅａ０［０］をアクティブとすることでコンフィギュレーション層Ｌ１０（出力層に対応）でのデータ処理を実行する。つまり図９に図示するように、Ａｒｅａ０［０］のコンフィギュレーションデータは更新されているため、時刻Ｔ１で実行した機能Ｆ_Ｌ１とは異なり、Ａｒｅａ０［０］での機能Ｆ_Ｌ１０によるデータ処理を実行することができる。当該構成とすることでコンフィギュレーションデータを変更だけで、データ処理の内容を変更したことになるため、見かけ上、実行できるデータ処理の数を増やすことができる。したがって、各領域でデータ処理を高速に実行しながら、コンフィギュレーションデータの更新に要する時間を確保しやすくすることができる。

以上のように、コンテキスト切り替えとコンフィギュレーションデータの更新（動的再構成）を繰り返すことで、階層の深いニューラルネットワークによる演算を少ない回路規模で実行することができる。すなわち、様々な人工ニューラルネットワークに対応できる柔軟な回路実装効率の高いハードウェアとして機能する半導体装置を提供することができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。

＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。

＜温度特性について＞
ＯＳトランジスタは、Ｓｉトランジスタよりも高い温度で使用することができる。具体例を挙げて説明するため、図１０（Ａ）にＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、図１０（Ｂ）にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を、示す。なお図１０（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気的特性の測定結果を示している。なおドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお図１０（Ａ）に示すＯＳトランジスタの電気的特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍでのグラフである。また図１０（Ｂ）に示すＳｉトランジスタの電気的特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍでのグラフである。

なおＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウエハから作製したものである。

図１０（Ａ）及び（Ｂ）からは、ＯＳトランジスタの立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図１０（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図１０（Ａ）及び（Ｂ）のグラフから、ＯＳトランジスタをスイッチとして用いる場合、１５０℃以上の温度下においても、動作させることができる。そのため、半導体装置の耐熱性を優れたものとすることができる。

＜耐圧特性について＞
ここでＯＳトランジスタの電圧に対する耐圧について、Ｓｉトランジスタの耐圧と比較し、説明する。

図１１では、ＯＳトランジスタのドレイン耐圧について説明するため、ＳｉトランジスタとＯＳトランジスタとのＶＤ−ＩＤ特性図について示す。図１１では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長Ｌを０．９μｍとし、チャネル幅Ｗを１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚Ｔｏｘを２０ｎｍとしている。なおゲート電圧は、２Ｖとしている。

図１１に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図１２（Ａ）では、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性図について示す。また図１２（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性図について示す。図１２（Ａ）、（Ｂ）では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なおゲート電圧は、図１２（Ａ）のＯＳトランジスタでは０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ．７．９４Ｖと変化させ、図１２（Ｂ）のＳｉトランジスタでは０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させている。

図１２（Ａ）、（Ｂ）に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図１１、図１２（Ａ）、（Ｂ）からもわかるようにＯＳトランジスタはＳｉトランジスタと比べて耐圧が高い。そのため高い電圧が印加される箇所にＯＳトランジスタを適用しても、絶縁破壊を引き起こすことなく安定して使用することができる。

＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。

＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上であることをいう。

以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。

（実施の形態５）
本実施の形態では、半導体装置の断面構造について説明する。本実施の形態では、図３（Ｂ）で示したＰＲＳ１３３に対応する半導体装置の断面構造について説明する。

図３（Ｂ）で説明したＰＲＳ１３３には、トランジスタＭＯ１、トランジスタＭ１、容量素子Ｃ１を有する。

［断面構造１］
図１３に示す断面構造において、トランジスタＭＯ１はトランジスタＭ１の上方に設けられ、容量素子Ｃ１はトランジスタＭ１、およびトランジスタＭＯ１の上方に設けられている。

トランジスタＭＯ１は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタ）である。トランジスタＭＯ１の説明については後述するが、図１３に示す構造のＯＳトランジスタを設けることで、微細化しても歩留まり良くトランジスタＭＯ１を形成できる。このようなＯＳトランジスタを半導体装置に用いることで、微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

トランジスタＭ１は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

トランジスタＭ１は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタＭ１をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

なお、図１３に示すトランジスタＭ１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタＭ１を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

絶縁体３２２は、その下方に設けられるトランジスタＭ１などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、またはトランジスタＭ１などから、トランジスタＭＯ１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＭＯ１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタＭＯ１と、トランジスタＭ１との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子Ｃ１、またはトランジスタＭＯ１と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタＭ１とトランジスタＭＯ１とは、バリア層により分離することができ、トランジスタＭ１からトランジスタＭＯ１への水素の拡散を抑制することができる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタＭ１からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線として機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタＭ１とトランジスタＭＯ１とは、バリア層により分離することができ、トランジスタＭ１からトランジスタＭＯ１への水素の拡散を抑制することができる。

絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線として機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタＭ１とトランジスタＭＯ１とは、バリア層により分離することができ、トランジスタＭ１からトランジスタＭＯ１への水素の拡散を抑制することができる。

絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１３において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線として機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタＭ１とトランジスタＭＯ１とは、バリア層により分離することができ、トランジスタＭ１からトランジスタＭＯ１への水素の拡散を抑制することができる。

絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタＭ１を設ける領域などから、トランジスタＭＯ１を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタＭＯ１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタＭＯ１と、トランジスタＭ１との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタＭＯ１への混入を防止することができる。また、トランジスタＭＯ１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタＭＯ１に対する保護膜として用いることに適している。

また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタＭＯ１を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子Ｃ１、またはトランジスタＭ１と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタＭ１とトランジスタＭＯ１とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタＭ１からトランジスタＭＯ１への水素の拡散を抑制することができる。

絶縁体２１４の上方には、トランジスタＭＯ１が設けられている。なお図１３に示すトランジスタＭＯ１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタＭＯ１の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタＭＯ１に酸化物半導体を用いる場合、トランジスタＭＯ１近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタＭＯ１が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタＭＯ１を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタＭＯ１の上部に形成される絶縁体２８１と絶縁体２２５に接して設けられる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタＭＯ１への混入を防止することができる。また、トランジスタＭＯ１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタＭＯ１に対する保護膜として用いることに適している。

また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。

導電体２４６、および導電体２４８は、容量素子Ｃ１、トランジスタＭＯ１、またはトランジスタＭ１と電気的に接続するプラグ、または配線として機能を有する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

続いて、トランジスタＭＯ１の上方には、容量素子Ｃ１が設けられている。容量素子Ｃ１は、導電体５１０と、導電体５２０、および絶縁体５３０とを有する。

また、導電体２４６、および導電体２４８上に、導電体５１２を設けてもよい。導電体５１２は、配線として機能を有する。導電体５１０は、容量素子Ｃ１の電極として機能を有する。なお、導電体５１２、および導電体５１０は、同時に形成することができる。

導電体５１２、および導電体５１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図１３では、導電体５１２、および導電体５１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

また、導電体５１２、および導電体５１０上に、容量素子Ｃ１の誘電体として、絶縁体５３０を設ける。絶縁体５３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。

例えば、絶縁体５３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子Ｃ１は、絶縁体５３０を有することで、絶縁耐力が向上し、容量素子Ｃ１の静電破壊を抑制することができる。

絶縁体５３０上に、導電体５１０と重畳するように、導電体５２０を設ける。なお、導電体５２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体５２０、および絶縁体５３０上には、絶縁体５５０が設けられている。絶縁体５５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体５５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

また、絶縁体５５０には、導電体５５６等が埋め込まれている。絶縁体５５０および導電体５５６上には、導電体５６６および絶縁体５６０が設けられている。

以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。

＜トランジスタＭＯ１＞
上述したトランジスタＭＯ１に適用可能なＯＳトランジスタの一例について説明する。

図１４（Ａ）は、トランジスタＭＯ１の断面図であり、トランジスタＭＯ１のチャネル幅方向の断面図でもある。

図１４（Ａ）に示すように、トランジスタＭＯ１は、絶縁体２１２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面に接して配置された側壁絶縁体４１８と、酸化物４０６ｂ、４０６ｃの上面と側面に接し、かつ側壁絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。

以下において、酸化物４０６ａ、４０６ｂ、４０６ｃをまとめて酸化物４０６という場合がある。導電体４０４ａおよび導電体４０４ｂをまとめて導電体４０４という場合がある。導電体３１０ａおよび導電体３１０ｂをまとめて導電体３１０という場合がある。

また、トランジスタＭＯ１は、絶縁体４０１の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体３１０と、を有する構成にしてもよい。

導電体３１０は、絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。

導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

ここで、導電体３１０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料（水または水素などの不純物の透過を抑制する機能を有する導電性材料ということもできる。）を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。

また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。

また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。

また図１４（Ｂ）には、図１４（Ａ）とは異なる構造のトランジスタＭＯ１ＴＣの断面図を図示する。図１４（Ｂ）は、図１４（Ａ）と同様に、トランジスタＭＯ１のチャネル幅方向の断面図でもある。

酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。

以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

ここで、酸化物４０６ａおよび酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

また、酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１４（Ａ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。

よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。

なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。

領域４２６ｂおよび領域４２６ｃは、酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。

絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１０ｎｍ程度の膜厚にすればよい。

絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、好ましくは２×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、より好ましくは４×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であればよい。

絶縁体４１２および導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂの側面は略一致することが好ましい。

導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａ乃至酸化物４０６ｃとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｃの電気抵抗値が増加することを防ぐことができる。

また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。

導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。

酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

＜断面構造１の変形例１＞
また、本実施の形態の変形例の一例を、図１５に示す。図１５は、図１３と、トランジスタＭ１の構成が異なる。

図１５に示すトランジスタＭ１はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタＭ１は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。

＜断面構造１の変形例２＞
また、本実施の形態の変形例の一例を、図１６に示す。図１６は、図１３と、容量素子Ｃ１の構成が異なる。

図１６に示す半導体装置では、絶縁体２８６の上に絶縁体２８７が設けられ、導電体５１２が絶縁体２８７に埋め込まれ、絶縁体２８７の上に絶縁体５５５が設けられ、絶縁体５５５に形成された複数の開口に導電体５１０が設けられ、導電体５１０の上に絶縁体５３０が設けられ、絶縁体５３０の上に、導電体５１０と重なるように導電体５２０が設けられる。また、トランジスタＭＯ１と電気的に接続される導電体２４８と、トランジスタＭ１と電気的に接続される導電体２４８と、を接続するように導電体５１２を設け、当該導電体５１２に接して導電体５１０を設ければよい。また、絶縁体２８７、絶縁体５５５は、絶縁体３２０と同様の材料を用いることができる。

図１６に示す容量素子Ｃ１において、絶縁体５５５に形成された開口の中で、導電体５１０と、絶縁体５３０と、導電体５２０が重なるので、導電体５１０、絶縁体５３０、および導電体５２０は被覆性の良好な膜にすることが好ましい。このため、導電体５１０、絶縁体５３０、および導電体５２０は、ＣＶＤ法、ＡＬＤ法などの良好な段差被覆性を有する成膜方法を用いて成膜することが好ましい。

容量素子Ｃ１は、絶縁体５５５に設けられた開口の形状に沿って形成されるため、当該開口が深く形成されるほど静電容量を増加させることができる。また、当該開口の数を増やすほど静電容量を増加させることができる。このような容量素子Ｃ１を形成することにより、容量素子Ｃ１の上面積を増やすことなく、静電容量を増加させることができる。

以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、半導体装置の一形態を、図１７−図１９を用いて説明する。

＜半導体ウエハ、チップ＞
図１７（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。

複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１７（Ｂ）にチップ７１５の拡大図を示す。

また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

＜電子部品＞
チップ７１５を用いた電子部品の一例について、図１８（Ａ）および図１８（Ｂ）、図１９（Ａ）−（Ｅ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。

電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。

図１８（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。

次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。

次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。

次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。

次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。

また、完成した電子部品の斜視模式図を図１８（Ｂ）に示す。図１８（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１８（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。

図１８（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
＜電子機器＞
本発明の一態様に係る半導体装置を有する電子部品は、様々な電子機器に用いることができる。図１９に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。

図１９（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。

図１９（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。

図１９（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。

図１９（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図１９（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。

図１９（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。

例えば、本発明の一態様の半導体装置を有する電子部品は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、利便性に優れた電子機器を実現することができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

Ｃ１ 容量素子
Ｃ６ 容量素子
ＣＢ６ 容量素子
ＣＬＫ１ クロック信号
ＣＬＫ２ クロック信号
Ｌ１ レイヤ
Ｌ３ レイヤ
Ｌ４ レイヤ
Ｌｎ レイヤ
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ７ トランジスタ
ＭＢ７ トランジスタ
ＭＯ１ トランジスタ
ＭＯ１ＴＣ トランジスタ
ＭＯ２ トランジスタ
ＭＯ５ トランジスタ
ＭＯ６ トランジスタ
ＭＯＢ５ トランジスタ
ＭＯＢ６ トランジスタ
Ｎ１ ノード
Ｎ２ ノード
Ｎ６ ノード
Ｎ７ ノード
ＮＢ６ ノード
ＮＢ７ ノード
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
８８ インバータ回路
８９ インバータ回路
１００ 半導体装置
１０１Ａ 回路ブロック
１０１Ｄ 回路ブロック
１１１ プログラマブルエリア
１１２ ワードドライバ
１１３ データドライバ
１１７ ＩＯＢ
１１９ コア
１２０ ＬＡＢ
１２１ ＰＬＥ
１２３ ＬＵＴブロック
１２４ レジスタブロック
１２５ セレクタ
１２６ ＣＭ
１２７ パワースイッチ
１２８ ＣＭ
１３０ ＳＡＢ
１３１ ＳＢ
１３３ ＰＲＳ
１３５ ＣＭ
１３７ ＮＶＭ
１４０ ＯＳ−ＦＦ
１４１ ＦＦ
１４２ シャドウレジスタ
１４３ ＮＶＭ
１４３Ｂ ＮＶＭ
１５１ 人工ニューロン
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２５ 絶縁体
２３０ 酸化物
２４６ 導電体
２４８ 導電体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
２８７ 絶縁体
３１０ 導電体
３１０ａ 導電体
３１０ｂ 導電体
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４０１ 絶縁体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０４ｃ 導電体
４０６ 酸化物
４０６ａ 酸化物
４０６ｂ 酸化物
４０６ｃ 酸化物
４１２ 絶縁体
４１８ 側壁絶縁体
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
５１０ 導電体
５１２ 導電体
５２０ 導電体
５３０ 絶縁体
５５０ 絶縁体
５５５ 絶縁体
５５６ 導電体
５６０ 絶縁体
５６６ 導電体
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト

Claims (7)

1. 設定した情報に従って制御可能なプログラマブルルーティングスイッチ回路を有する半導体装置において、
   前記プログラマブルルーティングスイッチ回路は、
   非導通状態とすることで前記情報に応じた電圧を保持する第１トランジスタと、
   ゲートに前記情報に応じた電圧が与えられ、ソース又はドレインの一方にコンテキスト選択信号が与えられる第２トランジスタと、
   前記第２トランジスタのソース又はドレインの他方の電圧がゲートに与えられる第３トランジスタと、
   ソースまたはドレインの一方が前記第３トランジスタのゲートに電気的に接続された第４トランジスタと、を有し、
   前記第４トランジスタは、非導通状態でソースとドレインとの間を流れるリーク電流を利用して前記第３トランジスタのゲートが電気的に浮遊状態となることを抑制する機能を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴する半導体装置。
3. 請求項１又は請求項２において、
   前記第４トランジスタは、ダイオード接続したトランジスタであることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第３トランジスタおよび前記第４トランジスタは、チャネル形成領域にシリコンを有することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１トランジスタおよび前記第２トランジスタのゲート絶縁層は、前記第３トランジスタおよび前記第４トランジスタのゲート絶縁層より厚いことを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項に記載の半導体装置と、
   当該半導体装置と電気的に接続されたリードと、
   を有することを特徴とする電子部品。
7. 請求項６に記載の電子部品と、
   表示装置、タッチパネル、マイクロホン、スピーカ、操作キー、および筐体の少なくとも１つと、
   を有する電子機器。