JP7264590B2 - 半導体装置及びプログラマブルロジックデバイス - Google Patents

Description

本発明の一形態は、半導体装置に関する。特に、本発明の一形態は、プログラマブルロジックデバイスに関する。

なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。

例えば、特許文献１、非特許文献１では、ＯＳトランジスタからなる不揮発性のコンフィギュレーションメモリを備えたプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が提案されている。

ＰＬＤは、複数のプログラマブルロジックエレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）および複数のプログラマブルスイッチエレメント（ＰＳＥ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）を有する。ＰＬＤでは、各ＰＬＥの機能の情報や、ＰＳＥによるＰＬＥ間の接続構造の情報をコンフィギュレーションデータとして、コンフィギュレーションメモリ内に格納している。

ＬＳＩでは、クロック信号の立ち上がりエッジもしくは立下りエッジに同期してフリップフロップのデータを更新する同期回路方式が主に用いられている。同期回路は、設計の容易さなどの利点があるものの、クロック信号に同期して回路が一斉に動作するため、瞬間的な消費電力が高くなる欠点がある。また、クロック信号を回路各部に遅延無く分配しなければならないため、レイアウト設計のコストが増大する欠点もある。

上記同期回路の欠点を解消するため、クロック信号を使わずに、各回路部間でデータを「Ｈａｎｄｓｈａｋｅ」と呼ばれる方法で送受信する非同期回路方式が用いられている。非同期回路の通信方式として２線符号化方式と４相符号化方式が組み合わされた２線４相プロトコル方式が知られている（特許文献２）。以下に、図２２（Ａ）乃至図２２（Ｃ）を用いて２線４相プロトコル方式について説明を行う。

図２２（Ａ）は、２線４相プロトコル方式の概念を表すブロック図である。図２２（Ａ）はｘとｙの２本の信号線を用いてデータ通信を行っている。データの送信側（Ｓｅｎｄｅｒ）は、受信側（Ｒｅｃｅｉｖｅｒ）にデータを送る。受信側は、送信側からの要求（ｒｅｑ）に対し、データを受け取った証として応答信号（ａｃｋ）を送信側に返す。

図２２（Ｂ）は２線４相プロトコル方式の真理値表を表している。２線符号化方式とは、１ビットのデータを２本の信号線を用いて表現する符号化方式である。（ｘ，ｙ）＝（１，０）の状態は、データが“０”であることを表している。（ｘ，ｙ）＝（０，１）の状態は、データが“１”であることを表している。（ｘ，ｙ）＝（０，０）の状態は、スペーサーと呼ばれ、データとデータの区切りに用いられる。また、（ｘ，ｙ）＝（１，１）の状態は、ｉｎｈｉｂｉｔと呼ばれ、動作上とり得ない不正値である。

図２２（Ｃ）は、２線４相プロトコル方式の通信手順を示すタイミングチャートである。２線４相プロトコル方式は、データ（“０”または“１”）とスペーサーが交互にやりとりされる。まず、送信側は受信側からの応答信号を識別し、受信側にデータを送信する（１）。図２２（Ｃ）では例として、データ“０”が送信されている。次に、受信側はデータを検出し、送信側に応答信号を送る（２）。次に、送信側は応答信号を識別し、受信側にスペーサーを送信する（３）。受信側はスペーサーを検出し、送信側に応答信号を送る（４）。このように、２線４相プロトコル方式は、１回のデータ転送を完了させるのに、４つのステップが必要である。

米国特許公開第２０１４／０１５９７７１号明細書 国際公開第２０１１／１４９０６６号

Ｔ．Ａｏｋｉ ｅｔ ａｌ．，"Ｎｏｒｍａｌｌｙ－Ｏｆｆ Ｃｏｍｐｕｔｉｎｇ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ ＩｎＧａＺｎＯ－ｂａｓｅｄ ＦＰＧＡ，"ＩＥＥＥ ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１４，ｐｐ．５０２―５０３．

本発明の一形態は、非同期回路で構成されるプログラマブルロジックデバイスを提供することを課題の一とする。本発明の一形態は、消費電力が小さいプログラマブルロジックデバイスを提供することを課題の一とする。本発明の一形態は、消費電力の小さい半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、ルックアップテーブルと、第１回路と、第２回路と、を有する半導体装置である。ルックアップテーブルはメモリを有する。第１回路は第１信号および第２信号を受信する。第２回路は第３信号を送信する。第１回路は第３信号を受信すると、第４信号および第５信号を送信する。第４信号は第１信号と論理（０または１）が等しく、第５信号は第２信号と論理（０または１）が等しい。ルックアップテーブルは第４信号および第５信号を受信すると、第６信号および第７信号を送信する。第２回路は、６信号および第７信号を受信すると、第８信号を送信する。第１回路は第８信号を受信すると、第９信号を送信する。第６信号および第７信号はメモリに記憶されているデータから生成される。

上記形態において、ルックアップテーブルは、第９信号によって、ルックアップテーブルの電源電圧の供給が停止される。

上記形態において、メモリはチャネル形成領域に金属酸化物を有するトランジスタを含むことが好ましい。

上記形態において、第１回路および第２回路は、第１乃至第４トランジスタと、ラッチ回路と、記憶回路と、を有することが好ましい。第１トランジスタはｎチャネル型トランジスタである。第２トランジスタはｎチャネル型トランジスタである。第３トランジスタはｐチャネル型トランジスタである。第４トランジスタはｐチャネル型トランジスタである。第１トランジスタのソースまたはドレインの一方は、低電源電位が与えられる。第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は、第３トランジスタのソースまたはドレインの一方に電気的に接続される。第３トランジスタのソースまたはドレインの他方は、第４トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は、高電源電位が与えられる。第１トランジスタのゲートは第４トランジスタのゲートに電気的に接続される。第２トランジスタのゲートは第３トランジスタのゲートに電気的に接続される。ラッチ回路は、第１ノードおよび第２ノードを有する。１ノードは第３トランジスタのソースまたはドレインの一方に電気的に接続される。第２ノードは、第１ノードに与えられる信号の反転信号が与えられる。記憶回路は、ラッチ回路の電源電圧の供給が停止される前にラッチ回路が記憶していたデータを、ラッチ回路の電源電圧の供給が停止された状態で記憶できることが好ましい。

上記形態において、記憶回路はチャネル形成領域に金属酸化物を有するトランジスタを含むことが好ましい。

本発明の一形態は、上記形態に記載の半導体装置を有するプログラマブルロジックエレメントと、プログラマブルスイッチエレメントを有するプログラマブルロジックデバイスである。

本発明の一形態は、ルックアップテーブルと、第１回路と、第２回路と、を有する半導体装置の動作方法である。第１回路は第１信号および第２信号を受信する。第２回路は第３信号を送信する。第１回路は第３信号を受信すると、第４信号および第５信号を送信する。第４信号は第１信号と論理（０または１）が等しく、第５信号は第２信号と論理（０または１）が等しい。ルックアップテーブルは第４信号および第５信号を受信すると、第６信号および第７信号を送信する。第２回路は、６信号および第７信号を受信すると、第８信号を送信する。第１回路は第８信号を受信すると、第９信号を送信する。ルックアップテーブルはメモリを有する。第６信号および第７信号はメモリに記憶されているデータから生成される。

上記形態において、ルックアップテーブルは、第９信号によって、ルックアップテーブルの電源電圧の供給が停止されることが好ましい。

本発明の一形態により、非同期回路で構成されるプログラマブルロジックデバイスを提供することができる。本発明の一形態により、消費電力が小さいプログラマブルロジックデバイスを提供することができる。本発明の一形態により、消費電力の小さい半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

（Ａ）、（Ｂ）半導体装置の構成例を示す回路図。 （Ａ）、（Ｃ）半導体装置を表すシンボル。（Ｂ）、（Ｄ）半導体装置の真理値表。 （Ａ）半導体装置の構成例を示す回路図。（Ｂ）半導体装置のシンボル。 （Ａ）半導体装置の回路図。（Ｂ）半導体装置の動作例を示すタイミングチャート。 （Ａ）乃至（Ｆ）半導体装置の動作例を示す図。 プログラマブルロジックエレメントの構成例を示す回路図。 ルックアップテーブルの構成例を示す回路図。 コンフィギュレーションメモリの構成例を示す回路図。 バッファ回路の構成例を示す回路図。 プログラマブルロジックエレメントの動作例を示すタイミングチャート。 プログラマブルロジックデバイスの構成例を示す回路図。 プログラマブルスイッチエレメントの構成例を示す回路図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 （Ａ）トランジスタの構成例を示す上面図。（Ｂ）、（Ｃ）トランジスタの構成例を示す断面図。 （Ａ）、（Ｂ）トランジスタの構成例を示す断面図。 （Ａ）乃至（Ｃ）金属酸化物の原子数比の範囲を説明する図。 （Ａ）トランジスタの構成例を示す上面図。（Ｂ）、（Ｃ）トランジスタの構成例を示す断面図。 （Ａ）半導体基板の構成例を示す上面図。（Ｂ）チップの構成例を示す平面図。 （Ａ）電子部品の作製工程例を説明するフローチャート。（Ｂ）電子部品の構成例を示す斜視模式図。 （Ａ）乃至（Ｆ）電子機器の例を示す図。 （Ａ）乃至（Ｃ）２線４相プロトコル方式を説明するための図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。

なお、本明細書中において、高電源電圧をＨレベル、低電源電圧をＬレベルと呼ぶ場合がある。また、Ｈレベルを与える配線をＶＤＤ、Ｌレベルを与える配線をＧＮＤと呼ぶ場合がある。

また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

（実施の形態１）
本実施の形態では、本発明の一形態である非同期回路を用いたプログラマブルロジックデバイスについて説明を行う。

《基本回路》
まず、プログラマブルロジックデバイスを構成する基本回路について説明を行う。

図１（Ａ）に示す半導体装置１０は、非同期回路を構成する基本回路であり、トランジスタＭ１乃至トランジスタＭ１０、容量素子Ｃ１、容量素子Ｃ２、インバータＩ１およびインバータＩ２を有する。また、図中、インバータＩ１およびインバータＩ２を含む回路部をラッチ回路１１と呼称し、トランジスタＭ５乃至トランジスタＭ１０、容量素子Ｃ１および容量素子Ｃ２を含む回路部を記憶回路１２と呼称する。

トランジスタＭ１乃至Ｍ１０のうち、トランジスタＭ３、Ｍ４はｐチャネル型トランジスタ、それ以外はｎチャネル型トランジスタとして説明を行うものとする。

インバータＩ１の出力端子およびインバータＩ２の入力端子との結節点をノードＮ１と呼称し、インバータＩ１の入力端子およびインバータＩ２の出力端子との結節点をノードＮ２と呼称する。ノードＮ２は信号Ｚを出力する。

トランジスタＭ１のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ１のソースまたはドレインの他方はトランジスタＭ２のソースまたはドレインの一方に電気的に接続される。トランジスタＭ２のソースまたはドレインの他方はトランジスタＭ３のソースまたはドレインの一方に電気的に接続される。トランジスタＭ３のソースまたはドレインの他方はトランジスタＭ４のソースまたはドレインの一方に電気的に接続される。トランジスタＭ４のソースまたはドレインの他方はＶＤＤに電気的に接続される。

トランジスタＭ２のゲートは、トランジスタＭ３のゲートに電気的に接続され、信号Ａが与えられる。トランジスタＭ１のゲートは、トランジスタＭ４のゲートに電気的に接続され、信号Ｂが与えられる。また、トランジスタＭ３のソースまたはドレインの一方はノードＮ１に電気的に接続される。

容量素子Ｃ１の第１端子はＧＮＤに電気的に接続される。容量素子Ｃ１の第２端子はトランジスタＭ５のソースまたはドレインの一方に電気的に接続される。トランジスタＭ５のソースまたはドレインの他方はノードＮ２に電気的に接続される。トランジスタＭ５のゲートは信号Ｓが与えられる。

トランジスタＭ６のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ６のソースまたはドレインの他方はトランジスタＭ７のソースまたはドレインの一方に電気的に接続される。トランジスタＭ７のソースまたはドレインの他方はノードＮ１に電気的に接続される。トランジスタＭ６のゲートは容量素子Ｃ１の第２端子に電気的に接続される。トランジスタＭ７のゲートは信号Ｌが与えられる。

容量素子Ｃ２の第１端子はＧＮＤに電気的に接続される。容量素子Ｃ２の第２端子はトランジスタＭ８のソースまたはドレインの一方に電気的に接続される。トランジスタＭ８のソースまたはドレインの他方はノードＮ１に電気的に接続される。トランジスタＭ８のゲートは信号Ｓが与えられる。

トランジスタＭ９のソースまたはドレインの一方はＧＮＤに電気的に接続される。トランジスタＭ９のソースまたはドレインの他方はトランジスタＭ１０のソースまたはドレインの一方に電気的に接続される。トランジスタＭ１０のソースまたはドレインの他方はノードＮ２に電気的に接続される。トランジスタＭ９のゲートは容量素子Ｃ２の第２端子に電気的に接続される。トランジスタＭ１０のゲートは信号Ｌが与えられる。

半導体装置１０において、（Ａ，Ｂ）＝（０，０）とすると、Ｚ＝０を出力し、（Ａ，Ｂ）＝（１，１）とすると、Ｚ＝１を出力し、（Ａ，Ｂ）＝（０，１）または（１，０）とすると、Ｚは直前の値を保持する。

ラッチ回路１１は１ビットのデータを保持する機能を有する。ノードＮ１とノードＮ２は、互いにそれぞれの反転信号を保持する機能を有する。

記憶回路１２は、ラッチ回路１１に保持されているデータを記憶する機能を有する。半導体装置１０において、Ｓ＝１とすると、ラッチ回路１１に保持されているデータに対応した電位が容量素子Ｃ１、Ｃ２に格納される。Ｌ＝１とすると、容量素子Ｃ１、Ｃ２に格納された電位に応じたデータ、すなわち、もともとラッチ回路１１に保持されていたデータをラッチ回路１１に復活させることができる。

トランジスタＭ５およびトランジスタＭ８は、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることで、トランジスタＭ５およびトランジスタＭ８はオフ電流を極めて小さくすることができる。例えば、トランジスタＭ５をオフにすることで、容量素子Ｃ１に格納したデータを長期間保持することができる。例えば、トランジスタＭ８をオフにすることで、容量素子Ｃ２に格納したデータを長期間保持することができる。すなわち、記憶回路１２は不揮発性レジスタとしての機能を有する。

また、トランジスタＭ５乃至トランジスタＭ１０にＯＳトランジスタを用いてもよい。このような構成とすることで、Ｓｉトランジスタで構成するラッチ回路１１にＯＳトランジスタで構成した記憶回路１２を積層できるため、回路面積を小さくできる。

また、トランジスタＭ５及びトランジスタＭ８にＯＳトランジスタ、トランジスタＭ６、トランジスタＭ７、トランジスタＭ９およびトランジスタＭ１０にＳｉトランジスタを用いてもよい。このような構成とすることで、記憶回路１２のデータをラッチに復活する動作を高速化することができる。

また、トランジスタＭ５及びトランジスタＭ８、トランジスタＭ６又はトランジスタＭ７の一方、トランジスタＭ９又はトランジスタＭ１０の一方にＯＳトランジスタを用い、トランジスタＭ６又はトランジスタＭ７の他方、トランジスタＭ９又はトランジスタＭ１０の他方にＳｉトランジスタを用いてもよい。このような構成とすることで、記憶回路１２の静的なリーク電流が低減でき、また、ラッチ回路１１のデータ保持が安定する。

ＯＳトランジスタはチャネル形成領域に酸化物半導体または金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される酸化物半導体または金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。このような酸化物としては、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｉｎ－Ｍ酸化物、Ｚ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）またはタングステン（Ｗ）など）が代表的である。ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０^－２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０^－２１）以下程度に低くすることができる。

また、ＯＳトランジスタにはＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｃｏｍｐｏｓｉｔｅ）－ＯＳを用いることが好ましい。なお、ＣＡＣ－ＯＳの詳細については、後述する実施の形態３で説明する。

半導体装置１０は、ラッチ回路１１に保持されているデータを記憶回路１２に退避させ、電源電圧の供給を停止してもよい。このとき、記憶回路１２は不揮発性メモリとして機能し、電源電圧が供給されなくても、データを保持し続ける。電源電圧の供給が再開されたら、記憶回路１２のデータをラッチ回路１１に戻す。

以上より、半導体装置１０は、データの更新が無い場合に、積極的に電源をオフにすることが可能になり、消費電力を低減することができる。

図１（Ｂ）に示す半導体装置１３は、半導体装置１０において、トランジスタＭ１とＧＮＤの間にトランジスタＭ１１を追加し、トランジスタＭ４とＶＤＤとの間にトランジスタＭ１２を追加したものである。トランジスタＭ１１はｎチャネル型トランジスタであり、トランジスタＭ１２はｐチャネル型トランジスタである。

半導体装置１３において、トランジスタＭ２のゲートは、トランジスタＭ３のゲートに電気的に接続され、信号Ａが与えられる。トランジスタＭ１のゲートは、トランジスタＭ４のゲートに電気的に接続され、信号Ｂが与えられる。トランジスタＭ１１のゲートは、トランジスタＭ１２のゲートに電気的に接続され、信号Ｃが与えられる。

図２（Ａ）は、図１（Ａ）の半導体装置１０をシンボルで表したものである。図２（Ｂ）は半導体装置１０の真理値表である。表中の１は「真」を表し、０は「偽」を表し、Ｚ´は、「直前の状態を保持する」ことを表している。

図２（Ｃ）は、図１の半導体装置１３をシンボルで表したものである。図２（Ｄ）は半導体装置１３の真理値表である。なお、図２（Ｄ）の表記は、図２（Ｂ）と同じである。

図２（Ｂ）、図２（Ｄ）より、半導体装置１０、１３は非同期回路で多用されるマラーのＣ素子としての機能を有することがわかる。より具体的には、半導体装置１０は、トランジスタＭ１乃至トランジスタＭ４とラッチ回路１１とで構成する２入力のマラーのＣ素子に、記憶回路１２を付加した構成の、２入力の不揮発性マラーのＣ素子である。半導体装置１３は、トランジスタＭ１乃至トランジスタＭ４とトランジスタＭ１１とトランジスタＭ１２とラッチ回路１１とで構成する３入力のマラーのＣ素子に、記憶回路１２を付加した構成の、３入力の不揮発性マラーのＣ素子である。同様に、より多入力のマラーのＣ素子に記憶回路１２を付加した構成の、多入力の不揮発性マラーのＣ素子が可能である。なお、半導体装置１０、１３におけるマラーのＣ素子は、同機能を持つ他の回路構成とすることが可能である。

《ハーフバッファ》
図３（Ａ）に示す半導体装置２０は、半導体装置１０を用いてバッファを構成した例である。なお、半導体装置２０をＨＢ（ハーフバッファ）と呼ぶ場合がある。半導体装置２０は、２つの半導体装置１０と、１つのＮＯＲゲートから構成される。図３（Ｂ）は、半導体装置２０をシンボルで表したものである。信号ＳＡ、信号Ｅ０および信号Ｅ１は、半導体装置２０の入力信号であり、信号ＥＡ、信号Ｓ０および信号Ｓ１は、半導体装置２０の出力信号である。

図４（Ａ）は、２つの半導体装置２０を接続した例である。半導体装置２０＿Ｓは送信側、半導体装置２０＿Ｒは受信側を表している。半導体装置２０＿Ｓの信号Ｓ０は半導体装置２０＿Ｒの信号Ｅ０に相当し、半導体装置２０＿Ｓの信号Ｓ１は半導体装置２０＿Ｒの信号Ｅ１に相当し、半導体装置２０＿Ｒの信号ＥＡは半導体装置２０＿Ｓの信号ＳＡに相当する。

信号（Ｅ０，Ｅ１）、（Ｓ０，Ｓ１）は、それぞれ先述の２線４相プロトコル方式の「２線」に相当し、それぞれ図２２（Ａ）乃至図２２（Ｃ）の（ｘ，ｙ）に相当する。信号（Ｅ０，Ｅ１）、（Ｓ０，Ｓ１）は、それぞれ１ビットのデータを含む。

以降では、（Ｅ０，Ｅ１）＝（１，０）、及び、（Ｓ０，Ｓ１）＝（１，０）をデータ“０”、（Ｅ０，Ｅ１）＝（０，１）、及び、（Ｓ０，Ｓ１）＝（０，１）をデータ“１”、（Ｅ０，Ｅ１）＝（０，０）、及び、（Ｓ０，Ｓ１）＝（０，０）をスペーサーと呼ぶ場合がある。また、特に断りが無ければ、単に「データ」とは上述のデータ“０”またはデータ“１”を表すこととする。

信号ＥＡ、ＳＡは、図２２（Ａ）、図２２（Ｃ）の応答信号（ａｃｋ）に相当する。より具体的には、信号ＥＡ、ＳＡの論理は、図２２（Ａ）、図２２（Ｃ）の応答信号（ａｃｋ）の論理を反転したものに相当する。

次に、図５（Ａ）乃至図５（Ｆ）を用いて、半導体装置２０に入力または出力される信号について考える。なお、図５（Ａ）乃至図５（Ｆ）は、半導体装置２０の動作を説明するために挙げた代表例であって、半導体装置２０の動作はこれが全てではない。

まず、図５（Ａ）乃至図５（Ｃ）を用いて、半導体装置２０の出力がスペーサーからデータに切り替わる場合を考える。

図５（Ａ）は、半導体装置２０にＳＡ＝０と、スペーサー（（Ｅ０，Ｅ１）＝（０，０））が入力され、半導体装置２０がＥＡ＝１とスペーサー（（Ｓ０，Ｓ１）＝（０，０））を出力している場合を示している。

図５（Ｂ）は、図５（Ａ）の状態から、ＳＡ＝１とデータ“０”（（Ｅ０，Ｅ１）＝（１，０））が入力される場合を示し、図５（Ｃ）は、図５（Ａ）の状態から、ＳＡ＝０とデータ“０”が入力される場合を示している。

図５（Ｂ）は、ＥＡ＝０とデータ“０”（（Ｓ０，Ｓ１）＝（１，０））を出力している。これは、入力が出力に反映され、データの更新が正しく行われていることを示している。

一方で、図５（Ｃ）は、ＥＡ＝１とスペーサー（（Ｓ０，Ｓ１）＝（０，０））を出力している。これは、入力が出力に反映されず、データの更新が正しく行われないことを示している。

図５（Ａ）乃至図５（Ｃ）より、半導体装置２０は、ＳＡ＝１のときデータの入力を受け付けて、出力信号をスペーサーからデータに更新することができるが、ＳＡ＝０のときデータの入力を受け付けず、出力信号をスペーサーからデータに更新することができない。

次に、図５（Ｄ）乃至図５（Ｆ）を用いて、半導体装置２０の出力がデータからスペーサーに切り替わる場合を考える。

図５（Ｄ）は、半導体装置２０にＳＡ＝１とデータ“０”（（Ｅ０，Ｅ１）＝（１，０））が入力され、半導体装置２０がＥＡ＝０とデータ“０”（（Ｓ０，Ｓ１）＝（１，０））を出力している場合を示している。

図５（Ｅ）は、図５（Ｄ）の状態から、ＳＡ＝０とスペーサー（（Ｅ０，Ｅ１）＝（０，０））が入力される場合を示し、図５（Ｆ）は、図５（Ｄ）の状態から、ＳＡ＝１とスペーサーが入力される場合を示している。

図５（Ｄ）は、ＥＡ＝１とスペーサー（（Ｓ０，Ｓ１）＝（０，０））を出力している。これは、入力が出力に反映され、データの更新が正しく行われていることを示している。

一方で、図５（Ｃ）は、ＥＡ＝０とデータ“０”（（Ｓ０，Ｓ１）＝（１，０））を出力している。これは、入力が出力に反映されず、データの更新が正しく行われないことを示している。

図５（Ｄ）乃至図５（Ｆ）より、半導体装置２０は、ＳＡ＝０のときスペーサーの入力を受け付けて、出力信号をデータからスペーサーに更新することができるが、ＳＡ＝１のとき、スペーサーの入力を受け付けず、出力信号をデータからスペーサーに更新することができない。

以上をまとめると、半導体装置２０は、ＳＡ＝１のとき、入力がスペーサーからデータへ変化した場合のみ入力の変化を受け付けて、出力をスペーサーからデータへ変化させる。また、ＳＡ＝０のとき、入力がデータからスペーサーへ変化した場合のみ入力の変化を受け付けて、出力をデータからスペーサーへ変化させる。

再び、図４（Ａ）に示す半導体装置２０＿Ｓと半導体装置２０＿Ｒについて考える。

図４（Ｂ）は、図４（Ａ）に示す半導体装置の動作例を表すタイミングチャートである。図中には動作のタイミングを表すために時刻Ｔ１乃至Ｔ４が付してある。初期状態として、半導体装置２０＿Ｓ、２０＿Ｒともに、（Ｅ０，Ｅ１，ＳＡ，Ｓ０，Ｓ１，ＥＡ）＝（０，０，１、０、０、１）とする。

時刻Ｔ１において、半導体装置２０＿Ｓは（Ｅ０，Ｅ１）＝（０，０）→（１，０）となる。すなわち、データ“０”が入力される。このとき、ＳＡ＝１であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０，Ｓ１，ＥＡ）＝（１，０，０）を出力する。すなわち、出力信号をデータ“０”に更新する。

また、半導体装置２０＿Ｓの出力に呼応して、ある遅延時間の後に、半導体装置２０＿Ｒも（Ｓ０，Ｓ１，ＥＡ）＝（１，０，０）を出力する。すなわち、半導体装置２０＿Ｒも出力信号をデータ“０”に更新する。半導体装置２０＿ＳはＳＡ＝０を受け取る。これにより、半導体装置２０＿Ｓは出力をスペーサーに更新することができる。

時刻Ｔ２において、半導体装置２０＿Ｓは（Ｅ０，Ｅ１）＝（１，０）→（０，０）となる。すなわち、スペーサーが入力される。このとき、ＳＡ＝０であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０，Ｓ１，ＥＡ）＝（０，０，１）を出力する。すなわち、出力信号をデータからスペーサーへ更新する。

また、半導体装置２０＿Ｓの出力に呼応して、ある遅延時間の後に、半導体装置２０＿Ｒも（Ｓ０，Ｓ１，ＥＡ）＝（０，０，１）を出力する。すなわち、半導体装置２０＿Ｒも出力信号をデータからスペーサーへ更新する。半導体装置２０＿ＳはＳＡ＝１を受け取る。これにより、半導体装置２０＿Ｓは出力をスペーサーからデータに更新することができる。

時刻Ｔ３において、半導体装置２０＿Ｓは（Ｅ０，Ｅ１）＝（０，０）→（０，１）となる。すなわち、データ“１”が入力される。このとき、ＳＡ＝１であることから、半導体装置２０＿Ｓは、ある遅延時間の後に、（Ｓ０，Ｓ１，ＥＡ）＝（０，１，０）を出力する。すなわち、出力信号をスペーサーからデータに更新する。

以降の動作についてはこれまでと同様であり、説明を省略する。

なお、上述の遅延時間は、配線の寄生抵抗、寄生容量、前段の回路の駆動能力、後段の回路の容量などにより決まる。半導体装置２０において、入力の変化に対して安定して出力を変化できるように、マージンを持たせるため、適宜、設計することができる。

半導体装置２０＿Ｒは、出力信号をスペーサーからデータに更新する際に、ＥＡ＝０を出力することによって、新たなデータを受信することができないことを半導体装置２０＿Ｓに伝える。また、半導体装置２０＿ＳはＳＡ＝０を受け取ることで、半導体装置２０＿Ｒが新たなデータを受信できない状態にあることを知る。

一方で、半導体装置２０＿ＳはＳＡ＝０を受け取ることで、半導体装置２０＿Ｒがスペーサーを受信できる状態にあることを知る。半導体装置２０＿Ｒは、スペーサーを受け取るとＥＡ＝１を出力し、新たなデータを受信できる状態にあることを半導体装置２０＿Ｓに伝える。また、半導体装置２０＿ＳはＳＡ＝１を受け取り、半導体装置２０＿Ｒが新たなデータを受信できる状態にあることを知る。半導体装置２０＿Ｓは半導体装置２０＿Ｒに新たなデータを送信する。

以上をまとめると、以下のように言える。
（１）ＳＡ＝１のとき、半導体装置２０は後段にデータを送信できる状態にある。
（２）ＳＡ＝０のとき、半導体装置２０は後段にデータを送信できない状態にある。
（３）ＥＡ＝１のとき、半導体装置２０は前段からデータを受信できる状態にある。
（４）ＥＡ＝０のとき、半導体装置２０は前段からデータを受信できない状態にある。

《プログラマブルロジックエレメント》
図６は、上述の半導体装置２０を用いてＰＬＥ（プログラマブルロジックエレメント）を構成した例である。図６に示すＰＬＥ３０は、ＨＢ３１［１］乃至３１［ｎ］（ｎは１以上の整数）と、ＨＢ３２と、ＢＵＦ（バッファ）６０と、ＬＵＴ（ルックアップテーブル）４０と、トランジスタＴｒ１１と、ＯＲ回路３４とを有する。

ＰＬＥ３０は、ｎ入力３出力のＰＬＥである。なお、入力数および出力数はこれに限定されず、任意の数を採用することができる。

トランジスタＴｒ１１はパワースッチであり、ＬＵＴ４０と電源との導通を制御する機能を有する。トランジスタＴｒ１１をオンにすると、ＬＵＴ４０に電源電圧が投入され、ＬＵＴ４０が動作する。

ＨＢ３１［ｉ］（ｉは１以上ｎ以下の整数）は、図３（Ａ）に示す半導体装置２０と同じ回路である。図６の信号ＩＮ０［ｉ］、ＩＮ１［ｉ］、ＩＮＡ［ｉ］、Ｓ０［ｉ］、Ｓ１［ｉ］、ＳＡ、Ｓ、Ｌは、図３（Ａ）の信号Ｅ０、Ｅ１、ＥＡ、Ｓ０、Ｓ１、ＳＡ、Ｓ、Ｌにそれぞれ対応している。

同様に、ＨＢ３２は、図３（Ａ）に示す半導体装置２０と同じ回路である。図６の信号ＳＯ０、ＳＯ１、ＳＡ、ＯＵＴ０、ＯＵＴ１、ＯＵＴＡ、Ｓ、Ｌは、図３（Ａ）の信号Ｅ０、Ｅ１、ＥＡ、Ｓ０、Ｓ１、ＳＡ、Ｓ、Ｌにそれぞれ対応している。

ＰＬＥ３０において、（ＩＮ０［ｉ］，ＩＮ１［ｉ］）がスペーサーからデータに変化すると、（Ｓ０［ｉ］，Ｓ１［ｉ］）がスペーサーからデータに変化し、信号ＩＮＡ［ｉ］が１→０に変化する。

ＨＢ３１［１］乃至３１［ｎ］の全ての出力信号が、スペーサーからデータに変化し、信号ＩＮＡ［１］乃至ＩＮＡ［ｎ］の全てが０に変化すると、ＯＲ回路３４の出力信号（信号ＰＧ）が０になり、トランジスタＴｒ１１がオンになる。すなわち、ＬＵＴ４０が動作する。

《ルックアップテーブル》
図７はＬＵＴ４０の構成例を示す回路図である。ＬＵＴ４０は、ＣＭ（コンフィギュレーションメモリ）５０［０］乃至５０［ｍ］（ｍは０以上、（２^ｎ－１）以下の整数）と、ＯＲ回路４１［０］乃至４１［ｍ］と、ＡＮＤ回路４２［０］乃至４２［ｍ］と、ＡＮＤ回路４３［０］乃至４３［ｍ］と、ＡＮＤ回路４４［０］乃至４４［ｍ］と、を有する。

ＬＵＴ４０は、（Ｓ０［１］，Ｓ１［１］）乃至（Ｓ０［ｎ］，Ｓ１［ｎ］）の値により、ＣＭ５０［０］乃至５０［ｍ］から一を選択して、（ＳＯ０，ＳＯ１）を出力する。例えば、データ（“１”，“０”，・・・，“０”）がＬＵＴ４０に入力される場合、（Ｓ０［１］，Ｓ１［１］）、（Ｓ０［２］，Ｓ１［２］）、・・・、（Ｓ０［ｎ］，Ｓ１［ｎ］）は、それぞれ、（０，１）、（１，０）、・・・、（１，０）であるため、ＣＭ５０［１］が選択される。

《コンフィギュレーションメモリ》
図８はＣＭ５０の回路構成例を示す回路図である。ＣＭ５０はトランジスタＴｒ１２乃至Ｔｒ１７と、インバータ５１と、インバータ５２と、を有する。トランジスタＴｒ１２およびトランジスタＴｒ１５に先述のＯＳトランジスタを用いることが好ましい。信号ＷＷ、ＣＴ、Ｂ、ＢＢはＣＭ５０の入力信号であり、信号Ｄ、ＤＢはＣＭ５０の出力信号である。

ＣＭ５０にコンフィギュレーションデータ“０”を書き込む場合は、信号ＷＷをＨレベルとし、トランジスタＴｒ１２、Ｔｒ１５をオンにし、Ｂ＝０、ＢＢ＝１とする。

その後、信号ＷＷをＬレベルとし、トランジスタＴｒ１２、Ｔｒ１５をオフにすることで、トランジスタＴｒ１６のゲートに“０”、トランジスタＴｒ１３のゲートに“１”が保持される。

その後、信号ＣＴをＨレベルとし、トランジスタＴｒ１４、Ｔｒ１７をオンにすると、Ｄ＝０、ＤＢ＝１とすることができる。つまり、ＣＭ５０から、コンフィギュレーションデータ“０”が読み出される。

ＣＭ５０にコンフィギュレーションデータ“１”を書き込む場合は、上述の動作において、Ｂ＝１、ＢＢ＝０とすればよい。

なお、トランジスタＴｒ１２乃至Ｔｒ１７の組を複数設けることで、マルチコンテキスト型のＰＬＤを構成することができる。

《バッファ》
図９はＢＵＦ６０の構成例を示す回路図である。ＢＵＦ６０は、信号ＯＵＴ０を信号ＯＵＴ０［１］乃至ＯＵＴ０［３］に分割し、信号ＯＵＴ１を信号ＯＵＴ１［１］乃至ＯＵＴ１［３］に分割する機能を有する。また、ＢＵＦ６０は回路６１を有し、信号ＯＵＴＡ［１］乃至ＯＵＴＡ［３］を信号ＯＵＴＡに統合する機能を有する。回路６１は、図２（Ｃ）に示す半導体装置１３と同じ回路である。

ＯＵＴＡ［１］乃至ＯＵＴＡ［３］の全てが１となった場合、ＢＵＦ６０はＯＵＴＡを１とする。同様に、ＯＵＴＡ［１］乃至ＯＵＴＡ［３］の全てが０となった場合、ＢＵＦ６０は信号ＯＵＴＡを０とする。

再び、図６に説明を戻す。ＬＵＴ４０が動作し、（ＳＯ０、ＳＯ１）がスペーサーからデータに変化すると、ＳＡは１→０に変化する。これは、ＨＢ３２がＬＵＴ４０の出力を受信したことを意味する。以降、ＳＡ＝０であるため、ＨＢ３１［ｉ］はスペーサーを受信するまで出力信号を更新することができず、ＬＵＴ４０の出力信号も変化しない。つまり、ＨＢ３２がＬＵＴ４０の出力信号を安定して受信できる。

その後、ＨＢ３１［ｉ］の入力信号がスペーサーに変化すると、ＩＮＡ［ｉ］が０→１に変化する。ＰＧ＝１となりトランジスタＴｒ１１がオフになる。その結果、ＬＵＴ４０の動作が停止する。すなわち、ＰＬＥ３０はローカルなパワーゲーティングが可能となる。

《タイミングチャート》
図１０は、ＰＬＥ３０の動作を表すタイミングチャートである。図１０は、ＰＬＥ３０の各信号の電位変化を表している。図１０は、動作のタイミングを示すために、時刻Ｔ１乃至Ｔ１６を付している。

初期状態において、ＰＬＥ３０の各入力信号および各出力信号には、スペーサーが与えられている。ＰＬＥ３０は入力信号の受信が可能な状態であり、出力信号の送信が可能な状態である。また、ＬＵＴ４０はパワーゲーティングの状態とする。

時刻Ｔ１乃至時刻Ｔ５は、ＰＬＥ３０にデータ（“０”，“０”，・・・，“０”）が入力される場合の動作に相当し、時刻Ｔ６乃至時刻Ｔ１６は、ＰＬＥ３０にデータ（“１”，“１”，・・・，“０”）が入力される場合の動作に相当する。また、時刻Ｔ１０乃至時刻Ｔ１５は、グローバルなパワーゲーティングを実行している場合の動作に相当する。

時刻Ｔ１において、（ＩＮ０［１］，ＩＮ１［１］）は（０，０）→（１，０）になる。ある遅延時間の後に、（Ｓ０［１］、Ｓ１［１］）が（０，０）→（１，０）に変化する。また、ＩＮＡ［１］は１→０に変化する。

同様に、（ＩＮ０［２］，ＩＮ１［２］）は（０，０）→（１，０）になる。ある遅延時間の後に、（Ｓ０［２］、Ｓ１［２］）は（０，０）→（１，０）に変化し、ＩＮＡ［２］は１→０に変化する。

同様に、（ＩＮ０［ｎ］，ＩＮ１［ｎ］）は（０，０）→（１，０）になる。ある遅延時間の後に、（Ｓ０［ｎ］，Ｓ１［ｎ］）は（０，０）→（１，０）に変化し、信号ＩＮＡ［ｎ］は１→０に変化する。

（ＩＮ０［１］，ＩＮ１［１］）乃至（ＩＮ０［ｍ］，ＩＮ１［ｍ］）の中で（ＩＮ０［２］，ＩＮ１［２］）の変化が最も遅いとする、したがって、ＩＮＡ［１］乃至ＩＮＡ［ｍ］の中でＩＮＡ［２］の変化が最も遅いものとする。

時刻Ｔ２において、ＩＮＡ［２］＝０になり、ＩＮＡ［１］乃至ＩＮＡ［ｎ］の全てが０になると、ＰＧ＝０となる。トランジスタＴｒ１１がオンになり、ＬＵＴ４０が動作状態に移行する。

ＬＵＴ４０は、（Ｓ０［１］，Ｓ１［１］）乃至（Ｓ０［ｎ］，Ｓ１［ｎ］）の値によって、ＣＭ５０［０］乃至ＣＭ５０［ｍ］の中から一を選択し、（ＳＯ０，ＳＯ１）を出力する。ここでは、（ＳＯ０，ＳＯ１）＝（１，０）とする。

時刻Ｔ３において、（ＯＵＴ０，ＯＵＴ１）は（０，０）→（１，０）に変化し、信号ＳＡは１→０に変化する。

時刻Ｔ３以前に、スペーサーが入力されていたＨＢ３１［１］は、ＳＡ＝０を引き金として、スペーサーを出力する（（Ｓ０［１］，Ｓ１［１］）＝（１，０）→（０，０））。また、信号ＩＮＡ［１］は０→１へ変化する。

同様に、時刻Ｔ３以前に、スペーサーが入力されていたＨＢ３１［ｎ］は、ＳＡ＝０を引き金として、スペーサーを出力する（（Ｓ０［ｎ］，Ｓ１［ｎ］）＝（１，０）→（０，０））。また、ＩＮＡ［ｎ］は０→１へ変化する。

時刻Ｔ３の時点で、スペーサーが入力されていないＨＢ３１［２］は、時刻Ｔ３以降、スペーサーの入力を引き金として、スペーサーを出力する（（Ｓ０［２］，Ｓ１［２］）＝（１，０）→（０，０））。

時刻Ｔ４において、ＩＮＡ［１］＝１、ＩＮＡ［ｎ］＝１になると、ＰＧ＝１となる。トランジスタＴｒ１１がオフになり、ＬＵＴ４０へ電源供給が遮断され、ＬＵＴ４０はローカルなパワーゲーティングに移行する。このとき、（ＳＯ０，ＳＯ１）は（１，０）→（０，０）になる。

時刻Ｔ５において、ＯＵＴＡ＝０になると、（ＯＵＴ０，ＯＵＴ１）は（１，０）→（０，０）となる。また、ＳＡは０→１になる。

時刻Ｔ６乃至Ｔ９における動作は、ＰＬＥ３０に入力されるデータを（“１”，“１”，・・・，“０”）に置き替えることで、時刻Ｔ１乃至Ｔ５における動作と同様に説明できる。なお、時刻Ｔ９において、（ＩＮ０［１］，ＩＮ１［１］）はスペーサーとし、（ＩＮ０［２］、ＩＮ１［２］）はデータ“１”とし、（ＩＮ０［ｎ］，ＩＮ１［ｎ］）はデータ“０”とする。

時刻Ｔ１０直前における各信号の状態をまとめると、ＩＮＡ［１］＝１、ＩＮＡ［２］＝０、ＩＮＡ［ｎ］＝０、ＳＡ＝０、ＯＵＴＡ＝１であるから、ＨＢ３１［１］はデータの受信が可能で送信が不可能な状態であり、ＨＢ３１［２］はデータの送受信が不可能な状態であり、ＨＢ３１［ｎ］はデータの送受信が不可能な状態であり、ＨＢ３２はデータの受信が不可能で送信が可能な状態である。

時刻Ｔ１０乃至Ｔ１１にＳ＝１とすると、ＨＢ３１［１］、ＨＢ３１［２］、ＨＢ３１［ｎ］およびＨＢ３２は、それぞれが有するインバータループ（図１（Ａ）のラッチ回路１１）に保持されているデータを、対応する不揮発性レジスタ（図１（Ａ）の記憶回路１２）に格納する。

時刻Ｔ１２乃至Ｔ１４において、ＰＬＥ３０の電源電圧をオフにする。このとき、各信号は０になるが、ＨＢ３１［１］、ＨＢ３１［２］、ＨＢ３１［ｎ］およびＨＢ３２に格納されているデータは失われない。

時刻Ｔ１３乃至Ｔ１５において、Ｌ＝１としながら、ＰＬＥ３０の電源電圧をオンにする。このとき、ＨＢ３１［１］、ＨＢ３１［２］、ＨＢ３１［ｎ］およびＨＢ３２が有する不揮発性レジスタのデータがインバータループに格納されながら、ＰＬＥ３０に電源電圧が投入される。

時刻Ｔ１５直後の各信号の状態をまとめると、ＩＮＡ［１］＝１、ＩＮＡ［２］＝０、ＩＮＡ［ｎ］＝０、ＳＡ＝０、ＯＵＴＡ＝１であるから、ＨＢ３１［１］はデータの受信が可能で送信が不可能な状態であり、ＨＢ３１［２］はデータの送受信が不可能な状態であり、ＨＢ３１［ｎ］はデータの送受信が不可能な状態であり、ＨＢ３２はデータの受信が不可能で送信が可能な状態である。つまり、時刻Ｔ１０における状態が保たれていることがわかる。ＰＬＥ３０は、グローバルなパワーゲーティングの前後で状態に変化は無く、パワーゲーティング前の処理を継続して行うことができる。

時刻Ｔ１６以降の動作については、時刻Ｔ５以降の動作と同様に説明できる。

以降、同様の動作を繰り返すことで、ＰＬＥ３０が非同期回路として動作することができる。

《プログラマブルロジックデバイス》
図１１はＰＬＤ（プログラマブルロジックデバイス）８０の構成例を示す回路図である。ＰＬＤ８０は、複数のＰＬＥ３０と、複数のＰＳＥ（プログラマブルスイッチエレメント）７０を有する。ＰＬＤ８０は、複数のＰＬＥ３０をアレイ状に配置し、ＰＬＥ３０間の電気的な接続をＰＳＥ７０で行っている。図１１には、代表的に３行ｎ列に配置されているＰＬＥ３０［１，１］乃至３０［３，ｎ］を示している。

《プログラマブルスイッチエレメント》
図１２は、ＰＳＥ７０の構成例を示す回路図である。ＰＳＥ７０は、トランジスタＴｒ１８乃至トランジスタＴｒ２４を有する。トランジスタＴｒ１８には先述のＯＳトランジスタを用いることが好ましい。

ＰＳＥ７０にコンフィギュレーションデータ“１”を書き込む場合（ＰＳＥ７０をオンにする場合）は、信号ＷＷをＨレベルとし、トランジスタＴｒ１８をオンにし、Ｂ＝１とする。その後、信号ＷＷをＬレベルとし、トランジスタＴｒ１８をオフにすることで、Ｔｒ１９、Ｔｒ２１、Ｔｒ２３のゲートに「１」が保持される。

同様に、ＰＳＥ７０にコンフィギュレーションデータ“０”を書き込む場合（ＰＳＥ７０をオフする場合）は、信号ＷＷをＨレベルとし、トランジスタＴｒ１８をオンにし、Ｂ＝０とする。その後、信号ＷＷをＬレベルとし、トランジスタＴｒ１８をオフにすることで、Ｔｒ１９、Ｔｒ２１、Ｔｒ２３のゲートに“０”が保持される。

また、信号ＣＴをＨレベルとし、トランジスタＴｒ２０、Ｔｒ２２、Ｔｒ２４をオンとすることで、第１のＰＬＥ３０が有する信号ＯＮ０、ＯＮ１およびＯＮＡの出力信号線と、第２のＰＬＥ３０が有する信号ＩＮ０、ＩＮ１およびＩＮＡの入力信号線との接続をそれぞれ制御することができる。

非同期回路では信号の送受信に複数の信号線を用いる必要があるため、信号線のルーティングに用いるスイッチの数が増大する。しかし、図１２のような構成とすることで、複数のスイッチへのコンフィギュレーションデータの書き込み及び保持をトランジスタＴｒ１８のみで制御できるため、ＰＳＥ７０を構成するトランジスタ数を少なくできる。

なお、トランジスタＴｒ１８乃至Ｔｒ２４の組を複数設けることで、マルチコンテキスト型のプログラマブルロジックデバイスを構成することができる。

以上、本実施の形態に示す構成を用いることで、非同期回路から成るプログラマブルロジックデバイスを提供することができる。また、消費電力が小さいプログラマブルロジックデバイスを提供することができる。

（実施の形態２）
本実施の形態では、図１３および図１４を用いて、上記実施の形態に記載のＰＬＤ８０に用いることが可能な半導体装置の一形態を説明する。

＜半導体装置１００の断面構造＞
図１３は半導体装置１００の一例を示す断面模式図である。半導体装置１００は、トランジスタ３００と、トランジスタ２００、および容量素子１４０を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１４０はトランジスタ３００、およびトランジスタ２００の上方に設けられている。

トランジスタ２００はチャネル形成領域に酸化物半導体を有するＯＳトランジスタである。ＯＳトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを半導体装置に用いることで、半導体装置の微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。

低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

図１３に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

なお、図１３に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２および絶縁体３８４が順に積層して設けられている。また、これら絶縁体には、導電体３５６、導電体３６６、導電体３７６および導電体３８６が形成されている。これら導電体は、プラグ、または配線として機能を有する。なおこれら導電体は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、絶縁体３５０、絶縁体３６０、絶縁体３７０および絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、導電体３６６、導電体３７６および導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６についてみた場合、絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことが言える。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。

絶縁体３８４上には絶縁体２１４および絶縁体２１６が積層して設けられている。絶縁体２１４および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体２１４には、例えば、基板３１１またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１４および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（例えばバックゲートとして機能する電極）等が埋め込まれている。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細は後述する実施の形態３で説明を行う。

トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると該酸化物の下地層となる絶縁体２８０へ酸素を添加することができる。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２５０、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。

導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

続いて、トランジスタ２００の上方には、容量素子１４０が設けられている。容量素子１４０は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。

また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。なお、導電体１１２、および導電体１１０は、同時に形成することができる。

導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図１３では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

また、導電体１１２、および導電体１１０上に、容量素子１４０の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。

例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１４０は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１４０の静電破壊を抑制することができる。

絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、ＯＳトランジスタを用いた半導体装置において、消費電力を低減することができる。または、ＯＳトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。

＜半導体装置１００の変形例１＞
また、本実施の形態の変形例の一例を、図１４に示す。

図１４は、図１３のトランジスタ２００をトランジスタ２０１に置き替えた場合の断面模式図である。トランジスタ２００と同様、トランジスタ２０１はＯＳトランジスタである。なお、トランジスタ２０１の詳細は後述する実施の形態３で説明を行う。

図１４のその他の構成例の詳細は、図１３の記載を参酌すればよい。

（実施の形態３）
本実施の形態では、実施の形態２に示すトランジスタ２００およびトランジスタ２０１の詳細について、図１５乃至図１８を用いて説明を行う。

＜＜トランジスタ２００＞＞
まず、図１３に示すトランジスタ２００の詳細について説明を行う。

図１５（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１５（Ｂ）は、図１５（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図１５（Ａ）から（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）上の絶縁体２２４と、絶縁体２２４上の金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接する金属酸化物４０６ｂと、金属酸化物４０６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４０４ａと、導電体４０４ａ上の導電体４０４ｂと、導電体４０４ｂ上の絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接している絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接している絶縁体２２５とを有する。ここで、図１５（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆っていることが好ましい。

以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６という場合がある。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。

導電体４４０は、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。

導電体３１０は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。

導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されているので、導電体３１０は、バックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。

また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。

また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。

金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）または、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称する。

ここで、金属酸化物４０６ａの構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂの構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａにおいて、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂにおけるＩｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａににおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる伝導経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度は低いため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１５（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素の影響で酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。

よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。

なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損の形成に寄与する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。

金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、Ｉｎの含有率を高くすることで、低抵抗化を図ることができる。このような構成にすることにより、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはトランジスタ２００のソース領域およびドレイン領域として機能させることができる。

図１５（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１６（Ａ）に示す。図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、領域４２６ａはチャネル形成領域として機能できる。

なお、図１５（Ｂ）および図１６（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１５（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。

トランジスタ２００では、図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。

ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１６（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１６（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図１６（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図１６（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。

このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

絶縁体４１２は、金属酸化物４０６ｂの上面に接していることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。

絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、好ましくは２×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、より好ましくは４×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であればよい。

絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。

導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ－Ｇａ－Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。

また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。

導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。

ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース－ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。

導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。

このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。

絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。

上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。

ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。

絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。

絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６および絶縁体２２４を覆っている。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接している。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。

また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接していることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。

また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが領域４２６ａ側に過剰に拡張するのを防ぐことができる。

絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。

ここで、絶縁体２８０および絶縁体２２５の開口の内側に接して導電体４５０ａが設けられ、さらに内側に導電体４５１ａが設けられている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが設けられ、さらに内側に導電体４５１ｂが設けられている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。

導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能し、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能する。

導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。

また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

次に、トランジスタ２００の構成材料について説明する。

＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。

絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

＜金属酸化物４０６に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

以下に、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。

また、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。

図１７（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１７（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１７（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１７（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。

特に、図１７（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

また、金属酸化物４０６として、Ｉｎ－Ｍ－Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

＜金属酸化物の構成＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳ、およびＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅの構成について説明する。

なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは、“ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ”の略称であり、結晶構造の一例を表す。ＣＡＣはＣｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅの略称であり、機能、または材料の構成の一例を表す。

ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。ＣＡＣ－ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ－ＯＳは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ－ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ－ＯＳは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅについても、ＣＡＣ‐ＯＳと同様である。すなわち、ＣＡＣ－ＯＳ、およびＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。

なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、領域４２６ａのキャリア密度が低いことが好ましい。金属酸化物のキャリア密度を低くするには、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上とすればよい。

また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、領域４２６ａ中の不純物濃度を低減することが有効である。また、領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。

金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物に含まれる水素が、該酸素欠損に入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。

＜＜トランジスタ２０１＞＞
次に、図１４に示すトランジスタ２０１の詳細について説明を行う。

図１８（Ａ）は、トランジスタ２０１の上面図である。また、図１８（Ｂ）は、図１８（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図１８（Ｃ）は、図１８（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。

図１８（Ｂ）、図１８（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）上の絶縁体２２４と、絶縁体２２４上の金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接しする金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接する導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａ、４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃ上の配置された絶縁体４１３と、絶縁体４１３上の導電体４０５ａと、導電体４０５ａ上の導電体４０５ｂと、導電体４０５ｂ上の絶縁体４２０と、を有する。

導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４０５ａは、図１５（Ｂ）の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１５（Ｂ）の導電体４０４ｂと同様の材料を用いて設けることができる。

導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。

導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。

トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。

絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。

トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図１５に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。

トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。

（実施の形態４）
本実施の形態では、上記実施の形態の半導体装置の一形態を、図１９（Ａ）、図１９（Ｂ）、および図２０を用いて説明する。

＜半導体ウエハ、チップ＞
図１９（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。

複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１９（Ｂ）にチップ７１５の拡大図を示す。

また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２０（Ａ）および図２０（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。

電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。

図２０（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に上記実施の形態に記載の半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。

次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。

次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。

次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。

次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。

また、完成した電子部品の斜視模式図を図２０（Ｂ）に示す。図２０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２０（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。

図２０（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。

（実施の形態５）
＜電子機器＞
上記実施の形態に示すプログラマブルロジックデバイスは、様々な電子機器に用いることができる。図２１に、ＰＬＤ８０を用いた電子機器の具体例を示す。図２１に示す電子機器は、ＰＬＤ８０を用いることで、消費電力を低減することができる。

図２１（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。

図２１（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。

図２１（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。

図２１（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図２１（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。

図２１（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。

表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。

また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。

本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（Ｖ_Ｇ）がしきい値電圧（Ｖ_ｔｈ）以上の状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、Ｖ_ＧがＶ_ｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖ_Ｄ）に依存する場合がある。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも低い状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、Ｖ_ＧがＶ_ｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、Ｖ_Ｇに依存する場合がある。従って、トランジスタのオフ電流が１０^－２１Ａ未満である、とは、トランジスタのオフ電流が１０^－２１Ａ未満となるＶ_Ｇの値が存在することを言う場合がある。

また、トランジスタのオフ電流は、Ｖ_Ｄに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖ_Ｄの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶ_Ｄにおけるオフ電流を表す場合がある。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

Ｃ１、Ｃ２：容量素子、 Ｉ１、Ｉ２：インバータ、 Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ２０、Ｔｒ２４：トランジスタ、 Ｎ１、Ｎ２：ノード、
１０、１３、２０、２０＿Ｒ、２０＿Ｓ：半導体装置、 １１：ラッチ回路、 １２：記憶回路、 ３４：ＯＲ回路、 ４０：ＬＵＴ（ルックアップテーブル）、 ４１：ＯＲ回路、 ４２、４３、４４：ＡＮＤ回路、 ５０：ＣＭ（コンフィギュレーションメモリ）、 ５１、５２：インバータ、 ６０：ＢＵＦ（バッファ）、 ６１：回路、 ７０：ＰＳＥ（プログラマブルスイッチエレメント）、 ８０：ＰＬＤ（プログラマブルロジックデバイス）、
１００：半導体装置、
１１０、１１２、１２０、２１８、２４６、２４８、３１０、３１０ａ、３１０ｂ、３１６、３２８、３３０、３５６、３７６、３６６、３８６、４０４、４０４ａ、４０４ｂ、４０５、４０５ａ、４０５ｂ、４４０、４４０ａ、４４０ｂ、４５０ａ、４５０ｂ、４５１ａ、４５１ｂ、４５２ａ、４５２ｂ：導電体、
１３０、１５０、２１４、２１６、２２０、２２２、２２４、２２５、２５０、２８０、２８２、２８６、３１５、３２０、３２２、３２４、３２６、３５０、３５２、３５４、３６０、３６２、３６４、３７０、３７２、３７４、３８０、３８２、３８４、４１２、４１３、４１８、４１９、４２０：絶縁体、
１４０：容量素子、 ２００、２０１、３００：トランジスタ、２３０：酸化物、３１１：基板、３１３：半導体領域、 ３１４ａ、３１４ｂ：低抵抗領域、 ４０６、４０６ａ、４０６ｂ、４０６ｃ：金属酸化物、４２６ａ、４２６ｂ、４２６ｃ：領域、
７１１：基板、 ７１２：回路領域、 ７１３：分離領域、 ７１４：分離線、 ７１５：チップ、 ７５０：電子部品、 ７５２：プリント基板、 ７５４：実装基板、 ７５５：リード、２９１０：情報端末、 ２９１１：筐体、 ２９１２：表示部、 ２９１３：カメラ、 ２９１４：スピーカ部、 ２９１５：操作スイッチ、 ２９１６：外部接続部、 ２９１７：マイク、 ２９２０：ノート型パーソナルコンピュータ、 ２９２１：筐体、 ２９２２：表示部、 ２９２３：キーボード、 ２９２４：ポインティングデバイス、 ２９４０：ビデオカメラ、 ２９４１、２９４２：筐体、 ２９４３：表示部、 ２９４４：操作スイッチ、 ２９４５：レンズ、 ２９４６：接続部、 ２９５０：情報端末、 ２９５１：筐体、 ２９５２：表示部、 ２９６０：情報端末、 ２９６１：筐体、 ２９６２：表示部、 ２９６３：バンド、 ２９６４：バックル、 ２９６５：操作スイッチ、 ２９６６：入出力端子、 ２９６７：アイコン、 ２９８０：自動車、 ２９８１：車体、 ２９８２：車輪、 ２９８３：ダッシュボード、 ２９８４：ライト

Claims (3)

1. ルックアップテーブルと、バッファと、を有する半導体装置であって、
   前記ルックアップテーブルはメモリを有し、
   前記バッファは、第１の基本回路と、第２の基本回路と、ＮＯＲゲートと、を有し、
   前記第１の基本回路および前記第２の基本回路の各々は、
   第１乃至第４トランジスタと、
   第１ノード及び第２ノードを有するラッチ回路と、
   記憶回路と、を有し、
   前記第１トランジスタのソース及びドレインの一方は、低電源電位を与える配線と電気的に接続され、
   前記第１トランジスタのソース及びドレインの他方は、前記第２トランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２トランジスタのソース及びドレインの他方は、前記第３トランジスタのソース及びドレインの一方と、前記第１ノードとに電気的に接続され、
   前記第３トランジスタのソース及びドレインの他方は、前記第４トランジスタのソース及びドレインの一方と電気的に接続され、
   前記第４トランジスタのソース及びドレインの他方は、高電源電位を与える配線と電気的に接続され、
   前記第１トランジスタのゲートは、前記第４トランジスタのゲートと電気的に接続され、
   前記第２トランジスタのゲートは、前記第３トランジスタのゲートと電気的に接続され、
   前記第２ノードには、前記第１ノードに与えられる信号の反転信号が与えられ、
   前記記憶回路は、前記ラッチ回路の電源電圧の供給が停止される前に前記ラッチ回路が記憶していたデータを、前記ラッチ回路の電源電圧の供給が停止された状態で記憶できる機能を有し、
   前記第１の基本回路は、入力信号Ｅ０が入力される第１の入力端子と、入力信号ＳＡが入力される第２の入力端子と、出力信号Ｓ０を出力する第１の出力端子と、を有し、
   前記第２の基本回路は、入力信号Ｅ１が入力される第３の入力端子と、前記入力信号ＳＡが入力される第４の入力端子と、出力信号Ｓ１を出力する第２の出力端子と、を有し、
   前記ＮＯＲゲートは、前記第１の出力端子と電気的に接続される第５の入力端子と、前記第２の出力端子と電気的に接続される第６の入力端子と、出力信号ＥＡを出力する第３の出力端子と、を有し、
   前記出力信号Ｓ０と前記出力信号Ｓ１とは、前記ルックアップテーブルに入力され、
   前記ラッチ回路は、チャネル形成領域にＳｉを有するトランジスタで構成され、
   前記記憶回路は、チャネル形成領域に酸化物半導体を有するトランジスタで構成され、
   前記記憶回路は、前記ラッチ回路上に積層されるように設けられている、半導体装置。
2. 請求項１において、
   前記メモリは、チャネル形成領域に金属酸化物を有するトランジスタを含む、半導体装置。
3. 請求項１または２に記載の半導体装置を有するプログラマブルロジックエレメントと、
   プログラマブルスイッチエレメントと、を有する、プログラマブルロジックデバイス。
   

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