WO2011149066A1 - 非同期プロトコル変換装置 - Google Patents

非同期プロトコル変換装置 Download PDF

Info

Publication number
WO2011149066A1
WO2011149066A1 PCT/JP2011/062249 JP2011062249W WO2011149066A1 WO 2011149066 A1 WO2011149066 A1 WO 2011149066A1 JP 2011062249 W JP2011062249 W JP 2011062249W WO 2011149066 A1 WO2011149066 A1 WO 2011149066A1
Authority
WO
WIPO (PCT)
Prior art keywords
phase
signal
rises
falls
input
Prior art date
Application number
PCT/JP2011/062249
Other languages
English (en)
French (fr)
Inventor
貴弘 羽生
直哉 鬼沢
Original Assignee
国立大学法人東北大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人東北大学 filed Critical 国立大学法人東北大学
Priority to KR1020127031836A priority Critical patent/KR101461003B1/ko
Priority to EP11786763.0A priority patent/EP2579530A4/en
Priority to US13/700,553 priority patent/US9111051B2/en
Priority to JP2012517338A priority patent/JP5935105B2/ja
Publication of WO2011149066A1 publication Critical patent/WO2011149066A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/64—Hybrid switching systems
    • H04L12/6418—Hybrid transport
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols

Definitions

  • the present invention relates to an asynchronous protocol conversion device. More specifically, the present invention relates to an asynchronous protocol conversion device used in a system LSI that performs communication via a router.
  • FIG. 19 is a block diagram showing a configuration of a system LSI based on the NOC communication method.
  • a system LSI also called system-on-chips (SoC)
  • SoC system-on-chips
  • an IP core 41 such as arithmetic, digital signal arithmetic (DSP), and memory can be integrated in one chip of the system LSI 40.
  • a method of communicating between these IP cores 41 based on packet information via a router 42 arranged adjacent to the IP core 41 is called a network-on-chip (NoC). .
  • Each IP core 41 arranged in one chip in NoC operates at the clock frequency of each IP core 41. That is, each IP core 41 normally operates at a different clock frequency.
  • As a communication method between the IP cores 41 there are a synchronous method using a clock used in bus communication or the like and an asynchronous communication method using no clock. The synchronous method has no design freedom and consumes a lot of power.
  • Non-Patent Document 5 a four-phase two-wire code will be described (see Non-Patent Document 5).
  • data and “spacer” are alternately used to discriminate continuous “data”.
  • phase represents “the number of steps for performing one data transfer”
  • line represents “the number of wirings necessary for data transfer”.
  • FIG. 20 is a diagram for explaining a four-phase two-wire code, where (A) is a channel model of asynchronous data transfer based on four-phase two-wire coding, (B) is a definition of the code, and (C) is A procedure of one data transfer in a transfer protocol based on four-phase two-wire encoding is shown.
  • the four-phase two-line code assigns logical values “1” and “0” to the two lines x and x ′ (see FIG. 20A), respectively, and recognizes the arrival of data by raising one of the lines. It is a one-hot code. Continuous data can be identified by inserting a spacer between codes representing data (see FIG. 20B).
  • one data transfer in the transfer protocol based on the four-phase two-wire encoding is performed in the following procedure.
  • the transmission side identifies the response signal from the reception side and sends new data to the reception side.
  • the receiving side detects new data and returns a response signal indicating that the data has been received.
  • the transmission side identifies the response signal and sends a spacer to the reception side.
  • the receiving side detects the spacer and returns a response signal indicating that the spacer has been received.
  • a procedure of four steps is required to complete (also referred to as completion) one data transfer. It will take. As a result, the data transfer cycle time is increased.
  • FIG. 21 is a diagram for explaining a two-phase two-wire code, where (A) is a channel model of asynchronous data transfer based on two-phase two-wire coding, (B) is a definition of the code, and (C) is a code definition. A procedure of one data transfer in a transfer protocol based on two-phase two-wire encoding is shown.
  • the two-phase two-line code is a code for recognizing the arrival of data by assigning logical values “1” and “0” to the two lines x and x ′, respectively, and raising one of the lines (FIG. 21 ( a)).
  • the data of the two-phase two-wire code has two different definitions of “odd number” and “even number” (see FIG. 21B). Consecutive data is distinguished by alternately changing codes having different definitions. Since the data is defined such that only one of the two lines x and x ′ changes when transitioning from “odd” to “even” or vice versa, the valid state can be detected correctly.
  • one data transfer in the transfer protocol based on the two-phase two-wire encoding is performed according to the following procedure.
  • the transmission side identifies the inversion of the response signal from the reception side, and sends data having a definition different from the previous one to the reception side.
  • the receiving side detects data with different definitions, inverts the response signal, and sends it to the transmitting side.
  • the two-phase two-wire encoding does not require the request response process associated with the insertion of the spacer unlike the four-phase two-wire encoding, it is a two-step procedure to complete one data transfer. There is the feature that it is finished.
  • Non-Patent Documents 1 and 2 In recent years, in the four-phase asynchronous communication method, a four-phase protocol is used, and a link circuit for connecting routers to each other is designed by a pseudo-delay-insensitive logic method (hereinafter referred to as QDI logic method). (See Non-Patent Documents 1 and 2).
  • Non-Patent Document 3 a high-speed asynchronous communication link using a two-phase protocol
  • Non-Patent Document 4 a high-speed asynchronous communication link using a two-phase protocol
  • the circuit of the two-phase protocol has a drawback that it requires a large area because it requires complicated latches and functional blocks, and the delay time increases. For this reason, an arithmetic block such as a router uses a four-phase protocol exclusively.
  • FIG. 22 is a block diagram showing the configuration of the asynchronous protocol conversion apparatus 50 using the above QDI logic method.
  • the conventional asynchronous protocol conversion device 50 includes a two-phase to four-phase protocol converter 51, a four-phase router 52 connected to the protocol converter 51, and an output from the four-phase router 52.
  • the four-phase protocol signal to be converted again into a two-phase protocol signal is composed of a four-phase to two-phase protocol converter 53 and a control unit 54.
  • the 4-phase router 52 includes a routing circuit 52a, an arbitration circuit 52b, and a multiplexer (sometimes abbreviated as MUX) circuit 52c.
  • a register 52d is disposed between the routing circuit 52a and the arbitration circuit 52b.
  • a register 52e is arranged between the arbitration circuit 52b and the multiplexer circuit 52c. These registers 52d and 52e are used to increase the communication speed (see Non-Patent Document 1).
  • FIG. 23 is a timing chart showing the operation of a conventional asynchronous protocol conversion apparatus using the QDI logic method.
  • all four-phase signals are initially low and in a spacer state.
  • the input phase signal and the output phase signal are two-phase signals and have the same phase information “even”.
  • the input phase signal goes high with a transition to confirm enable.
  • the two-phase to four-phase protocol converter 51 generates “data” for the four-phase protocol
  • the four-phase router has three functional blocks: a routing circuit 52a, an arbitration circuit 52b, and a multiplexer circuit. Calculate at 52c. After the four-phase router 52 calculates, the four-phase to two-phase protocol converter 53 outputs a new two-phase with phase information “odd”.
  • the new two-phase input signal is reset by the decoding of the previous two-phase signal in the protocol converter 51 from the four-phase to two-phase function block of all four-phase routers 52. Is encoded.
  • the cycle time (t cycle_conv ) of the conventional asynchronous protocol converter 50 is a functional block of the two-phase to four-phase protocol converter (2p ⁇ 4p) 51 and the pipelined four-phase router 52, ie, routing. Circuit 52a, arbitration circuit 52b, multiplexer circuit 52c, four-phase to two-phase protocol converter (4p ⁇ 2p) 53, “data” (“data”) and “spacer” (“spacer”) of the control unit 54 ) And the total delay time. Therefore, the cycle time (t cycle_conv ) is given by the following equation (1).
  • the cycle time (t cycle_conv ) increases in proportion to the number of stages of the pipeline circuit.
  • the protocol converter connected to the input / output port of the conventional asynchronous arithmetic unit is commonly connected to the input / output port.
  • the arithmetic devices that can be used are limited to one input and one output, and thus the conventional apparatus cannot be used for a multi-input multi-output router.
  • the protocol that can be used for the router and data transfer link that are the components of the conventional network-on-chip is limited to one type. For this reason, it is necessary to use a protocol with a long waiting time for the data transfer link, and there is a problem that the transfer speed of the network-on-chip is greatly reduced.
  • the present invention provides a multi-input multi-output asynchronous protocol converter that can flexibly perform communication between dozens of IP cores in an asynchronous LSI such as a network-on-chip. It is intended to provide.
  • an asynchronous protocol conversion apparatus of the present invention is an LSI including a plurality of IP cores and a router disposed adjacent to the plurality of IP cores. 2 phase to 4 phase converter connected to the adjacent router inside, pipeline router connected to the output side of 2 phase to 4 phase converter, and output of 4 phase pipeline router Including a connected 4-phase to 2-phase converter, an input control unit for controlling the 2-phase to 4-phase converter, and an output control unit for controlling the 4-phase to 2-phase converter It is characterized by that.
  • Another aspect of the present invention is an asynchronous protocol conversion device disposed between adjacent routers in an LSI including a plurality of IP cores and a router disposed adjacent to the plurality of IP cores.
  • a two-phase to four-phase converter connected to an adjacent router in the middle, a four-phase pipeline router connected to the output side of a two-phase to four-phase converter, and a four-phase pipeline router A four-phase to two-phase converter connected to the output, an input control unit for controlling the two-phase to four-phase converter, an output control unit for controlling the four-phase to two-phase converter,
  • the two-phase to four-phase converter includes a two-phase completion detector connected to the router and a four-phase encoder to which the output of the two-phase completion detector is input.
  • the converter is a four-phase decoder connected to the output of a four-phase pipeline router and And two-phase completion detector the output of the phase decoder is inputted, characterized by comprising the.
  • the input control unit preferably has the following state transitions.
  • A In the initial state, the state of the signal in_phase is high. Similarly, the state of the signal in_completion becomes low.
  • B The signal in_enable rises and the state becomes high.
  • C When the signal in_enable rises, a true (“1”) or false (“0”) signal in_true (false) rises, and its state becomes high.
  • D When a signal in_true (false) is input, the signal in_completion rises and its state becomes high.
  • E When the signal in_completion rises, the signal ack_left rises next, and the state becomes high.
  • the input control unit is preferably composed of an asynchronous D latch and an XOR circuit.
  • the output control unit preferably has the following state transitions.
  • A In the initial state, the signal out_true (false) rises and the state becomes high.
  • B When the signal out_true (false) rises, the signal out_completion rises, the state becomes high, and the signal Output (ODD) is input.
  • C When the signal Output (ODD) is input, the signal out_phase rises and its state becomes high.
  • D When the signal out_phase rises, the signal ark_right rises, and the state becomes high.
  • E When the signal out_phase and the signal out_completion rise, the signal out_enable falls, and the state becomes low.
  • the output control unit preferably includes an asynchronous D latch, an XOR circuit, and a C element.
  • the four-phase pipeline router is preferably configured to include a four-phase functional block, a pipeline register, and a four-phase completion detector.
  • the four-phase pipeline router preferably includes a routing circuit, an arbitration circuit connected to the routing circuit, and a multiplexer circuit connected to the arbitration circuit.
  • asynchronous protocol conversion device of the present invention by using a multi-input / multi-output protocol conversion device, it becomes possible to apply a protocol suitable for router and data transfer independently, and a high-speed network-on-chip is realized. it can.
  • FIG. 4 is a circuit diagram of a four-phase to two-phase converter and an output control unit. It is a time chart explaining operation
  • (A) is a channel model of asynchronous data transfer based on four-phase two-wire coding
  • (B) is a code
  • (C) is four-phase, respectively.
  • a procedure of one data transfer in a transfer protocol based on two-line coding is shown.
  • (A) is a channel model of asynchronous data transfer based on two-phase two-wire coding
  • (B) is a definition of a code
  • (C) is two-phase.
  • a procedure of one data transfer in a transfer protocol based on two-line coding is shown.
  • FIG. 1 is a block diagram showing a configuration of an asynchronous protocol conversion apparatus 1 according to the embodiment of the present invention.
  • an asynchronous protocol conversion apparatus 1 according to an embodiment of the present invention includes a two-phase to four-phase converter 11 connected to adjacent routers in an LSI, and a two-phase to four-phase converter.
  • Four-phase pipeline router 12 connected to the output side of converter 11, four-phase to two-phase converter 13 connected to the output of four-phase pipeline router 12, and two-phase to four-phase
  • the input control unit 14 controls the converter 11 and the like, and the output control unit 15 controls the four-phase to two-phase converter 13 and the like.
  • FIG. 2 is a block diagram showing a partial configuration of the system LSI 20 in which the asynchronous protocol converter 1 of the present invention is arranged.
  • the arranged LSI 20 includes a plurality of IP cores 21, a router 22 arranged adjacent to the plurality of IP cores 21, and the asynchronous protocol conversion apparatus 1 of the present invention. It is configured.
  • the asynchronous protocol converter 1 receives an input data signal and an input parity signal from the router 22a adjacent on the left side. Then, the asynchronous protocol converter 1 outputs an output data signal and an output parity signal to the router 22b adjacent on the right side.
  • the input confirmation signal (ack_left) is output from the input control unit 14 to the router 20 adjacent to the left side. Then, an output confirmation signal (ack_right) is input to the output control unit 15 from the router 21 adjacent to the right side.
  • the two-phase to four-phase converter 11 includes a two-phase completion detector 16 connected to the router 20 outside the asynchronous protocol converter 1, and a four-phase encoder to which the output of the two-phase completion detector 16 is input. 17.
  • FIG. 3 is a circuit diagram showing a configuration of the two-phase completion detector 16.
  • the two-phase completion detector 16 includes exclusive ORs (referred to as XOR circuits) 16a, 16b,..., 16n connected to inputs 0 to n-1, and XOR circuits 16a, 16b. ,..., 16n are all input (referred to as AND circuit) 16p, and XOR circuits 16a, 16b,. .) 16q, and an AND circuit 16p and a C element 16r to which the output of the OR circuit 16q is input.
  • a logic circuit such as an XOR circuit is also called an XOR circuit gate or the like.
  • FIG. 4A and 4B are diagrams for explaining the operation of the C element 16r.
  • FIG. 4A is a circuit diagram showing the configuration of the C element 16r
  • FIG. 4B shows a truth table of the operation of the C element 16r.
  • the C element 16r is a bistable storage element used in an asynchronous circuit, and is also called a waiting circuit or a junction circuit.
  • FIG. 4B when all inputs become logic “1”, the output becomes logic “1”, and when all inputs become logic “0”, the output becomes logic “0”. In the state where logic “1” and “0” are mixed in the input, the previous output is maintained.
  • FIG. 5 is a circuit diagram showing the configuration of the four-phase encoder 17.
  • the four-phase encoder 17 includes one knot (referred to as a NOT circuit; the NOT circuit is also referred to as an inverter) 17a and two AND circuits 17b and 17c. .
  • FIG. 6 is a circuit diagram showing a configuration of the input control unit 14. As shown in FIG. 6, the input control unit 14 includes first and second asynchronous D latches 14a and 14b and one XOR circuit 14c.
  • FIG. 7A is a circuit diagram showing the 2-phase to 4-phase converter 11 and the input control unit 14, and the 2-phase to 4-phase converter 11 shown in FIG.
  • the input control unit 14 is shown collectively.
  • FIG. 7B is a time chart for explaining the operation of the input control unit 14.
  • the horizontal axis in FIG. 7B is time (arbitrary scale).
  • the vertical axis indicates the two-phase input signal (2phase_in), input phase signal (in_phase), input enable signal (in_enable), four-phase input signal (4phase_in), input completion signal (in_completion), and input side confirmation signal, respectively, from the top. (Ack_left) is shown.
  • the two-phase input signal (2phase_in) passes through the asynchronous D latch 14a.
  • the previous two-phase input signal is held, that is, stored in the asynchronous D latch 14b.
  • the XOR circuit 14c determines the change of the phase signal in order to change the input enable signal (in_enable) for the 4-phase operation. That is, a four-phase operation is executed when the input enable signal (in_enable) is high.
  • the input phase signal (2phase_in) is stored in the asynchronous D latch 14b as the current phase signal for the next protocol conversion with respect to the input. That is, the four-phase operation is reset when the input enable signal (in_enable) is low.
  • the input confirmation signal (ack_left) changes in order to receive the next two-phase input signal.
  • FIG. 8 is a state transition diagram illustrating the operation of the input control unit 14. First, a method for displaying a state transition diagram will be described.
  • the + or ⁇ after the signal name shown in FIG. 8 means the rise or fall of the signal.
  • in_enable + indicates that the signal in_enable rises and its state is high.
  • the black circle ( ⁇ ) indicates the current state, that is, the initial state.
  • FIG. 8 shows that in_enable ⁇ and in_phase + are in the initial state.
  • the black circle ( ⁇ ) that is, the initial state moves to the output of the signal name. For example, in FIG.
  • the operation of the input control unit 14 makes the following state transition.
  • the + or ⁇ attached to each signal transitions to a high or low state after a predetermined delay time.
  • the state of each signal will be described as a transition state, that is, high (High) or low (Low) by omitting the above-mentioned + or-attached to each signal.
  • the signal in_enable rises and the state becomes high.
  • FIG. 9 is a circuit diagram showing the configuration of the four-phase pipeline router 12.
  • the four-phase pipeline router 12 includes a plurality of four-phase functional blocks 12a, 12b,..., 12k, a pipeline register 12p, and a four-phase completion detector 12q. ing.
  • the four-phase completion detector 12q includes a tree of NOR circuits 12r and 12s and a C element 12t.
  • a pipeline register 12p composed of a plurality of C elements 12u is controlled by a four-phase completion detector 12q disposed in the next stage.
  • the input completion signal on the input side becomes high when the first functional block 12a of the four-phase pipeline router 12 is completed.
  • the input completion signal on the input side becomes low when the first functional block 12a of the four-phase pipeline router 12 is reset.
  • the output completion signal on the output side becomes high when the last functional block 12c of the four-phase pipeline router 12 is completed.
  • the output completion signal on the output side becomes low when the last functional block 12c of the four-phase pipeline router 12 is reset.
  • the four-phase to two-phase converter 13 includes a four-phase decoder 18 connected to the four-phase pipeline router 12 and a two-phase completion detector 19 to which the output of the four-phase decoder 18 is input. It is configured.
  • FIG. 10 is a circuit diagram showing a configuration of the four-phase decoder 18.
  • the four-phase decoder 18 includes one NOT circuit 18a, four AND circuits 18b, 18c, 18d, and 18e, two OR circuits 18f and 18g, and two asynchronous circuits. It comprises an expression RS latch 18h, 18i.
  • the configuration of the two-phase completion detector 19 to which the output of the four-phase decoder 18 is input has the same configuration as the two-phase completion detector 16 on the input side.
  • FIG. 11 is a circuit diagram showing a configuration of the output control unit 15. As shown in FIG. 11, the output control unit 15 is composed of one C element 15a, three asynchronous D latches 15c, 15d, 15e, and one XOR circuit 15b.
  • FIG. 12A is a circuit diagram of the four-phase to two-phase converter 13 and the output control unit 15. The four-phase to two-phase converter 13 shown in FIG. 1 and the output control shown in FIG. The part 15 is shown collectively.
  • FIG. 12B is a time chart for explaining the operation of the converter 13 from four phases to two phases.
  • the horizontal axis in FIG. 12B is time (arbitrary scale).
  • the vertical axis indicates the four-phase output signal (4phase_out), two-phase output signal (2phase_out), output completion signal (out_completion), output phase signal (out_phase), output enable signal (out_enable), and output side confirmation signal, respectively, from the top. (Ack_right), a pre-output phase signal (pre_out_phase).
  • the output phase signal (out_phase) passes through the asynchronous D latch 15c. This stops the output enable signal (out_enable).
  • the pre-output phase signal (pre_out_phase) is the same as the output phase signal (out_phase).
  • the pre-output phase signal (pre_out_phase) is output to the NOT circuit 18a of the four-phase decoder 18 for the next protocol conversion, as shown in FIG. 12B.
  • the input enable signal (in_enable), output enable signal (out_enable), and pre-output phase signal (pre_out_phase) of the input control unit 14 and the output control unit 15 described above are generated only by transitions of input signals.
  • the asynchronous protocol conversion apparatus 1 of the present invention has an advantage that it is resistant to the timing of operating completely with QDI.
  • the asynchronous protocol conversion apparatus 1 performs protocol conversion independently between the input control unit 14 on the input side and the output control unit 15 on the output side of the pipelined four-phase router 12. It is characterized by being performed.
  • the first and last functional blocks 12a and 12c of the four-phase pipeline router 12 are evaluated when the input enable signal (in_enable) and the output enable signal (out_enable) are high (High) and low (Low).
  • the input completion signal (in_completion) and the output completion signal (out_ completion) are high and are reset. And low.
  • FIG. 13 is a state transition diagram for explaining the operation of the output control unit 15. As shown in FIG. 13, the operation of the output control unit 15 makes the following state transition.
  • A In the initial state, the signal out_true (false) rises and the state becomes high.
  • B When the signal out_true (false) rises, the signal out_completion rises, the state becomes high, and the signal Output (ODD) is input.
  • ODD When the signal Output (ODD) is input, the signal out_phase rises and its state becomes high.
  • D When the signal out_phase rises, the signal ark_right rises, and the state becomes high.
  • FIG. 14 is a time chart for explaining the operation of the asynchronous protocol converter 1 of the present invention.
  • the horizontal axis of FIG. 14 is time (arbitrary scale).
  • the vertical axis indicates the waveform of each part.
  • the waveform on the input side is indicated by a solid line, and the waveform on the output side is indicated by a one-dot chain line.
  • the following steps are executed on the input side. (1) When a new two-phase input having phase information “odd” is received, the input phase signal transitions and the input enable signal is executed. (2) On the input side of the pipelined router, the two-phase to four-phase protocol converter 11 generates “data” for the four-phase protocol, and the four-phase router 12 is the first functional block.
  • the following steps are executed on the output side.
  • an output completion signal is executed (asserted) after the calculation of the 4-phase router 12.
  • the four-phase to two-phase converter 13 outputs a new two-phase signal whose phase signal is “odd” and stops the output enable signal.
  • the output completion signal is executed (asserted) for the next four-phase to two-phase conversion.
  • the first-stage function block 12a in the four-phase router 12 is reset and encoding is started.
  • the last-stage functional block 12c in the four-phase router 12 is reset and decoding is started.
  • the cycle time (t cycle_invention ) of the asynchronous protocol conversion device 1 of the present invention is either the delay time on the input side or the delay time on the output side.
  • the delay time on the input side includes a 2-phase to 4-phase protocol converter (2p ⁇ 4p) 11, a first-stage function block 12 a (“data” and “spacer”) of the 4-phase router 12, and an input control unit 14. (“Data” and "Spacer”).
  • the delay time on the output side is the four-phase to two-phase protocol converter (4p ⁇ 2p) 13, the last stage functional block 12c (“data” and “spacer”) of the four-phase router 12, and the output Occurs in the control unit 15 ("data” and "spacer”).
  • the cycle time (t cycle_invention ) of the asynchronous protocol converter 1 is given by the following equation (2).
  • the cycle time (t cy ) of the asynchronous protocol converter 1 cle_invention ) does not depend on k, which is the number of pipelined circuits in the router. Therefore, the cycle time of the asynchronous protocol conversion device 1 of the present invention operates faster than the conventional asynchronous protocol conversion device.
  • FIG. 15 is a block diagram showing the configuration of the 5-input 5-output asynchronous protocol converter 30.
  • the 5-input 5-output asynchronous protocol conversion device 30 is connected to a 2-phase to 4-phase converter 31 and a 2-phase to 4-phase converter 31 connected to the output of the router 22a shown in FIG.
  • a three-phase four-phase pipeline router 32, a four-phase to two-phase converter 33 connected to a three-stage four-phase pipeline router 32, an input control unit 34, and an output control unit 35 And is composed of.
  • the 5-input 5-output asynchronous protocol conversion device 30 is composed of asynchronous protocol conversion devices 30a, 30a, 30b, 30c, 30d, and 30e.
  • the asynchronous protocol conversion device 30a includes a two-phase to four-phase converter 31a, a three-phase four-phase pipeline router 32a connected to the two-phase to four-phase converter 31a, and a three-stage configuration. It comprises a four-phase to two-phase converter 33a connected to a four-phase pipeline router 32a, input controllers 34 (not shown), and output controllers 35 (not shown).
  • the other asynchronous protocol converters 30b to 39e are configured in the same manner as the asynchronous protocol converter 30a.
  • Each asynchronous protocol converter 31a, 31b, 31c, 31d, 31e of the asynchronous protocol converter 30 has the same configuration.
  • the two-phase to four-phase converter 31a has the same configuration as the two-phase to four-phase converter 11 of the asynchronous protocol conversion device 1 described in FIG.
  • the input control unit 34 has the same configuration as the input control unit 14 of the asynchronous protocol conversion device 1 described with reference to FIG. 1, and similarly performs input control of the converter 31 from two phases to four phases.
  • the three-stage pipeline router 32 includes a routing circuit 36, an arbitration circuit 37 connected to the routing circuit 36, and a multiplexer circuit 38 connected to the arbitration circuit 37.
  • the arbitration circuit 37 is also called an arbitration circuit.
  • the three-stage pipeline router 32 includes pipeline routers 32a, 32b, 32c, 32d, and 32e, each having the same configuration.
  • the pipeline router 32a includes a routing circuit 36a, an arbitration circuit 37a, and a multiplexer circuit 38a.
  • the other pipeline routers 32b to 32e are configured in the same manner as the pipeline router 32a.
  • the four-phase to two-phase converters 33a, 33b, 33c, 33d, and 33e connected to the four-phase pipeline router 32 having a three-stage configuration have the same configuration.
  • the four-phase to two-phase converter 33a has the same configuration as the four-phase to two-phase converter 13 of the asynchronous protocol conversion device 1 described in FIG.
  • the output control unit 35 has the same configuration as the output control unit 15 of the asynchronous protocol conversion device 1 described with reference to FIG. 1, and similarly performs output control of the converter 33 from four phases to two phases.
  • the routing circuit 36a to which the output of the 2-phase to 4-phase converter 31a connected to the output of the router 22a is input has its transfer destination determined according to the address of the input data. Thereafter, the input data is sent to each arbitration circuit of the corresponding address, that is, any one of 37a to 37e.
  • the arbitration circuit 37a performs arbitration when the transfer destination of the input data and other input data is the same. That is, either one of the input data can be transferred. Thereafter, the input data is transferred to the multiplexer circuits 38a to 38e connected to the arbitration circuits 37a to 37e, and output to the four-phase to two-phase converter 33. For example, the output of the 4-phase to 2-phase converter 33a is output to one of the inputs of the router 22b.
  • FIG. 15 shows an example of the 5-input 5-output asynchronous protocol converter 30, each asynchronous protocol converter 30 a is required by the number of inputs / outputs thereof.
  • five asynchronous protocol converters 30a to 30e are required. That is, in the case of n inputs and n outputs, n asynchronous protocol converters 30a are required.
  • FIG. 16 is a diagram illustrating an example of a time chart simulating the asynchronous protocol conversion device 1.
  • the horizontal axis of the figure is time (ns).
  • the vertical axis in the figure shows the two-phase input data signal (in_data), the two-phase input parity signal (in_parity), the four-phase input true signal (in_true), the four-phase input pseudo signal (in_false), and the four-phase output.
  • Simulation example 1 The asynchronous protocol converter 1 of the present invention and the comparative example was simulated by changing the number of pipeline registers.
  • the number of transistors in the asynchronous protocol converters of the present invention and the comparative example was 246 and 217, respectively.
  • the number of transistors in the asynchronous protocol converter 1 of the present invention is 113% of the comparative example.
  • FIGS. 17A and 17B are diagrams showing the results of Simulation Example 1.
  • FIG. 17A shows the relationship between the number of pipeline registers and throughput
  • FIG. 17B shows the relationship between the number of pipeline registers and energy consumption.
  • the horizontal axis of each figure is the number of pipeline registers.
  • the vertical axis in FIG. 17A is throughput
  • the vertical axis in FIG. 17B is energy consumption (fJ).
  • Throughput is the data transfer rate (GBps).
  • FIG. 17A it can be seen that the throughput of the asynchronous protocol converter 1 of the present invention does not depend on the number of pipeline registers.
  • the throughput of the comparative example decreases as the number of pipeline registers increases. It was found that when the number of pipeline registers is 5, the throughput of the asynchronous protocol converter 1 of the present invention is 1.77 larger than that of the comparative example.
  • the energy consumption of the asynchronous protocol converter 1 of the present invention and the comparative example increases in proportion to the number of pipeline registers.
  • the energy consumption of the asynchronous protocol converter 1 of the present invention is only about 7% larger than that of the comparative example. From the simulation example 1, it can be seen that the asynchronous protocol conversion apparatus 1 of the present invention increases the throughput with respect to the comparative example as the number of pipeline registers increases, and the energy consumption is almost the same as that of the comparative example.
  • Simulation example 2 A simulation for realizing two-phase transfer was performed by inserting the asynchronous protocol converter 1 of the present invention between two 10-bit four-phase routers.
  • a conventional four-phase transfer circuit using a four-phase method was simulated.
  • Conventional four-phase transfer circuits use only a four-phase protocol.
  • the reason why the comparative example is the conventional four-phase method is that the conventional asynchronous protocol converter cannot be applied to a multi-input multi-output router.
  • the number of transistors of the asynchronous protocol converter 1 of the present invention and the four-phase transfer circuit of the comparative example were 71355 and 61818, respectively.
  • the number of transistors in the asynchronous protocol converter 1 of the present invention is 115% of the comparative example.
  • FIG. 18A and 18B are diagrams showing the results of Simulation Example 2.
  • FIG. 18A shows the relationship between wire length and throughput
  • FIG. 18B shows the relationship between wire length and energy consumption.
  • the horizontal axis of each figure is the wire length (mm).
  • the vertical axis in FIG. 18A is the throughput
  • the vertical axis in FIG. 18B is the energy consumption (pJ).
  • the throughput of the asynchronous protocol conversion device 1 of the present invention is substantially constant until the wire length is 7 mm, and gradually decreases when the wire length is 7 mm or more.
  • the throughput of the comparative example decreases as the wire length increases.
  • the throughput using the asynchronous protocol converter 1 of the present invention was found to be 2.05 times larger than that of the comparative example.
  • the energy consumption of the asynchronous protocol converter 1 of the present invention and the comparative example increases in proportion to the number of pipeline registers. It can be seen that the energy consumption of the asynchronous protocol converter 1 of the present invention is smaller than that of the comparative example.
  • the wire length was 10 mm, it was found that the energy consumption of the asynchronous protocol converter 1 of the present invention was 77% with respect to the comparative example.
  • the asynchronous protocol conversion device 1 of the present invention improves the throughput and decreases the energy consumption as compared with the comparative example as the wire length increases.
  • a protocol conversion apparatus between a router and a data transfer link in an asynchronous network-on-chip that performs flexible communication between several tens of IP cores.
  • input / output protocol conversion is commonly performed, and therefore, usable arithmetic devices are limited to one input and one output.
  • the asynchronous protocol conversion device 1 of the present invention includes a four-phase pipeline router 12 serving as an arithmetic device, and two independent input control units 14 connected to input / output ports of the four-phase pipeline router 12. , And an output control unit 15.
  • the protocol conversion can be independently performed at the input / output port, so that it can be used for a multi-input multi-output arithmetic device.
  • the protocol conversion can be independently performed at the input / output port, so that it can be used for a multi-input / multi-output arithmetic device.
  • the wiring delay time was about 55% as compared with the conventional four-phase transfer circuit.
  • a protocol conversion device for the router 22 having multiple inputs and multiple outputs by realizing a device capable of converting the protocol independently on the input side and the output side. Therefore, it is possible to use an optimum protocol for the router 22 and the data transfer link. As a result, it is possible to use a protocol with a low waiting time for the data transfer link, so that the transfer speed is greatly improved when used in a network-on-chip.
  • the number of processors that can be driven simultaneously can be increased by improving the data communication speed in the chip.
  • the asynchronous protocol conversion device 1 is an asynchronous type that does not use a clock signal, it is possible to reduce the power accompanying the deletion of the circuit that generates the clock signal. As a result, a low power and high speed SoC (system on chip) can be realized.
  • the circuit scale of the asynchronous protocol conversion apparatus 1 of the present invention is compared with the circuit scale of the conventional four-phase transfer circuit and the two-phase transfer circuit.
  • the asynchronous protocol conversion apparatus 1 of the present invention has a circuit scale comparable to that of the conventional four-phase transfer circuit and has a larger throughput than the conventional four-phase transfer circuit. Can be realized.
  • the asynchronous protocol converter of the present invention is a new method that combines the advantages of four-phase and two-phase. It can also be applied to an IC for a specific purpose, that is, an ASIC (Application Specific Specific Integrated Circuit).
  • ASIC Application Specific Specific Integrated Circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Dc Digital Transmission (AREA)
  • Communication Control (AREA)

Abstract

非同期式のネットワークオンチップにおいて、数十個のＩＰコア間の通信を柔軟に行うことができ、かつ、多入力多出力の非同期プロトコル変換装置を提供する。非同期プロトコル変換装置（１）は、複数のＩＰコア（２１）と複数のＩＰコア（２１）に隣接して配設されるルーター（２２）とを含むＬＳＩ（２０）において、隣接するルーター（２２）間に配設され、ＬＳＩ（２０）中の隣接するルーター（２２ａ）に接続される２相から４相への変換器（１１）と、２相から４相への変換器（１１）の出力側に接続される４相のパイプラインルーター（１２）と、４相のパイプラインルーター（１２）の出力に接続される４相から２相への変換器（１３）と、２相から４相への変換器（１１）を制御する入力制御部（１４）と、４相から２相への変換器（１３）を制御する出力制御部）１５）と、を含んで構成されている。

Description

非同期プロトコル変換装置
　本発明は、非同期プロトコル変換装置に関する。さらに、詳しくは、本発明は、ルーターを介して通信を行うシステムＬＳＩ内で使用される、非同期プロトコル変換装置に関する。
　半導体集積回路は、最小加工寸法の微細化が進み、量産レベルの最小加工寸法は３２ｎｍに達しており、集積されるトランジスタ数の規模が大きくなっている。このような大規模集積回路は、システムＬＳＩとも呼ばれている。
　図１９は、ＮＯＣ通信方式に基づくシステムＬＳＩの構成を示すブロック図である。図１９に示すように、システムＬＳＩ（システムオンチップ（System-on-Chips：ＳｏＣ）とも呼ばれている。）４０は、一般に複数の処理機能単位（Intellectual Property Core）、ＩＰコアと呼ぶ。）４１で構成されている。近年の最小加工寸法の微細化によって、システムＬＳＩ４０の１チップ中には演算、デジタル信号演算（ＤＳＰ）、メモリ等のＩＰコア４１が集積できるようになっている。これらＩＰコア４１間を、パケット情報に基づき、ＩＰコア４１に隣接して配設されるルーター４２を介して通信する方式が、ネットワークオンチップ(Network-on-Chip：ＮｏＣ)と呼ばれている。
　ＮｏＣ内の１チップ中に配置される各ＩＰコア４１は、各ＩＰコア４１のクロック周波数で動作している。つまり、各ＩＰコア４１は、通常異なるクロック周波数で動作している。各ＩＰコア４１間の通信方式としては、バス通信等で用いられるクロックによる同期方式とクロックを用いない非同期通信方式がある。同期方式では、設計自由度がなく消費電力が多い。
　近年、各ＩＰコア４１間の通信方式としては、上記した従来の同期方式の欠点を改善するため、非同期通信方式が採用されることが多くなってきている（特許文献１参照）。この非同期通信方式にも４相方式(非特許文献１及び２参照)と２相方式(非特許文献３及び４参照)が知られている。
　最初に４相２線符号について説明する（非特許文献５参照）。
　２線方式の４相プロコルでは、「データ」と「スペーサ」を交互に使用して連続した「データ」を判別する。ここで、「相」とは「１回のデータ転送を行うためのステップ数」を表し、「線」は「データを転送するのに必要な配線の本数」を表す。
　図２０は、４相２線符号を説明する図であり、それぞれ（Ａ）は４相２線符号化に基づく非同期データ転送のチャネルモデルを、（Ｂ）は符号の定義を、（Ｃ）は４相２線符号化に基づく転送プロトコルにおける１回のデータ転送の手順を示している。
　４相２線符号は、２線ｘとｘ’（図２０（ａ）参照）にそれぞれ論理値の“１”と“０”を割り当て、どちらかの線を立ち上げることでデータの到来を認識するワンホット符号である。データを表す符号の間にスペーサを挟むことによって、連続したデータを識別することができる（図２０（ｂ）参照）。
　図２０（ｃ）に示されるように、４相２線符号化に基づく転送プロトコルにおける１回のデータ転送は、次の手順で行われる。
　（１）送信側は受信側からの応答信号を識別し、受信側へ新しいデータを送り出す。
　（２）受信側は新しいデータを検出し、データを受け取ったという応答信号を返す。
　（３）送信側はその応答信号を識別し、受信側へスペーサを送り出す。
　（４）受信側はスペーサを検出し、スペーサを受け取ったという応答信号を返す。
　このように、４相２線符号では、データの符号とスペーサの符号の両方について要求応答処理が必要であるため、1回のデータ転送を完了（完結とも呼ばれる。）するのに４ステップもの手順がかかってしまう。この結果、データ転送のサイクルタイムが大きくなってしまう。
　次に、２相２線符号について説明する（非特許文献５参照）。
　２線方式の２相プロコルでは、高速化のために４相プロトコルの「スペーサ」を省き、「偶」（EVENとも呼ぶ。）と「奇」（ODDとも呼ぶ。）というデータを使用している。
　図２１は、２相２線符号を説明する図であり、それぞれ（Ａ）は２相２線符号化に基づく非同期データ転送のチャネルモデルを、（Ｂ）は符号の定義を、（Ｃ）は２相２線符号化に基づく転送プロトコルにおける１回のデータ転送の手順を示している。
　２相２線符号は、２線ｘとｘ’にそれぞれ論理値の“１”と“０”を割り当て、どちらかの線を立ち上げることでデータの到来を認識する符号である（図２１（ａ）参照）。
　２相２線符号のデータは、「奇数」と「偶数」という２つの異なる定義を持つ（図２１（ｂ）参照）。連続したデータは定義が異なる符号を交互に遷移させることによって区別する。データは、「奇数」から「偶数」若しくはその逆に遷移する際、２線ｘとｘ’のどちらか一方のみが変化するように定義されているため、有効状態を正しく検出できる。
　図２１（ｃ）に示すように、２相２線符号化に基づく転送プロトコルにおける１回のデータ転送は、次の手順で行われる。
　（１）送信側は受信側からの応答信号の反転を識別し、受信側へ先と異なる定義のデータを送り出す。
　（２）受信側は異なる定義のデータを検出し、応答信号を反転させて送信側へ送る。
　このように、２相２線符号化は、４相２線符号化のようにスペーサの挿入に伴う要求応答処理を必要としないため、１回のデータ転送を完了するのに２ステップの手順で済むという特徴がある。
　近年、４相の非同期通信方式において、４相方式のプロトコルを用い、擬似遅延不感の論理方式(quasi-delay-insensitive、以下ＱＤＩ論理方式と呼ぶ。)によりルーター同士を接続するリンクの回路が設計されている(非特許文献１及び２参照)。
　一方、２相の非同期通信方式において、２相方式のプロトコル（非特許文献３参照）を用いた高速の非同期通信のリンクが報告されている(非特許文献４参照)。しかしながら、２相方式のプロトコルの回路は、複雑なラッチと機能ブロックを必要とするために大きな面積を必要とし、遅延時間が大きくなるという欠点がある。このため、ルーターのような演算ブロックは、専ら４相方式のプロトコルが用いられている。
　ＱＤＩ論理方式を用いた非同期プロトコル変換装置が提案されている(非特許文献６及び７参照)。プロトコル変換器とは、２相プロトコルから４相プロトコル、又この逆変換である４相プロトコルから２相プロトコルへの変換器である。
　図２２は、上記のＱＤＩ論理方式を用いた非同期プロトコル変換装置５０の構成を示すブロック図である。図２２に示すように、従来の非同期プロトコル変換装置５０は、２相から４相へのプロトコル変換器５１と、このプロトコル変換器５１に接続される４相ルーター５２と、４相ルーター５２から出力される４相プロトコル信号を再び２相プロトコル信号に変換する４相から２相へのプロトコル変換器５３と、制御部５４と、から構成されている。
　４相ルーター５２は、ルーティング回路５２ａと、調停回路５２ｂと、マルチプレクサ（ＭＵＸと略称することもある。）回路５２ｃを、含んで構成されている。ルーティング回路５２ａと調停回路５２ｂとの間にはレジスタ５２ｄが配置されている。同様に、調停回路５２ｂとマルチプレクサ回路５２ｃとの間にもレジスタ５２ｅが配置されている。これらのレジスタ５２ｄ，５２ｅは、通信速度を速くするために用いられている（非特許文献１参照）。
　図２３は、ＱＤＩ論理方式を用いた従来の非同期プロトコル変換装置の動作を示すタイミングチャートである。図２３に示すように、最初、全ての４相信号は低であり、スペーサの状態である。そして、入力相信号と出力相信号とは２相信号であり、同じ相情報「偶」を有している。相情報「奇」を有している新しい２相の入力が来たときには、入力相信号は、遷移をしてイネーブルを確認して高となる。これにより、２相から４相へのプロトコル変換器５１は、４相プロトコル用の「データ」を生成し、そして、４相ルーターは３つの機能ブロック、即ちルーティング回路５２ａと調停回路５２ｂとマルチプレクサ回路５２ｃで計算する。４相ルーター５２が計算した後、４相から２相へのプロトコル変換器５３は、相情報「奇」を有している新しい２相を出力する。
　一方、完了が確認されて、そして出力相信号が変化した場合、４相ルーター５２をリセットするためにスペーサを発生するために、イネーブルが再度確認される。同時に、２相の入力が変化する。４相ルーター５２がリセットされた後、完了が再度確認される。これは、次の２相の入力信号のプロトコル変換の準備を意味している。
　従来の非同期プロトコル変換装置５０では、新しい２相の入力信号は、全ての４相ルーター５２の機能ブロックが４相から２相へのプロトコル変換器５１中の以前の２相信号の復号化によってリセットがされた後で、符号化される。
　従って、従来の非同期プロトコル変換装置５０のサイクルタイム（ｔｃｙｃle_conv）は、２相から４相へのプロトコル変換器(2p→4ｐ)５１と、パイプライン構造の４相ルーター５２の機能ブロック、即ちルーティング回路５２ａと調停回路５２ｂとマルチプレクサ回路５２ｃと、４相から２相へのプロトコル変換器(4ｐ→2ｐ)５３と、制御部５４の「データ」（“data”）及び「スペーサ」（“spacer”）とからなる遅延時間の合計となる。従って、サイクルタイム（ｔｃｙｃle_conv）は、下記（１）式で与えられる。
Figure JPOXMLDOC01-appb-M000001
 　ここで、ｋはルーターのパイプライン化された回路の段数である。図２３に示す４相ルーター５２のパイプラインの場合は、ｋ＝３である。
　このように、非同期の４相パイプライン回路、例えば４相ルーター５２に従来のプロトコル変換器を適用した場合には、サイクルタイム（ｔｃｙｃle_conv）は、パイプライン回路の段数に比例して増大する。
特開２００６－２５４４４９号公報
J. Bainbridge, et al., "A Delay-Insensitive Chip Area Interconnect", IEEE, Micro, vol. 22, no. 5, Sep.-Oct. 2002. pp. 16-23. E. Beigne, et al., "An asynchronous NoC architecture providing low latency service and its multi-level design framework", Proc. 11th IEEE Int. Symp. Asynchronous Circuits Syst., pp. 54-63, 2005 M. Dean, et al., "Efficient Self-Timed Level-Encoded 2-Phase Dual-Rail (LEDR)", Adv. Res. in VLSI, pp. 55-70, 1991. P. B. McGee, et al., "A Level-Encoded Transition Signaling Protocol for High-Throughput Asynchronous Global Communication", Proc. 14th IEEE Int. Symp. Asynchronous Circuits Syst., pp. 116-127, Apr. 2008. 東北大学博士論文、高橋知宏、平成１８年度 A. Mitra, et al., "Efficient Asynchronous Protocol Converters for Two-Phase Delay-Insensitive Global Communication", Proc. IEEE Int. Symp. Asynchronous Circuits Syst., pp. 186-195, Mar. 2007. W. F. McLaughlin, et al., "Asynchronous Protocol Converters for Two-Phase Delay-Insensitive Global Communication", IEEE Trans. Very Large Scale Integration (VLSI) Systems, vol. 17, no. 7, pp. 923-928, July 2009.
　従来の非同期式演算装置の入出力ポートに接続されたプロトコル変換装置は、入出力ポートに共通に接続されていた。先ず、演算装置に送信されてきた入力データのプロトコルの変換を行い、演算装置で特定の演算を行い、出力データのプロトコル変換を行い出力データのプロトコルが変換されたことを確認することで、１回の処理が終了する。この処理を逐次的に行う必要があったため、従来変換装置を適用できる装置は１入力１出力の演算装置に限定されていた。
　このように、従来装置では、使用できる演算装置は１入力１出力に限定されていたため、多入力多出力のルーターに従来装置を使用することはできなかった。
　従来のネットワークオンチップの構成要素であるルーター及びデータ転送リンクに使用できるプロトコルは１種類に限定されていた。このため、データ転送リンクに待ち時間の多いプロトコルを使用する必要があり、ネットワークオンチップの転送速度が大幅に低下してしまう問題があった。
　本発明は、上記課題に鑑み、非同期式のＬＳＩ、例えば、ネットワークオンチップにおいて、数十個のＩＰコア間の通信を柔軟に行うことができ、かつ、多入力多出力の非同期プロトコル変換装置を提供することを目的としている。
　上記目的を達成するため、本発明の非同期プロトコル変換装置は、複数のＩＰコアと複数のＩＰコアに隣接して配設されるルーターとを含むＬＳＩにおいて、隣接するルーター間に配設され、ＬＳＩ中の隣接するルーターに接続される２相から４相への変換器と、２相から４相への変換器の出力側に接続されるパイプラインルーターと、４相のパイプラインルーターの出力に接続される４相から２相への変換器と、２相から４相への変換器を制御する入力制御部と、４相から２相への変換器を制御する出力制御部と、を含むことを特徴とする。
　本発明の別の態様は、複数のＩＰコアと複数のＩＰコアに隣接して配設されるルーターとを含むＬＳＩにおいて、隣接するルーター間に配設される非同期プロトコル変換装置であって、ＬＳＩ中の隣接するルーターに接続される２相から４相への変換器と、２相から４相への変換器の出力側に接続される４相パイプラインルーターと、４相のパイプラインルーターの出力に接続される４相から２相への変換器と、２相から４相への変換器を制御する入力制御部と、４相から２相への変換器を制御する出力制御部と、を含み、２相から４相への変換器は、ルーターに接続される２相完了検波器と２相完了検波器の出力が入力される４相符号器とからなり、４相から２相への変換器は、４相パイプラインルーターの出力に接続される４相復号器と４相復号器の出力が入力される２相完了検波器と、からなることを特徴とする。
　上記構成において、入力制御部は、好ましくは、以下の状態遷移を有している。
（ａ）初期状態では、信号in_phaseの状態が高(High)となる。同様に、信号in_completionの状態が低(Low)となる。
（ｂ）信号in_enableは立ち上がり、状態が高(High)となる。
（ｃ）信号in_enableが立ち上がると、真（“１”）又は偽（“０”）の信号in_true(false)が立ち上がり、その状態は高(High)となる。
（ｄ）信号in_true(false)が入力されると、信号in_completionが立ち上がり、その状態が高(High)となる。
（ｅ）信号in_completionが立ち上がると、次に信号ack_leftが立ち上がり、その状態が高(High)となる。
（ｆ）信号ack_leftが立ち上がると、信号in_enableが立ち下がり、その状態が低(Low)となると共に、信号Input(EVEN)が入力される。
（ｇ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低(Low)となる。
（ｈ）信号in_true(false)が立ち下がると、信号in completionが立ち下がりその状態が低(Low)となる。
（ｉ）信号Input(EVEN)が入力されると、信号in_phaseが立ち下がり、その状態が低(Low)となる。
（ｊ）信号in_phaseが立ち下がり、かつ、信号in_completionが立ち下がると、信号in_enableが立ち上がり、その状態が高(High)となる。
（ｋ）信号in_ enableが立ち上がると、信号in_true(false)が立ち上がり、その状態が高(High)となる。
（ｌ）信号in_true(false)が立ち上がると、信号in_completionが立ち上がり、その状態が高(High)となる。
（ｍ）信号in_completionが立ち上がると、信号ack_leftが立ち下がり、その状態が低(Low)となる。
（ｎ）信号ack_leftが立ち下がると、信号in_enableが立ち下がり、その状態が低(Low)となると共に、信号Input(ODD)が入力される。
（ｏ）信号Input(ODD)が入力されると、信号in_phaseは立ち上がり、その状態が高（High）となり、初期状態に戻る。
（ｐ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低（Low）となる。
（ｑ）信号in_true(false)が立ち下がると、信号in_completionが立ち下がり、その状態が低（Low）となり、初期状態に戻る。
　上記入力制御部は、好ましくは、非同期式ＤラッチとＸＯＲ回路とから構成される。
　前記出力制御部は、好ましくは以下の状態遷移を有している。
（ａ）初期状態では、信号out_true(false)が立ち上がり、その状態が高(High)となる。
（ｂ）信号out_true(false)が立ち上がると、信号out_completionが立ち上がり、その状態が高(High)となると共に、信号Output(ODD)が入力される。
（ｃ）信号Output(ODD)が入力されると、信号out_phaseが立ち上がり、その状態が高(High)となる。
（ｄ）信号out_phaseが立ち上がると、信号ark_rightが立ち上がり、その状態が高(High)となる。
（ｅ）信号out_phase及び信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
（ｆ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
（ｇ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち上がると、信号out_enableが立ち上がり、その状態が高(High)となる。
（ｈ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高(High)となる。
（ｉ）信号out_true(false)が立ち上がると、信号Output(EVEN)が出力されると共に、信号out_completionが立ち上がり、その状態が高(High)となる。
（ｊ）信号Output(EVEN)が出力されると、信号out_phaseが立ち下がり、その状態が低(Low)となる。
（ｋ）信号out_phaseが立ち下がり、かつ、信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
（ｌ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
（ｍ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち下がると、信号out_enableが立ち上がり、その状態が高(High)となる。
（ｎ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高（High）となり、初期状態に戻る。
　前記出力制御部は、好ましくは、非同期式ＤラッチとＸＯＲ回路とＣ素子とから構成される。
　４相パイプラインルーターは、好ましくは、４相の機能ブロックとパイプラインレジスタと４相完了検波器とを含んで構成されている。
　４相パイプラインルーターは、好ましくは、ルーティング回路と、ルーティング回路に接続されるアービトレーション回路と、アービトレーション回路に接続されるマルチプレクサ回路とを含んで構成されている。
　本発明の非同期プロトコル変換装置によれば、多入力多出力のプロトコル変換装置を用いることで、ルーターおよびデータ転送にそれぞれ独立に適したプロトコルを適用することが可能となり、高速なネットワークオンチップが実現できる。
本発明の実施形態に係る非同期プロトコル変換装置の構成を示すブロック図である。 本発明の非同期プロトコル変換装置が配設されるＬＳＩの構成を示すブロック図である。 ２相完了検波器の構成を示す回路図である。 Ｃ素子の動作を説明する図であり、それぞれ（Ａ）はＣ素子の構成を示す回路図、（Ｂ）はＣ素子の動作の真理値表を示している。 ４相符号器の構成を示す回路図である。 入力制御部の構成を示す回路図である。 ２相から４相への変換器と入力制御部とを示す回路図である。 入力制御部の動作を説明するタイムチャートである。 入力制御部の動作を説明する状態遷移図である。 ４相のパイプラインルーターの構成を示す回路図である。 ４相復号器の構成を示す回路図である。 出力制御部の構成を示す回路図である。 ４相から２相への変換器と出力制御部の回路図である。 ４相から２相への変換器の動作を説明するタイムチャートである。 出力制御部の動作を説明する状態遷移図である。 本発明の非同期プロトコル変換装置の動作を説明するタイムチャートである。 ５入力５出力の非同期プロトコル変換装置の構成を示すブロック図である。 本発明の非同期プロトコル変換装置をシミュレーションしたタイムチャートの一例を示す図である。 シミュレーション例１の結果を示す図であり、それぞれ（Ａ）はパイプラインレジスタ数とスループットとの関係、（Ｂ）はパイプラインレジスタ数と消費エネルギーとの関係を示している。 シミュレーション例２の結果を示す図であり、それぞれ（Ａ）はワイヤー長とスループットとの関係、（Ｂ）はワイヤー長と消費エネルギーとの関係を示している。 ＮｏＣ通信方式に基づく従来のシステムＬＳＩの構成を示すブロック図である。 公知の４相２線符号を説明する図であり、それぞれ（Ａ）は４相２線符号化に基づく非同期データ転送のチャネルモデルを、（Ｂ）は符号の定義を、（Ｃ）は４相２線符号化に基づく転送プロトコルにおける１回のデータ転送の手順を示している。 公知の２相２線符号を説明する図であり、それぞれ（Ａ）は２相２線符号化に基づく非同期データ転送のチャネルモデルを、（Ｂ）は符号の定義を、（Ｃ）は２相２線符号化に基づく転送プロトコルにおける１回のデータ転送の手順を示している。 ＱＤＩ論理方式を用いた従来の非同期プロトコル変換装置の構成を示すブロック図である。 ＱＤＩ論理方式を用いた従来の非同期プロトコル変換装置の動作を示すタイミングチャートである。
１，３０：非同期プロトコル変換装置
１１，３１：２相から４相への変換器
１２，３２：４相のパイプラインルーター
１２ａ，１２ｂ，・・・，１２ｋ：４相の機能ブロック
１２ｐ：パイプラインレジスタ
１２ｑ：４相完了検波器
１２ｒ，１２ｓ：ＮＯＲ回路
１２ｔ，１２ｕ，１５ａ，１６ｒ：Ｃ素子
１３：４相から２相への変換器
１４，３４：入力制御部
１４ａ，１４ｂ，１５ｃ，１５ｄ，１５ｅ：非同期式Ｄラッチ
１４ｃ，１５ｂ，１６ａ，１６ｂ，１６ｎ：ＸＯＲ回路
１５，３５：出力制御部
１６：２相完了検波器
１６ｐ，１７ｂ，１７ｃ，１８ｂ，１８ｃ，１８ｄ，１８ｅ：ＡＮＤ回路
１６ｑ，１８ｆ，１８ｇ：ＯＲ回路
１７：４相符号器１７ａ，１８ａ：ＮＯＴ回路
１８：４相復号器
１８ｈ，１８ｉ：非同期式ＲＳラッチ
１９：２相完了検波器
２０：システムＬＳＩ
２１：ＩＰコア
２２：ルーター３２：３段構成のパイプラインルーター
３６：ルーティング回路
３７：アービトレーション回路
３８：マルチプレクサ回路
　以下、図面を参照しながら本発明の実施形態を具体的に説明する。
　図１は、本発明の実施形態に係る非同期プロトコル変換装置１の構成を示すブロック図である。図１に示すように、本発明の実施形態に係る非同期プロトコル変換装置１は、ＬＳＩ中の隣接するルーターに接続される２相から４相への変換器１１と、２相から４相への変換器１１の出力側に接続される４相のパイプラインルーター１２と、４相のパイプラインルーター１２の出力に接続される４相から２相への変換器１３と、２相から４相への変換器１１等を制御する入力制御部１４と、４相から２相への変換器１３等を制御する出力制御部１５と、から構成されている。
　図２は、本発明の非同期プロトコル変換装置１が配設されるシステムＬＳＩ２０の部分的な構成を示すブロック図である。図２に示すように、配設されるＬＳＩ２０は、複数のＩＰコア２１と、複数のＩＰコア２１に隣接して配設されるルーター２２と、本発明の非同期プロトコル変換装置１とを含んで構成されている。非同期プロトコル変換装置１は、左側に隣接するルーター２２ａから入力データ信号と入力パリティ信号が入力される。そして、非同期プロトコル変換装置１は、右側に隣接するルーター２２ｂに出力データ信号と出力パリティ信号を出力する。
　入力制御部１４からは、入力確認信号（ack_left）が左側に隣接するルーター２０に出力される。そして、出力制御部１５には、出力確認信号（ack_right）が右側に隣接するルーター２１から入力される。
　２相から４相への変換器１１は、非同期プロトコル変換装置１の外部のルーター２０に接続される２相完了検波器１６と、２相完了検波器１６の出力が入力される４相符号器１７とから構成されている。
　図３は、２相完了検波器１６の構成を示す回路図である。図３に示すように、２相完了検波器１６は、入力０～ｎ－１に接続されるエクスクルーシブオア（ＸＯＲ回路と呼ぶ。）１６ａ，１６ｂ，・・・，１６ｎと、ＸＯＲ回路１６a,１６b，・・・，１６nの出力のすべてが入力されるアンド(ＡＮＤ回路と呼ぶ。)１６ｐと、ＸＯＲ回路１６a，１６b，・・・，１６ｎの出力のすべてが入力されるオア(ＯＲ回路と呼ぶ。)１６ｑと、ＡＮＤ回路１６ｐとＯＲ回路１６ｑの出力が入力されるＣ素子１６ｒとから構成されている。ＸＯＲ回路等の論理回路はＸＯＲ回路ゲート等とも呼ばれる。
　図４は、Ｃ素子１６ｒの動作を説明する図であり、それぞれ（Ａ）はＣ素子１６ｒの構成を示す回路図、（Ｂ）はＣ素子１６ｒの動作の真理値表を示している。図４（Ａ）に示すように、Ｃ素子１６ｒは、非同期式の回路に使用される双安定の記憶素子であり、待ち合わせ回路や合流回路とも呼ばれている。図４（Ｂ）に示すように、全ての入力が論理“１”になると出力が論理“１”になり、全ての入力が論理“０”になると出力が論理“０”になる。入力に論理“１”と“０”が混在した状態では、直前の出力を維持する。
　図５は、４相符号器１７の構成を示す回路図である。図５に示すように、４相符号器１７は、１個のノット（ＮＯＴ回路と呼ぶ。ＮＯＴ回路はインバータとも呼ばれる。）１７ａと、２個のＡＮＤ回路１７ｂ，１７ｃと、から構成されている。
　図６は、入力制御部１４の構成を示す回路図である。図６に示すように、入力制御部１４は、第１及び第２の非同期式Ｄラッチ１４ａ，１４ｂと１個のＸＯＲ回路１４ｃとから構成されている。
　図７（Ａ）は２相から４相への変換器１１と入力制御部１４とを示す回路図であり、図１に示す２相から４相への変換器１１と、図６に示した入力制御部１４を纏めて示している。
　図７（Ｂ）は、入力制御部１４の動作を説明するタイムチャートである。図７（Ｂ）の横軸は時間（任意目盛り）である。縦軸は、上から順に、それぞれ２相入力信号（2phase_in）、入力相信号（in_phase）、入力イネーブル信号（in_enable）、４相入力信号（4phase_in）、入力完了信号（in_completion）、入力側確認信号（ack_left）を示している。
　図７（Ｂ）に示すように、入力完了信号が低（Low）のとき、２相入力信号（2phase_in）は、非同期式Ｄラッチ１４ａを通過する。一方、前の２相入力信号は、非同期式Ｄラッチ１４ｂで保持、つまり記憶されている。ＸＯＲ回路１４ｃは、４相演算用に入力イネーブル信号(in_enable)を変化させるために相信号の変化を決定する。つまり、入力イネーブル信号(in_enable)が高（High）のときに４相演算が実行される。
　入力完了信号(in_completion)が高（High）になると、入力相信号（2phase_in）は、次のプロトコル変換が入力に対して現在の相信号として非同期式Ｄラッチ１４ｂに記憶される。つまり、入力イネーブル信号(in_enable)が低（Low）のときに４相演算がリセットされる。
　次に、入力確認信号（ack_left）は、次の２相入力信号を受信するために変化する。
　図８は、入力制御部１４の動作を説明する状態遷移図である。最初に状態遷移図の表示方法について説明する。
　（１）図８に示す信号名の後ろの＋もしくは－はその信号の立ち上がり（rise）又は立ち下がり（fall）を意味している。例えば、in_enable +は、信号in_enableが立ち上がり（rise）し，その状態が高(High)であることを示している。
　（２）黒丸印（●）は現在の状態、つまり初期状態を示している。例えば、図８では、in_enable-とin_phase+とが初期状態であることを示している。
　（３）信号名(in_enable+等)に入力されている矢印にすべて黒丸印（●）が揃ったとき、その信号名の出力に黒丸印（●）、つまり、初期状態が移動する。例えば、図８では、初期状態ではin_enable+の入力にすべて黒丸印（●）が揃っているために、その出力に黒丸を移動する。
（４）信号名の出力が２つ以上に分岐している場合には、状態が複数個生成されることを示している。例えば、図８では、ack_left+はin_enable-及びInput(EVEN)の信号を生成する。
　図８に示すように、入力制御部１４の動作は、次のような状態遷移をする。以下の説明では、各信号に附した上記＋又は－は、所定の遅延時間の後で高又は低の状態に遷移する。このため、各信号の状態は、各信号に附した上記＋又は－は省略して、遷移した状態、つまり高(High)又は低(Low)で説明する。
（ａ）初期状態では、信号in_phaseの状態が高(High)となる。同様に、信号in_completionの状態が低(Low)となる。
（ｂ）信号in_enableは立ち上がり、状態が高(High)となる。
（ｃ）信号in_enableが立ち上がると、真（“１”）又は偽（“０”）の信号in_true(false)が立ち上がり、その状態は高(High)となる。
（ｄ）信号in_true(false)が入力されると、信号in_completionが立ち上がり、その状態が高(High)となる。
（ｅ）信号in_completionが立ち上がると、次に信号ack_leftが立ち上がり、その状態が高(High)となる。
（ｆ）信号ack_leftが立ち上がると、信号in_enableが立ち下がり、その状態が低(Low)となると共に、信号Input(EVEN)が入力される。
（ｇ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低(Low)となる。
（ｈ）信号in_true(false)が立ち下がると、信号in_completionが立ち下がり、その状態が低(Low)となる。
（ｉ）信号Input(EVEN)が入力されると、信号in_phaseが立ち下がり、その状態が低(Low)となる。
（ｊ）信号in_phaseが立ち下がり、かつ、信号in_completionが立ち下がると、信号in_enableが立ち上がり、その状態が高(High)となる。
（ｋ）信号in_ enableが立ち上がると、信号in_true(false)が立ち上がり、その状態が高(High)となる。
（ｌ）信号in_true(false)が立ち上がると、信号in_completionが立ち上がり、その状態が高(High)となる。
（ｍ）信号in_completionが立ち上がると、信号ack_leftが立ち下がり、その状態が低(Low)となる。
（ｎ）信号ack_leftが立ち下がると、信号in_enable-が立ち下がり、その状態が低(Low)となると共に、信号Input(ODD)が入力される。
（ｏ）信号Input(ODD)が入力されると、信号in_phaseは立ち上がり、その状態が高（High）となり、初期状態に戻る。
（ｐ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低（Low）となる。
（ｑ）信号in_true(false)が立ち下がると、信号in_completionが立ち下がり、その状態が低（Low）となり、初期状態に戻る。
　図９は、４相のパイプラインルーター１２の構成を示す回路図である。図９に示すように、４相のパイプラインルーター１２は、複数の４相の機能ブロック１２ａ，１２ｂ，・・・，１２ｋとパイプラインレジスタ１２ｐと４相完了検波器１２ｑとを含んで構成されている。４相完了検波器１２ｑは、ＮＯＲ回路１２ｒ，１２ｓとＣ素子１２ｔのツリーから構成されている。複数のＣ素子１２ｕから成るパイプラインレジスタ１２pは、次段に配設されている４相完了検波器１２ｑによって制御されている。
　入力側の入力完了信号は、４相のパイプラインルーター１２の初段の機能ブロック１２ａが完了したときに高(High)になる。そして、入力側の入力完了信号は、４相のパイプラインルーター１２の初段の機能ブロック１２ａがリセットされたときに低(Low)となる。
　これに対して、出力側の出力完了信号は、４相のパイプラインルーター１２の最後段の機能ブロック１２ｃが完了したときに高(High)になる。そして、出力側の出力完了信号は、４相のパイプラインルーター１２の最後段の機能ブロック１２ｃがリセットされたとき低(Low)になる。
　４相から２相への変換器１３は、４相のパイプラインルーター１２に接続される４相復号器１８と、４相復号器１８の出力が入力される２相完了検波器１９と、から構成されている。
　図１０は、４相復号器１８の構成を示す回路図である。図１０に示すように、４相復号器１８は、１個のＮＯＴ回路１８ａと、４個のＡＮＤ回路１８ｂ，１８ｃ，１８ｄ，１８ｅと、２個のＯＲ回路１８ｆ，１８ｇと、２個の非同期式ＲＳラッチ１８ｈ，１８ｉとから構成されている。
　４相復号器１８の出力が入力される２相完了検波器１９の構成は、入力側の２相完了検波器１６と同じ構成を有している。
　図１１は、出力制御部１５の構成を示す回路図である。図１１に示すように、出力制御部１５は、１個のＣ素子１５ａと、３個の非同期式Ｄラッチ１５ｃ，１５ｄ，１５ｅと１個のＸＯＲ回路１５ｂとから構成されている。
　図１２（Ａ）は４相から２相への変換器１３と出力制御部１５の回路図であり、図１に示す４相から２相への変換器１３と、図１１に示した出力制御部１５を纏めて示したものである。
　図１２（Ｂ）は４相から２相への変換器１３の動作を説明するタイムチャートである。図１２（Ｂ）の横軸は時間（任意目盛り）である。縦軸は、上から順に、それぞれ４相出力信号（4phase_out）、２相出力信号（2phase_out）、出力完了信号（out_completion）、出力相信号（out_phase）、出力イネーブル信号（out_enable）、出力側確認信号（ack_right）、前置出力相信号（pre_out_phase）を示している。
　図１２（Ｂ）に示すように、出力完了信号が高（High）のとき、出力相信号（out_phase）は、非同期式Ｄラッチ１５ｃを通過する。これは、出力イネーブル信号（out_enable）を停止させる。
　これに対して、出力完了信号が低（Low）のとき、前置出力相信号（pre_out_phase）は、出力相信号（out_phase）と同じになる。ここで、前置出力相信号（pre_out_phase）は、図１２（Ｂ）に示すように、次のプロトコル変換のための４相復号器１８のＮＯＴ回路１８ａに出力される。
　出力確認信号（ack_right）が出力相信号（out_phase）の遷移で変化した場合には、Ｃ素子１５ａの出力が遷移して、非同期式Ｄラッチ１５及びＸＯＲ回路１５ｄを介して出力イネーブル信号（out_enable）を実行する。
　上記した入力制御部１４及び出力制御部１５の入力イネーブル信号（in_enable）、出力イネーブル信号（out_enable）、前置出力相信号（pre_out_phase）は、入力される信号の遷移によってのみ生成される。これにより、本発明の非同期プロトコル変換装置１は、完全にＱＤＩで動作するタイミングに対して耐性があるという利点が生じる。
　本発明の非同期プロトコル変換装置１は、図１に示すように、プロトコル変換が、パイプライン化された４相ルーター１２の入力側の入力制御部１４と出力側の出力制御部１５とでそれぞれ独立に行われることに特徴がある。
　４相のパイプラインルーター１２の初段と最後段の機能ブロック１２ａ，１２ｃは、入力イネーブル信号（in_enable）と出力イネーブル信号（out_enable）が高（High）のとき、そして低（Low）のとき評価される。
　４相のパイプラインルーター１２の初段と最後段の機能ブロック１２ａ，１２ｃが完了したときには、入力完了信号（in_completion）と出力完了信号（out_ completion）は、高（High）であり、そしてリセットされると低（Low）となる。
　図１３は、出力制御部１５の動作を説明する状態遷移図である。図１３に示すように、出力制御部１５の動作は、次のような状態遷移をする。
　（ａ）初期状態では、信号out_true(false)が立ち上がり、その状態が高(High)となる。
（ｂ）信号out_true(false)が立ち上がると、信号out_completionが立ち上がり、その状態が高(High)となると共に、信号Output(ODD)が入力される。
（ｃ）信号Output(ODD)が入力されると、信号out_phaseが立ち上がり、その状態が高(High)となる。
（ｄ）信号out_phaseが立ち上がると、信号ark_rightが立ち上がり、その状態が高(High)となる。
（ｅ）信号out_phase及び信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
（ｆ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
（ｇ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち上がると、信号out_enableが立ち上がり、その状態が高(High)となる。
（ｈ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高(High)となる。
（ｉ）信号out_true(false)が立ち上がると、信号Output(EVEN)が出力されると共に、信号out_completionが立ち上がり、その状態が高(High)となる。
（ｊ）信号Output(EVEN)が出力されると、信号out_phaseが立ち下がり、その状態が低(Low)となる。
（ｋ）信号out_phaseが立ち下がり、かつ、信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
（ｌ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
（ｍ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち下がると、信号out_enableが立ち上がり、その状態が高(High)となる。
（ｎ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高（High）となり、初期状態に戻る。
　図１４は、本発明の非同期プロトコル変換装置１の動作を説明するタイムチャートである。図１４の横軸は時間（任意目盛り）である。縦軸は、各部の波形を示している。入力側の波形は実線で、出力側の波形は一点鎖線で示している。
　図１４に示すように、入力側では以下のステップが実行されている。
（１）相情報「奇」を有している新しい２相の入力が来たときには、入力相信号は遷移をして入力イネーブル信号が実行される。
（２）パイプライン化されたルーターの入力側では、２相から４相へのプロトコル変換器１１は、４相プロトコル用の「データ」を生成し、そして、４相ルーター１２は初段の機能ブロック１２ａで計算を行う（ルーティング）。
（３）初段の計算の後、４相ルーター１２は第２段の機能ブロック（調停回路）１２ｂで計算を行う。同時に、入力完了信号が実行（アサート）される。
（４）一度入力完了信号が実行（アサート）されると、４相の入力信号をリセットするようにスペーサを発生するために入力イネーブル信号が停止される。このとき、次の入力の２相信号を要求する。
（５）４相のパイプラインルーター１２の初段の機能ブロック１２ａがリセットされた後、入力完了信号が停止される。これは、次の２相入力信号のプロトコル変換の準備ができたことを意味している。
　図１４に示すように、出力側では以下のステップが実行されている。
（１）パイプライン化された４相ルーター１２の出力側では、４相ルーター１２の計算の後で出力完了信号が実行（アサート）される。この際、４相から２相への変換器１３は相信号が「奇」の新しい２相信号を出力し、出力イネーブル信号を停止させる。
（２）４相ルーターの機能ブロック１２ａがリセットされてスペーサが出力イネーブル信号を停止したとき、出力完了信号が次の４相から２相への変換のために実行（アサート）される。
　次に、入力側では、新しい２相入力信号が入力されたとき、４相ルーター１２中の初段の機能ブロック１２ａがリセットされて符号化が開始される。
　一方、出力側では、新しい２相入力信号が出力されたとき、４相ルーター１２中の最後段の機能ブロック１２ｃがリセットされて復号化が開始される。
　次に、本発明の非同期プロトコル変換装置１のサイクルタイムについて説明する。
　本発明の非同期プロトコル変換装置１のサイクルタイム（ｔｃｙｃle_invention）は、入力側の遅延時間と出力側の遅延時間の大きい方のどちらかになる。入力側の遅延時間は、２相から４相へのプロトコル変換器(2p→4ｐ)１１と、４相ルーター１２の初段の機能ブロック１２ａ（「データ」及び「スペーサ」）と、入力制御部１４（「データ」及び「スペーサ」）と、で生じる。
　一方、出力側の遅延時間は、４相から２相へのプロトコル変換器(4p→2ｐ)１３と、４相ルーター１２の最後段の機能ブロック１２ｃ（「データ」及び「スペーサ」）と、出力制御部１５（「データ」及び「スペーサ」）と、で生じる。
　従って、非同期プロトコル変換装置１のサイクルタイム（ｔｃｙｃle_invention）は、下記（２）式で与えられる。
Figure JPOXMLDOC01-appb-M000002
 　（２）式から明らかなように、非同期プロトコル変換装置１のサイクルタイム（ｔｃｙ
ｃle_invention）は、ルーターのパイプライン化された回路の段数であるｋに依存しない。
　従って、本発明の非同期プロトコル変換装置１のサイクルタイムは、従来の非同期プロトコル変換装置に比較して高速に動作する。
（非同期プロトコル変換装置の多入力と多出力化）
　次に、本発明の非同期プロトコル変換装置の多入力と多出力化について説明する。
　図１５は、５入力５出力の非同期プロトコル変換装置３０の構成を示すブロック図である。５入力５出力の非同期プロトコル変換装置３０は、図２に示すルーター２２ａの出力に接続される２相から４相への変換器３１と、２相から４相への変換器３１に接続される３段構成の４相のパイプラインルーター３２と、３段構成の４相のパイプラインルーター３２に接続される４相から２相への変換器３３と、入力制御部３４と、出力制御部３５と、から構成されている。
　５入力５出力の非同期プロトコル変換装置３０は、各非同期プロトコル変換装置３０ａ，３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅから構成されている。非同期プロトコル変換装置３０ａは、２相から４相への変換器３１ａと、２相から４相への変換器３１ａに接続される３段構成の４相のパイプラインルーター３２ａと、３段構成の４相のパイプラインルーター３２ａに接続される４相から２相への変換器３３ａと、図示しない各入力制御部３４と、図示しない各出力制御部３５と、から構成されている。他の各非同期プロトコル変換装置３０ｂ～３９ｅも非同期プロトコル変換装置３０ａと同様に構成されている。
　非同期プロトコル変換装置３０の各非同期プロトコル変換装置３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅは、同じ構成を有している。２相から４相への変換器３１ａは、図１で説明した非同期プロトコル変換装置１の２相から４相への変換器１１と同様の構成を有し、同様の動作をする。入力制御部３４は、図１で説明した非同期プロトコル変換装置１の入力制御部１４と同様の構成を有し、２相から４相への変換器３１の入力制御を同様に行う。
　３段構成のパイプラインルーター３２は、ルーティング回路３６と、ルーティング回路３６に接続されるアービトレーション回路３７と、アービトレーション回路３７に接続されるマルチプレクサ回路３８とから構成されている。アービトレーション回路３７は、調停回路とも呼ばれている。３段構成のパイプラインルーター３２はパイプラインルーター３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅから構成され、それぞれ同じ構成を有している。パイプラインルーター３２ａは、ルーティング回路３６ａと、アービトレーション回路３７ａと、マルチプレクサ回路３８ａとから構成されている。他のパイプラインルーター３２ｂ～３２ｅもパイプラインルーター３２ａと同様に構成されている。
　３段構成の４相のパイプラインルーター３２に接続される４相から２相への各変換器３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅは、同じ構成を有している。４相から２相への変換器３３ａは、図１で説明した非同期プロトコル変換装置１の４相から２相への変換器１３と同様の構成を有し、同様の動作をする。出力制御部３５は、図１で説明した非同期プロトコル変換装置１の出力制御部１５と同様の構成を有し、４相から２相への変換器３３の出力制御を同様に行う。
　５入力５出力の非同期プロトコル変換装置３０の動作について説明する。
　ルーター２２ａの出力に接続される２相から４相への変換器３１ａの出力が入力されるルーティング回路３６ａは、入力データのアドレスに応じて転送先が決定される。その後、入力データは、対応するアドレスの各アービトレーション回路、つまり、３７ａ～３７ｅの何れかに送出される。アービトレーション回路３７ａにおいては、入力データと他の入力データの転送先が同じだった場合の調停を取る。つまり、どちらか一方の入力データの転送を行うことができる。その後、入力データは各アービトレーション回路３７ａ～３７ｅに接続される各マルチプレクサ回路３８ａ～３８ｅに転送され、４相から２相への変換器３３に出力される。例えば、４相から２相への変換器３３ａの出力が、ルーター２２ｂの何れかの入力に出力される。
　５入力５出力の非同期プロトコル変換装置３０によれば、非同期の４相のパイプラインルーター３２において、入出力が独立に動作する。図１５では、５入力５出力の非同期プロトコル変換装置３０の例を示したが、各非同期プロトコル変換装置３０ａはその入出力の数の分だけ必要になる。図１５の場合には、５台の非同期プロトコル変換装置３０ａ～３０ｅが必要となる。つまり、ｎ入力ｎ出力の場合には、非同期プロトコル変換装置３０ａがｎ個必要となる。
（非同期プロトコル変換装置１のシミュレーション）　図１を参照して説明した非同期プロトコル変換装置１を、最小加工寸法が０．１３μｍのＣＭＯＳ製造技術によって集積回路を設計した。この集積回路を、ＨＳＰＩＣＥでシミュレーションした。集積回路の電源電圧（Ｖｄｄ）は１．２Ｖとした。シミュレーションでは、パイプラインのレジスタ数は５とし、データは先入れ先出し（ＦＩＦＯ（First In First Out））で処理し、データのビットはシリアル転送した。
　図１６は、非同期プロトコル変換装置１をシミュレーションしたタイムチャートの一例を示す図である。図の横軸は時間（ｎｓ）である。図の縦軸は、上から順に、それぞれ２相入力データ信号（in_data）、２相入力パリティ信号（in_parity）、４相入力真信号（in_true）、４相入力擬信号（in_false）、４相出力真信号（out_true）、４相出力擬信号（out_false）、２相出力データ信号（out_data）、２相出力パリティ信号（out_parity）、入力相信号（in_phase）、入力イネーブル信号（in_enable）、入力完了信号（in_completion）、入力側確認信号（ack_left）、出力相信号（out_phase）、出力イネーブル信号（out_enable）、出力完了信号（out_completion）、出力側確認信号（ack_right ）を示している。
　図１６に示すように、非同期プロトコル変換装置１では、２相の入力信号は、前の２相信号が出力制御部１５によって復号される前に、入力制御部１４によって符号化が開始されることが分かる。これにより、本発明の非同期プロトコル変換装置１では、プロトコル変換が４相パイプライン回路の前後に配設される入力制御部１４と出力制御部１５とでそれぞれ独立に処理されることが確認できた。
（シミュレーション例１）
　パイプラインレジスタ数を変化させて、本発明及び比較例の非同期プロトコル変換装置１のシミュレーションを行った。本発明及び比較例の非同期プロトコル変換装置のトランジスタ数は、それぞれ２４６個、２１７個であった。本発明の非同期プロトコル変換装置１のトランジスタ数は、比較例の１１３％となる。
　図１７は、シミュレーション例１の結果を示す図であり、それぞれ（Ａ）はパイプラインレジスタ数とスループットとの関係、（Ｂ）はパイプラインレジスタ数と消費エネルギーとの関係を示している。各図の横軸はパイプラインレジスタ数である。図１７（Ａ）の縦軸はスループットであり、図１７（Ｂ）の縦軸は消費エネルギー（ｆＪ）である。スループットは、データの転送速度（ＧＢｐｓ）である。
　図１７（Ａ）に示すように、本発明の非同期プロトコル変換装置１のスループットは、パイプラインレジスタ数には依存しないことが分かる。比較例のスループットは、パイプラインレジスタ数の増加に伴い低下する。パイプラインレジスタ数が５では、本発明の非同期プロトコル変換装置１のスループットは、比較例に対して１．７７大きいことが判明した。
　図１７（Ｂ）に示すように、本発明及び比較例の非同期プロトコル変換装置１の消費エネルギーは、パイプラインレジスタ数に比例して増大することが分かる。本発明の非同期プロトコル変換装置１の消費エネルギーは、比較例に対して７％程度大きいだけである。
　上記シミュレーション例１から、本発明の非同期プロトコル変換装置１は、パイプラインレジスタ数が増大するほど比較例に対してスループットが向上し、消費エネルギーは比較例とほぼ同じであることが分かる。
（シミュレーション例２）
　二つの１０ビットの４相ルーターの間に本発明の非同期プロトコル変換装置１を挿入して、２相転送を実現するシミュレーションを行った。比較例としては、従来の４相方式による４相転送回路のシミュレーションを行った。従来の４相転送回路は、４相プロトコルだけを使用している。
　なお、比較例を従来の４相方式とした理由は、従来の非同期プロトコル変換器が多入力多出力のルーターに適用できないことによる。
　本発明の非同期プロトコル変換装置１及び比較例の４相転送回路のトランジスタ数は、それぞれ７１３５５個、６１８１８個であった。本発明の非同期プロトコル変換装置１のトランジスタ数は、比較例の１１５％となる。
　図１８は、シミュレーション例２の結果を示す図であり、それぞれ（Ａ）はワイヤー長とスループットとの関係、（Ｂ）はワイヤー長と消費エネルギーとの関係を示している。各図の横軸はワイヤー長（ｍｍ）である。図１８（Ａ）の縦軸はスループットであり、図１８（Ｂ）の縦軸は消費エネルギー（ｐＪ）である。
　図１８（Ａ）に示すように、本発明の非同期プロトコル変換装置１のスループットは、ワイヤー長が７ｍｍまではほぼ一定であり、ワイヤー長が７ｍｍ以上では徐々に低下した。比較例のスループットは、ワイヤー長が増加すると低下する。ワイヤー長が１０ｍｍでは、本発明の非同期プロトコル変換装置１を用いたスループットは、比較例に対して２．０５倍大きいことが判明した。
　図１８（Ｂ）に示すように、本発明及び比較例の非同期プロトコル変換装置１の消費エネルギーは、パイプラインレジスタ数に比例して増大することが分かる。本発明の非同期プロトコル変換装置１の消費エネルギーは、比較例に対して小さいことが分かる。ワイヤー長が１０ｍｍでは、本発明の非同期プロトコル変換装置１の消費エネルギーは、比較例に対して７７％であることが判明した。
　上記シミュレーション例２から、本発明の非同期プロトコル変換装置１は、ワイヤー長が増大するほど比較例に対して、スループットが向上し、消費エネルギーが低下することが分かる。
　表１は、上記シミュレーションの結果を纏めた図である。
Figure JPOXMLDOC01-appb-T000003
　本発明によれば、数十個のＩＰコア間の通信を柔軟に行う非同期式ネットワークオンチップにおけるルーターとデータ転送リンク間のプロトコル変換装置が提供される。従来装置では入出力のプロトコル変換を共通に行っていたため、使用できる演算装置は１入力１出力で限定されていた。
　これに対して、本発明の非同期プロトコル変換装置１は、演算装置となる４相パイプラインルーター１２と、４相パイプラインルーター１２の入出力ポートに接続された２つの独立した入力制御部１４と、出力制御部１５と、から構成される。これにより、入力側では、演算装置となる４相パイプラインルーター１２に送信されてきた入力データのプロトコルの変換を行い、演算装置内部の変換後のデータを確認することで、入力側の処理が終了する。
　一方、出力側では、演算装置内部のデータを確認し、出力データのプロトコルの変換を行うことで、出力側の処理が終了する。
　このように、本発明では入出力ポートで独立してプロトコルの変換が可能となることから、多入力多出力の演算装置への使用が可能となる。
　本発明の非同期プロトコル変換装置１では、入出力ポートで独立してプロトコルの変換が可能となることから、多入力多出力の演算装置への使用が可能となる。回路シミュレーションの結果、従来の４相転送回路に較べて、配線遅延時間が約５５％となった。
　本発明では、入力側、出力側で独立にプロトコルを変換できる装置を実現することで、多入力多出力であるルーター２２にプロトコル変換装置を使用することが可能となった。そのため、ルーター２２及びデータ転送リンクに最適なプロトコルを使用することが可能となる。その結果、データ転送リンクに待ち時間の少ないプロトコルを使用することが可能となるため、ネットワークオンチップに用いた場合には転送速度が大幅に向上する。
　本発明の非同期プロトコル変換装置１を使用したシステムオンチップでは、チップ内データ通信速度の向上により同時に駆動できるプロセッサの数を増加させることが可能となる。また、非同期プロトコル変換装置１はクロック信号を用いない非同期式であることから、クロック信号を発生する回路の削除に伴う電力の削減も可能となる。これにより、低電力かつ高速なＳｏＣ（システムオンチップ）が実現できる。
　本発明の非同期プロトコル変換装置１の回路規模は、従来方式の４相転送回路及び２相転送回路の回路規模と比較すると、従来方式の４相転送回路（回路規模を１００とする）：従来方式の２相転送回路：本発明の非同期プロトコル変換装置１＝１００：２５０：１１５となる。このため、本発明の非同期プロトコル変換装置１の回路規模は、従来方式の４相転送回路の回路規模と同程度で、かつ、従来方式の４相転送回路よりもスループットの大きい非同期プロトコル変換装置１を実現できる。
　システムＬＳＩやＮｏＣ内の複数の処理機能ブロック間の非同期通信方式に４相と２相方式があるが、本発明の非同期プロトコル変換装置は、４相と２相の利点を組み合わせた新しい方式であり、特定用途向けのＩＣ、即ちＡＳＩＣ(Application Specific Integrated Circuit)にも適用できる。
　本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims (8)

  1. 　複数のＩＰコアと該複数のＩＰコアに隣接して配設されるルーターとを含むＬＳＩにおいて、隣接する上記ルーター間に配設される非同期プロトコル変換装置であって、
    　上記ＬＳＩ中の隣接するルーターに接続される２相から４相への変換器と、
    　２相から４相への変換器の出力側に接続される４相パイプラインルーターと、
    　上記４相のパイプラインルーターの出力に接続される４相から２相への変換器と、
    　２相から４相への変換器を制御する入力制御部と、
    　４相から２相への変換器を制御する出力制御部と、を含むことを特徴とする、非同期プロトコル変換装置。
  2. 　複数のＩＰコアと該複数のＩＰコアに隣接して配設されるルーターとを含むＬＳＩにおいて、隣接する上記ルーター間に配設される非同期プロトコル変換装置であって、
    　上記ＬＳＩ中の隣接するルーターに接続される２相から４相への変換器と、
    　２相から４相への変換器の出力側に接続される４相パイプラインルーターと、
    　上記４相のパイプラインルーターの出力に接続される４相から２相への変換器と、
    　２相から４相への変換器を制御する入力制御部と、
    　４相から２相への変換器を制御する出力制御部と、を含み、
    　上記２相から４相への変換器は、上記ルーターに接続される２相完了検波器と該２相完了検波器の出力が入力される４相符号器とからなり、
    　上記４相から２相への変換器は、上記４相パイプラインルーターの出力に接続される４相復号器と該４相復号器の出力が入力される２相完了検波器と、からなることを特徴とする、非同期プロトコル変換装置。
  3. 　前記入力制御部は、以下の状態遷移を有していることを特徴とする、請求項１又は２に記載の非同期プロトコル変換装置。
    （ａ）初期状態では、信号in_phaseの状態が高(High)となる。同様に、信号in_completionの状態が低(Low)となる。
    （ｂ）信号in_enableは立ち上がり、状態が高(High)となる。
    （ｃ）信号in_enableが立ち上がると、真（“１”）又は偽（“０”）の信号in_true(false)が立ち上がり、その状態は高(High)となる。
    （ｄ）信号in_true(false)が入力されると、信号in_completionが立ち上がり、その状態が高(High)となる。
    （ｅ）信号in_completionが立ち上がると、次に信号ack_leftが立ち上がり、その状態が高(High)となる。
    （ｆ）信号ack_leftが立ち上がると、信号in_enableが立ち下がり、その状態が低(Low)となると共に、信号Input(EVEN)が入力される。
    （ｇ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低(Low)となる。
    （ｈ）信号in_true(false)が立ち下がると、信号in completionが立ち下がり、その状態が低(Low)となる。
    （ｉ）信号Input(EVEN)が入力されると、信号in_phaseが立ち下がり、その状態が低(Low)となる。
    （ｊ）信号in_phaseが立ち下がり、かつ、信号in_completionが立ち下がると、信号in_enableが立ち上がり、その状態が高(High)となる。
    （ｋ）信号in_ enableが立ち上がると、信号in_true(false)が立ち上がり、その状態が高(High)となる。
    （ｌ）信号in_true(false)が立ち上がると、信号in_completionが立ち上がり、その状態が高(High)となる。
    （ｍ）信号in_completionが立ち上がると、信号ack_leftが立ち下がり、その状態が低(Low)となる。
    （ｎ）信号ack_leftが立ち下がると、信号in_enable-が立ち下がり、その状態が低(Low)となると共に、信号Input(ODD)が入力される。
    （ｏ）信号Input(ODD)が入力されると、信号in_phaseは、立ち上がり、その状態が高（High）となり、初期状態に戻る。
    （ｐ）信号in_enableが立ち下がると、信号in_true(false)が立ち下がり、その状態が低（Low）となる。
    （ｑ）信号in_true(false)が立ち下がると、信号in_completionが立ち下がり、その状態が低（Low）となり、初期状態に戻る。
  4. 　前記入力制御部は、非同期式ＤラッチとＸＯＲ回路とから構成されることを特徴とする、請求項１～３の何れかに記載の非同期プロトコル変換装置。
  5. 　前記出力制御部は、以下の状態遷移を有していることを特徴とする、請求項１又は２に記載の非同期プロトコル変換装置。
    （ａ）初期状態では、信号out_true(false)が立ち上がり、その状態が高(High)となる。
    （ｂ）信号out_true(false)が立ち上がると、信号out_completionが立ち上がり、その状態が高(High)となると共に、信号Output(ODD)が入力される。
    （ｃ）信号Output(ODD)が入力されると、信号out_phaseが立ち上がり、その状態が高(High)となる。
    （ｄ）信号out_phaseが立ち上がると、信号ark_rightが立ち上がり、その状態が高(High)となる。
    （ｅ）信号out_phase及び信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
    （ｆ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
    （ｇ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち上がると、信号out_enableが立ち上がり、その状態が高(High)となる。
    （ｈ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高(High)となる。
    （ｉ）信号out_true(false)が立ち上がると、信号Output(EVEN)が出力されると共に、信号out_completionが立ち上がり、その状態が高(High)となる。
    （ｊ）信号Output(EVEN)が出力されると、信号out_phaseが立ち下がり、その状態が低(Low)となる。
    （ｋ）信号out_phaseが立ち下がり、かつ、信号out_completionが立ち上がると、信号out_enableが立ち下がり、その状態が低(Low)となる。信号out_enableが立ち下がると、信号out_true(false)が立ち下がり、その状態が低(Low)となる。
    （ｌ）信号out_true(false)が立ち下がると、信号out_completionが立ち下がり、その状態が低(Low)となる。
    （ｍ）信号out_completionが立ち下がり、かつ、信号ack_rightが立ち下がると、信号out_enableが立ち上がり、その状態が高(High)となる。
    （ｎ）信号out_enableが立ち上がると、信号out_true(false)が立ち上がり、その状態が高（High）となり、初期状態に戻る。
  6. 　前記出力制御部は、非同期式ＤラッチとＸＯＲ回路ゲートとＣ素子とから構成されることを特徴とする、請求項１、２、５の何れかに記載の非同期プロトコル変換装置。
  7. 　前記４相パイプラインルーターは、４相の機能ブロックとパイプラインレジスタと４相完了検波器とを含んで構成されていることを特徴とする、請求項１又は２に記載の非同期プロトコル変換装置。
  8. 　前記４相パイプラインルーターは、ルーティング回路と、該ルーティング回路に接続されるアービトレーション回路と、該アービトレーション回路に接続されるマルチプレクサ回路とを含んで構成されていることを特徴とする、請求項１又は２に記載の非同期プロトコル変換装置。
PCT/JP2011/062249 2010-05-28 2011-05-27 非同期プロトコル変換装置 WO2011149066A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020127031836A KR101461003B1 (ko) 2010-05-28 2011-05-27 비동기 프로토콜 변환 장비
EP11786763.0A EP2579530A4 (en) 2010-05-28 2011-05-27 ASYNCHRONO PROTOCOL CONVERSION DEVICE
US13/700,553 US9111051B2 (en) 2010-05-28 2011-05-27 Asynchronous protocol converter
JP2012517338A JP5935105B2 (ja) 2010-05-28 2011-05-27 非同期プロトコル変換装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010123609 2010-05-28
JP2010-123609 2010-05-28

Publications (1)

Publication Number Publication Date
WO2011149066A1 true WO2011149066A1 (ja) 2011-12-01

Family

ID=45004049

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/062249 WO2011149066A1 (ja) 2010-05-28 2011-05-27 非同期プロトコル変換装置

Country Status (5)

Country Link
US (1) US9111051B2 (ja)
EP (1) EP2579530A4 (ja)
JP (1) JP5935105B2 (ja)
KR (1) KR101461003B1 (ja)
WO (1) WO2011149066A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10097167B2 (en) 2016-07-19 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN117389931A (zh) * 2023-12-12 2024-01-12 芯动微电子科技(武汉)有限公司 适用于总线访问gpu核内存储器的协议转换模块及方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
US9158882B2 (en) * 2013-12-19 2015-10-13 Netspeed Systems Automatic pipelining of NoC channels to meet timing and/or performance
US9699079B2 (en) 2013-12-30 2017-07-04 Netspeed Systems Streaming bridge design with host interfaces and network on chip (NoC) layers
US20150268962A1 (en) * 2014-03-24 2015-09-24 GoofyFoot Labs Asynchronous Circuit Design
US9455706B2 (en) * 2014-06-24 2016-09-27 Advanced Micro Devices, Inc. Dual-rail encoding
US9742630B2 (en) 2014-09-22 2017-08-22 Netspeed Systems Configurable router for a network on chip (NoC)
EP3041143B1 (en) * 2014-12-29 2019-10-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Asynchronous data link
FR3031254A1 (ja) * 2014-12-29 2016-07-01 Commissariat Energie Atomique
US9660942B2 (en) 2015-02-03 2017-05-23 Netspeed Systems Automatic buffer sizing for optimal network-on-chip design
US10348563B2 (en) 2015-02-18 2019-07-09 Netspeed Systems, Inc. System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology
US10218580B2 (en) 2015-06-18 2019-02-26 Netspeed Systems Generating physically aware network-on-chip design from a physical system-on-chip specification
US10452124B2 (en) 2016-09-12 2019-10-22 Netspeed Systems, Inc. Systems and methods for facilitating low power on a network-on-chip
US20180159786A1 (en) 2016-12-02 2018-06-07 Netspeed Systems, Inc. Interface virtualization and fast path for network on chip
US10063496B2 (en) 2017-01-10 2018-08-28 Netspeed Systems Inc. Buffer sizing of a NoC through machine learning
US10084725B2 (en) 2017-01-11 2018-09-25 Netspeed Systems, Inc. Extracting features from a NoC for machine learning construction
US10469337B2 (en) 2017-02-01 2019-11-05 Netspeed Systems, Inc. Cost management against requirements for the generation of a NoC
US10298485B2 (en) 2017-02-06 2019-05-21 Netspeed Systems, Inc. Systems and methods for NoC construction
JP6996150B2 (ja) * 2017-08-03 2022-01-17 株式会社デンソー 脈波検出装置
US10547514B2 (en) 2018-02-22 2020-01-28 Netspeed Systems, Inc. Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US10896476B2 (en) 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US11144457B2 (en) 2018-02-22 2021-10-12 Netspeed Systems, Inc. Enhanced page locality in network-on-chip (NoC) architectures
US10983910B2 (en) 2018-02-22 2021-04-20 Netspeed Systems, Inc. Bandwidth weighting mechanism based network-on-chip (NoC) configuration
US11176302B2 (en) 2018-02-23 2021-11-16 Netspeed Systems, Inc. System on chip (SoC) builder
US11023377B2 (en) 2018-02-23 2021-06-01 Netspeed Systems, Inc. Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA)
US11016766B2 (en) 2019-06-29 2021-05-25 Intel Corporation Apparatus and method for compiler hints for inter-core offload
US10983796B2 (en) 2019-06-29 2021-04-20 Intel Corporation Core-to-core end “offload” instruction(s)
US11030000B2 (en) 2019-06-29 2021-06-08 Intel Corporation Core advertisement of availability
US11372711B2 (en) 2019-06-29 2022-06-28 Intel Corporation Apparatus and method for fault handling of an offload transaction
US11321144B2 (en) 2019-06-29 2022-05-03 Intel Corporation Method and apparatus for efficiently managing offload work between processing units
US10929129B2 (en) * 2019-06-29 2021-02-23 Intel Corporation Apparatus and method for modifying addresses, data, or program code associated with offloaded instructions
US11182208B2 (en) 2019-06-29 2021-11-23 Intel Corporation Core-to-core start “offload” instruction(s)
CN116866445B (zh) * 2023-08-31 2023-11-21 深圳时识科技有限公司 四相双轨与两相双轨协议间的转换装置、芯片及电子设备
CN116866447B (zh) * 2023-09-04 2023-11-10 深圳时识科技有限公司 四相捆绑与两相双轨协议间的转换装置、芯片及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006254449A (ja) 2005-03-08 2006-09-21 Commiss Energ Atom システムオンチップの大域的非同期通信アーキテクチャ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3995119A (en) * 1975-05-30 1976-11-30 Gte Automatic Electric Laboratories Incorporated Digital time-division multiplexing system
US4393493A (en) * 1980-11-10 1983-07-12 International Telephone And Telegraph Corporation Automatic protection apparatus for span lines employed in high speed digital systems
JP2524371B2 (ja) * 1987-12-17 1996-08-14 日本電気株式会社 予備回線監視回路
SE9701805L (sv) * 1997-05-15 1998-11-16 Ericsson Telefon Ab L M Fasadetektoranordning
EP0977382B1 (en) * 1998-07-29 2009-05-13 Nippon Telegraph and Telephone Corporation Optical transmission system
US20020078328A1 (en) * 2000-12-14 2002-06-20 International Business Machines Corporation Pulse-controlled micropipeline architecture
KR20020048597A (ko) * 2000-12-18 2002-06-24 구자홍 다중 프로토콜 지원 장치
KR100516654B1 (ko) * 2002-12-10 2005-09-22 삼성전자주식회사 마하젠더 변조기를 이용한 광 ｃｒｚ 송신장치
US7973681B2 (en) * 2009-09-28 2011-07-05 Broadcom Corporation High speed, low power non-return-to-zero/return-to-zero output driver
US8218448B1 (en) * 2010-08-26 2012-07-10 Blended Integrated Circuit Systems, LLC Control networks providing reliable communications between different entities

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006254449A (ja) 2005-03-08 2006-09-21 Commiss Energ Atom システムオンチップの大域的非同期通信アーキテクチャ

Non-Patent Citations (9)

* Cited by examiner, † Cited by third party
Title
A. MITRA ET AL.: "Efficient Asynchronous Protocol Converters for Two-Phase Delay-Insensitive Global Communication", PROC. IEEE INT. SYMP. ASYNCHRONOUS CIRCUITS SYST., March 2007 (2007-03-01), pages 186 - 195
DR. TAKAHASHI TOMOHIRO, DOCTORAL THESIS OF TOHOKU UNIVERSITY, 2006
E. BEIGNE ET AL.: "An asynchronous NoC architecture providing low latency service and its multi-level design framework", PROC. LLTH IEEE INT. SYMP. ASYNCHRONOUS CIRCUITS SYST., 2005, pages 54 - 63, XP010777861, DOI: doi:10.1109/ASYNC.2005.10
J. BAINBRIDGE ET AL.: "A Delay-Insensitive Chip Area Interconnect", IEEE, MICRO, vol. 22, no. 5, September 2002 (2002-09-01), pages 16 - 23, XP011095020, DOI: doi:10.1109/MM.2002.1044296
M. DEAN ET AL.: "Efficient Self-Timed Level-Encoded 2-Phase Dual-Rail (LEDR", ADV. RES. IN VLSI, 1991, pages 55 - 70
P. B. MCGEE ET AL.: "A Level-Encoded Transition Signaling Protocol for High-Throughput Asynchronous Global Communication", PROC. 14TH IEEE INT. SYMP. ASYNCHRONOUS CIRCUITS SYST., April 2008 (2008-04-01), pages 116 - 127, XP031281921
See also references of EP2579530A4
TOMOHIRO TAKAHASHI: "Seigyo Shingo Taju Fugoka ni Motozuku Hi Doki Data Tenso Hoshiki to sono VLSI Jitsugen ni Kansuru Kenkyu", HAKASE GAKUI RONBUN NO YOSHI OYOBI SHINSA KEKKA NO YOSHI, 13 September 2006 (2006-09-13), pages 72 - 76, XP008160953 *
W. F. MCLAUGHLIN ET AL.: "Asynchronous Protocol Converters for Two-Phase Delay-Insensitive Global Communication", IEEE TRANS. VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, vol. 17, no. 7, July 2009 (2009-07-01), pages 923 - 928, XP011262189, DOI: doi:10.1109/TVLSI.2009.2017909

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10097167B2 (en) 2016-07-19 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10418980B2 (en) 2016-07-19 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN117389931A (zh) * 2023-12-12 2024-01-12 芯动微电子科技(武汉)有限公司 适用于总线访问gpu核内存储器的协议转换模块及方法
CN117389931B (zh) * 2023-12-12 2024-05-03 芯动微电子科技(武汉)有限公司 适用于总线访问gpu核内存储器的协议转换模块及方法

Also Published As

Publication number Publication date
EP2579530A4 (en) 2016-12-07
JP5935105B2 (ja) 2016-06-15
JPWO2011149066A1 (ja) 2013-07-25
KR101461003B1 (ko) 2014-11-13
US20130073771A1 (en) 2013-03-21
US9111051B2 (en) 2015-08-18
EP2579530A1 (en) 2013-04-10
KR20130038264A (ko) 2013-04-17

Similar Documents

Publication Publication Date Title
JP5935105B2 (ja) 非同期プロトコル変換装置
Bainbridge et al. Chain: a delay-insensitive chip area interconnect
Pande et al. Design of a switch for network on chip applications
US10027433B2 (en) Multiple clock domains in NoC
JP2013536628A (ja) フレキシブルチャネル結合を有するスケーラブル相互接続モジュール
US8872544B2 (en) Systems, pipeline stages, and computer readable media for advanced asynchronous pipeline circuits
TWI531165B (zh) 單相邏輯
US8824295B2 (en) Link between chips using virtual channels and credit based flow control
Alhussien et al. A scalable delay insensitive asynchronous NoC with adaptive routing
TWI338231B (en) A single chip protocol converter
JP5869134B2 (ja) 非同期ハンドシェイクベースの相互接続のためのシステムおよび方法
JPWO2009110588A1 (ja) データ転送装置及び方法並びに半導体回路
Onizawa et al. High-throughput protocol converter based on an independent encoding/decoding scheme for asynchronous Network-on-Chip
Oliveira et al. An Interface with Two-Phase Delay-Insensitive Global Communication for GALS Systems
JP4930907B2 (ja) 自己同期型の処理ユニットを有するシステム
Siddagangappa et al. An efficient asynchronous spatial division multiplexing router for network-on-chip on the hardware platform.
Duarte et al. A New Circuit for Efficient and Robust Two-Phase Delay-Insensitive Global Communications
Song et al. Building asynchronous routers with independent sub-channels
Phadke et al. A Novel Bus Controller For Advanced Microcontroller Bus Architecture
JP5856542B2 (ja) 半導体集積回路装置
Sundaramurthy Design of Low Power Network on Chip Using Data Encoding Techniques
Bainbridge et al. Asynchronous Design
Naqvi A'ARAF: An asynchronous router architecture using four-phase bundled handshake protocol
Cheng et al. An MSB-first 1-of-N single-track asynchronous Add-Compare-Select unit for Viterbi decoders
Ito et al. Universal VLSI based on a redundant multiple-valued sequential logic operation

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11786763

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012517338

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13700553

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20127031836

Country of ref document: KR

Kind code of ref document: A

REEP Request for entry into the european phase

Ref document number: 2011786763

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2011786763

Country of ref document: EP