JP2018109920A - プログラム、非一時的コンピュータ可読記憶媒体及び配置配線方法 - Google Patents

Abstract

【課題】新規な半導体装置、プログラム又は配置配線方法の提供。【解決手段】論理ブロックの一部をバッファとして用いることにより、隣接しない論理ブロック同士を接続するためのパスを形成する。これにより、配線及びプログラム可能なスイッチを削減しつつ、論理ブロック同士を自由に接続することができる。また、論理ブロック同士がバッファを介して接続されるため、論理ブロック間で送受信される信号を増幅することができる。これにより、信号の遅延又は減衰を低減することができ、ＰＬＤの信頼性を向上させることができる。【選択図】図１

Description

本発明の一態様は、プログラム、記憶媒体及び配置配線方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。

回路の構成をユーザーが任意に変更することが可能なデバイスとして、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が広く知られている。ＰＬＤはその回路規模によって、ＳＰＬＤ（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などに分類される。

特許文献１には、コンフィギュレーションメモリが酸化物半導体を用いたトランジスタによって構成されたＦＰＧＡが開示されている。

米国特許公開第２０１４／０１５９７７１号明細書

本発明の一態様は、新規な半導体装置、プログラム又は配置配線方法の提供を課題とする。又は、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題とする。又は、本発明の一態様は、配線の自由度の向上が可能な半導体装置の提供を課題とする。又は、本発明の一態様は、信頼性が高い半導体装置の提供を課題とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様に係るプログラムは、プログラマブルロジックデバイスの配置配線を行う機能を有するプログラムであって、論理回路を配置する順番を決定するリストを作成するステップと、リストに従って、第１の論理回路を第１の領域に配置するステップと、リストに従って、第２の論理回路を第２の領域に配置するステップと、第１の領域と第２の領域を接続するためのバッファを第３の領域に配置するステップと、を実行する機能を有し、第１の領域及び第２の領域は、プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域であり、第３の領域は、プログラマブルロジックデバイスに配置されるバッファブロックに対応するソフトウェア上の領域であるプログラムである。

また、本発明の一態様に係るプログラムにおいて、論理回路を配置する順番は、論理回路の接続数に基づいて決定されてもよい。

また、本発明の一態様に係るプログラムにおいて、第２の領域は、第１の論理回路と第２の論理回路を接続するパスのコストに基づいて決定されてもよい。

また、本発明の一態様に係るプログラムは、第２の論理回路を配置する領域が存在しない場合に、第１の論理回路を再配置するステップを有していてもよい。

また、本発明の一態様に係る記憶媒体は、上記のプログラムが記憶された非一時的コンピュータ可読記憶媒体である。

また、本発明の一態様に係る配置配線方法は、プログラマブルロジックデバイスの配置配線方法であって、論理回路を配置する順番を決定するリストを作成するステップと、リストに従って、第１の論理回路を、プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域である第１の領域に配置するステップと、リストに従って、第２の論理回路を、プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域である第２の領域に配置するステップと、第１の領域と第２の領域を接続するバッファを、プログラマブルロジックデバイスに配置されるバッファブロックに対応するソフトウェア上の領域である第３の領域に配置するステップと、を有する。

本発明の一態様により、新規な半導体装置、プログラム又は配置配線方法を提供することができる。又は、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。又は、本発明の一態様により、配線の自由度の向上が可能な半導体装置を提供することができる。又は、本発明の一態様により、信頼性が高い半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

ＰＬＤの構成例を示す図。 アレイの動作例を示す図。 ロジックアレイの構成例を示す図。 フローチャート。 フローチャート。 論理回路の配置例を示す図。 論理回路の配置例を示す図。 論理回路の配置例を示す図。 論理回路の配置例を示す図。 フローチャート。 論理回路の配置例を示す図。 ＬＥの分配例を示す図。 情報処理装置の構成例を示す図。 ＬＥの構成例を示す図。 ＬＵＴの構成例を示す図。 スイッチブロックの構成例を示す図。 スイッチの構成例を示す図。 タイミングチャート。 スイッチの構成例を示す図。 スイッチの構成例を示す図。 タイミングチャート。 トランジスタの構成例を示す図。 エネルギーバンド構造を示す図。 セルの構成例を示す図。 電子部品の作製方法例を説明するフローチャートおよび電子部品の構成例を示す図。 電子機器の構成例を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、半導体装置、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。

また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

また、異なる図面間で同じ符号が付されている構成要素は、特に説明がない限り、同じものを表す。

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置、プログラム、記憶媒体の構成例、配置配線方法の例について説明する。

＜ＰＬＤの構成例＞
図１（Ａ）に、本発明の一態様に係るプログラマブルロジックデバイス（ＰＬＤ）１０の構成例を示す。ＰＬＤ１０は、回路構成を変更することが可能な半導体装置である。ＰＬＤ１０には、ＳＰＬＤ、ＣＰＬＤ、ＧＡＬ、ＦＰＧＡなどを自由に用いることができる。ＰＬＤ１０は、アレイ１１、コントローラ１２、駆動回路１３、駆動回路１４を有する。

アレイ１１は、複数の論理ブロックＬＢを有するロジックアレイ２０、複数の入出力ブロックＩＯＢを有する入出力アレイ３０を有する。論理ブロックＬＢは、入力された論理値を用いて演算を行う機能を有する。具体的には、論理ブロックＬＢはプログラム可能な論理素子（ＬＥ）を有し、ＬＥによって論理演算が行われる。また、ロジックアレイ２０はプログラム可能なスイッチ（ＲＳ）を有し、ＲＳによってＬＥ間の導通状態が制御される。

ＬＥとＲＳは、それぞれ記憶回路を有する。ＬＥが有する記憶回路に格納されたデータを変更することにより、ＬＥによって行われる論理演算を変更し、論理ブロックＬＢの機能を制御することができる。また、ＲＳが有する記憶回路に格納されたデータを変更することにより、ＬＥ間の導通状態を変更し、論理ブロックＬＢ間の導通状態を制御することができる。なお、本明細書等において、論理ブロックＬＢの機能を制御するデータ、及び論理ブロックＬＢ間の導通状態を制御するデータを、コンフィギュレーションデータという。また、コンフィギュレーションデータが記憶される記憶回路を、コンフィギュレーションメモリという。また、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを更新することを、再構成という。

入出力ブロックＩＯＢは、論理ブロックＬＢに信号を出力する機能、及び、論理ブロックＬＢから入力された信号をコントローラ１２、駆動回路１３、又は駆動回路１４に出力する機能を有する。入出力ブロックＩＯＢと論理ブロックＬＢ間の導通状態は、ロジックアレイ２０に設けられたＲＳによって制御される。なお、図１（Ａ）には入出力アレイ３０がロジックアレイ２０の上下に設けられている例を示しているが、入出力アレイ３０の数や位置は自由に設定することができる。

コントローラ１２は、ＰＬＤ１０に含まれる各種回路の動作を制御する機能を有する。具体的には、コントローラ１２は、駆動回路１３及び駆動回路１４の動作を制御するための信号を生成する機能、及び、コンテキストを選択するための信号を生成する機能を有する。すなわちコントローラ１２は、コンフィギュレーションコントローラとしての機能とコンテキストコントローラとしての機能を備える。

駆動回路１３は、アレイ１１に含まれるコンフィギュレーションメモリを選択する信号を生成する機能を有する。駆動回路１４は、アレイ１１に含まれるコンフィギュレーションメモリにコンフィギュレーションデータを供給する機能を有する。駆動回路１３によって選択されたコンフィギュレーションメモリに、駆動回路１４からコンフィギュレーションデータが供給されることにより、アレイ１１の再構成が行われる。

なお、ＰＬＤ１０は上記の回路の他、位相同期回路、電源回路、クロック信号生成回路などを有していてもよい。

図１（Ｂ）に、ロジックアレイ２０の構成例を示す。ロジックアレイ２０には、複数の論理ブロックＬＢが周期的に配置されている。図１（Ｂ）には２５個の論理ブロックＬＢ（ＬＢ（０，０）乃至（４，４））を示しているが、ロジックアレイ２０に含まれる論理ブロックＬＢの列数及び行数は自由に設定することができる。論理ブロックＬＢはそれぞれ、自身の出力信号と、隣接する論理ブロックＬＢの出力信号を、入力信号として用いることができる。

図２に、ロジックアレイ２０に配置された論理ブロックＬＢ間の接続関係の例を示す。図２には、９つの論理ブロックＬＢ（ＬＢ（０，０）乃至（２，２））と、論理ブロックＬＢの入力端子と接続されたスイッチブロックＳＢ（ＳＢ（０，０）乃至（２，２））を示している。スイッチブロックＳＢは、論理ブロックＬＢ同士の導通状態、又は論理ブロックＬＢと入出力ブロックＩＯＢの導通状態を制御する機能を有する。

論理ブロックＬＢは、並進対称性を有するように配置されている。ここでは代表例として、論理ブロックＬＢ（１，１）に着目して接続関係を説明するが、他の論理ブロックＬＢの接続関係も同様である。

論理ブロックＬＢ（１，１）は複数のＬＥを有し、ＬＥの出力信号はそれぞれ論理ブロックＬＢ（１，１）と接続されたスイッチブロックＳＢ（１，１）に入力される。なお、図２には論理ブロックＬＢが５つのＬＥを有する構成例を示しているが、論理ブロックＬＢに含まれるＬＥの数は特に限定されない。また、ＬＥに入力される信号の数、ＬＥから出力される信号の数は、それぞれ自由に設定することができる。

論理ブロックＬＢ（１，１）は、隣接する４つの論理ブロックＬＢ（０，１）、（１，０）、（１，２）、（２，１）と、スイッチブロックＳＢ（１，１）を介して接続されている。具体的には、論理ブロックＬＢ（０，１）、（１，０）、（１，２）、（２，１）が有するＬＥの出力信号が、それぞれスイッチブロックＳＢ（１，１）に入力される。また、論理ブロックＬＢ（１，１）は、スイッチブロックＳＢ（１，１）を介して入出力ブロックＩＯＢと接続されている。

スイッチブロックＳＢは、ＬＥ及び入出力ブロックＩＯＢから入力された信号から、論理ブロックＬＢ（１，１）が有するＬＥに入力される信号を選択する機能を有する。なお、スイッチブロックＳＢは前述のＲＳによって構成されており、ＲＳが有するコンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づいて、ＬＥに入力される信号が制御される。これにより、隣接する論理ブロックＬＢ及び入出力ブロックＩＯＢから入力された信号から、論理ブロックＬＢ（１，１）による論理演算に用いられる信号を選択することができる。

上記の通り、論理ブロックＬＢそれぞれの接続先は、隣接する論理ブロックＬＢに限定されている。そのため、論理ブロックＬＢ同士を接続するための配線、及びスイッチブロックＳＢに含まれるＲＳの数を大幅に減らすことができる。これにより、ロジックアレイ２０の面積を削減することができる。

なお、論理ブロックＬＢの接続先を限定すると、面積が削減できる代わりに、論理ブロックＬＢ同士のパスが減少するため、配線リソースの不足が生じやすくなる。ここで、本発明の一態様においては、論理ブロックＬＢの一部をバッファとして用いることにより、隣接しない論理ブロック同士を接続するためのパスを形成する。これにより、論理ブロックＬＢ同士を自由に接続することができ、配線の自由度を向上させることができる。

また、論理ブロックＬＢ同士がバッファを介して接続されるため、論理ブロックＬＢ間で送受信される信号を増幅することができる。これにより、信号の遅延又は減衰を低減することができ、ＰＬＤ１０の信頼性を向上させることができる。さらに、論理ブロックＬＢをバッファとして用いることができるため、ロジックアレイ２０に別途バッファを設ける必要がない。よって、ロジックアレイ２０の面積の増加を防ぐことができる。

バッファとして用いることができる論理ブロックＬＢを備えたロジックアレイ２０の構成例を、図３に示す。図３において、論理ブロックＬＢの一部はバッファとして用いられる。図中、実線で示す論理ブロックＬＢは、実際に演算を行う回路として用いられる論理ブロック（演算ブロックＬＢ＿Ａ）であり、破線で示す論理ブロックＬＢは、バッファとして用いられる論理ブロック（バッファブロックＬＢ＿Ｂ）を表す。

図３（Ａ）に示すロジックアレイ２０は、２列２行のピッチで演算ブロックＬＢ＿Ａが配置され、その他の論理ブロックＬＢがバッファブロックＬＢ＿Ｂとして用いられる。バッファブロックＬＢ＿Ｂは、演算ブロックＬＢ＿Ａを接続するためのパスとして用いられる。例えば、論理ブロックＬＢ＿Ａとして用いられる論理ブロックＬＢ（０，０）と論理ブロックＬＢ（０，２）が接続される場合、論理ブロックＬＢ（０，１）がバッファとして機能し、パスが形成される。そして、論理ブロックＬＢ（０，０）から出力された信号は、論理ブロックＬＢ（０，１）によって増幅された後、論理ブロックＬＢ（０，２）に入力される。

論理ブロックＬＢをバッファとして用いる場合は、例えば、論理ブロックＬＢに含まれるＬＥのルックアップテーブルの値を制御することにより、ＬＥに入力された論理値がＬＥから出力信号として出力されるようにＬＥを構成すればよい。

なお、演算ブロックＬＢ＿Ａのピッチは自由に設定することができる。例えば、図３（Ｂ）に示すように、３列２行のピッチで演算ブロックＬＢ＿Ａを配置することもできる。この場合、演算ブロックＬＢ＿Ａとして用いられる論理ブロックＬＢ（０，０）と論理ブロックＬＢ（０，３）は、論理ブロックＬＢ（０，１）、（０，２）をバッファとして用いたパスによって接続される。

以上のように、論理ブロックＬＢの一部をバッファとして用いることにより、演算ブロックＬＢ＿Ａ同士を自由に接続し、且つ、信号の増幅が可能なパスを形成することができる。

なお、ここでは一の論理ブロックＬＢの接続先を隣接する４つの論理ブロックＬＢに限定したが、一の論理ブロックＬＢと接続される他の論理ブロックＬＢの数は自由に設定することができる。例えば、論理ブロックＬＢ（１，１）は、図３に示す他の８つの論理ブロックＬＢと接続される構成としてもよい。また、離れて配置された特定の論理ブロックＬＢ同士を接続するための専用線が設けられていてもよい。

＜配置配線方法の例＞
ＰＬＤ１０のロジックアレイ２０に回路を構成する際は、論理合成によって、ゲートレベルのネットリスト（論理回路の接続関係を記述するコード）を作成した後、配置配線を行う必要がある。この配置配線は、まず論理ブロックＬＢに配置する回路をソフトウェア上で決定し、その後、実際にロジックアレイ２０を再構成することにより実現することができる。具体的には、ネットリストによって記述される回路を構成する複数の論理回路ＬＣの配置順序を定めるリストを作成するステップと、当該リストが定める順番に従って論理回路ＬＣをマップ（ＰＬＤ１０のロジックアレイ２０に対応するソフトウェア上の領域）に配置するとともに、配置された論理回路ＬＣ間にバッファを配置するステップと、により、ソフトウェア上で回路の配置が決定される。この回路配置の決定は、プログラムによって行うことができる。そして、プログラムの実行によって得られた結果に従ってＰＬＤ１０を再構成することにより、回路配置がロジックアレイ２０に反映される。以下、プログラムによって回路配置を決定する方法の具体例について説明する。

［リストの作成］
図４は、ネットリストによって記述された回路を構成する論理回路ＬＣを列挙したリストを作成する方法の例を示すフローチャートである。上記の通り、このリストによって論理回路ＬＣの配置順序が決定される。なお、リスト作成の開始時点において、論理合成は既に完了しているものとする。

まず、マップを分割することにより、ＰＬＤ１０が有する論理ブロックＬＢに対応する領域ＬＡを、ソフトウェア上に形成する（ステップＳ１）。領域ＬＡの数は、ＰＬＤ１０が有する論理ブロックＬＢの数と同じとする。なお、領域ＬＡにはＬＥが割り当てられており、当該ＬＥの数は論理ブロックＬＢが有するＬＥの数と等しい。

次に、ネットリストによって記述された回路を構成する複数の論理回路ＬＣから、一の論理回路ＬＣ（ＬＣ＿１）を選択し、リストの先頭に登録する（ステップＳ２）。リストの先頭に登録される論理回路ＬＣは自由に選択することができるが、回路配置の制限が比較的強い論理回路ＬＣを選択することが好ましい。例えば、入出力ブロックと接続される論理回路ＬＣや、他の論理回路ＬＣとの接続数が多い論理回路ＬＣなどを選択することが好ましい。

次に、リストに登録済みの論理回路ＬＣ（ＬＣ＿１）と接続数が最も多い論理回路ＬＣ（ＬＣ＿２）を選択し、リストの２番目に登録する（ステップＳ３）。なお、この接続数は自由に定義することができる。例えば、ある論理回路ＬＣと接続されている他の論理回路ＬＣの数によって定義してもよいし、ある論理回路ＬＣと接続されている、他の論理回路ＬＣのノードの数によって定義してもよい。また、論理回路ＬＣ＿２の選択は、リストに登録済みの論理回路ＬＣとの接続数だけでなく、入出力回路ブロックとの接続数など他の要素を考慮して行ってもよい。また、接続数が同じ論理回路ＬＣが複数存在する場合は、他の条件によって論理回路ＬＣ＿２を決定してもよい。

次に、リストに未登録の論理回路ＬＣある場合は（ステップＳ４でＮＯ）、リストに登録済みの論理回路ＬＣ＿１及び論理回路ＬＣ＿２と接続数が最も多い論理回路ＬＣ＿３を選択し、リストの３番目に登録する（ステップＳ３）。この手順を繰り返し、論理回路ＬＣを順次リストに登録する。そして、全ての論理回路ＬＣがリストに登録されると（ステップＳ４でＹＥＳ）、論理回路ＬＣをマップ上に配置するフローに移行する。

［論理回路の配置・バッファの形成］
図５は、リストに登録された論理回路ＬＣを、マップに設けられた領域ＬＡに順に配置する方法の例を示すフローチャートである。また、図６乃至図９に、マップ１００内の領域ＬＡに論理回路ＬＣが配置される様子を示す。なお、図６乃至図９に示す領域ＬＡ（０，０）乃至（４，４）はそれぞれ、図３に示す論理ブロック（０，０）乃至（４，４）に対応するソフトウェア上の領域である。また、実線で示す領域ＬＡは、論理回路ＬＣが配置される領域ＬＡを表し、破線で示す領域ＬＡは、バッファとして用いられる領域ＬＡを表す。

なお、ここでは２列２行のピッチで領域ＬＡが配置されている例を示しているが、ピッチはＰＬＤ１０に合わせて自由に設定することができる。また、論理合成によって得られたネットリストが、配置配線が可能な全ネットリストの部分グラフである場合には、ピッチを１列１行に設定することができる。

まず、リストの先頭に登録された論理回路ＬＣ＿１を領域ＬＡに配置する（ステップＳ１１、図６）。ここで、論理回路ＬＣ＿１は、入出力ブロックＩＯＢと接続される、回路配置の制限が比較的強い論理回路であるとする。そのため、論理回路ＬＣ＿１は、入出力ブロックＩＯＢに近接する領域ＬＡ（０，０）に配置される。

また、領域ＬＡ（０，０）と入出力ブロックＩＯＢ間のパスを形成するため、領域ＬＡ（０，１）にバッファが形成される。これにより、論理回路ＬＣ＿１の出力信号を、バッファを介して入出力ブロックＩＯＢに供給することができる。

次に、リストの２番目に登録された論理回路ＬＣ＿２が選択され（ステップＳ１２）、領域ＬＡに配置される。なお、論理回路ＬＣ＿２は、論理回路ＣＬ＿１と接続される論理回路であるとする。ここで、論理回路ＬＣ＿２の配置は、論理回路ＬＣ＿２を領域ＬＡに順次配置していき、配置時のパスのコストを算出することにより決定する。パスのコストは、パスの距離、パスを通過する信号の遅延時間などを用いて算出することができる。また、パスの距離は、パスに含まれる論理回路ＬＣ、バッファ、又はノードの個数などを用いて算出することができる。

具体的には、まず、図７に示すように、論理回路ＬＣ＿２を領域ＬＡ（０，２）に配置する（ステップＳ１３）。そして、領域ＬＡ（０，２）と領域ＬＡ（０，０）間のパスを形成するため、領域ＬＡ（０，１）にバッファが形成される（ステップＳ１４）。なお、領域ＬＡ（０，０）と入出力ブロックＩＯＢを接続するバッファと、領域ＬＡ（０，２）と領域ＬＡ（０，０）を接続するバッファは、それぞれ別のＬＥによって形成される。

その後、領域ＬＡ（０，２）と領域ＬＡ（０，０）間のパスのコストが算出される（ステップＳ１５）。ここでは一例として、パスのコストを、（パス全体の距離）／（接続される論理回路ＬＣの個数）によって定義する。パス全体の距離は、隣接する領域ＬＡ間の距離を１として算出する。この場合、図７に示す領域ＬＡ（０，２）と領域ＬＡ（０，０）間のパスのコストは、２／２＝１となる。

次に、論理回路ＬＣ＿２を他の領域ＬＡに配置する（ステップＳ１６でＮＯ、ステップＳ１３）。図８に、論理回路ＬＣ＿２が領域ＬＡ（０，４）に配置された構成を示す。そして、領域ＬＡ（０，４）と領域ＬＡ（０，０）間のパスを形成するため、領域ＬＡ（１，０）、（１，１）、（１，２）、（１，３）、（０，３）にバッファが形成される（ステップＳ１４）。その後、領域ＬＡ（０，４）と領域ＬＡ（０，０）間のパスのコストが算出される（ステップＳ１５）。図８に示す領域ＬＡ（０，４）と領域ＬＡ（０，０）間のパスのコストは、６／２＝３となる。

上記の手順を繰り返し、論理回路ＬＣ＿２をマップ１００内の領域ＬＡに順次配置し、それぞれの配置においてパスのコストを算出する。そして、全ての配置の検証が完了した後（ステップＳ１６でＹＥＳ）、論理回路ＬＣ＿２の配置が確定される（ステップＳ１７）。ここでは、論理回路ＬＣ＿１と論理回路ＬＣ＿２を接続するパスのコストが最も小さくなる領域ＬＡが、論理回路ＬＣ＿２の配置先として選択される。例えば、図７と図８を比較すると、図７に示すパスのコストは図８に示すパスのコストよりも小さいため、論理回路ＬＣ＿２の配置先として、領域（０，４）よりも領域（０，２）が優先的に選択される。

その後、リストの３番目に登録された論理回路ＬＣ＿３が選択され（ステップＳ１８でＮＯ、ステップＳ１２）、同様によって領域ＬＡに配置される（図９）。なお、論理回路ＬＣ＿３は、論理回路ＣＬ＿１及び論理回路ＣＬ＿２と接続される論理回路であるとする。このような手順を繰りかえすことにより、全ての論理回路ＬＣの配置が完了すると（ステップＳ１８でＹＥＳ）、マップ１００上にネットリストによって記述された回路が構成される。

上記の方法をプログラムによって実行することにより、ソフトウェア上で回路配置を決定することができる。その後、この回路配置に従ってＰＬＤ１０のロジックアレイ２０を再構成することにより、マップ上に形成された回路をロジックアレイ２０に反映させることができる。

［再配置］
図４、図５に示す手順に従って論理回路ＬＣを配置する際、他の論理回路ＬＣと適切な接続を行うために必要な領域ＬＡが存在せず、論理回路ＬＣを配置できない事態が生じ得る。この場合は、既に配置が確定した論理回路ＬＣを再配置することが好ましい。図１０は、論理回路ＬＣの配置が不可能になった際に、既に配置が確定した論理回路ＬＣを再配置する手順の例を示すフローチャートである。なお、図１０に示す手順はプログラムによって実行することができる。

まず、ステップＳ１６において全ての配置の検証が完了し、論理回路ＬＣを配置することが可能な領域ＬＡが存在する場合は（ステップＳ２１でＹＥＳ）、通常通り配置を確定する（ステップＳ１７）。一方、論理回路ＬＣを配置できる領域ＬＡが存在しない場合は（ステップＳ２１でＮＯ）、確定した論理回路ＬＣの再配置を検討する（ステップＳ２２）。

論理回路ＬＣの再配置の余地がある場合は（ステップＳ２２でＹＥＳ）、直前に配置が確定した論理回路ＬＣを、別の領域ＬＡに再配置する（ステップＳ２３）。なお、再配置先はパスのコストを考慮して決定することができる。例えば、論理回路ＬＣ＿３を配置できる領域ＬＡが存在しない場合は、図１１に示すように、論理回路ＣＬ＿２が配置される領域をパスのコストが小さい他の領域ＬＡ（２，０）などに変更する。なお、仮に直前に配置が確定した論理回路ＬＣを配置できる他の領域ＬＡが存在しない場合は、さらに前に配置が確定した論理回路ＬＣを再配置する。

その後、ステップＳ１３に戻り、論理回路ＬＣの配置を再度検証する。その結果、論理回路ＬＣの配置が可能となったら（ステップＳ２１でＹＥＳ）、配置を確定する（ステップＳ１７）。

一方、配置が確定した全ての論理回路ＬＣの再配置を検証しても論理回路ＬＣを配置できない場合は（ステップＳ２２でＮＯ）、領域ＬＡを構成するＬＥの演算内容の変更を検討する（ステップＳ２４）。

ＬＥの変更の余地がある場合は（ステップＳ２４でＹＥＳ）、ＬＥを変更する。例えば図１２（Ａ）に示すように、ある領域ＬＡが入出力ブロックＩＯＢへの信号の出力を担うＬＥで埋められ、入出力ブロックＩＯＢに出力される信号Ｓｏｕｔが当該領域ＬＡに集中すると、他のパスを形成できなくなり、論理回路ＬＣの配置が制限されることがある。この場合、図１２（Ｂ）に示すようにＬＥを変更し、入出力ブロックＩＯＢへの信号の出力を担うＬＥを他の領域ＬＡに分配することにより、パスの形成の自由度が上がり、論理回路ＬＣの配置が可能となる場合がある。このように、ＬＥの変更によって論理回路ＬＣの配置を試みる。なお、ＬＥを変更する場合は、図４において作成したリストを更新する必要があるため、ステップＳ１に戻り、リストの作成及び論理回路ＬＣの配置をやり直す。

一方、ＬＥの変更を行っても論理回路ＬＣの配置ができない場合、又はＬＥの変更ができない場合は（ステップＳ２４でＮＯ）、論理ブロックＬＢ及び領域ＬＡのピッチを変更する（ステップＳ２６、図３参照）。なお、ピッチを変更した場合も、ステップＳ１に戻り、リストの作成及び論理回路ＬＣの配置をやり直す。

以上のように、論理回路ＬＣの配置が不可能となった場合に、既に確定した論理回路ＬＣの配置を変更することにより、改めて論理回路ＬＣの配置を行うことができる。

＜情報処理装置の構成例＞
図４、図５、図１０に示す処理を行うプログラムは、情報処理装置を用いて実行することができる。図１３に、情報処理装置の構成例を示す。

情報処理装置２００は、演算装置２１０、入出力装置２２０を有する。演算装置２１０は、上記プログラムの実行などの、各種演算を行う機能を有する。演算装置２１０は、演算部２１１、記憶部２１２、伝送路２１３、インターフェース２１４を有する。入出力装置２２０は、表示部２２１、操作部２２２、入出力部２２３、通信部２２４を有する。

記憶部２１２は、本実施の形態で説明したプログラムなどの情報を記憶する機能を有する。記憶部２１２には、非一時的コンピュータ可読記憶媒体を用いることができ、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶装置によって構成することができる。演算部２１１は、記憶部２１２に記憶された情報を用いて演算を行う機能を有する。記憶部２１２に記憶されたプログラムは、演算部２１１によって実行される。

伝送路２１３は、情報を伝達する機能を有する。演算部２１１、記憶部２１２、インターフェース２１４間の情報の送受信は、伝送路２１３を介して行うことができる。

インターフェース２１４は、入出力装置２２０に情報を送信する機能、及び入出力装置２２０から出力された情報を受信する機能を有する。

表示部２２１は、演算装置２１０から入力された情報に基づいて映像を表示する機能を有する。表示部２２１としては、液晶ディスプレイ、有機ＥＬディスプレイなどの表示装置を用いることができる。

操作部２２２は、ユーザーによる操作に応じて、演算装置２１０に命令を送信する機能を有する。操作部２２２としては、キーボード、マウス、操作ボタン、タッチセンサ、ポインティングデバイスなどを用いることができる。

入出力部２２３は、演算装置２１０への情報の入力、又は演算装置２１０から入力された情報の出力を行う機能を有する。入出力部２２３としては、カメラ、マイク、外部記憶装置、スキャナー、スピーカ、プリンタなどを用いることができる。また、外部記憶装置としては、ハードディスク、リムーバブルメモリなどを用いることができる。

通信部２２４は、演算装置２１０から入力された情報を情報処理装置２００の外部に送信する機能、及び、情報処理装置２００の外部から出力された情報を受信して演算装置２１０に出力する機能を有する。通信部２２４としては、ハブ、ルータ、モデムなどを用いることができる。情報の送受信には、有線を用いても無線（例えば、電波、赤外線など）を用いてもよい。

本実施の形態で説明したプログラムの実行によって得られた回路配置に関する情報は、通信部２２４を介してＰＬＤ１０に送信することができる。そして、図１に示すコントローラ１２は、当該情報に基づいてロジックアレイ２０を再構成する。これにより、ソフトウェアのマップ上に形成された回路をロジックアレイ２０に反映させることができる。

なお、ＰＬＤ１０は情報処理装置２００に内蔵されていてもよい。この場合、プログラムの実行によって得られた回路配置に関する情報は、インターフェース２１４を介してＰＬＤ１０に入力してもよい。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明したＰＬＤの具体例について説明する。

＜ＬＥの構成例＞
図１４に、ＬＥ３００の構成例を示す。ＬＥ３００は、図２に示すＬＥとして用いることができる。

ＬＥ３００は、ＬＵＴ（ルックアップテーブル）３１０と、フリップフロップ３２０と、コンフィギュレーションメモリ３３０と、を有する。コンフィギュレーションメモリ３３０は、コンフィギュレーションデータを記憶する機能を有する。ＬＵＴ３１０は、コンフィギュレーションメモリ３３０から送られてくるコンフィギュレーションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ３１０は、入力端子３０１に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１０からは、上記出力値を含む信号が出力される。フリップフロップ３２０は、ＬＵＴ３１０から出力される信号を保持し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号を、出力端子３０２及び出力端子３０３から出力する。

なお、ＬＥ３００がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ３１０からの出力信号がフリップフロップ３２０を経由するか否かを選択できるようにしても良い。

また、コンフィギュレーションデータによって、フリップフロップ３２０の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ３２０がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

＜ＬＵＴの構成例＞
次に、ＬＥ３００が有するＬＵＴ３１０の構成例について説明する。ＬＵＴ３１０は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。

図１５（Ａ）に、ＬＥ３００が有するＬＵＴ３１０の一態様を示す。

図１５（Ａ）において、ＬＵＴ３１０は、２入力のマルチプレクサを７つ（マルチプレクサＭＵＸ１乃至ＭＵＸ７）用いて構成されている。マルチプレクサＭＵＸ１乃至ＭＵＸ４の各入力端子が、ＬＵＴ３１０の入力端子Ｍ１乃至Ｍ８に相当する。

マルチプレクサＭＵＸ１乃至ＭＵＸ４の各制御端子は接続されており、この制御端子が、ＬＵＴ３１０の入力端子ＩＮ３に相当する。マルチプレクサＭＵＸ１の出力端子、及びマルチプレクサＭＵＸ２の出力端子は、マルチプレクサＭＵＸ５の２つの入力端子と接続され、マルチプレクサＭＵＸ３の出力端子、及びマルチプレクサＭＵＸ４の出力端子は、マルチプレクサＭＵＸ６の２つの入力端子と接続されている。マルチプレクサＭＵＸ５、ＭＵＸ６の各制御端子は接続されており、この制御端子が、ＬＵＴ３１０の入力端子ＩＮ２に相当する。マルチプレクサＭＵＸ５の出力端子、及びマルチプレクサＭＵＸ６の出力端子は、マルチプレクサＭＵＸ７の２つの入力端子と接続されている。マルチプレクサＭＵＸ７の制御端子は、ＬＵＴ３１０の入力端子ＩＮ１に相当する。マルチプレクサＭＵＸ７の出力端子がＬＵＴ３１０の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３１０によって行われる論理演算の種類を定めることができる。

例えば、図１５（Ａ）のＬＵＴ３１０において、入力端子Ｍ１乃至Ｍ８に、コンフィギュレーションメモリから、デジタル値が“０”、“１”、“０”、“１”、“０”、“１”、“１”、“１”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１５（Ｃ）に示す等価回路の機能を実現することができる。

図１５（Ｂ）に、ＬＥ３００が有するＬＵＴ３１０の別の一態様を示す。

図１５（Ｂ）において、ＬＵＴ３１０は、２入力のマルチプレクサを３つ（マルチプレクサＭＵＸ１１乃至ＭＵＸ１３）と、２入力のＯＲ回路とを用いて構成されている。

マルチプレクサＭＵＸ１１の出力端子、及びマルチプレクサＭＵＸ１２の出力端子は、マルチプレクサＭＵＸ１３の２つの入力端子と接続されている。ＯＲ回路の出力端子はマルチプレクサＭＵＸ１３の制御端子に接続されている。マルチプレクサＭＵＸ１３の出力端子がＬＵＴ３１０の出力端子ＯＵＴに相当する。

そして、マルチプレクサＭＵＸ１１の制御端子Ａ１、入力端子Ａ２、Ａ３、マルチプレクサＭＵＸ１２の制御端子Ａ６、入力端子Ａ４、Ａ５、ＯＲ回路の入力端子Ａ７、入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３１０によって行われる論理演算の種類を定めることができる。

例えば、図１５（Ｂ）のＬＵＴ３１０において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、デジタル値が“０”、“１”、“０”、“０”、“０”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１５（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３に相当する。

なお、図１５（Ａ）、（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ３１０の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ３１０であっても良い。

また、ＬＵＴ３１０は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（或いは論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（或いは論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

また、図１５（Ａ）、（Ｂ）に示したＬＵＴ３１０を用いて、図１５（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ３１０及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

＜スイッチブロックの構成例＞
次に、図２に示すスイッチブロックＳＢの構成例について説明する。図１６に、スイッチブロックＳＢの具体的な構成例を示す。配線Ｌ１、Ｌ２、Ｌ３は、図２における論理ブロックＬＢ又は入出力ブロックＩＯＢと接続されている配線である。また、配線ＩＯは、図２におけるＬＥと接続された配線である。配線Ｌ１、Ｌ２、Ｌ３に供給された信号のいずれかが、スイッチＳＷを介してＬＥに出力される。

なお、ここでは配線Ｌ１、Ｌ２、Ｌ３、ＬＯがそれぞれ複数設けられた構成例を示している。各スイッチＳＷは、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の全てと、複数の配線ＬＯの一つとの間の接続を制御する。この接続の制御は、スイッチＳＷに格納されたコンフィギュレーションデータを制御することによって行うことができる。すなわち、スイッチＳＷはスイッチブロックＳＢを構成するＲＳとしての機能を有する。

スイッチＳＷ１は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の全てと、配線ＬＯ−１との間の接続を制御する。具体的に、スイッチＳＷ１は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線ＬＯ−１とを接続する機能を有する。

また、スイッチＳＷ２は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の全てと、配線ＬＯ−２との間の接続を制御する。具体的には、スイッチＳＷ２は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線ＬＯ−２とを接続する機能を有する。

また、スイッチＳＷ３は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の全てと、配線ＬＯ−３との間の接続を制御する。具体的には、スイッチＳＷ３は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線ＬＯ−３とを接続する機能を有する。

［スイッチＳＷの構成例１］
次いで、図１６に示したスイッチＳＷの具体的な構成例について説明する。図１７に、スイッチＳＷの回路構成を一例として示す。スイッチＳＷは、配線または端子どうしの電気的な接続を制御するトランジスタＴｒ１と、コンフィギュレーションデータによって定められた量の電荷を、トランジスタＴｒ１のゲートにおいて供給、保持、放出するためのトランジスタＴｒ２とを、複数組有する。

図１７では、上記各組を、セルＭＣとして図示する。図１７に示すスイッチＳＷには、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３にそれぞれ対応したセルＭＣが設けられている。なお、図１６では、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の総数が９本である場合を例示しているため、スイッチＳＷは、セルＭＣ−１乃至ＭＣ−９からなる９つのセルＭＣを、少なくとも有する。

そして、各セルＭＣは、トランジスタＴｒ１、Ｔｒ２に加えて、トランジスタＴｒ１のゲートと接続された容量素子Ｃ１を、有する。なお、容量素子Ｃ１は、トランジスタＴｒ１のゲートに蓄積された電荷を保持する機能の他、トランジスタＴｒ１のゲートを浮遊状態に保ちつつ、配線ＲＬの電位の変化分をトランジスタＴｒ１のゲートの電位に加算する機能を有する。

具体的に、トランジスタＴｒ１が有するソース又はドレインは、一方が配線ＬＯに接続され、他方が、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうちの一の配線に接続されている。トランジスタＴｒ２が有するソース又はドレインは、一方がトランジスタＴｒ１のゲートに接続され、他方が配線ＢＬに接続されている。トランジスタＴｒ２のゲートは、複数の配線ＷＬ（配線ＷＬ−１乃至ＷＬ−９）の一つに接続されている。容量素子Ｃ１が有する一対の電極は、一方が複数の配線ＲＬ（配線ＲＬ−１乃至ＲＬ−９）の一つに接続されており、他方がトランジスタＴｒ１のゲートに接続されている。

なお、トランジスタのソースとは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

セルＭＣは、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

［スイッチＳＷの動作例１］
次いで、図１７に示したスイッチＳＷの動作の一例について、図１８に示すタイミングチャートを用いて説明する。ただし、図１８に示すタイミングチャートでは、トランジスタＴｒ１及びトランジスタＴｒ２がｎチャネル型である場合を例示している。

まず、時刻Ｔ１乃至時刻Ｔ６において行われる、コンフィギュレーションデータの第１の書き込みについて説明する。時刻Ｔ１乃至時刻Ｔ６において、配線ＲＬには接地電位ＧＮＤが与えられているものとする。

時刻Ｔ１乃至時刻Ｔ２において、配線ＷＬのうち、配線ＷＬ−１に、接地電位ＧＮＤよりも高いハイレベルの電位ＶＤＤを与え、他の配線ＷＬには、接地電位ＧＮＤよりも低いローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−１が有するトランジスタＴｒ１のゲート（ＦＤ１）には、電位ＶＳＳが与えられる。よって、セルＭＣ−１には、“０”のデジタル値に対応したコンフィギュレーションデータが格納される。

時刻Ｔ３乃至時刻Ｔ４において、配線ＷＬのうち、配線ＷＬ−２にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬにハイレベルの電位ＶＤＤを与える。上記動作により、セルＭＣ−２が有するトランジスタＴｒ１のゲート（ＦＤ２）には、電位ＶＤＤが与えられる。よって、セルＭＣ−２には、“１”のデジタル値に対応したコンフィギュレーションデータが格納される。

時刻Ｔ５乃至時刻Ｔ６において、配線ＷＬのうち、配線ＷＬ−３にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−３が有するトランジスタＴｒ１のゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セルＭＣ−３には、“０”のデジタル値に対応したコンフィギュレーションデータが格納される。

なお、図１８に示すタイミングチャートでは、セルＭＣ−１乃至ＭＣ−３へのコンフィギュレーションデータの第１の書き込みについてのみ示しているが、セルＭＣ−４乃至ＭＣ−９へのコンフィギュレーションデータの第１の書き込みも、同様に行う。ただし、セルＭＣ−１乃至ＭＣ−９のうち、第１の書き込みにより“１”のデジタル値に対応したコンフィギュレーションデータが格納されるセルＭＣは、一つのみである。

次いで、第１の書き込みによりセルＭＣに格納されたコンフィギュレーションデータに従って行われる、第１の論理回路の切り換えについて説明する。

時刻Ｔ７乃至時刻Ｔ８において、配線ＲＬにハイレベルの電位ＶＤＤが与えられる。時刻Ｔ７乃至時刻Ｔ８において、セルＭＣ−１ではトランジスタＴｒ１が非導通状態、セルＭＣ−２ではトランジスタＴｒ１が導通状態、セルＭＣ−３ではトランジスタＴｒ１が非導通状態である。したがって、配線Ｌ１−２と配線ＬＯ−１が導通状態となり、配線Ｌ１−２の電位が配線ＬＯ−１に与えられる。具体的に、図１８に示すタイミングチャートでは、電位ＶＤＤが配線ＬＯ−１に与えられる場合を例示している。

次いで、時刻Ｔ８乃至時刻Ｔ１３において行われる、コンフィギュレーションデータの第２の書き込みについて説明する。時刻Ｔ８乃至時刻Ｔ１３において、配線ＲＬには接地電位ＧＮＤが与えられているものとする。

時刻Ｔ８乃至時刻Ｔ９において、配線ＷＬのうち、配線ＷＬ−１にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬにハイレベルの電位ＶＤＤを与える。上記動作により、セルＭＣ−１が有するトランジスタＴｒ１のゲート（ＦＤ１）には、電位ＶＤＤが与えられる。よって、セルＭＣ−１には、“１”のデジタル値に対応したコンフィギュレーションデータが格納される。

時刻Ｔ１０乃至時刻Ｔ１１において、配線ＷＬのうち、配線ＷＬ−２にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−２が有するトランジスタＴｒ１のゲート（ＦＤ２）には、電位ＶＳＳが与えられる。よって、セルＭＣ−２には、“０”のデジタル値に対応したコンフィギュレーションデータが格納される。

時刻Ｔ１２乃至時刻Ｔ１３において、配線ＷＬのうち、配線ＷＬ−３にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−３が有するトランジスタＴｒ１のゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セルＭＣ−３には、“０”のデジタル値に対応したコンフィギュレーションデータが格納される。

なお、図１８に示すタイミングチャートでは、セルＭＣ−１乃至ＭＣ−３へのコンフィギュレーションデータの第２の書き込みについてのみ示しているが、セルＭＣ−４乃至ＭＣ−９へのコンフィギュレーションデータの第２の書き込みも、同様に行う。ただし、セルＭＣ−１乃至セルＭＣ−９のうち、第２の書き込みにより“１”のデジタル値に対応したコンフィギュレーションデータが格納されるセルＭＣは、一つのみである。

次いで、第２の書き込みによりセルＭＣに格納されたコンフィギュレーションデータに従って行われる、論理回路の切り換えについて説明する。

時刻Ｔ１４乃至時刻Ｔ１５において、配線ＲＬにハイレベルの電位ＶＤＤが与えられる。時刻Ｔ１４乃至時刻Ｔ１５において、セルＭＣ−１は導通状態、セルＭＣ−２は非導通状態、セルＭＣ−３は非導通状態である。したがって、配線Ｌ１−１と配線ＬＯ−１が導通状態となり、配線Ｌ１−１の電位が配線ＬＯ−１に与えられる。具体的に、図１８に示すタイミングチャートでは、接地電位ＧＮＤが配線ＬＯ−１に与えられる場合を例示している。

なお、コンフィギュレーションデータの書き込みに際し、配線Ｌ１乃至Ｌ３の電位と、配線ＬＯの電位とを、同じ高さに保つことが望ましい。上記構成により、コンフィギュレーションデータの書き込み中に、トランジスタＴｒ１が導通状態となっても、トランジスタＴｒ１を介して過大な電流が配線Ｌ１乃至Ｌ３のいずれかと、配線ＬＯとの間に流れるのを防ぐことができる。

また、配線ＬＯの電位は、ラッチ回路などにより所定の高さに保持しておくことが好ましい。上記構成により、配線ＬＯの電位が浮遊状態になることを防止でき、配線ＬＯの電位が入力端子に与えられるＬＥにおいて、過大な電流が生じるのを防止することができる。

上述したように、コンフィギュレーションデータに従って、スイッチＳＷが有する上記複数のセルＭＣのいずれか一が導通状態になることで、スイッチＳＷを介して、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうちの一の配線と、配線ＬＯの接続構造が定まる。

なお、トランジスタＴｒ２としては、ＯＳトランジスタを用いることが好ましい。金属酸化物は、シリコンなどの半導体よりもエネルギーギャップが大きく、少数キャリア密度を低くすることができるため、ＯＳトランジスタがオフ状態であるときに、ＯＳトランジスタのソースとドレイン間を流れる電流は極めて小さい。そのため、ＯＳトランジスタを用いた場合、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）などを用いる場合と比較して、長期間にわたってコンフィギュレーションメモリに電荷を保持することができる。これにより、スイッチＳＷへの電力の供給が停止された期間においても、回路構成を維持することができる。

上記構成を有するスイッチＳＷでは、コンフィギュレーションデータに従って、配線または端子どうしの電気的な接続を制御するトランジスタＴｒ１の導通状態が定められ、トランジスタＴｒ２により、上記導通状態が保持される。よって、本発明の一態様では、スイッチブロックＳＢが、コンフィギュレーションメモリとしての機能と、メモリエレメントとしての機能を併せ持っており、なおかつ、各セルＭＣの素子数がＳＲＡＭよりも小さい。したがって、コンフィギュレーションメモリと、メモリエレメントとを両方設ける従来の構成のＰＬＤよりも、コンフィギュレーションデータを格納するための記憶装置の面積を、小さく抑えることができる。

また、トランジスタＴｒ２としてＯＳトランジスタを用いることにより、スイッチブロックＳＢにおけるデータの保持時間を、ＤＲＡＭを用いた場合よりも長くすることができる。よって、データの書き直しの頻度を少なくでき、それにより消費電力を小さく抑えることができる。

［スイッチＳＷの構成例２］
次いで、図１５に示したスイッチＳＷの、図１７とは異なる別の具体的な構成例について説明する。

図１９に、スイッチＳＷの回路構成を一例として示す。スイッチＳＷは、配線または端子どうしの電気的な接続を制御するトランジスタＴｒ１と、コンフィギュレーションデータによって定められた量の電荷を、トランジスタＴｒ１のゲートにおいて供給、保持、放出するための、オフ電流の著しく小さいトランジスタＴｒ２と、トランジスタＴｒ２に直列に接続されたトランジスタＴｒ３とを、複数組有する。

なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソースまたはドレインの一方のみが、第２のトランジスタのソースまたはドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方に接続され、第１のトランジスタのソースまたはドレインの他方が第２のトランジスタのソースまたはドレインの他方に接続されている状態を意味する。

図１９では、上記各組をセルＭＣとして図示する。図１９に示すスイッチＳＷには、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３にそれぞれ対応したセルＭＣが設けられている。なお、図１６では、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の総数が９本である場合を例示しているため、スイッチＳＷは、セルＭＣ−１乃至ＭＣ−９からなる９つのセルＭＣを、少なくとも有する。

具体的に、トランジスタＴｒ３が有するソース又はドレインは、一方が配線ＬＯ−１に接続され、他方が、トランジスタＴｒ１が有するソース又はドレインの一方に接続されている。トランジスタＴｒ１が有するソース又はドレインの他方は、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうちの一の配線に接続されている。トランジスタＴｒ２が有するソース又はドレインは、一方がトランジスタＴｒ１のゲートに接続され、他方が配線ＢＬに接続されている。トランジスタＴｒ２のゲートは、複数の配線ＷＬ（配線ＷＬ−１乃至ＷＬ−９）の一つに接続されている。トランジスタＴｒ３のゲートは、複数の配線ＲＬ（配線ＲＬ−１乃至ＲＬ−９）の一つに接続されている。

セルＭＣは、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

図１９に示したスイッチＳＷの動作は、図１８に示すタイミングチャートを参照することができる。ただし、図１８に示すタイミングチャートでは、トランジスタＴｒ１、トランジスタＴｒ２、及びトランジスタＴｒ３がｎチャネル型である場合に相当する。

［スイッチＳＷの構成例３］
次いで、図１６に示したスイッチＳＷの回路構成を例に挙げて、スイッチＳＷの、図１７とは異なる別の具体的な構成例について説明する。

図２０に示すスイッチＳＷは、図１９に示すスイッチＳＷと同様に、配線または端子どうしの電気的な接続を制御するトランジスタＴｒ１と、コンフィギュレーションデータによって定められた量の電荷を、トランジスタＴｒ１のゲートにおいて供給、保持、放出するための、オフ電流の著しく小さいトランジスタＴｒ２と、トランジスタＴｒ２に直列に接続されたトランジスタＴｒ３とを、複数組有する。ただし、図２０では、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の対し、２つの組がそれぞれ設けられている場合を例示している。

図２０では、上記各組をセルＭＣとして図示する。図２０に示すスイッチＳＷには、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３にそれぞれ対応した２つのセルＭＣが設けられている。なお、図１６では、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３の総数が９本である場合を例示しているため、スイッチＳＷは、セルＭＣ−１乃至ＭＣ−１８からなる１８つのセルＭＣを、少なくとも有する。

なお、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のそれぞれに対応するセルＭＣの数は、２つに限定されない。３つ以上の複数のセルＭＣが、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のそれぞれに対応していても良い。

具体的に、図２０では、すなわち、複数のセルＭＣのうち、２つのセルＭＣが、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうちの一の配線に接続されている。例えば、セルＭＣ−１とＭＣ−２の場合、２つのトランジスタＴｒ１が有するソース又はドレインの他方が、共に配線Ｌ１−１に接続されている。

セルＭＣは、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

なお、図１９及び図２０では、トランジスタＴｒ３が、トランジスタＴｒ１が有するソース又はドレインの一方と、配線ＬＯの間に接続されている場合を例示している。トランジスタＴｒ３は、トランジスタＴｒ１が有するソース又はドレインの他方と、複数の配線Ｌ１、複数の配線Ｌ２、及び複数の配線Ｌ３のうちの一の配線との間に、接続されていても良い。

［スイッチＳＷの動作例２］
次いで、図２０に示したスイッチＳＷの動作の一例について、図２１に示すタイミングチャートを用いて説明する。ただし、図２１に示すタイミングチャートでは、トランジスタＴｒ１、トランジスタＴｒ２、及びトランジスタＴｒ３がｎチャネル型である場合を例示している。

まず、時刻Ｔ１乃至時刻Ｔ８において行われる、コンフィギュレーションデータの書き込みについて説明する。時刻Ｔ１乃至時刻Ｔ８において、配線ＲＬには接地電位ＧＮＤが与えられ、全てのセルＭＣが有するトランジスタＴｒ３は、非導通状態にあるものとする。

時刻Ｔ１乃至時刻Ｔ２において、配線ＷＬのうち、配線ＷＬ−１にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＤＤを与える。上記動作により、セルＭＣ−１が有するトランジスタＴｒ１のゲート（ＦＤ１）には、電位ＶＤＤが与えられる。よって、セルＭＣ−１には“１”のデジタル値に対応した第１コンフィギュレーションデータが格納される。

時刻Ｔ３乃至時刻Ｔ４において、配線ＷＬのうち、配線ＷＬ−２にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−２が有するトランジスタＴｒ１のゲート（ＦＤ２）には、電位ＶＳＳが与えられる。よって、セルＭＣ−２には、“０”のデジタル値に対応した第２コンフィギュレーションデータが格納される。

時刻Ｔ５乃至時刻Ｔ６において、配線ＷＬのうち、配線ＷＬ−３にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＳＳを与える。上記動作により、セルＭＣ−３が有するトランジスタＴｒ１のゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セルＭＣ−３には、“０”のデジタル値に対応した第１コンフィギュレーションデータが格納される。

時刻Ｔ７乃至時刻Ｔ８において、配線ＷＬのうち、配線ＷＬ−４にハイレベルの電位ＶＤＤを与え、他の配線ＷＬにはローレベルの電位ＶＳＳを与える。また、配線ＢＬに電位ＶＤＤを与える。上記動作により、セルＭＣ−４が有するトランジスタＴｒ１のゲート（ＦＤ４）には、電位ＶＤＤが与えられる。よって、セルＭＣ−４には、“１”のデジタル値に対応した第２コンフィギュレーションデータが格納される。

なお、図２１に示すタイミングチャートでは、セルＭＣ−１乃至ＭＣ−４への第１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書き込みについてのみ示しているが、セルＭＣ−４乃至ＭＣ−１８への第１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書き込みも、同様に行う。ただし、セルＭＣ−Ｍ（Ｍは自然数であり、なおかつ１８以下の奇数）で表される複数のセルＭＣのうち、第１コンフィギュレーションデータの書き込みにより“１”のデジタル値に対応したコンフィギュレーションデータが格納されるセルＭＣは、一つのみである。また、セルＭＣ−Ｌ（Ｌは自然数であり、なおかつ１８以下の偶数）で表される複数のセルＭＣのうち、第２コンフィギュレーションデータの書き込みにより“１”のデジタル値に対応したコンフィギュレーションデータが格納されるセルＭＣは、一つのみである。

次いで、第１コンフィギュレーションデータに従って行われる、第１の論理回路の切り換えについて説明する。

時刻Ｔ９乃至時刻Ｔ１０において、配線ＲＬ−Ｍで表される複数の配線ＲＬに、ハイレベルの電位ＶＤＤが与えられる。配線ＲＬ−Ｌで表される複数の配線ＲＬには、引き続き接地電位ＧＮＤが与えられる。そして、時刻Ｔ９乃至時刻Ｔ１０において、セルＭＣ−Ｍで表される複数のセルＭＣのうち、セルＭＣ−１は導通状態、それ以外のセルＭＣは非導通状態にある。したがって、配線Ｌ１−１と配線ＬＯが導通状態となり、配線Ｌ１−１の電位が、配線ＬＯに与えられる。具体的に、図２１に示すタイミングチャートでは、接地電位ＧＮＤが配線ＬＯ−１に与えられる場合を例示している。

次いで、第２コンフィギュレーションデータに従って行われる、第２の論理回路の切り換えについて説明する。

時刻Ｔ１１乃至時刻Ｔ１２において、配線ＲＬ−Ｌで表される複数の配線ＲＬに、ハイレベルの電位ＶＤＤが与えられる。配線ＲＬ−Ｍで表される複数の配線ＲＬには、接地電位ＧＮＤが与えられる。そして、時刻Ｔ１１乃至時刻Ｔ１２において、セルＭＣ−Ｌで表される複数のセルＭＣのうち、セルＭＣ−４は導通状態、それ以外のセルＭＣは非導通状態にある。したがって、配線Ｌ１−２と配線ＬＯが導通状態となり、配線Ｌ１−２の電位が、配線ＬＯに与えられる。具体的に、図２１に示すタイミングチャートでは、電位ＶＤＤが配線ＬＯに与えられる場合を例示している。

なお、第１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書き込みに際し、配線Ｌ１乃至Ｌ３の電位と、配線ＬＯの電位とを、同じ高さに保つことが望ましい。上記構成により、第１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書き込み中に、トランジスタＴｒ１が導通状態となっても、トランジスタＴｒ１を介して過大な電流が配線Ｌ１乃至Ｌ３のいずれかと、配線ＬＯとの間に流れるのを防ぐことができる。

また、配線ＬＯの電位は、ラッチ回路などにより所定の高さに保持しておくことが好ましい。上記構成により、配線ＬＯの電位が浮遊状態になることを防止でき、配線ＬＯの電位が入力端子に与えられるＬＥにおいて、過大な電流が生じるのを防止することができる。

なお、図２０に示したスイッチＳＷの場合、複数のコンフィギュレーションデータが格納されており、なおかつコンフィギュレーションに用いるコンフィギュレーションデータの選択を自由に行うことができる。そのため、一のコンフィギュレーションデータにより論理回路が定められたＰＬＤを動作させている間に、他のコンフィギュレーションデータを書き換えることができる。

ＤＲＡＭをメモリエレメントとして用いた場合、マルチコンテキスト方式においてコンフィギュレーションデータを切り換えるために、メモリエレメント（ＤＲＡＭ）からコンフィギュレーションデータの読み出しが必要である。当該コンフィギュレーションデータの読み出しにはセンスアンプを用いる必要がある。本発明の一態様では、マルチコンテキスト方式においてコンフィギュレーションデータを切り換えるために、メモリエレメントからコンフィギュレーションデータの読み出しを行う必要がなく、したがって、センスアンプを用いる必要がないため、コンフィギュレーションデータの切り換えにかかる時間を短くでき、よって、プログラマブルロジックデバイスにおける論理回路の再構成を高速で行うことができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態において用いることができるＯＳトランジスタの構成例について説明する。

＜トランジスタの構成例＞
図２２（Ａ）は、トランジスタの構成例を示す上面図である。図２２（Ｂ）は、図２２（Ａ）のＸ１−Ｘ２線断面図であり、図２２（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２２（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図２２（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２２（Ａ）では、一部の構成要素が省略されている。

本発明の一態様に係る半導体装置は、絶縁層８１２乃至８２０、金属酸化物膜８２１乃至８２４、導電層８５０乃至８５３を有する。トランジスタ８０１は絶縁表面に形成される。図２２では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。

なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

導電層８５０は、トランジスタ８０１のゲート電極として機能する領域を有する。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３は、バックゲート電極は、として機能する領域を有する。絶縁層８１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としてとしての機能を有する。

金属酸化物膜８２１乃至８２４をまとめて酸化物層８３０と呼ぶ。図２２（Ｂ）、図２２（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル形成領域は酸化物層８３０のうち主に金属酸化物膜８２２に形成される。

金属酸化物膜８２４は、金属酸化物膜８２１乃至８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２３と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。

導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１および金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。

絶縁層８１１乃至８１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至５１８はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層８１１乃至８１８を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。

酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。トランジスタ８０１の信頼性および電気的特性を向上することができる。

過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。酸素分子の放出量は、３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることがより好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。

酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至８１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

上掲の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

トランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることがでる。トランジスタ８０１の信頼性、電気的特性を向上できる。

例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、８１２、８１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

絶縁層８１１乃至８１８の構成例を記す。この例では、絶縁層８１１、８１２、８１５、８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層８１４乃至８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。

導電層８５０乃至８５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層８５０乃至８５３の構成例を記す。導電層８５０は窒化タンタル、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタルであり、導電体はタングステンである。

トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜８２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ８０１を実現できる。

金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、８２３、８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、８２３、８２４は、それぞれ、Ｇａ酸化物で形成することができる。

金属酸化物膜８２２と金属酸化物膜８２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１の界面には、界面準位が形成されにくくなり、トランジスタ８０１の閾値電圧等の電気的特性のばらつきを低減することができる。

金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。

金属酸化物膜８２１乃至８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６、８１７から離間している金属酸化物膜８２２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、８２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜８２１乃至８２３を形成する場合、Ｉｎの含有率は金属酸化物膜８２２のＩｎの含有率を金属酸化物膜８２１、８２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物膜８２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、８２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

トランジスタ８０１に安定した電気的特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。

例えば、酸化物層８３０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。

酸化物層８３０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。金属酸化物膜８２２のアルカリ土類金属の濃度についても同様である。

酸化物層８３０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満の、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した金属酸化物膜８２２の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜８２２中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜８２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜８２２にチャネル形成領域が設けられるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。

図２２は、酸化物層８３０が４層構造の例であるが、これに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０の任意の層の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至８２４と同様の金属酸化物膜を１層又は複数を設けることができる。

図２３を参照して、金属酸化物膜８２１、８２２、８２４の積層によって得られる効果を説明する。図２３は、トランジスタ８０１のチャネル形成領域のエネルギーバンド構造の模式図である。

図２３中、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層８１６、８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、およびＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい）。

金属酸化物膜８２２は、金属酸化物膜８２１、８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、および金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が大きい金属酸化物膜８２２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物膜８２１と金属酸化物膜８２２との間には金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜８２１、８２２、８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層８３０において、電子は主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１２との界面に、又は、金属酸化物膜８２４と絶縁層８１３との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。

また、図２３に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、および金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、８２４があることにより、金属酸化物膜８２２をトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅから離間することができる。

なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。

トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気的特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。

なお、トランジスタ８０１はバックゲート電極を有さない構造とすることもできる。

＜積層構造の例＞
次に、ＯＳトランジスタと他のトランジスタを積層した構造について説明する。以下で説明する積層構造は、上記実施の形態で説明したセルＭＣに適用することができる。

図２４に、ＳｉトランジスタであるトランジスタＴｒ１と、ＯＳトランジスタであるＴｒ２と、容量素子Ｃ１と、が積層されたセルＭＣの積層構造の例を示す。

セルＭＣは、ＣＭＯＳ層８７１、配線層Ｗ_１乃至Ｗ_５、トランジスタ層８７２、配線層Ｗ_６、Ｗ_７の積層で構成されている。

ＣＭＯＳ層８７１には、トランジスタＴｒ１が設けられている。トランジスタＴｒ１のチャネル形成領域は、単結晶シリコンウエハ８７０に設けられている。トランジスタＴｒ１のゲート電極８７３は、配線層Ｗ_１乃至Ｗ_５を介して、容量素子Ｃ１の一方の電極８７５と接続されている。

トランジスタ層８７２には、トランジスタＴｒ２が設けられている。図２４では、トランジスタＴｒ２がトランジスタ８０１（図２２）と同様の構造を有する。トランジスタＴｒ２のソース又はドレインの一方に相当する電極８７４は、容量素子Ｃ１の一方の電極８７５と接続されている。なお、図２４には、トランジスタＴｒ２がバックゲート電極を配線層Ｗ_５に有する場合を例示している。また、配線層Ｗ_６には、容量素子Ｃ１が設けられている。

図２４に示す構成は例えば、図１７、図１９、図２０に示すセルＭＣなどに適用することができる。

以上のように、ＯＳトランジスタとその他の素子を積層することにより、回路の面積を縮小することができる。

＜金属酸化物＞
次に、上記のＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。

ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、さまざまな半導体装置に最適である。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を搭載することが可能な、ＩＣチップ、電子部品、電子機器等について説明する。

図２５（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタを有する半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。

図２５（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図２５（Ｃ）は、図２５（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置が設けられている。

複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図２５（Ｄ）にチップ７１１０の拡大図を示す。

分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

完成した電子部品の斜視模式図を図２５（Ｅ）に示す。図２５（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２５（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。

電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図２６（Ａ）は、携帯型の情報端末であり、筐体８０１０、筐体８０２０、第１の表示部８０３０ａ、第２の表示部８０３０ｂなどによって構成されている。筐体８０１０又は筐体８０２０には、先の実施の形態に示す半導体装置を設けることができる。

なお、第１の表示部８０３０ａはタッチ入力機能を有するパネルとなっており、例えば図２６（Ａ）の左図のように、第１の表示部８０３０ａに表示される選択ボタン８０４０により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２６（Ａ）の右図のように第１の表示部８０３０ａにはキーボード８０５０が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図２６（Ａ）に示す携帯型の情報端末は、図２６（Ａ）の右図のように、第１の表示部８０３０ａ及び第２の表示部８０３０ｂのうち、一方を取り外すことができる。第２の表示部８０３０ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２０を持ち、他方の手で操作することができるため便利である。

図２６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

更に、図２６（Ａ）に示す筐体８０２０にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図２６（Ｂ）は、電子ペーパーを実装した電子書籍端末８１００であり、筐体８１１０と筐体８１２０の２つの筐体で構成されている。筐体８１１０及び筐体８１２０には、それぞれ表示部８１３０及び表示部８１４０が設けられている。筐体８１１０と筐体８１２０は、軸部８１５０により接続されており、該軸部８１５０を軸として開閉動作を行うことができる。また、筐体８１１０は、電源８１６０、操作キー８１７０、スピーカー８１８０などを備えている。筐体８１１０又は筐体８１２０には、先の実施の形態に示す半導体装置を設けることができる。

図２６（Ｃ）は、テレビジョン装置であり、筐体８２１０、表示部８２２０、スタンド８２３０などで構成されている。テレビジョン装置８２００の操作は、筐体８２１０が備えるスイッチや、リモコン操作機８２４０により行うことができる。筐体８２１０及びリモコン操作機８２４０には、先の実施の形態に示す半導体装置を設けることができる。

図２６（Ｄ）は、スマートフォンであり、本体８３００には、表示部８３１０と、スピーカー８３２０と、マイク８３３０と、操作ボタン８３４０等が設けられている。本体８３００内には、先の実施の形態に示す半導体装置を設けることができる。

図２６（Ｅ）は、デジタルカメラであり、本体８４１０、表示部８４２０、操作スイッチ８４３０などによって構成されている。本体８４１０内には、先の実施の形態に示す半導体装置を設けることができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０ ＰＬＤ
１１ アレイ
１２ コントローラ
１３ 駆動回路
１４ 駆動回路
２０ ロジックアレイ
３０ 入出力アレイ
１００ マップ
２００ 情報処理装置
２１０ 演算装置
２１１ 演算部
２１２ 記憶部
２１３ 伝送路
２１４ インターフェース
２２０ 入出力装置
２２１ 表示部
２２２ 操作部
２２３ 入出力部
２２４ 通信部
３００ ＬＥ
３０１ 入力端子
３０２ 出力端子
３０３ 出力端子
３１０ ＬＵＴ
３２０ フリップフロップ
３３０ コンフィギュレーションメモリ
５１８ 絶縁層
８０１ トランジスタ
８１１ 絶縁層
８１２ 絶縁層
８１３ 絶縁層
８１４ 絶縁層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 絶縁層
８１９ 絶縁層
８２０ 絶縁層
８２１ 金属酸化物膜
８２２ 金属酸化物膜
８２３ 金属酸化物膜
８２４ 金属酸化物膜
８３０ 酸化物層
８５０ 導電層
８５１ 導電層
８５２ 導電層
８５３ 導電層
８７０ 単結晶シリコンウエハ
８７１ ＣＭＯＳ層
８７２ トランジスタ層
８７３ ゲート電極
８７４ 電極
８７５ 電極
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ
８０１０ 筐体
８０２０ 筐体
８０３０ａ 表示部
８０３０ｂ 表示部
８０４０ 選択ボタン
８０５０ キーボード
８１００ 電子書籍端末
８１１０ 筐体
８１２０ 筐体
８１３０ 表示部
８１４０ 表示部
８１５０ 軸部
８１６０ 電源
８１７０ 操作キー
８１８０ スピーカー
８２００ テレビジョン装置
８２１０ 筐体
８２２０ 表示部
８２３０ スタンド
８２４０ リモコン操作機
８３００ 本体
８３１０ 表示部
８３２０ スピーカー
８３３０ マイク
８３４０ 操作ボタン
８４１０ 本体
８４２０ 表示部
８４３０ 操作スイッチ

Claims (6)

1. プログラマブルロジックデバイスの配置配線を行う機能を有するプログラムであって、
   論理回路を配置する順番を決定するリストを作成するステップと、
   前記リストに従って、第１の論理回路を第１の領域に配置するステップと、
   前記リストに従って、第２の論理回路を第２の領域に配置するステップと、
   前記第１の論理回路と前記第２の論理回路を接続するためのバッファを第３の領域に配置するステップと、を実行する機能を有し、
   前記第１の領域及び前記第２の領域は、前記プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域であり、
   前記第３の領域は、前記プログラマブルロジックデバイスに配置されるバッファブロックに対応するソフトウェア上の領域であるプログラム。
2. 請求項１において、
   前記論理回路を配置する順番は、前記論理回路の接続数に基づいて決定されるプログラム。
3. 請求項１又は２において、
   前記第２の領域は、前記第１の論理回路と前記第２の論理回路を接続するパスのコストに基づいて決定されるプログラム。
4. 請求項１乃至３のいずれか一項において、
   前記第２の論理回路を配置する領域が存在しない場合に、前記第１の論理回路を再配置するステップを実行する機能を有するプログラム。
5. 請求項１乃至４のいずれか一項に記載のプログラムが記憶された非一時的コンピュータ可読記憶媒体。
6. プログラマブルロジックデバイスの配置配線方法であって、
   論理回路を配置する順番を決定するリストを作成するステップと、
   前記リストに従って、第１の論理回路を、前記プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域である第１の領域に配置するステップと、
   前記リストに従って、第２の論理回路を、前記プログラマブルロジックデバイスに配置される演算ブロックに対応するソフトウェア上の領域である第２の領域に配置するステップと、
   前記第１の領域と前記第２の領域を接続するバッファを、前記プログラマブルロジックデバイスに配置されるバッファブロックに対応するソフトウェア上の領域である第３の領域に配置するステップと、を有する配置配線方法。

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