JP6181101B2 - 半導体装置 - Google Patents

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Description

発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用す
ることで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求
められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸
化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μ
ｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２０１０−２１１７０号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２ Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる
。例えば、ソース配線またはドレイン配線、あるいは、ゲート配線等の配線上に、トラン
ジスタの半導体層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため
、微細化に伴う半導体層の膜厚の縮小によって半導体層の被覆性が低下し、断線や接続不
良などが生じうる。
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル
効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特
性の劣化である。短チャネル効果は、ドレインの電界の影響がソースにまでおよぶことに
起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増
大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコン
を用いたトランジスタのようにドーピングによるしきい値制御を適用することができない
ため、短チャネル効果が現れやすい傾向にある。
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供
を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供
を目的の一とする。
開示する発明の一態様の半導体装置は、第１の導電層と、第１の導電層よりも膜厚の小さ
い第２の導電層とを、それぞれ含むソース配線及びドレイン配線を有する。ソース配線及
びドレイン配線において、酸化物半導体層と接する領域を、高抵抗領域である膜厚の小さ
い第２の導電層の単層とすることで、ソースとドレイン間の電界を緩和すると共に、酸化
物半導体層の被覆性を向上させる。一方、外部回路と接続するために引き回される配線（
以下、引き回し配線）には、膜厚の大きい第１の導電層、または第１の導電層と第２の導
電層の積層を用いることで、引き回し配線の配線抵抗を縮小させる。
より具体的には、以下の構成を用いることができる。
本発明の一態様は、第１の導電層と、第１の導電層より膜厚の小さい第２の導電層と、を
それぞれ含むソース配線及びドレイン配線と、開口部を有し、ソース配線及びドレイン配
線上に設けられた絶縁層と、絶縁層上に設けられ、開口部においてソース配線またはドレ
イン配線の一部と接する酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層
と、ゲート絶縁層上に設けられたゲート電極と、を有し、ソース配線またはドレイン配線
は、第２の導電層の単層でなる領域を有し、酸化物半導体層は、第２の導電層の単層でな
る領域において、ソース配線またはドレイン配線と接する半導体装置である。
また、本発明の別の一態様は、互いに離間して設けられたソース配線及びドレイン配線と
、ソース配線とドレイン配線との間隙を埋め込むように、ソース配線及びドレイン配線上
に設けられた絶縁層と、絶縁層上に設けられた酸化物半導体層と、酸化物半導体層上に設
けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、を有し、ソース配
線及びドレイン配線は、第１の導電層と、第１の導電層より膜厚の小さい第２の導電層と
、をそれぞれ含み、且つ、第２の導電層の単層でなる領域をそれぞれ有し、絶縁層は、ソ
ース配線及びドレイン配線の第２の導電層の単層でなる領域と重畳する領域に、それぞれ
開口部を有し、酸化物半導体層は、絶縁層に設けられた開口部において、ソース配線また
はドレイン配線の第２の導電層の一部と接する半導体装置である。
また、上記の半導体装置において、第２の導電層のチャネル長方向の長さは、第１の導電
層のチャネル長方向の長さよりも大きいのが好ましい。
また、上記の半導体装置において、第２の導電層の材料として、酸化物半導体層よりも仕
事関数の高い金属材料を用いるのが好ましい。
また、上記の半導体装置において、ソース配線及びドレイン配線において、外部回路と接
続するために引き回される領域に、第１の導電層の単層でなる領域、または第１の導電層
と第２の導電層の積層よりなる領域を用いるのが好ましい。
なお、上記トランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ
以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層の
膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは
３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現さ
れる。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。例えば
、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの３〜４と比較して非常に
大きな値を有している。このような材料を用いることにより、酸化シリコン換算膜厚で１
５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易に
なる。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層としては、高
純度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導体層の水素等
のドナーに起因するキャリア密度を、例えば、１×１０１２／ｃｍ３未満、より好ましく
は、１．４５×１０１０／ｃｍ３未満とし、トランジスタのオフ電流を、１００ｚＡ／μ
ｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以
下とし、また、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅ
ｃ未満とすることができる。なお、上述の構成を採用する場合、トランジスタのオフ電流
を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能であ
る。また、ゲート電極は、ソース配線およびドレイン配線と重畳する構造としても良いし
、ゲート電極の端のみが、ソース配線の端、およびドレイン配線の端と重畳するような構
造としても良い。
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果
として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズ
を十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導
体装置の取り数が増大する。これにより、半導体装置の製造コストは抑制される。また、
半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を
実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化な
どの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用い
たトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可
能である。
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を
維持しつつ、微細化を達成した半導体装置を提供することができる。
半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。 半導体装置の作製工程を示す断面図。 半導体装置の上面図、断面図及び回路図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 開示する発明の一態様に係る半導体装置の回路図。 開示する発明の一態様に係る半導体装置の回路図。 開示する発明の一態様に係る半導体装置の回路図。 開示する発明の一態様に係るＣＰＵを示すブロック図。 開示する発明の一態様に係る半導体装置の回路図および断面図。 電子機器の例を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１乃至図３を参照して説明する。
〈半導体装置の構成例〉
図１及び図２には、半導体装置の構成例を示す。図１は、第１の構成例であり、図２は、
第２の構成例である。
図１（Ａ）は、トランジスタ１６２の上面図であり、図１（Ｂ）は、図１（Ａ）の線Ａ−
Ｂにおける断面図である。また、図１（Ｃ）は、図１（Ａ）の線Ｃ−Ｄにおける断面図で
ある。
図１におけるトランジスタ１６２は、被形成表面を有する基体１４０上に、第１の導電層
１４１ａ及び第２の導電層１４２ａを含むソース配線と、第１の導電層１４１ｂ及び第２
の導電層１４２ｂを含むドレイン配線と、ソース配線及びドレイン配線上に設けられ、開
口部を有する絶縁層１４３と、絶縁層１４３上に設けられ、開口部において第２の導電層
１４２ａ及び第２の導電層１４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導
体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと
、を有する。
図１に示すように、トランジスタの活性層に酸化物半導体を用いることで、良好な特性を
得ることができる。例えば、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６
３ｍＶ／ｄｅｃ未満とすることも可能である。
また、図１では、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１
５０および絶縁層１５２を設けている。但し、絶縁層１５０及び絶縁層１５２は、必ずし
も設けなくとも良い。
図１に示すトランジスタ１６２において、ソース配線を構成する第２の導電層１４２ａの
膜厚は、第１の導電層１４１ａの膜厚よりも小さく、同様に、ドレイン配線を構成する第
２の導電層１４２ｂの膜厚は、第１の導電層１４１ｂの膜厚よりも小さい。つまり、第２
の導電層１４２ａ及び１４２ｂにおいては、電荷の流れに垂直な断面の面積が小さくなっ
ている。抵抗は断面積に反比例するから、ソース配線において、膜厚の小さい第２の導電
層１４２ａの単層よりなる領域は、第１の導電層１４１ａの単層でなる領域、または、第
１の導電層１４１ａと第２の導電層１４２ａの積層よりなる領域と比較して高抵抗な領域
（以下、高抵抗領域とも表記する）であり、ドレイン配線において、膜厚の小さい第２の
導電層１４２ｂの単層よりなる領域は、第１の導電層１４１ｂの単層でなる領域、または
、第１の導電層１４１ｂと第２の導電層１４２ｂの積層よりなる領域と比較して高抵抗な
領域である。また、酸化物半導体層１４４のチャネル形成領域側において、ソース配線を
構成する第２の導電層１４２ａのチャネル長方向の長さは、第１の導電層１４１ａのチャ
ネル長方向の長さよりも大きく、第２の導電層１４２ａは第１の導電層１４１ａの端部よ
りチャネル長方向に伸長した高抵抗領域（第２の導電層１４２ａの単層でなる領域）を有
する。同様に、酸化物半導体層１４４のチャネル形成領域側において、ドレイン配線を構
成する第２の導電層１４２ｂのチャネル長方向の長さは、第１の導電層１４１ｂのチャネ
ル長方向の長さよりも大きく、第２の導電層１４２ｂは第１の導電層１４１ｂの端部より
チャネル長方向に伸長した高抵抗領域（第２の導電層１４２ｂの単層でなる領域）を有す
る。
図１に示すトランジスタ１６２は、ソース配線またはドレイン配線の高抵抗領域において
、酸化物半導体層１４４と接することで、ソースとドレイン間の電界を緩和することがで
き、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。また、第
２の導電層１４２ａまたは１４２ｂの膜厚が小さいため、酸化物半導体層１４４上に設け
られるゲート絶縁層１４６の被覆性を良好とすることができる。また、ソース配線または
ドレイン配線の上面の一部と、酸化物半導体層１４４とが接することで、該酸化物半導体
層１４４の被覆性を良好とすることができる。一方、図１において、トランジスタ１６２
に電圧または電流を供給するソース配線またはドレイン配線の引き回し配線として機能す
る領域には、膜厚の大きい第１の導電層１４１ａまたは１４１ｂを用いている。これによ
って、引き回し配線の配線抵抗を縮小させることができる。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア濃度が１×１
０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５
×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは
、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１
×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）
または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の
トランジスタ１６２を得ることができる。
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３
と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといっ
た比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チ
ャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイ
ナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。
つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジスタは、
現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化された
酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のよ
うにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタ
を容易に実現することが可能である。
なお、トランジスタ１６２において、第１の導電層１４１ａ、１４１ｂ、または、第２の
導電層１４２ａ、１４２ｂをテーパー形状としても良い。テーパー角は、例えば、３０°
以上６０°以下とすることができる。なお、テーパー角とは、テーパー形状を有する層（
例えば、第２の導電層１４２ａ）を、その断面（基体１４０の表面と直交する面）に垂直
な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
図２におけるトランジスタ２６２は、トランジスタ１６２に類似した構造を有する。図２
（Ａ）は、トランジスタ２６２の上面図であり、図２（Ｂ）は、図２（Ａ）の線Ｅ−Ｆに
おける断面図である。また、図２（Ｃ）は、図２（Ａ）の線Ｇ−Ｈにおける断面図である
。また、図２（Ｄ）は、図２（Ａ）の線Ｉ−Ｊにおける断面図である。また、図２（Ｅ）
は、図２（Ａ）の線Ｋ−Ｌにおける断面図である。
図２におけるトランジスタ２６２は、被形成表面を有する基体１４０上に、第１の導電層
２４１ａ及び第２の導電層２４２ａを含むソース配線と、第１の導電層２４１ｂ及び第２
の導電層２４２ｂを含むドレイン配線と、ソース配線及びドレイン配線上に設けられ、開
口部を有する絶縁層１４３と、絶縁層１４３上に設けられ、開口部において第２の導電層
２４２ａ及び第２の導電層２４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導
体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと
、を有する。
また、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および
絶縁層１５２を設けている。但し、絶縁層１５０及び絶縁層１５２は、必ずしも設けなく
とも良い。
また、図１に示すトランジスタ１６２と同様に、図２に示すトランジスタ２６２において
、ソース配線を構成する第２の導電層２４２ａの膜厚は、第１の導電層２４１ａの膜厚よ
りも小さく、ドレイン配線を構成する第２の導電層２４２ｂの膜厚は、第１の導電層２４
１ｂの膜厚よりも小さい。
図２におけるトランジスタ２６２と、図１におけるトランジスタ１６２の相違点は、ソー
ス配線及びドレイン配線の配置である。トランジスタ１６２では、ソース配線及びドレイ
ン配線において、酸化物半導体層と接する領域を膜厚の小さい第２の導電層の単層とし、
引き回し配線には膜厚の大きい第１の導電層を用いる。一方、トランジスタ２６２では、
ソース配線及びドレイン配線において、酸化物半導体層と接する領域を膜厚の小さい第２
の導電層の単層とし、引き回し配線には、該第２の導電層と膜厚の大きい第１の導電層の
積層を用いる。なお、第１の導電層と第２の導電層の積層順は逆であっても良い。
図２の構成に起因する効果は、図１の場合と同様である。すなわち、ソース配線において
、膜厚の小さい第２の導電層２４２ａの単層よりなる領域は、第１の導電層２４１ａと第
２の導電層２４２ａの積層よりなる領域と比較して高抵抗な領域であり、ドレイン配線に
おいて、膜厚の小さい第２の導電層２４２ｂの単層よりなる領域は、第１の導電層２４１
ｂと第２の導電層２４２ｂの積層よりなる領域と比較して高抵抗な領域である。また、ト
ランジスタ２６２において、ソース配線を構成する第２の導電層２４２ａは第１の導電層
２４１ａの端部よりチャネル幅方向に伸長し、高抵抗領域（第２の導電層２４２ａの単層
でなる領域）を有する。同様に、ドレイン配線を構成する第２の導電層２４２ｂは第１の
導電層２４１ｂの端部よりチャネル幅方向に伸長し、高抵抗領域（第２の導電層２４１ｂ
の単層でなる領域）を有する。
トランジスタ２６２のソース配線またはドレイン配線は、この高抵抗領域において酸化物
半導体層１４４と接することで、ソースとドレイン間の電界を緩和することができ、トラ
ンジスタサイズの縮小に伴う短チャネル効果を抑制することができる。また、第２の導電
層２４２ａまたは２４２ｂの膜厚が小さいため、酸化物半導体層１４４上に設けられるゲ
ート絶縁層１４６の被覆性を良好とすることができる。また、ソース配線またはドレイン
配線の上面の一部と、酸化物半導体層１４４とが接することで、該酸化物半導体層１４４
の被覆性を良好とすることができる。さらに、ソース配線（またはドレイン配線）におい
て、ゲート電極１４８ａ（ゲート配線）と平行に走査する領域を第２の導電層２４２ａ（
または２４２ｂ）の単層とすることで、レイアウトの縮小を図ることができる。一方、図
２において、トランジスタ２６２に電圧または電流を供給するソース配線またはドレイン
配線の引き回し配線として機能する領域には、膜厚の大きい第１の導電層２４１ａと第２
の導電層２４２ａの積層または第１の導電層２４１ｂと第２の導電層２４２ｂの積層を用
いている。これによって、引き回し配線の配線抵抗を縮小させることができる。
なお、第２の導電層２４２ａのチャネル長方向の長さは、第１の導電層２４１ａのチャネ
ル長方向の長さよりも大きいのが好ましく、第２の導電層２４２ｂのチャネル長方向の長
さは、第１の導電層２４１ｂのチャネル長方向の長さよりも大きいのが好ましい。
〈半導体装置の作製方法の例〉
次に、図１に示すトランジスタ１６２の作製方法の例について、図３を参照して説明する
。なお、図２に示すトランジスタ２６２は、ソース配線及びドレイン配線の配置以外は、
図１のトランジスタ１６２と同様に作製することができ、図３を参酌することができるた
め、詳細な記載は省略する。
まず、被形成表面を有する基体１４０上に、第１の導電層を形成し、該第１の導電層を選
択的にエッチングして第１の導電層１４１ａ、１４１ｂを形成する。その後、第１の導電
層１４１ａ、１４１ｂ上に第２の導電層を形成し、該第２の導電層を選択的にエッチング
して第２の導電層１４２ａ、１４２ｂを形成する。これによって、第１の導電層１４１ａ
及び第２の導電層１４２ａの積層されたソース配線と、第１の導電層１４１ｂ及び第２の
導電層１４２ｂの積層されたドレイン配線と、を形成する（図３（Ａ）参照）。
なお、基体１４０に使用することができる基板に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、
セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶
縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも
可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基体１４０上
に下地膜が設けられていても良い。
なお、基体１４０の被形成表面は、十分に平坦な表面であることが望ましい。例えば、そ
の二乗平均平方根粗さ（ＲＭＳ）が１ｎｍ以下（好ましくは、０．５ｎｍ以下）である被
形成表面を適用する。このような表面にトランジスタ１６２を形成することで、その特性
を十分に向上させることができる。なお、基体１４０の被形成表面が平坦性に乏しい場合
には、当該表面にＣＭＰ（化学的機械研磨）処理やエッチング処理などを適用して、上述
のような平坦性を確保することが望ましい。
第１の導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。第１の導電層の膜厚は、例えば、５０ｎｍ以上５００
ｎｍ以下とする。また、第１の導電層の材料としては、アルミニウム、クロム、銅、タン
タル、チタン、モリブデン、タングステンから選ばれた元素やこれらの窒化物、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、
アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。な
お、第１の導電層は、第２の導電層よりも導電率の高い材料を用いるのがより好ましく、
例えばチタンまたは窒化チタン等を好適に用いることができる。引き回し配線に導電率の
高い材料を用いることで、トランジスタを高速に動作させることが可能となる。
第１の導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば
、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上に
チタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３
層構造などが挙げられる。なお、第１の導電層を単層構造とする場合には、テーパー形状
を有するソース配線またはドレイン配線への加工が容易であるというメリットがある。
また、第１の導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化
物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）
、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）
、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材
料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
第２の導電層の膜厚は、好ましくは１０ｎｍ以上１５ｎｍ以下とする。第２の導電層は、
第１の導電層と同様の材料、同様の成膜方法で形成することができる。なお、第２の導電
層は単層構造であっても良いし、２層以上の積層構造としてもよい。第２の導電層を積層
構造とする場合には、積層された合計の膜厚を１０ｎｍ以上１５ｎｍ以下とするのが好ま
しい。
なお、第１の導電層（または第２の導電層）を積層構造とする場合、積層された各層を総
合して第１の導電層（または第２の導電層）と表記することとする。例えば、「第１の導
電層の単層でなる領域」との記載には、第１の導電層を構成する積層構造よりなる領域を
示す場合があることを付記する。
第２の導電層の材料として、後に形成する酸化物半導体層よりも仕事関数の高い金属材料
を用いると、酸化物半導体層との接触界面での抵抗を高めることができるため好ましい。
このような金属材料としては、例えば、金、白金、窒化タングステン、酸化インジウム酸
化スズ合金等が挙げられる。また、第２の導電層の材料として第１の導電層よりも高抵抗
な材料を用いると、作製されるトランジスタ１６２のソース配線及びドレイン配線におい
て、酸化物半導体層と接する領域が、その他の領域よりもさらに高抵抗となるため、ソー
スとドレインの間の電界を緩和して短チャネル効果を抑制することができ、好ましい。ま
た、第２の導電層はソース配線またはドレイン配線の一部となり酸化物半導体層と接する
から、第２の導電層には、酸化物半導体層との接触により化学反応しない材料を用いるの
が望ましい。
なお、第１または第２の導電層のエッチングは、ドライエッチング、ウェットエッチング
のいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを
用いるのが好適である。また、形成されるソース配線、およびドレイン配線がテーパー形
状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすること
ができる。
トランジスタ１６２のチャネル長（Ｌ）は、第２の導電層１４２ａ、および第２の導電層
１４２ｂの上端部の間隔によって決定される。トランジスタのチャネル長（Ｌ）を微細化
することで、回路の動作速度を高めることが可能である。また、微細化によって、半導体
装置の消費電力を低減することも可能である。なお、チャネル長（Ｌ）が２５ｎｍ未満の
トランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎ
ｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ま
しい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される
トランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（
０．３５μｍ）以下とすることも可能である。
次に、ソース配線及びドレイン配線を覆うように絶縁層１４３ａを形成する（図３（Ｂ）
参照）。
絶縁層１４３ａは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等
の無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４３ａには、後に酸
化物半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするの
が好適である。絶縁層１４３ａの形成方法に特に限定はないが、酸化物半導体層１４４と
接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。
このような方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をは
じめとする他の成膜法を用いても良い。また、絶縁層１４３ａの膜厚は、１５ｎｍ乃至２
０ｎｍとするのが好ましい。
次に、第２の導電層１４２ａ及び第２の導電層１４２ｂと重畳する領域の絶縁層１４３ａ
を選択的に除去して、第２の導電層１４２ａ及び第２の導電層１４２ｂにまで達する開口
が形成された絶縁層１４３を形成する（図３（Ｃ）参照）。絶縁層１４３ａの選択的除去
は、エッチングなどの方法によって行うことができる。
絶縁層１４３ａのエッチングは、ドライエッチング、ウェットエッチングのいずれを用い
て行っても良い。また、絶縁層１４３ａのエッチングは、形成される開口が斜面を有する
形状となるように行うのが望ましい。当該斜面は、例えば、当該斜面をその断面（基体１
４０の表面と直交する面）に垂直な方向から観察した際に、基体１４０の表面と当該斜面
とのなす角が３０°以上６０°以下となる形状とすると良い。このような条件で絶縁層１
４３ａのエッチングを行うことにより、後に絶縁層１４３を覆うように形成される酸化物
半導体層の被覆性を向上し、酸化物半導体層の断線などを防止することができる。
絶縁層１４３に設けられた開口部においてソース配線またはドレイン配線の一部（より具
体的には第２の導電層の上面の一部）と、後に形成される酸化物半導体層とを接触させる
ことで、ソース配線またはドレイン配線と酸化物半導体層との接触面積を大幅に低減する
ことができる。このため、接触界面におけるコンタクト抵抗を増大させることができる。
また、開口部の面積が接触面積と概略等しくなるため、接触面積の制御が容易になる。つ
まり、ソース配線またはドレイン配線の抵抗の制御が容易になり、短チャネル効果の抑制
を効果的に行うことができる。また、ソース配線及びドレイン配線において、酸化物半導
体層と接する一部の領域以外を絶縁層１４３で覆うことで、回り込みなどによる電流のリ
ークを抑制することができる。
次に、開口部において第２の導電層１４２ａおよび１４２ｂと接するように、スパッタ法
を用いて絶縁層１４３上に酸化物半導体層１４４を形成した後、当該酸化物半導体層１４
４を覆うようにゲート絶縁層１４６を形成する（図３（Ｄ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３
（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用い
るのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ
＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の
組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：
Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲット
や、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有する
ターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、
１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以
上１５ｎｍ以下とする。本実施の形態のトランジスタ構造を適用することで、このような
厚さの酸化物半導体層１４４を用いた場合でも、微細化に伴う短チャネル効果を抑制する
ことが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより
適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもで
きる。なお、開示する発明の一態様では、ソース配線またはドレイン配線の上面の一部と
、酸化物半導体層１４４とが接する。したがって、厚みの小さい酸化物半導体層であって
も、被覆性よく形成することが可能である。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去
しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化
物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成するこ
とにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパ
ッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラッ
プを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室か
ら水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減でき
る。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４３の表面）の付
着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることに
よってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法として
は、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを
生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによ
る雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲー
ト電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱
水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層
に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行う
ことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて
行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適
であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液について
は被エッチング材料に応じて適宜選択することができる。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり
、酸化シリコンの３〜４と比較して非常に大きな値を有している。このような材料を用い
ることにより、酸化シリコン換算膜厚で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以
下のゲート絶縁層を実現することも容易になる。なおｈｉｇｈ−ｋ材料を含む膜と、酸化
シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなど
のいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図３（Ｄ）参照）。
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選
択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導
電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用い
て形成することができる。詳細は、第１の導電層または第２の導電層などの場合と同様で
あり、これらの記載を参酌できる。
なお、図３（Ｄ）において、第２の導電層１４２ａ及び第２の導電層１４２ｂの一部が、
ゲート電極１４８ａと重畳する構成を図示するが、開示する発明の態様はこれに限られな
い。例えば、第２の導電層１４２ａ及び／または第２の導電層１４２ｂの端部とゲート電
極１４８ａの端部を略一致（すなわち、チャネル長（Ｌ）と、ゲート電極１４８ａのチャ
ネル長方向の長さが略一致）した構成とすることも可能である。また、酸化物半導体層１
４４、ゲート絶縁層１４６またはゲート電極１４８ａの端部をエッチング等によって曲面
を有する形状として、さらに被覆性の向上を図ることも可能である。
次に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および
絶縁層１５２を形成する（図３（Ｅ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶ
Ｄ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用
いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
上述のように、開示する発明の一態様では、ソース配線及びドレイン配線において、酸化
物半導体層と接する領域を高抵抗領域にする（具体的には、絶縁層に設けられた開口部に
おいて酸化物半導体層と接触させることで接触面積を低減させ、且つ、膜厚の小さい第２
の導電層の単層でなる領域と接触させる）ことで、ソースとドレイン間の電界を緩和する
と共に、酸化物半導体層の被覆性を向上させる。一方、外部回路と接続するために引き回
される配線（以下、引き回し配線）には、膜厚の大きい第１の導電層、または第１の導電
層と第２の導電層の積層を用いることで、引き回し配線の配線抵抗を縮小させる。
また、開示する発明の一態様は、互いに離間して設けられた第２の導電層１４２ａと第２
の導電層１４２ｂとの間隙を埋め込むように絶縁層１４３を設けることで回り込みなどに
よる電流のリークを抑制することができる。
また、酸化物半導体層１４４の被覆性を向上させることで、酸化物半導体層１４４の断線
や接続不良を防止し、良好な特性を有するトランジスタ１６２を提供することができる。
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純
度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下である。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は
、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較し
て、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×
１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さく
なる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トラン
ジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとす
ることが可能である。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図４乃至図６を参照して説明する。
〈半導体装置の構成例〉
図４は、半導体装置の構成の一例である。図４（Ａ）には、半導体装置の断面を、図４（
Ｂ）には、半導体装置の平面を、図４（Ｃ）には半導体装置の回路構成を、それぞれ示す
。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、
本実施の形態では主として半導体装置の構成について述べるものとする。なお、図４に示
す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体
装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関
係等を適宜変更して、その他の機能を有するものとすることが可能である。
図４（Ａ）は、図４（Ｂ）のＭ−ＮおよびＯ−Ｐにおける断面に相当する。図４（Ａ）お
よび図４（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジスタ１６２
に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４を備えて
いる。
ここで、トランジスタ１６２の半導体材料とトランジスタ１６０の半導体材料とは異なる
材料とすることが望ましい。例えば、トランジスタ１６２の半導体材料を酸化物半導体と
し、トランジスタ１６０の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電
荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動
作が容易である。
図４におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集
積化を実現するためには、図４に示すようにトランジスタ１６０がサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場
合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領
域を含む不純物領域１２０を設けても良い。
図４におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２
の構成と同様である。ただし、本実施の形態においては、トランジスタ１６２のソース配
線の第２の導電層１４２ａ（ドレイン配線の第２の導電層１４２ｂの場合もある）と、ト
ランジスタ１６０のゲート電極１１０とは接続されている。なお、トランジスタ１６２に
代えて、トランジスタ２６２を用いることができるのは言うまでもない。
図４における容量素子１６４は、第２の導電層１４２ａ、酸化物半導体層１４４、ゲート
絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、第２の導電層１４２ａは
、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の
電極として機能することになる。なお、電極１４８ｂは、トランジスタ１６２におけるゲ
ート電極１４８ａと同様の工程で形成される。
なお、図４の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、第２の導電層１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保す
ることができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有し
ない構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６
４を設けない構成とすることも可能である。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を
１５Ｆ２〜２５Ｆ２とすることが可能である。
なお、開示する発明に係る半導体装置の構成は、図４に示されるものに限定されない。開
示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層
構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することが
できる。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について図５および図６を用いて説明する。なお
、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主として
、トランジスタ１６０の作製方法について説明する。
まず、半導体材料を含む基板１００を用意する（図５（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネ
ル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ
１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体
材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、
ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活
性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を
形成する（図５（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリ
コン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図５（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図５（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッ
チング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後
、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とす
ることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図５（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図５（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
６（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図６（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図６
（Ｂ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１
３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因
する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、こ
れらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い
絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減するこ
とが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用い
て形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としているが、
開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
６（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１３０
にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図６（Ｃ）参照）。ゲー
ト電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを
適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１
３０の表面は可能な限り平坦にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
その後、トランジスタ１６２および容量素子１６４を形成することで、半導体装置が完成
する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を参
照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
図７（Ａ−１）に示す、記憶装置として用いることができる半導体装置において、第１の
配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され
、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的
に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソ
ース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉ
ｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、
トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイ
ン電極の他方は、容量素子１０２０の電極の一方と電気的に接続され、第５の配線（５ｔ
ｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。
ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示した
トランジスタ１６２またはトランジスタ２６２を用いることができる。酸化物半導体を用
いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トラ
ンジスタ１０１０をオフ状態とすることで、トランジスタ１０００のゲート電極の電位を
極めて長時間にわたって保持することが可能である。さらに、先の実施の形態に示すトラ
ンジスタを用いることにより、トランジスタ１０１０の短チャネル効果を抑制し、且つ微
細化を達成することができる。そして、容量素子１０２０を有することにより、トランジ
スタ１０００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報
の読み出しが容易になる。ここで、容量素子１０２０としては、例えば、先の実施の形態
で示した容量素子を用いることができる。
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタ
が適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、
単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このよ
うな半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体
以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトラ
ンジスタ１６０を用いることができる。
また、図７（Ｂ）に示すように、容量素子１０２０を設けない構成とすることも可能であ
る。
図７（Ａ−１）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とす
る。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量
素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の
電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電
位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えら
れるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶
容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状
態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ
１０００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電
極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲ
ート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与
えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極
にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。こ
こで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必
要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿Ｈと
Ｖｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与
えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には
、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状
態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）
となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線
の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態」
となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート
電極の状態にかかわらずトランジスタ１０００が「オン状態」となるような電位、つまり
、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態
となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の
電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１
０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態と
なる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０
００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。この
ため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０
００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合が
ある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中
に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸
化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコン半導体などで形成され
るトランジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、
フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つま
り、酸化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保
持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア
）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場
合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、ト
ランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
図７（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図７（Ａ−２）のように考えることが可能である。
つまり、図７（Ａ−２）では、トランジスタ１０００および容量素子１０２０が、それぞ
れ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、そ
れぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２
０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トラ
ンジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオ
ン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲ
ート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極
とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（
実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、
電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１０１
０のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さく
とも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以
外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が
大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の
関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配
線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５
の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く
抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層に
よって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料
や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
なお、容量素子１０２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ１０００を
構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１０２０を構成する
絶縁層の面積Ｓ１と、トランジスタ１０００においてゲート容量を構成する絶縁層の面積
Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現す
ることが容易である。すなわち、容量素子１０２０を構成する絶縁層の面積を小さくしつ
つ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１０２０を
構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸
化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採
用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層におい
ては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとド
レイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トラ
ンジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発
性のメモリセルを有している。
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃
）において１００ｚＡ（１×１０−１９Ａ）程度以下に低減することは困難であるが、酸
化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このた
め、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好
ましい。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ま
しい。
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、
酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用
いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行
うことが可能な、記憶装置として用いることができる半導体装置を実現することができる
。
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタ１６２ま
たはトランジスタ２６２を用いることにより、書き込み用のトランジスタの短チャネル効
果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いるこ
とができる半導体装置の高集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８およ
び図９を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図に
おいては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併
せて付す場合がある。
図８（Ａ）および図８（Ｂ）は、図７（Ａ−１）に示す半導体装置（以下、メモリセル１
０５０とも記載する。）を複数用いて形成される、記憶装置として用いることができる半
導体装置の回路図である。図８（Ａ）は、メモリセル１０５０が直列に接続された、いわ
ゆるＮＡＮＤ型の半導体装置の回路図であり、図８（Ｂ）は、メモリセル１０５０が並列
に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０５０を有する。図８（
Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これ
に限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい
。
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１
０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、
電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極ま
たはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０
１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１
０２０の電極の他方は電気的に接続されている。
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモ
リセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル
１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０
のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された
複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された
複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のソース電極は、ソース線と電気的に接続される。
図８（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン
状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１の信号
線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指
定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１００
０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００を
オン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００
のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が
選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え
、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで
、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を
除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、
読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決
定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって
、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異
なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定
した行のメモリセルから情報を読み出すことができる。
図８（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０５０を有す
る。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極または
ドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。
また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、ビッ
ト線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、
第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電
気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に
接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接
続されている。
図８（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動
作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ
１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有
する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような
電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに
接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−
ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（
オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジス
タ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとるこ
とになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリ
セルから情報を読み出すことができる。
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、
本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲー
ト電極に与える電位を３以上用意して、各メモリセル１０５０が保持する情報量を増加さ
せても良い。例えば、トランジスタ１０００のゲート電極にあたえる電位を４種類とする
場合には、各メモリセルに２ビットの情報を保持させることができる。
次に、図８に示す半導体装置などに用いることができる読み出し回路の一例について図９
を用いて説明する。
図９（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、
選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態と
なり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗
状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合
、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対
応する電位を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、
読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用
のビット線が接続される構成としても良い。
図９（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（−）の電位差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位より大
きければＶｏｕｔの出力は、概ねＨｉｇｈ、Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よ
り小さければＶｏｕｔの出力は、概ねＬｏｗとなる。当該差動型センスアンプを読み出し
回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）
とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
図９（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ
）を遮断する。そして、比較を行う電位Ｖ１ｉｎとＶ２ｉｎをそれぞれＶ１とＶ２に与え
る。その後、制御用信号ＳｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖ
ｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係に
あれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係
にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用し
て、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み
出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と
接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用
のトランジスタに、先の実施の形態に示すトランジスタ１６２またはトランジスタ２６２
を用いることにより、該書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細
化を達成することができる。これにより、記憶装置として用いることができる半導体装置
の高集積化を図ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０を
参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
ＣＰＵのブロック図の一例を図１０に示す。図１０に示されるＣＰＵ１１０１は、タイミ
ングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４
、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬ
Ｕ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８な
どより構成されている。
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量な
どを用いて作製する。先の実施の形態に示すトランジスタ１６２またはトランジスタ２６
２は、極めてオフ電流を小さくすることができるので、ＣＰＵ１１０１の低消費電力化を
実現できる。さらに、先の実施の形態に示すトランジスタ１６２またはトランジスタ２６
２を用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成する
ことができる。
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミング
コントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、
他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込
みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令
に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有
する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を
有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機
器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命
令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み
合わせによってＣＰＵは構成されている。
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタ１６２または
トランジスタ２６２を用いることにより、トランジスタの短チャネル効果を抑制し、且つ
微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１１を
参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導
体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトラン
ジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１１（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１１（Ａ）は
フォトセンサの等価回路であり、図１１（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に
、他方の電極がトランジスタ１２０４のゲート電極に電気的に接続されている。トランジ
スタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８
に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイ
ン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート
信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１
６に電気的に接続されている。
ここで、図１１（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半
導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタと
して、先の実施の形態で示したトランジスタ１６２またはトランジスタ２６２を用いるこ
とができる。先の実施の形態に示したトランジスタ１６２またはトランジスタ２６２は、
オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精
度を向上させることができる。さらに、先の実施の形態に示すトランジスタ１６２または
トランジスタ２６２を用いることにより、トランジスタの短チャネル効果を抑制し、且つ
微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサ
の光検出精度を向上させることができる。
図１１（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２
０４の断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサとして
機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォト
ダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２
４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層
１２３６、層間絶縁層１２３８が設けられている。
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と
同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２
３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けら
れた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１
２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは
、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第
２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり
、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接
続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けら
れた電極層１２４４と電気的に接続されている。
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体
層１２２６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層１２２６ｃとして
ｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモ
ルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純
物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形
成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ
６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不
純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用
いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不
純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合
にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はス
パッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００
ｎｍ以下となるよう形成することが好ましい。
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコ
ン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、ア
モルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シ
ラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３
、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶ
Ｄ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの
膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３
族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ
法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または
、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい
。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン
注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法
等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい
。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長
法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ
以上５０ｎｍ以下となるよう形成することが好ましい。
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃ
は、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導
体（セミアモルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ：ＳＡＳ）を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導
体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対し
て法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマン
スペクトルのピーク位置が単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフ
トしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す
４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合
手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％また
はそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガ
ス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体
膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ法により形成することができる。
代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓｉ
Ｆ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水
素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希
ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素
に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更
に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等
の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい
。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基
板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変
換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側から
の光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また
、ｎ型の半導体層側を受光面として用いることもできる。
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１
２０４の酸化物半導体層の少なくともチャネル形成領域は、該トランジスタ１２０４のゲ
ート電極によって、入射光１２３０を遮光することができる。
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用い
て、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレ
ー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクタ
ーナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成すること
ができる。
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層
、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層
、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁
層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度
プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁
膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては
、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱
性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率
材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボ
ロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報
を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源
を用いることができる。
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施
の形態で示したトランジスタ１６２またはトランジスタ２６２を用いることができる。先
の実施の形態に示したトランジスタ１６２またはトランジスタ２６２は、オフ状態でのリ
ーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させる
ことができる。さらに、先の実施の形態に示すトランジスタ１６２またはトランジスタ２
６２を用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成す
ることができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を
向上させることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例
えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報
端末が実現される。
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現され
る。
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、
高速、かつ低消費電力なデジタルカメラが実現される。
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば
、高速、かつ低消費電力なテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された
電子機器が得られる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４０ 基体
１４１ａ 導電層
１４１ｂ 導電層
１４２ａ 導電層
１４２ｂ 導電層
１４３ａ 絶縁層
１４３ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２４１ａ 導電層
２４１ｂ 導電層
２４２ａ 導電層
２４２ｂ 導電層
２６２ トランジスタ

Claims (3)

  1. ソース配線及びドレイン配線と、
    前記ソース配線上及び前記ドレイン配線上の絶縁層と、
    前記絶縁層上の、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記チャネル形成領域と重なるゲート電極と、を有し、
    前記絶縁層は、第１の開口及び第２の開口を有し、
    前記ゲート電極は、前記第１の開口を重なる領域を有さず、且つ前記第２の開口と重なる領域を有さず、
    前記ソース配線は、第１の導電層と第２の導電層とが積層された領域と、前記第２の導電層の単層でなる領域とを有し、
    前記ドレイン配線は、第３の導電層と第４の導電層とが積層された領域と、前記第４の導電層の単層でなる領域とを有し、
    前記第１の導電層上に、前記第２の導電層を有し、
    前記第３の導電層上に、前記第４の導電層を有し、
    前記第２の導電層の膜厚は、前記第１の導電層の膜厚より小さく、
    前記第４の導電層の膜厚は、前記第３の導電層の膜厚より小さく、
    前記第１の導電層及び前記第３の導電層は、第１の導電材料からなり、
    前記第２の導電層及び前記第４の導電層は、第２の導電材料からなり、
    前記第１の導電材料の導電率は、前記第２の導電材料の導電率よりも大きく、
    前記第１の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第２の導電層は、前記第１の開口において前記酸化物半導体層と接し、
    前記第３の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第４の導電層は、前記第２の開口において前記酸化物半導体層と接し、
    前記酸化物半導体層のキャリア密度は、１．４５×１０１０／ｃｍ３未満であることを特徴とする半導体装置。
  2. ソース配線及びドレイン配線と、
    前記ソース配線上及び前記ドレイン配線上の絶縁層と、
    前記絶縁層上の、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記チャネル形成領域と重なるゲート電極と、を有し、
    前記絶縁層は、第１の開口及び第２の開口を有し、
    前記ゲート電極は、前記第１の開口を重なる領域を有さず、且つ前記第２の開口と重なる領域を有さず、
    前記ソース配線は、第１の導電層と第２の導電層とが積層された領域と、前記第２の導電層の単層でなる領域とを有し、
    前記ドレイン配線は、第３の導電層と第４の導電層とが積層された領域と、前記第４の導電層の単層でなる領域とを有し、
    前記第１の導電層上に、前記第２の導電層を有し、
    前記第３の導電層上に、前記第４の導電層を有し、
    前記第２の導電層の膜厚は、前記第１の導電層の膜厚より小さく、
    前記第４の導電層の膜厚は、前記第３の導電層の膜厚より小さく、
    前記第１の導電層及び前記第３の導電層は、第１の導電材料からなり、
    前記第２の導電層及び前記第４の導電層は、第２の導電材料からなり、
    前記第１の導電材料の導電率は、前記第２の導電材料の導電率よりも大きく、
    前記第１の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第２の導電層は、前記第１の開口において前記酸化物半導体層と接し、
    前記第３の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第４の導電層は、前記第２の開口において前記酸化物半導体層と接し、
    前記トランジスタのＳ値は、６３ｍＶ／ｄｅｃ未満であることを特徴とする半導体装置。
  3. ソース配線及びドレイン配線と、
    前記ソース配線上及び前記ドレイン配線上の絶縁層と、
    前記絶縁層上の、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記チャネル形成領域と重なるゲート電極と、を有し、
    前記絶縁層は、第１の開口及び第２の開口を有し、
    前記ゲート電極は、前記第１の開口を重なる領域を有さず、且つ前記第２の開口と重なる領域を有さず、
    前記ソース配線は、第１の導電層と第２の導電層とが積層された領域と、前記第２の導電層の単層でなる領域とを有し、
    前記ドレイン配線は、第３の導電層と第４の導電層とが積層された領域と、前記第４の導電層の単層でなる領域とを有し、
    前記第１の導電層上に、前記第２の導電層を有し、
    前記第３の導電層上に、前記第４の導電層を有し、
    前記第２の導電層の膜厚は、前記第１の導電層の膜厚より小さく、
    前記第４の導電層の膜厚は、前記第３の導電層の膜厚より小さく、
    前記第１の導電層及び前記第３の導電層は、第１の導電材料からなり、
    前記第２の導電層及び前記第４の導電層は、第２の導電材料からなり、
    前記第１の導電材料の導電率は、前記第２の導電材料の導電率よりも大きく、
    前記第１の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第２の導電層は、前記第１の開口において前記酸化物半導体層と接し、
    前記第３の導電層は、前記酸化物半導体層と接する領域を有さず、
    前記第４の導電層は、前記第２の開口において前記酸化物半導体層と接し、
    前記トランジスタの２５℃でのチャネル幅あたりのオフ電流は、１０ｚＡ／μｍ以下であることを特徴とする半導体装置。
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