KR20130029057A - 반도체 장치 - Google Patents

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Abstract

본 발명의 목적은 결함을 억제하는 것뿐만 아니라 미세화를 달성하는 반도체 장치를 제공하는 것이다. 또한, 또 다른 목적은 양호한 특성들을 유지하는 것뿐만 아니라 미세화를 달성하는 반도체 장치를 제공하는 것이다. 각각이 제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 가진 제 2 도전층을 포함하는 소스 배선 및 드레인 배선; 개구부를 갖고 상기 소스 배선 및 상기 드레인 배선 위에 제공되는 절연층; 상기 개구부에서의 상기 소스 배선 또는 상기 드레인 배선의 상기 제 2 도전층의 일부와 접하는 산화물 반도체 층; 상기 산화물 반도체 층 위에 제공된 게이트 절연층; 및 상기 게이트 절연층 위에 제공된 게이트 전극을 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 여기에서, 반도체 장치들은 반도체 특성들을 이용하도록 기능하는 일반적인 소자들 및 장치들을 나타낸다.
다양한 금속 산화물들이 존재하며 이러한 금속 산화물들은 다양한 용도들을 위해 사용된다. 산화 인듐은 잘 알려진 재료이며 액정 표시 장치들 등에 요구된 투명 전극들을 위해 사용되어 왔다.
몇몇 금속 산화물들은 반도체 특성들을 가진다. 반도체 특정들을 가진 이러한 금속 산화물들의 예들은, 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이다. 채널 형성 영역이 이러한 금속 산화물을 사용하여 형성되는 박막 트랜지스터가 이미 알려져 있다(예를 들면, 특허 문헌 1 내지 4, 비특허 문헌 1 등을 참조).
금속 산화물들의 예들은 단일 금속 원소의 산화물뿐만 아니라 복수의 금속 원소들의 산화물(다원계 산화물들)을 또한 포함한다. 예를 들면, 상동 화합물(homologous compound)인 InGaO3(ZnO)m(m은 자연수이다)은 In, Ga, 및 Zn을 포함한 다원계 산화물들로서 알려진 재료이다(예로서, 비특허 문헌 2 내지 4 등을 참조).
또한, 이러한 In-Ga-Zn-계 산화물을 포함한 산화물 반도체가 박막 트랜지스터의 채널 형성 영역을 위해 사용될 수 있다는 것이 확인되었다(예로서, 특허 문헌 5, 비특허 문헌 5 및 6 등을 참조).
트랜지스터 등의 고속 동작을 달성하기 위해, 상기 트랜지스터의 미세화가 요구된다. 예를 들면, 특허 문헌 6에서, 약 10 nm 이하의 두께를 가진 채널층을 위해 사용된 산화물 반도체를 포함한 박막 트랜지스터가 개시된다. 비특허 문헌 7에서, 채널 길이가 2 ㎛ 내지 100 ㎛인 산화물 반도체를 포함한 박막 트랜지스터가 개시된다.
[참조]
[특허 문헌]
[특허 문헌 1] 일본 공개 특허 출원 번호 제S60-198861호
[특허 문헌 2] 일본 공개 특허 출원 번호 제H8-264794호
[특허 문헌 3] PCT 국제 출원의 번역인 일본 공개 특허 출원 번호 제H11-505377호
[특허 문헌 4] 일본 공개 특허 출원 번호 제2000-150900호
[특허 문헌 5] 일본 공개 특허 출원 번호 제2004-103957호
[특허 문헌 6] 일본 공개 특허 출원 번호 제2010-021170호
[비특허 문헌]
[비특허 문헌 1] 응용 물리학 레터, 1996년 6월 17일, Vol.68, pp.3650-3652, M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, 및 R. M. Wolf의 "A ferroelectric transparent thin-film transistor"
[비특허 문헌 2] J. 고체 화학., 1991년, Vol.93, pp.298-315, M. Nakamura, N. Kimizuka, 및 T. Mohri의 "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃"
[비특허 문헌 3] J. 고체 화학, 1995년, Vol.116, pp.170-178, N. Kimizuka, M. Isobe, 및 M. Nakamura의 "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m (m= 3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m (m=7, 8, 9, and 16) in the In2O3-Ga2ZnO4-ZnO System"
[비특허 문헌 4] KOTI BUTSURI(고체 화학), 1993년, Vol. 28, No. 5, pp.317-327, M. Nakamura, N. Kimizuka, T. Mohri, 및 M. Isobe의 "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides(InFeO3(ZnO)m)(m: natural number) and related compounds"
[비특허 문헌 5] 사이언스, 2003년, Vol.300, pp.1269-1272, K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, 및 H. Hosono의 "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor"
[비특허 문헌 6] 네이처, 2004년, Vol. 432, pp.488-492, K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, 및 H. Hosono의 "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors"
[비특허 문헌 7] IDW'09, pp.1689-1692, T. Kawamura, H. Uchiyama, S. Saito, H. Wakana, T. Mine, 및 M. Hatano의 "Low-Voltage Operating Amorphous Oxide TFTs"
트랜지스터가 미세화되는 경우에, 상기 제조 공정에서 생성된 결함이 주요한 문제가 된다. 예를 들면, 반도체 층이 소스 또는 드레인 배선, 게이트 배선 등으로서 기능하는 배선 위에 형성되는 트랜지스터에서, 상기 배선은 상기 반도체 층보다 큰 두께를 가지며, 이것은 상기 반도체 층의 두께가 미세화에 따라 감소될 때 상기 반도체 층의 열악한 피복성(coverage)을 야기한다. 그 결과, 단선, 접속 불량 등이 발생할 수 있다.
또한, 트랜지스터가 미세화되는 경우에, 단채널 효과의 또 다른 문제가 발생한다. 상기 단채널 효과는 트랜지스터의 미세화(채널 길이(L)에서의 감소)를 갖고 명백해지는 전기적 특성들의 열화를 나타낸다. 상기 단채널 효과는 소스 상에서의 드레인의 전계의 영향을 초래한다. 상기 단채널 효과의 특정 예들은 임계 전압에서의 감소, S 값(subthreshold swing)에서의 증가, 리크 전류량에서의 증가 등이다. 상기 단채널 효과는 특히 이러한 트랜지스터가 실리콘을 포함하는 트랜지스터와 달리, 도핑에 의해 임계 전압을 제어할 수 없기 때문에 산화물 반도체를 포함한 트랜지스터에서 발생하기 쉽다.
이를 고려할 때, 개시된 본 발명의 일 실시예의 목적은 결함을 억제할 뿐만 아니라 미세화를 달성하는 반도체 장치를 제공하는 것이다. 또한, 개시된 본 발명의 일 실시예의 또 다른 목적은 양호한 특성들을 유지할 뿐만 아니라 미세화를 달성하는 반도체 장치를 제공하는 것이다.
개시된 본 발명의 일 실시예인 반도체 장치는 각각이 제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 가진 제 2 도전층을 포함하는 소스 배선 및 드레인 배선을 포함한다. 상기 소스 배선 및 상기 드레인 배선의 각각에서, 산화물 반도체 층과 접하는 영역은 작은 두께를 가진 상기 산화물 도전층의 단층으로 형성되는 고 저항 영역이며, 그에 의해 소스 및 드레인 사이의 전계는 완화되고 상기 산화물 반도체 층의 피복성은 향상된다. 반대로, 외부 회로(이후, 리드 배선(lead wiring))와의 접속을 위해 사용되도록 이어진 배선을 위해, 큰 두께를 가진 제 1 도전층 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층이 사용되며, 그에 의해 상기 리드 배선의 배선 저항이 감소된다.
구체적으로, 다음 구조가 이용될 수 있다.
본 발명의 일 실시예는 각각이 제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 가진 제 2 도전층을 포함하는 소스 배선 및 드레인 배선; 개구부를 가지며 상기 소스 배선 및 상기 드레인 배선 위에 제공되는 절연층; 상기 절연층 위에 제공되며 상기 개구부에서의 상기 소스 배선 또는 상기 드레인 배선의 일부와 접하는 산화물 반도체 층; 상기 산화물 반도체 층 위에 제공된 게이트 절연층; 및 상기 게이트 절연층 위에 제공된 게이트 전극을 포함하는 반도체 장치이다. 상기 소스 배선 또는 상기 드레인 배선은 상기 제 2 도전층의 단층으로 형성된 영역을 가진다. 상기 산화물 반도체 층은 상기 제 2 도전층의 상기 단층으로 형성된 상기 영역에서의 상기 소스 배선 또는 상기 드레인 배선과 접한다.
본 발명의 또 다른 실시예는: 서로 떨어져 있도록 제공된 소스 배선 및 드레인 배선; 상기 소스 배선 및 상기 드레인 배선 간의 공간이 채워지도록 상기 소스 배선 및 상기 드레인 배선 위에 제공된 절연층; 상기 절연층 위에 제공된 산화물 반도체 층; 상기 산화물 반도체 층 위에 제공된 게이트 절연층; 및 상기 게이트 절연층 위에 제공된 게이트 전극을 포함하는 반도체 장치이다. 상기 소스 배선 및 상기 드레인 배선 각각은 제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 가진 제 2 도전층을 포함하며 상기 제 2 도전층의 단층으로 형성된 영역을 가진다. 상기 절연층은 상기 소스 배선으로서 기능하는 상기 제 2 도전층의 단층으로 형성된 상기 영역과 중첩하는 영역에서의 개구부 및 상기 드레인 배선으로서 기능하는 상기 제 2 도전층의 단층으로 형성된 상기 영역과 중첩하는 영역에서의 개구부를 가진다. 상기 산화물 반도체 층은 상기 절연층에 제공된 상기 개구부에서의 상기 소스 배선 또는 상기 드레인 배선으로서 기능하는 상기 제 2 도전층의 일부와 접한다.
상기 반도체 장치에서, 상기 제 2 도전층은 채널 길이 방향으로 상기 제 1 도전층보다 긴 길이를 갖는 것이 바람직하다.
상기 반도체 장치에서, 상기 제 2 도전층의 재료가 상기 산화물 반도체 층보다 큰 일함수를 갖는 금속 재료를 사용하는 것이 바람직하다.
상기 반도체 장치에서, 외부 회로와의 연결을 위해 이어지는 상기 소스 배선 및 상기 드레인 배선의 각각에서, 영역은 상기 제 1 도전층의 단층 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층으로 형성되는 것이 바람직하다.
상기 트랜지스터의 상기 채널 길이(L)는 바람직하게는 2 ㎛ 미만이며, 보다 바람직하게는 10 nm 이상 350 nm(0.35 ㎛) 이하임을 주의하자. 상기 산화물 반도체 층의 두께는 1 nm 이상 50 nm 이하, 바람직하게는 2 nm 이상 20 nm 이하, 더욱 바람직하게는 3 nm 이상 15 nm 이하이다. 이러한 구조를 갖고, 고속으로 동작하고 낮은 전력을 소비하는 반도체 장치가 달성될 수 있다. 상기 게이트 절연층을 위해, 산화 하프늄과 같은 고 유전율 재료가 사용된다. 예를 들면, 산화 하프늄의 상대적인 유전율은 대략 15이며, 이것은 3 내지 4인 산화 실리콘의 것보다 훨씬 더 높다. 이러한 재료를 갖고, 산화물에 등가인 산화 실리콘 두께가 15 nm 미만, 바람직하게는 2 nm 이상 10 nm 이하인 게이트 절연층이 쉽게 형성될 수 있다. 달리 말하면, 상기 반도체 장치는 쉽게 미세화될 수 있다. 또한, 상기 산화물 반도체 층으로서, 고순도화되는 진성 산화물 반도체가 사용된다. 이러한 산화물 반도체를 갖고, 상기 산화물 반도체 층의 수소와 같은 공여체(donor)로 인한 캐리어 밀도는 예를 들면, 1×1012/㎤ 미만, 바람직하게는 1.45×1010/㎤ 미만일 수 있으며, 상기 트랜지스터의 오프-상태 전류는 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A이다) 이하, 바람직하게는 10 zA/㎛ 이하일 수 있으며, 상기 트랜지스터의 S 값은 65 mV/dec 이하, 바람직하게는 63 mV/dec 미만일 수 있다. 상기 구조가 이용될 때, 상기 트랜지스터의 상기 오프-상태 전류는 이론상으로는 1×10-24 A/㎛ 내지 1×10-30 A/㎛일 수 있다. 상기 게이트 전극은 상기 소스 배선 및 상기 드레인 배선과 중첩하도록 제공될 수 있으며, 대안적으로, 단지 상기 게이트 전극의 에지만이 상기 소스 배선의 에지 및 상기 드레인 배선의 에지와 중첩하도록 제공될 수 있다.
본 명세서에서의 상기 반도체 장치는 반도체 특성들을 이용함으로써 동작하는 상기 장치들 모두를 나타낸다는 것을 주의하자. 예를 들면, 표시 장치, 메모리 장치, 집적 회로 등이 상기 반도체 장치의 카테고리에 포함된다.
본 명세서 등에서, 용어들 "위" 및 "아래"는 구성요소들 사이의 물리적 관계의 설명에 있어서, 반드시 각각 "바로 위" 및 "바로 아래"를 의미하지는 않는다. 예를 들면, 표현 "게이트 절연층 위의 게이트 전극"은 상기 게이트 절연층 및 상기 게이트 전극 사이의 부가적인 구성요소가 존재하는 경우를 의미할 수 있다.
또한, 본 명세서 등에서, "전극" 또는 "배선"과 같은 용어는 구성요소의 기능을 한정하지 않는다. 예를 들면, "전극"은 때때로 "배선"의 일부로서 사용되며, 그 역 또한 마찬가지이다. 더욱이, 상기 용어 "전극" 또는 "배선"은 복수의 "전극들" 또는 "배선들"이 통합된 방식으로 형성되는 경우를 포함할 수 있다.
"소스" 및 "드레인"의 기능들은 때때로 예를 들면, 반대 극성의 트랜지스터가 사용될 때 또는 전류 흐름의 방향이 회로 동작에서 변경될 때 서로 교체된다. 그러므로, 상기 용어들 "소스" 및 "드레인"은 본 명세서에서 각각 상기 드레인 및 상기 소스를 나타내기 위해 사용될 수 있다.
본 명세서 등에서, 상기 용어 "전기적으로 연결된"은 구성요소들이 "임의의 전기적 기능을 가진 대상"을 통해 연결되는 경우를 포함한다는 것을 주의하자. 전기적 신호들이 상기 대상을 통해 연결되는 구성요소들 사이에서 송신 및 수신될 수 있는 한 "임의의 전기적 기능을 가진 대상"에 대한 특별한 제한은 없다. "임의의 전기적 기능을 가진 대상"의 예들은 전극 및 배선뿐만 아니라, 트랜지스터, 저항 소자, 인덕터, 커패시터와 같은 스위칭 소자, 및 다양한 기능들을 가진 소자를 포함한다.
개시된 본 발명의 일 실시예에 따르면, 미세화에 의해 야기된 문제가 해결될 수 있다. 그 결과, 상기 트랜지스터의 크기는 충분히 감소될 수 있다. 상기 트랜지스터를 충분히 줄임으로써, 상기 트랜지스터를 포함한 반도체 장치의 면적은 감소되며, 하나의 기판을 갖고 제조된 반도체 장치들의 수는 증가된다. 그러므로, 반도체 장치당 제조 비용은 감소된다. 또한, 상기 반도체 장치가 소형화되기 때문에, 종래의 반도체 장치의 것과 유사한 크기를 가진 반도체 장치는 개선된 기능들을 가질 수 있다. 게다가, 채널 길이에서의 감소로 인한 고속 동작 및 저 전력 소비와 같은 유리한 효과들이 획득될 수 있다. 즉, 개시된 본 발명의 일 실시예에 따르면, 산화물 반도체를 포함한 트랜지스터의 미세화가 달성되며, 따라서, 그것과 동반되는 다양한 유리한 효과들이 획득될 수 있다.
상술된 바와 같이, 개시된 본 발명의 일 실시예에 따르면, 결함을 억제하거나 또는 양호한 특성들을 유지하는 것뿐만 아니라 미세화를 달성하는 반도체 장치가 제공될 수 있다.
도 1a 내지 도 1c는 반도체 장치의 상면도 및 그 단면도들.
도 2a 내지 도 2e는 반도체 장치의 상면도 및 그 단면도들.
도 3a 내지 도 3e는 반도체 장치의 제조 공정을 도시한 단면도들.
도 4a 내지 도 4c는 각각 반도체 장치의 상면도, 그 단면도, 및 그 회로도.
도 5a 내지 도 5d는 반도체 장치의 제조 공정을 도시한 단면도들.
도 6a 내지 도 6c는 반도체 장치의 제조 공정을 도시한 단면도들.
도 7a1와 도 7a2, 및 도 7b는 개시된 본 발명의 일 실시예에 따른 반도체 장치의 회로도들.
도 8a 및 도 8b는 개시된 본 발명의 일 실시예에 따른 반도체 장치의 회로도들.
도 9a 내지 도 9c는 개시된 본 발명의 일 실시예에 따른 반도체 장치의 회로도들.
도 10은 개시된 본 발명의 일 실시예에 따른 CPU를 도시한 블록도.
도 11a 및 도 11b는 각각 개시된 본 발명의 일 실시예에 따른 반도체 장치의 회로도 및 단면도.
도 12a 내지 도 12f는 전자 기기들의 예들을 도시한 도면들.
이하에서는, 본 발명의 실시예들이 도면들을 참조하여 설명될 것이다. 본 발명은 다음 설명에 한정되지 않으며, 이 기술분야의 숙련자들에 의해 형태들 및 상세들이 본 발명의 취지 및 범위로부터 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것이 쉽게 이해될 것이다. 그러므로, 본 발명은 다음 실시예들에서의 설명에 한정되는 것으로서 해석되어서는 안된다.
도면들 등에 도시된 각각의 구조의 위치, 크기, 범위 등은 용이한 이해를 위해 몇몇 경우들에서 정확히 표현되지 않는다는 것을 주의하자. 그러므로, 개시된 본 발명은 상기 도면들 등에 개시된 바와 같이 상기 위치, 크기, 범위 등에 반드시 한정되는 것은 아니다.
본 명세서 등에서, "제 1", "제 2" 및 "제 3"과 같은 서수들은 구성요소들 가운데 혼동을 피하기 위해 사용되며, 상기 용어들은 숫자상으로 상기 구성요소들을 한정하지 않는다.
(실시예 1)
이 실시예에서, 개시된 본 발명의 일 실시예에 다른 반도체 장치의 구조 및 제조 방법이 도 1a 내지 도 1c, 도 2a 내지 도 2e, 및 도 3a 내지 도 3e를 참조하여 설명될 것이다.
<반도체 장치의 구조적 예>
도 1a 내지 도 1c 및 도 2a 내지 도 2e는 반도체 장치들의 구조적 예들을 도시한다. 도 1a 내지 도 1c는 제 1 구조적 예를 도시하며, 도 2a 내지 도 2e는 제 2 구조적 예를 도시한다.
도 1a는 트랜지스터(162)의 상면도이며, 도 1b는 도 1a의 선(A-B)을 따라 취해진 단면도이다. 도 1c는 도 1a의 선(C-D)을 따라 취해진 단면도이다.
도 1a 내지 도 1c에 도시된 상기 트랜지스터(162)는 구성요소들이 형성되는 표면을 가진 기체(base)(140) 위에, 제 1 도전층(141a) 및 제 2 도전층(142a)을 포함하는 소스 배선, 제 1 도전층(141b) 및 제 2 도전층(142b)을 포함하는 드레인 배선, 개구부들을 갖고 상기 소스 및 드레인 배선들 위에 제공되는 절연층(143), 상기 개구부들에서의 상기 제 2 도전층들(142a, 142b)의 부분들과 접하고 상기 절연층(143) 위에 제공되는 산화물 반도체 층(144), 상기 산화물 반도체 층(144)을 커버하는 게이트 절연층(146), 및 상기 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다.
도 1a 내지 도 1c에서와 같이, 산화물 반도체가 트랜지스터의 활성층을 위해 사용될 때, 양호한 특성들이 획득될 수 있다. 예를 들면, 상기 트랜지스터의 S 값은 65 mV/dec 이하, 바람직하게는 63 mV/dec 미만일 수 있다.
또한, 도 1a 내지 도 1c에서, 절연층(150) 및 절연층(152)은 상기 게이트 절연층(146), 상기 게이트 전극(148a) 등을 커버하기 위해 제공된다. 그러나, 상기 절연층(150) 및 상기 절연층(152)이 반드시 제공되는 것은 아니다.
도 1a 내지 도 1c에 도시된 상기 트랜지스터(162)에서, 상기 소스 배선에서의 상기 제 2 도전층(142a)은 상기 제 1 도전층(141a)보다 작은 두께를 가지며, 유사하게는, 상기 드레인 배선에서의 상기 제 2 도전층(142b)은 상기 제 1 도전층(141b)보다 작은 두께를 가진다. 즉, 상기 제 2 도전층들(142a, 142b)은 전하들의 흐름에 수직인 단면의 작은 면적을 가진다. 저항은 상기 단면의 면적에 반비례하기 때문에, 상기 소스 배선에서, 작은 두께를 가진 상기 제 2 도전층(142a)의 단층으로 형성된 영역은 상기 제 1 도전층(141a)의 단층으로 형성된 영역 또는 상기 제 1 도전층(141a) 및 상기 제 2 도전층(142a)의 적층으로 형성된 영역보다 높은 저항을 가진 영역(이하, 또한 고 저항 영역으로서 불리우는)이다. 또한, 상기 드레인 배선에서, 작은 두께를 가진 상기 제 2 도전층(142b)의 단층으로 형성된 영역은 상기 제 1 도전층(141b)의 단층으로 형성된 영역 또는 상기 제 1 도전층(141b) 및 상기 제 2 도전층(142b)의 적층으로 형성된 영역보다 높은 저항을 가진 영역이다. 또한, 상기 소스 배선에서, 상기 채널 형성 영역 측상에 위치된 상기 제 2 도전층(142a)의 채널 길이 방향에서의 길이는 상기 제 1 도전층(141a)의 것보다 크며, 상기 제 2 도전층(142a)은 상기 채널 길이 방향에서 상기 제 1 도전층(141a)의 단부를 넘어 신장된 고 저항 영역(상기 제 2 도전층(142a)의 단층으로 형성된)을 가진다. 유사하게는, 상기 드레인 배선에서, 상기 채널 형성 영역 측상에 위치된 상기 제 2 도전층(142b)의 채널 길이 방향에서의 길이는 상기 제 1 도전층(141b)의 것보다 크며, 상기 제 2 도전층(142b)은 상기 채널 길이 방향에서 상기 제 1 도전층(141b)의 단부를 넘어 신장된 고 저항 영역(상기 제 2 도전층(142b)의 단층으로 형성된)을 가진다.
도 1a 내지 도 1c에 도시된 상기 트랜지스터(162)에서, 상기 고 저항 영역에서의 상기 소스 배선 또는 상기 고 저항 영역에서의 상기 드레인 배선은 상기 산화물 반도체 층(144)과 접하며, 그에 의해 상기 소스 및 드레인 사이의 전계가 완화될 수 있고, 상기 트랜지스터의 미세화로 인해 발생하는 단채널 효과가 억제될 수 있다. 상기 제 2 도전층(142a 또는 142b)은 작은 두께를 가지기 때문에, 상기 산화물 반도체 층(144) 위에 제공된 상기 게이트 절연층(146)의 피복성은 양호할 수 있다. 또한, 상기 산화물 반도체 층(144)은 상기 소스 배선 또는 상기 드레인 배선의 상부 표면의 일부와 접하며, 상기 산화물 반도체 층(144)의 피복성은 양호할 수 있다. 더욱이, 도 1a 내지 도 1c에서, 전압 또는 전류가 상기 트랜지스터(162)에 공급되는, 상기 소스 배선 또는 상기 드레인 배선의 리드 배선으로서 기능하는 영역에서, 큰 두께를 가진 상기 제 1 도전층(141a 또는 141b)이 사용된다. 이러한 구조를 갖고, 상기 리드 배선의 배선 저항이 감소될 수 있다.
여기에서, 상기 산화물 반도체 층(144)은 수소와 같은 불순물들의 충분한 제거 또는 산소의 충분한 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로, 상기 산화물 반도체 층(144)의 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 5×1017 원자/㎤ 이하이다. 상기 산화물 반도체 층(144)에서의 수소의 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry; SIMS)에 의해 측정된다는 것을 주의하자. 그 안의 수소 농도를 충분히 감소시킴으로써 고순도화되고 산소 부족으로 인한 에너지 갭에서의 결함 준위가 충분한 양의 산소를 공급함으로써 감소되는 상기 산화물 반도체 층(144)에서, 수소와 같은 공여체로 인한 캐리어 농도는 1×1012 /㎤ 미만, 바람직하게는 1×1011 /㎤ 미만, 더욱 바람직하게는 1.45×1010 /㎤ 미만이다. 예를 들면, 실온(25℃)에서 오프-상태 전류(여기에서, 단위 채널 폭(1㎛)당)는 100 zA(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는 10 zA 이하이다. 이러한 방식으로, i-형(진성) 산화물 반도체 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어지는 산화물 반도체를 사용함으로써, 매우 양호한 오프-상태 전류 특성들을 가진 상기 트랜지스터(162)가 획득될 수 있다.
비특허 문헌 7 등에서 개시된 바와 같이, 채널 길이가 2 ㎛ 내지 100 ㎛인 비교적 대형 트랜지스터가 2×1019 /㎤의 큰 캐리어 밀도를 가진 n-형 산화물 반도체의 사용으로 제조될 수 있다. 그러나, 이러한 재료가 채널 길이가 2 ㎛보다 작은 미세화된 트랜지스터에 적용될 때, 상기 임계 전압은 마이너스로 대폭 시프트하고, 따라서 노멀리-오프 트랜지스터를 실현하는 것은 어렵다. 달리 말하면, 2 ㎛ 미만의 채널 길이를 갖고 이러한 재료를 사용하여 제조되는 상기 트랜지스터는 현실적으로 작동하지 않는다. 반대로, 고순도화된 진성 또는 실질적으로 진성 산화물 반도체는 노멀리 온의 문제를 야기하지 않는 기껏해야 1×1014 /㎤ 미만의 캐리어 밀도를 가지며, 따라서 이러한 진성 또는 실질적으로 진성 산화물 반도체의 사용으로, 채널 길이가 2 ㎛ 미만인 트랜지스터가 쉽게 실현될 수 있다.
상기 트랜지스터(162)에서, 상기 제 1 도전층들(141a, 141b) 또는 제 2 도전층들(142a, 142b)은 테이퍼링(taper)될 수 있다. 상기 테이퍼 각은 예를 들면, 30°이상 60°이하일 수 있다. 상기 "테이퍼 각"은 상기 층이 상기 층의 단면(상기 기체(140)의 표면에 수직인 평면)에 수직인 방향으로 관찰될 때 테이퍼링된 형상을 가진 층(예를 들면, 상기 제 2 도전층(142a))의 측면 및 저면을 갖고 형성된 경사각을 의미한다는 것을 주의하자.
도 2a 내지 도 2e에서 트랜지스터(262)는 상기 트랜지스터(162)의 것과 유사한 구조를 가진다. 도 2a는 상기 트랜지스터(262)의 상면도이며, 도 2b는 도 2a의 선(E-F)을 따라 취해진 단면도이다. 도 2c는 도 2a의 선(G-H)을 따라 취해진 단면도이다. 도 2d는 도 2a의 선(I-J)을 따라 취해진 단면도이다. 도 2e는 도 2a의 선(K-L)을 따라 취해진 단면도이다.
도 2a 내지 도 2e에서의 상기 트랜지스터(262)는 구성요소들이 형성되는 표면을 가진 상기 기체(140) 위에, 제 1 도전층(241a) 및 제 2 도전층(242a)을 포함한 소스 배선, 제 1 도전층(241b) 및 제 2 도전층(242b)을 포함한 드레인 배선, 개구부들을 갖고 상기 소스 및 드레인 배선들 위에 제공되는 상기 절연층(143), 상기 개구부들에서의 상기 제 2 도전층들(242a, 242b)의 부분들과 접하고 상기 절연층(143) 위에 제공되는 상기 산화물 반도체 층(144), 상기 산화물 반도체 층(144)을 커버하는 상기 게이트 절연층(146), 및 상기 게이트 절연층(146) 위의 상기 게이트 전극(148a)을 포함한다.
또한, 상기 절연층(150) 및 상기 절연층(152)은 상기 게이트 절연층(146), 상기 게이트 전극(148a) 등을 커버하기 위해 제공된다. 그러나, 상기 절연층(150) 및 상기 절연층(152)이 반드시 제공되는 것은 아니다.
도 2a 내지 도 2e에 도시된 상기 트랜지스터(262)에서, 상기 소스 배선에서의 상기 제 2 도전층(242a)은 상기 제 1 도전층(241a)보다 작은 두께를 갖고 상기 드레인 배선에서의 상기 제 2 도전층(242b)은 상기 제 1 도전층(241b)보다 작은 두게를 가지며, 이것은 도 1a 내지 도 1c에 도시된 상기 트랜지스터(162)와 유사하다.
도 2a 내지 도 2e의 상기 트랜지스터(262) 및 도 1a 내지 도 1c의 상기 트랜지스터(162) 사이의 차이는 상기 소스 배선 및 상기 드레인 배선의 배치에 있다. 상기 트랜지스터(162)의 경우에서, 상기 소스 배선 및 상기 드레인 배선에서, 상기 산화물 반도체 층과 접하는 상기 영역은 작은 두께를 가진 상기 제 2 도전층의 단층으로 형성되고, 상기 리드 배선은 큰 두께를 가진 상기 제 1 도전층으로 형성된다. 다른 한편으로, 상기 트랜지스터(262)의 경우에서, 상기 소스 배선 및 상기 드레인 배선에서, 상기 산화물 반도체 층과 접하는 영역은 작은 두께를 가진 상기 제 2 도전층의 단층으로 형성되며, 상기 리드 배선은 큰 두께를 가진 상기 제 1 도전층 및 상기 제 2 도전층의 적층으로 형성된다. 상기 제 1 도전층 및 상기 제 2 도전층의 적층 순서는 역전될 수 있다는 것을 주의하자.
도 2a 내지 도 2e의 구조로 인한 효과는 도 1a 내지 도 1c의 것과 유사하다. 즉, 상기 소스 배선에서, 작은 두께를 가진 상기 제 2 도전층(242a)의 단층으로 형성된 상기 영역은 상기 제 1 도전층(241a) 및 상기 제 2 도전층(242a)의 적층으로 형성된 영역보다 높은 저항을 가지며, 상기 드레인 배선에서, 작은 두께를 가진 상기 제 2 도전층(242b)의 단층으로 형성된 영역은 상기 제 1 도전층(241b) 및 상기 제 2 도전층(242b)의 적층으로 형성된 영역보다 높은 저항을 가진다. 상기 트랜지스터(262)에서, 상기 소스 배선에 포함된 상기 제 2 도전층(242a)은 상기 채널 폭 방향에서 상기 제 1 도전층(241a)의 단부를 넘어 신장되며 고 저항 영역(상기 제 2 도전층(242a)의 단층으로 형성된 영역)을 가진다. 유사하게, 상기 드레인 배선에 포함된 상기 제 2 도전층(242b)은 상기 채널 폭 방향에서 상기 제 1 도전층(241b)의 단부를 넘어 신장되며 고 저항 영역(상기 제 2 도전층(241b)의 단층으로 형성된 영역)을 가진다.
이러한 고 저항 영역에서의 상기 트랜지스터(262)의 상기 소스 배선 또는 상기 드레인 배선은 상기 산화물 반도체 층(144)과 접하며, 그에 의해 상기 소스 및 상기 드레인 사이의 전계는 완화될 수 있고, 상기 트랜지스터의 미세화로 인한 단채널 효과는 억제될 수 있다. 또한, 상기 제 2 도전층(242a 또는 242b)은 작은 두께를 가지기 때문에, 상기 산화물 반도체 층(144) 위에 제공된 상기 게이트 절연층(146)의 피복성은 양호할 수 있다. 또한, 상기 산화물 반도체 층(144)은 상기 소스 배선 또는 상기 드레인 배선의 상면의 부분과 접하며, 상기 산화물 반도체 층(144)의 피복성은 양호할 수 있다. 더욱이, 소스 배선(또는 드레인 배선)에서, 상기 게이트 전극(148a)(상기 게이트 배선)에 평행인 방향에서 주사하는 영역은 상기 제 2 도전층(242a)(또는 242b)의 단층으로 형성되며, 그에 의해 레이아웃에서의 축소가 수행될 수 있다. 도 2a 내지 도 2e에서, 전압 또는 전류가 상기 트랜지스터(262)에 공급되는, 상기 소스 또는 드레인 배선의 리드 배선으로서 기능하는 영역은 큰 두께를 가진 상기 제 1 도전층(241a) 및 상기 제 2 도전층(242a)의 적층 또는 큰 두께를 가진 상기 제 1 도전층(241b) 및 상기 제 2 도전층(242b)의 적층을 사용하여 형성된다. 이러한 구조를 갖고, 상기 리드 배선의 배선 저항은 감소될 수 있다.
상기 제 2 도전층(242a)은 바람직하게는 상기 제 1 도전층(241a)의 것보다 큰 채널 길이 방향에서의 길이를 가지며, 상기 제 2 도전층(242b)은 바람직하게는 상기 제 1 도전층(241b)의 것보다 큰 채널 길이 방향에서의 길이를 가진다는 것을 주의하자.
<반도체 장치의 제조 방법의 예>
다음으로, 도 1a 내지 도 1c에 도시된 상기 트랜지스터(162)를 제조하기 위한 방법의 일 예가 도 3a 내지 도 3e를 참조하여 설명된다. 도 2a 내지 도 2e에 도시된 상기 트랜지스터(262)는 상기 소스 배선 및 상기 드레인 배선의 배치 이외에, 도 1a 내지 도 1c의 상기 트랜지스터(162)의 것과 유사한 방식으로 제조될 수 있고, 상기 트랜지스터(262)의 제조 방법은 도 3a 내지 도 3e에 참조될 있으며; 따라서, 그 상세한 설명은 생략된다는 것을 주의하자.
먼저, 제 1 도전층은 구성요소들이 형성되는 표면을 가진 상기 기체(140) 위에 형성되고, 그 후 선택적으로 에칭되어, 상기 제 1 도전층들(141a, 141b)이 형성되도록 한다. 제 2 도전층은 상기 제 1 도전층들(141a, 141b) 위에 형성되며, 그 후 선택적으로 에칭되어, 상기 제 2 도전층들(142a, 142b)이 형성되도록 한다. 따라서, 상기 제 1 도전층(141a) 및 상기 제 2 도전층(142a)이 적층되는 상기 소스 배선과 상기 제 1 도전층(141b) 및 상기 제 2 도전층(142b)이 적층되는 상기 드레인 배선이 형성된다(도 3a 참조).
여기에서, 적어도 나중의 열 처리를 견디기 위한 열 저항을 가지는 한 상기 기체(140)로서 사용될 수 있는 기판에 대한 특별한 제한은 없다는 것을 주의하자. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등이 사용될 수 있다. 대안적으로, 실리콘, 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등이 상기 기판이 절연 표면을 갖는 한 사용될 수 있다. 반도체 소자는 상기 기판 위에 제공될 수 있다. 또한, 하지막(base film)이 상기 기체(140) 위에 제공될 수 있다.
구성요소들이 형성되는 상기 기체(140)의 바람직한 표면은 충분히 편평한 표면임을 주의하자. 예를 들면, 제곱 평균 평방근 거칠기(root-mean-square roughness; RMS)가 1 nm 이하(바람직하게는 0.5 nm 이하)인 표면이 이용된다. 상기 트랜지스터(162)는 이러한 표면 위에 형성되며, 그에 의해 상기 특성들이 충분히 향상될 수 있다. 상기 기체(140)의 표면이 열악한 평탄성을 가지는 경우에, 상기 표면은 상기 평탄성을 갖도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 처리 또는 에칭 처리되는 것이 바람직하다.
상기 제 1 도전층은 스퍼터링 법에 의해 대표되는 PVD 법, 또는 플라즈마 CVD 법과 같은 CVD 법에 의해 형성될 수 있다. 상기 제 1 도전층의 두께는 예를 들면 50 nm 이상 500 nm 이하이다. 상기 제 1 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소, 그 질화물, 상기 원소들 중 임의의 것을 그것의 성분으로서 포함하는 합금 등이 사용될 수 있다. 게다가, 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 대안적으로, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소들 중 하나 이상과 조합된 알루미늄이 사용될 수 있다. 상기 제 1 도전층은 바람직하게는 상기 제 2 도전층의 것보다 높은 도전성을 가진 재료를 사용하여 형성되며, 예를 들면, 바람직하게는 티타늄, 질화 티타늄 등이 사용된다는 것을 주의하자. 상기 리드 배선을 위한 높은 도전성을 가진 재료를 사용하는 것은 상기 트랜지스터가 고속으로 동작하게 할 수 있다.
상기 제 1 도전층은 단층 구조 또는 2개 이상의 층들을 포함한 적층 구조를 가질 수 있다. 예를 들면, 티타늄 막의 단층 구조, 실리콘을 포함한 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이러한 순서로 적층되는 3-층 구조 등이 주어질 수 있다. 상기 제 1 도전층이 단층 구조를 갖는 경우에, 상기 제 1 도전층은 각각이 테이퍼링된 형상을 갖는 상기 소스 및 드레인 배선들로 쉽게 가공될 수 있다는 이점이 있다는 것을 주의하자.
상기 제 1 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 상기 도전성 금속 산화물은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석 합금(In2O3-SnO2, ITO로 약칭될 수 있는), 산화 인듐-산화 아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함한 이들 금속 산화물 재료들 중 임의의 것일 수 있다.
상기 제 2 도전층의 두께는 바람직하게는 10 nm 이상 15 nm 이하이다. 상기 제 2 도전층은 상기 제 1 도전층의 것들과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 상기 제 2 도전층은 단층 구조 또는 둘 이상의 층들을 포함한 적층 구조를 가질 수 있다. 상기 제 2 도전층을 위한 적층 구조를 이용하는 경우에, 상기 적층의 총 두께는 바람직하게는 10 nm 이상 15 nm 이하이다.
상기 제 1 도전층(또는 상기 제 2 도전층)이 적층 구조를 가지는 경우에, 적층된 상기 층들은 총괄하여 상기 제 1 도전층(또는 제 2 도전층)으로 불리운다는 것을 주의하자. 예를 들면, 상기 기술 "상기 제 1 도전층의 단층으로 형성된 영역"은 몇몇 경우들에서 적층 구조를 가지는 상기 제 1 도전층으로 형성된 영역을 포함한다.
상기 제 2 도전층의 재료로서, 상기 제 2 도전층 및 상기 산화물 반도체 층 사이의 접촉 계면의 저항이 증가될 수 있기 때문에, 바람직하게는 나중에 형성된 상기 산화물 반도체 층보다 높은 일 함수를 가진 금속 재료가 사용된다. 이러한 금속 재료들의 예들은 금, 백금, 질화 텅스텐, 및 산화 인듐-산화 주석 합금이다. 또한, 상기 제 1 도전층보다 높은 저항을 가진 재료는 바람직하게는 상기 제 2 도전층을 위해 사용되며, 그에 의해, 상기 트랜지스터(162)의 상기 소스 배선 및 상기 드레인 배선에서, 상기 산화물 반도체 층과 접하는 영역은 다른 영역보다 높은 저항을 가지며; 따라서, 상기 소스 및 상기 드레인 간의 전계는 완화되고 단채널 효과는 억제될 수 있다. 상기 제 2 도전층은 상기 소스 배선 또는 상기 드레인 배선의 한 부분으로서 기능하고 상기 산화물 반도체 층과 접하며; 따라서, 상기 산화물 반도체 층과 접함으로써 화학적 반응을 야기하지 않는 재료가 바람직하게는 상기 제 2 도전층을 위해 사용된다.
비록 드라이 에칭 또는 웨트 에칭이 상기 제 1 또는 제 2 도전층의 에칭으로서 수행될 수 있지만, 바람직하게는, 높은 제어가능성을 가진 드라이 에칭이 미세화를 위해 사용된다. 상기 에칭은 형성될 상기 소스 배선 및 상기 드레인 배선이 테이퍼링된 형상을 갖도록 수행될 수 있다. 여기에서, 상기 테이퍼 각은, 예를 들면 30°이상 60° 이하이다.
상기 트랜지스터(162)의 채널 길이(L)는 상기 제 2 도전층(142a)의 상단부 및 상기 제 2 도전층(142b)의 상단부 사이의 공간에 의해 결정될 수 있다. 상기 트랜지스터의 상기 채널 길이(L)에서의 감소는 상기 회로의 동작 속도가 증가되게 할 수 있다. 게다가, 상기 감소는 반도체 장치의 저 전력 소비를 이끌 수 있다. 25 nm 미만인 채널 길이(L)를 가진 트랜지스터가 형성되는 경우에 사용된 마스크를 형성하기 위한 노광을 위해, 파장이 수 나노미터들 내지 수십 나노미터들만큼 짧은 초자외선들을 사용하는 것이 바람직하다는 것을 주의하자. 초자외선 광을 가진 상기 노광에서, 해상도는 높고 초점 심도는 크다. 그러므로, 나중에 형성되는 트랜지스터의 상기 채널 길이(L)는 또한 2 ㎛ 미만, 바람직하게는 10 nm 이상 350 nm(0.35 ㎛) 이하일 수 있다.
다음으로, 절연층(143a)은 상기 소스 배선 및 상기 드레인 배선(도 3b 참조)을 커버하도록 형성된다.
상기 절연층(143a)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다. 특히 상기 절연층(143a)은 나중에 형성된 상기 산화물 반도체 층(144)이 상기 절연층(143a)과 접하기 때문에 산화 실리콘을 사용하여 형성되는 것이 바람직하다. 비록 상기 절연층(143a)의 형성 방법에 대한 특별한 제한은 없지만, 상기 산화물 반도체 층(144)과의 접촉을 고려하여, 바람직하게는 수소가 충분히 감소되는 방법이 이용된다. 이러한 방법의 예들은 스퍼터링법 등을 포함한다. 말할 필요도 없이, 플라즈마 CVD 법과 같은 또 다른 성막법이 사용될 수 있다. 상기 절연층(143a)의 바람직한 두께는 15 nm 내지 20 nm이다.
다음으로, 상기 제 2 도전층(142a) 및 상기 제 2 도전층(142b)과 중첩하는 영역들에서의 상기 절연층(143a)은 선택적으로 제거되며, 따라서 상기 제 2 도전층(142a) 및 상기 제 2 도전층(142b)에 도달하는 개구부들을 갖는 상기 절연층(143)이 형성된다(도 3c 참조). 상기 절연층(143a)의 선택적 제거는 에칭과 같은 방법에 의해 수행될 수 있다.
상기 절연층(143a)을 에칭하기 위한 방법으로서, 드라이 에칭 또는 웨트 에칭이 이용될 수 있다. 또한, 상기 절연층(143a)은 바람직하게는 형성될 상기 개구부들이 경사면을 갖도록 에칭된다. 상기 경사면은 바람직하게는 상기 경사면의 단면(상기 기체(140)의 표면에 수직인 평면)에 수직인 방향으로부터 보여질 때 30°이상 60°이하인 상기 경사면 및 상기 기체(140)의 표면을 갖고 형성된 각도를 가진다. 이러한 조건 하에서 상기 절연층(143a)을 에칭함으로써, 상기 절연층(143)을 커버하기 위해 나중에 형성될 상기 산화물 반도체 층의 피복성은 증가되며, 따라서 상기 산화물 반도체 층의 단선 등이 방지될 수 있다.
상기 소스 배선 또는 상기 드레인 배선의 일부(구체적으로, 상기 제 2 도전층의 상면의 일부)가 상기 절연층(143)에 제공된 상기 개구부에 나중에 형성되는 상기 산화물 반도체 층과 접할 때, 상기 소스 또는 드레인 배선이 상기 산화물 반도체 층과 접하는 상기 접촉 면적은 대폭 감소될 수 있다. 그러므로, 상기 접촉 계면에서의 접촉 저항은 증가될 수 있다. 또한, 상기 개구부의 면적은 대략 상기 접촉 면적과 동일하며; 따라서, 상기 접촉 면적은 쉽게 제어될 수 있다. 즉, 상기 소스 배선 또는 상기 드레인 배선의 저항은 쉽게 제어되며, 단채널 효과는 충분히 억제될 수 있다. 또한, 상기 산화물 반도체 층에서의 일부가 아닌 영역에서의 상기 소스 배선 및 상기 드레인 배선은 상기 절연층(143)으로 커버되며, 그에 의해 원하지 않는 전류 통과의 리크가 억제될 수 있다.
다음으로, 상기 산화물 반도체 층(144)은 상기 개구부들에서 상기 제 2 도전층들(142a, 142b)과 접하도록 스퍼터링 법에 의해 상기 절연층(143) 위에 형성된다. 그 후, 상기 게이트 절연층(146)은 상기 산화물 반도체 층(144)을 커버하도록 형성된다(도 3d 참조).
상기 산화물 반도체 층(144)으로서, 다음의 금속 산화물이 사용될 수 있다: 4-원계 금속 산화물인 In-Sn-Ga-Zn-O-계 산화물 반도체; 3-원계 금속 산화물인 In-Ga-Zn-O-계 산화물 반도체, In-Sn-Zn-O-계 산화물 반도체, In-Al-Zn-O-계 산화물 반도체, Sn-Ga-Zn-O-계 산화물 반도체, Al-Ga-Zn-O-계 산화물 반도체, 또는 Sn-Al-Zn-O-계 산화물 반도체; 2-원계 금속 산화물인 In-Zn-O-계 산화물 반도체, Sn-Zn-O-계 산화물 반도체, Al-Zn-O-계 산화물 반도체, Zn-Mg-O-계 산화물 반도체, Sn-Mg-O-계 산화물 반도체, 또는 In-Mg-O-계 산화물 반도체; 단-원계 금속 산화물인 In-O-계 산화물 반도체, Sn-O-계 산화물 반도체, 또는 Zn-O-계 산화물 반도체; 등
특히, In-Ga-Zn-O-계 산화물 반도체 재료는 전계가 없을 때 충분히 높은 저항을 가지며, 따라서 오프-상태 전류가 충분히 감소될 수 있다. 또한, 상기 In-Ga-Zn-O-계 산화물 반도체 재료는 높은 전계-효과 이동도를 가지며 따라서 반도체 장치에 적합하다.
상기 In-Ga-Zn-O-계 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m(m>0)에 의해 표현된 것이 주어진다. Ga 대신에 M을 사용할 때, InMO3(ZnO)m(m>0)에 의해 표현된 산화물 반도체 재료가 존재한다. 여기에서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상술된 조성들은 상기 산화물 반도체 재료가 가질 수 있는 결정 구조들로부터 도출되며 이것은 단지 예들임을 주의하자.
In-Zn-O-계 재료가 산화물 반도체로서 사용되는 경우에, 그 타겟은 원자비로 In:Zn = 50:1 내지 1:2(몰 비로 In2O3:ZnO = 25:1 내지 1:4), 바람직하게는 원자비로 In:Zn = 20:1 내지 1:1(몰 비로 In2O3:ZnO = 10:1 내지 1:2), 더욱 바람직하게는, 원자비로 In:Zn = 15:1 내지 1.5:1(몰 비로 In2O3:ZnO = 15:2 내지 3:4)의 조성비를 가진다. 예를 들면, In:Zn:O = X:Y:Z의 원자비를 가진 In-Zn-O-계 산화물 반도체의 형성을 위해 사용된 타겟에서, Z>(1.5X+Y)의 관계가 만족된다.
스퍼터링 법에 의해 상기 산화물 반도체 층(144)을 형성하기 위한 타겟으로서, 바람직하게는 In:Ga:Zn = 1:x:y(x는 0 이상이며 y는 0.5 이상 5 이하이다)의 조성비를 가진 타겟이 사용된다. 예를 들면, In:Ga:Zn = 1:1:1 [원자비](x=1, y=1)(즉, In2O3:Ga2O3:ZnO = 1:1:2 [몰 비])의 조성비를 가진 타겟이 사용될 수 있다. 대안적으로, 다음 타겟들이 또한 사용될 수 있다: In:Ga:Zn = 1:1:0.5 [원자비](x=1, y=0.5)의 조성비를 가진 타겟; In:Ga:Zn = 1:1:2 [원자비](x=1, y=2)의 조성비를 가진 타겟; 또는 In:Ga:Zn = 1:0:1 [원자비](x=0, y=1)의 조성비를 가진 타겟.
이 실시예에서, 비정질 구조를 가진 상기 산화물 반도체 층(144)은 In-Ga-Zn-O-계 금속 산화물 타겟을 사용하여 스퍼터링 법에 의해 형성된다. 그 두께는 1 nm 이상 50 nm 이하, 바람직하게는 2 nm 이상 20 nm 이하, 더욱 바람직하게는 3 nm 이상 15 nm 이하이다. 이 실시예의 상기 트랜지스터 구조를 이용함으로써, 미세화로 인한 단채널 효과는 상기 두께를 가진 상기 산화물 반도체 층(144)이 사용될 때조차 억제될 수 있다. 적절한 두께는 사용된 산화물 반도체 재료, 반도체 장치의 용도 등에 의존하여 다르며, 그러므로, 상기 두께를 사용된 상기 재료, 상기 용도 등에 의존하여 적절하게 설정하는 것이 또한 가능하다는 것을 주의하자. 개시된 본 발명의 일 실시예에서, 상기 산화물 반도체 층(144)은 상기 소스 배선 또는 상기 드레인 배선의 상면의 일부와 접한다는 것을 주의하자. 그러므로, 상기 산화물 반도체 층이 작은 두께를 가지는 경우에서조차, 그것과의 피복성은 양호할 수 있다.
상기 금속 산화물 타겟에 포함된 금속 산화물은 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상의 상대적인 밀도를 갖는 것이 바람직하다. 높은 상대적 밀도를 가진 상기 금속 산화물 타겟의 사용은 치밀한 구조를 가진 상기 산화물 반도체 층을 형성하는 것을 가능하게 한다.
상기 산화물 반도체 층(144)이 형성되는 분위기는 바람직하게는 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로 아르곤) 및 산소의 혼합 분위기이다. 구체적으로, 예를 들면, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 1 ppm 이하(바람직하게는 10 ppb 이하)의 농도로 제거되는 고-순도 가스 분위기를 사용하는 것이 바람직하다.
상기 산화물 반도체 층(144)을 형성할 때, 예를 들면, 처리될 대상물이 감소된 압력 하에서 유지되는 처리실(treatment chamber)에 유지되며 상기 처리될 대상물은 상기 처리될 대상물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 가열된다. 대안적으로, 상기 산화물 반도체 층(144)의 형성시 상기 대상물의 온도는 실온(25℃±10℃)일 수 있다. 따라서, 수소, 물 등이 제거되는 스퍼터링 가스는 상기 처리실에서의 수분이 제거되는 동안 도입되며, 그에 의해 상기 산화물 반도체 층(144)은 상술된 타겟을 사용하여 형성된다. 상기 처리될 대상물을 가열하는 동안 상기 산화물 반도체 층(144)을 형성함으로써, 상기 산화물 반도체 층(144)에서의 불순물들이 감소될 수 있다. 게다가, 스퍼터링으로 인한 손상이 감소될 수 있다. 상기 처리실에서의 수분을 제거하기 위해, 바람직하게는 흡착형 진공 펌프(entrapment vacuum pump)가 사용된다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 승화 펌프(titaniuim sublimation pump) 등이 사용될 수 있다. 콜드 트랩을 갖춘 터보 펌프가 사용될 수 있다. 크라이오 펌프 등의 사용으로, 수소, 물 등이 상기 처리실로부터 제거될 수 있으며; 따라서, 상기 산화물 반도체 층에서의 불순물들의 농도는 저감될 수 있다.
상기 산화물 반도체 층(144)은 예를 들면, 다음의 조건 하에서 형성될 수 있다: 상기 처리될 대상물 및 상기 타겟 간의 거리는 170 mm이고, 압력은 0.4 Pa이고, 직류(DC) 전력은 0.5 kW이며, 상기 분위기는 산소(산소: 100%) 분위기, 아르곤(아르곤: 100%) 분위기, 또는 산소 및 아르곤을 포함한 혼합 분위기이다. 먼지들(성막시 형성된 가루 물질들과 같이)이 감소될 수 있고 막 두께가 균일할 수 있는 펄싱된 직류(DC) 전원을 사용하는 것이 바람직하다는 것을 주의하자.
스퍼터링 법에 의해 상기 산화물 반도체 층(144)이 형성되기 전에, 상기 산화물 반도체 층(144)이 형성되는 표면(예로서, 상기 절연층(143)의 표면)에 부착된 물질이 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거될 수 있다는 것을 주의하자. 여기에서, 상기 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 통상의 스퍼터링과 반대로, 상기 표면이 변경되도록 처리될 표면과 이온들이 충돌하는 방법이다. 이온들이 처리될 표면과 충돌하게 하기 위한 방법이 일 예는 플라즈마가 상기 처리될 대상물의 부근에 생성되도록 고-주파수 전압이 아르곤 분위기에서 처리될 상기 표면에 인가되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 사용될 수 있다는 것을 주의하자.
상기 산화물 반도체 층(144)의 형성 후, 바람직하게는 열 처리(제 1 열 처리)가 상기 산화물 반도체 층(144) 상에서 수행된다. 상기 제 1 열 처리에 의해, 상기 산화물 반도체 층(144)에서의 과잉 수소(물 및 수산기를 포함한)가 제거될 수 있으며, 상기 산화물 반도체 층(144)의 구조가 변경될 수 있고, 상기 에너지 갭에서의 결함 준위들이 감소될 수 있다. 상기 제 1 열 처리의 온도는, 예를 들면, 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하이다.
상기 열 처리는 예를 들면, 가열될 대상물이 저항 발열체 등을 공급받는 전기로에 도입되고, 질소 분위기에서 450℃로 1시간 동안 가열되는 방식으로 수행될 수 있다. 상기 열 처리 동안, 상기 산화물 반도체 층은 물 및 수소의 진입을 방지하기 위해 상기 분위기에 노출되지 않는다.
열 처리 장치는 상기 전기로에 한정되지 않으며 가열된 가스와 같은 매체로부터 열 복사 또는 열 도전에 의해 대상물을 가열하기 위한 장치일 수 있다. 예를 들면, 가스 급속 열 어닐(GRTA) 장치 또는 램프 급속 열 어닐(LRTA) 장치와 같은 급속 열 어닐(RTA) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광의 복사(전자기파)에 의해 처리될 대상물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하기 위한 장치이다. 상기 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 처리될 대상물과 반응하지 않는 불활성 가스가 사용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 대상물은 가열되는 불활성 가스 분위기에 넣어지고, 수 분 동안 가열되며, 상기 불활성 가스 분위기로부터 꺼내어진다. 상기 GRTA 처리는 단시간 동안 고온 열 처리를 가능하게 한다. 게다가, 상기 GRTA 처리는 온도가 상기 대상물의 온도의 상한을 초과할 때조차 이용될 수 있다. 상기 불활성 가스는 상기 처리 동안 산소를 포함한 가스로 스위칭될 수 있다는 것을 주의하자. 이것은 산소 결손으로 인해 에너지 갭에서의 결함 준위가 산소를 포함한 분위기에서 상기 제 1 열 처리를 수행함으로써 감소될 수 있기 때문이다.
상기 불활성 가스 분위기로서, 바람직하게는, 질소 또는 희가스(예로서, 헬륨, 네온, 또는 아르곤)를 그것의 주성분으로서 포함하고 물, 수소 등을 포함하지 않는 분위기가 사용된다는 것을 주의하자. 예를 들면, 열 처리 장치에 도입된 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상이다(즉, 상기 불순물들의 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
어떠한 경우라도, 불순물들은 i-형(진성) 또는 실질적으로 i-형 산화물 반도체가 획득되도록 상기 제 1 열 처리에 의해 감소된다. 따라서, 매우 우수한 특성들을 가진 트랜지스터가 달성될 수 있다.
상기 열 처리(제 1 열 처리)는 수소, 물 등을 제거하는 효과 때문에, 탈수화 처리, 탈수소화 처리 등으로서 불리울 수 있다. 상기 탈수화 처리 또는 상기 탈수소화 처리는 또한 다음 타이밍에서 수행될 수 있다: 상기 산화물 반도체 층(144)의 형성 후, 상기 게이트 절연층(146)의 형성 후, 상기 게이트 전극의 형성 후 등. 이러한 탈수화 처리 또는 탈수소화 처리는 단지 1회 또는 복수 회 행해질 수 있다.
상기 산화물 반도체 층(144)이 형성된 후, 상기 산화물 반도체 층(144)은 예를 들면, 에칭에 의해 섬-형성 산화물 반도체 층으로 가공될 수 있다. 상기 산화물 반도체 층의 에칭은 상기 열 처리 전 또는 상기 열 처리 후에 수행될 수 있다. 드라이 에칭이 소자 미세화에 관하여 선호되지만, 웨트 에칭이 사용될 수 있다. 에칭 가스 및 에칭액은 에칭될 층들의 재료에 의존하여 적절하게 선택될 수 있다.
상기 게이트 절연층(146)은 CVD 법, 스퍼터링 법 등에 의해 형성될 수 있다. 상기 게이트 절연층(146)은 바람직하게는 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성된다. 상기 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 두께에 대한 특별한 제한은 없지만; 반도체 장치가 미세화되는 경우에, 상기 두께는 바람직하게는 상기 트랜지스터의 동작을 보장하기 위해 작다. 예를 들면, 산화 실리콘이 사용되는 경우에, 상기 두께는 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 설정될 수 있다.
상기 게이트 절연층이 상기 설명에서처럼 얇을 때, 터널 효과 등으로 인한 게이트 리크의 문제가 야기된다. 게이트 리크의 문제를 해결하기 위해, 상기 게이트 절연층(146)은 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOy(x>0, y>0)), 또는 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy(x>0, y>0))와 같은 고 유전율(하이-k(high-k)) 재료를 사용하여 형성되는 것이 바람직하다. 상기 게이트 절연층(146)을 위해 하이-k 재료를 사용함으로써, 상기 두께는 전기적 특성들이 또한 보장될 수 있으면서 게이트 리크를 방지하기 위해 클 수 있다. 예를 들면, 상기 산화 하프늄의 상대적 유전율은 대략 15이며, 이것은 3 내지 4인 산화 실리콘의 것보다 훨씬 더 높다. 이러한 재료를 갖고, 상기 산화물에 등가인 산화 실리콘 두께가 15 nm 미만, 바람직하게는 2 nm 이상 10 nm 이하인 게이트 절연층이 쉽게 형성될 수 있다. 하이-k 재료를 포함한 막 및 산화 실리콘, 질화 실리콘, 산질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 임의의 것을 포함한 막의 적층 구조가 이용될 수 있다는 것을 주의하자.
상기 게이트 절연층(146)이 형성된 후, 제 2 열 처리가 바람직하게는 불활성 가스 분위기 또는 산소 분위기에서 수행된다. 상기 열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하가 되도록 설정된다. 예를 들면, 상기 열 처리는 질소 분위기에서 250℃로 1시간 동안 수행될 수 있다. 상기 제 2 열 처리는 상기 트랜지스터의 전기적 특성들에서의 변동을 감소시킬 수 있다. 또한, 상기 게이트 절연층(146)이 산소를 포함하는 경우에, 산소는 상기 산화물 반도체 층(144)에서의 산소 결손을 커버하기 위해 상기 산화물 반도체 층(144)에 공급되며, 따라서 i-형(진성) 반도체 또는 실질적으로 i-형 산화물 반도체 층이 형성될 수 있다.
비록, 상기 제 2 열 처리가 상기 게이트 절연층(146)이 이 실시예에서 형성된 후 수행되지만, 상기 제 2 열 처리의 타이밍은 이에 한정되지 않는다는 것을 주의하자. 예를 들면, 상기 제 2 열 처리는 상기 게이트 전극이 형성된 후 수행될 수 있다. 대안적으로, 상기 제 2 열 처리는 상기 제 1 열 처리에 이어 수행될 수 있고, 상기 제 1 열 처리는 상기 제 2 열 처리로서 작용할 수 있거나, 또는 상기 제 2 열 처리는 상기 제 1 열 처리로서 작용할 수 있다.
상술된 바와 같이, 상기 산화물 반도체 층(144)은 주성분 이외에 포함된 불순물들이 가능한 한 적게 포함되도록 상기 제 1 열 처리 및 상기 제 2 열 처리 중 적어도 하나를 이용함으로써 고순도화될 수 있다.
다음으로, 상기 게이트 전극(148a)이 상기 게이트 절연층(146) 위에 형성된다(도 3d 참조).
상기 게이트 전극(148a)은 도전층이 상기 게이트 절연층(146) 위에 형성되고 그 후 선택적으로 에칭되는 방식으로 형성될 수 있다. 상기 게이트 전극(148a)이 될 상기 도전층은 스퍼터링 법에 의해 대표되는 PVD 법 또는 플라즈마 CVD 법과 같은 CVD 법에 의해 형성될 수 있다. 상세한 형성은 상기 제 1 도전층 또는 상기 제 2 도전층 등의 형성과 유사하며; 따라서, 그에 대한 설명이 참조될 수 있다.
비록 도 3d에서, 상기 제 2 도전층(142a) 및 상기 제 2 도전층(142b)의 일부들이 상기 게이트 전극(148a)과 중첩하는 구조가 도시되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다. 예를 들면, 상기 제 2 도전층(142a)의 단부 및/또는 상기 제 2 도전층(142b)의 단부가 실질적으로 상기 제 2 전극(148a)의 단부들과 일직선을 이루는(즉, 상기 채널 길이(L) 및 상기 게이트 전극(148a)의 채널 방향에서의 길이가 실질적으로 일직선이 되는) 구조가 이용될 수 있다. 또한, 상기 산화물 반도체 층(144), 상기 게이트 절연층(146), 또는 상기 게이트 전극(148a)이 에칭 등에 의해 곡선의 단부를 갖도록 가공되며, 그에 의해 상기 피복성이 추가로 증가될 수 있다.
다음으로, 상기 절연층(150) 및 상기 절연층(152)은 상기 게이트 절연층(146), 상기 게이트 전극(148a) 등을 커버하기 위해 형성된다(도 3e 참조). 상기 절연층(150) 및 상기 절연층(152)은 PVD 법, CVD 법 등에 의해 형성될 수 있다. 상기 절연층(150) 및 상기 절연층(152)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다.
상기 절연층(150) 및 상기 절연층(152)은 바람직하게는 낮은 유전율 재료를 사용하여 또는 낮은 유전율(예로서, 다공성 구조)을 가진 구조를 갖도록 형성된다는 것을 주의하자. 상기 절연층(150) 및 상기 절연층(152)의 상기 유전율은 감소되며, 그에 의해 배선들 또는 전극들 사이에 생성된 용량은 감소될 수 있고, 이는 보다 고속의 동작을 초래한다.
비록, 상기 절연층(150) 및 상기 절연층(152)의 적층 구조가 이 실시예에서 이용되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다는 것을 주의하자. 단층 구조 또는 3개 이상의 층들을 포함한 적층 구조가 또한 사용될 수 있다. 대안적으로, 상기 절연층은 생략될 수 있다.
상기 절연층(152)은 바람직하게는 편평한 표면을 갖도록 형성된다는 것을 주의하자. 편평한 표면을 가진 상기 절연층(152)을 형성함으로써, 전극, 배선 등이 양호하게는 예를 들면 상기 반도체 장치가 미세화되는 경우에서조차 상기 절연층(152) 위에 형성될 수 있다. 상기 절연층(152)은 화학적 기계적 연마(CMP)와 같은 방법에 의해 납작해질 수 있다.
상기 단계들을 통해, 상기 고순도화된 산화물 반도체 층(144)을 포함한 상기 트랜지스터(162)가 완성된다.
상기 단계들 후, 다양한 배선들, 전극들 등이 형성될 수 있다는 것을 주의하자. 상기 배선들 또는 상기 전극들은 소위 다마센(damascene) 방법 또는 이중 다마센 방법 등에 의해 형성될 수 있다.
상술된 바와 같이, 개시된 본 발명의 일 실시예에 따르면, 상기 산화물 반도체 층과 접하는 상기 소스 배선 및 상기 드레인 배선에서의 영역들은 각각 고 저항 영역(구체적으로, 상기 영역은 상기 절연층에 제공된 상기 개구부에서의 상기 산화물 반도체 층과 접하며, 그에 의해 상기 접촉 면적은 감소되고, 상기 영역은 적은 두께를 가진 상기 제 2 도전층의 단층으로 형성된다)이며, 따라서 상기 소스 및 상기 드레인 사이의 전계는 완화되고 상기 산화물 반도체 층의 피복성은 증가된다. 다른 한편으로, 외부 회로와의 연결을 위해 이어진 배선(이하, 리드 배선)으로서, 큰 두께를 가진 상기 제 1 도전층 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층이 사용되며, 그에 의해 상기 리드 배선의 배선 저항은 감소된다.
또한, 개시된 본 발명의 일 실시예에 따르면, 상기 절연층(143)이 서로 떨어져 있도록 제공되는 상기 제 2 도전층(142a) 및 상기 제 2 도전층(142b) 간의 공간을 채우기 위해 제공되며, 그에 의해 지나가는 원하지 않는 전류의 리크가 억제될 수 있다.
더욱이, 상기 산화물 반도체 층(144)의 피복성을 증가시킴으로써, 상기 산화물 반도체 층(144)의 단선, 열악한 연결 등이 방지될 수 있고; 그에 따라, 양호한 특성들을 가진 상기 트랜지스터(162)가 제공될 수 있다.
이 실시예에 설명된 상기 트랜지스터(162)에서, 상기 산화물 반도체 층(144)은 고순도화되며 따라서 그 수소 농도는 5×1019 원자/㎤ 이하, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 5×1017 원자/㎤이다. 또한, 상기 산화물 반도체 층(144)의 수소와 같은 공여체로 인한 캐리어 밀도는 예를 들면, 1×1012 /㎤ 미만, 바람직하게는 1.45×1010 /㎤ 미만이며, 이것은 일반적인 실리콘 웨이퍼의 캐리어 밀도보다 충분히 작다(대략 1×1014 /㎤). 따라서, 상기 트랜지스터(162)의 상기 오프-상태 전류는 또한 충분히 감소된다. 예를 들면, 실온(25℃)에서 상기 트랜지스터(162)의 상기 오프-상태 전류(여기에서, 채널 폭의 마이크로미터(㎛)당 전류)는 100 zA(1zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는 10 zA 이하이다. 상기 구조가 이용될 때, 상기 트랜지스터의 상기 오프-상태 전류는 이론상으로는 1×10-24 A/㎛ 내지 1×10-30 A/㎛일 수 있다는 것을 주의하자.
고순도화되는 상기 진성 산화물 반도체 층(144)의 사용으로, 상기 트랜지스터의 상기 오프-상태 전류는 충분히 감소될 수 있다.
이 실시예에 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 2)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법이 도 4a 내지 도 4c, 도 5a 내지 도 5d, 및 도 6a 내지 도 6c를 참조하여 설명될 것이다.
<반도체 장치의 구조적 예>
도 4a 내지 도 4c는 반도체 장치의 구조의 일 예를 도시한다. 도 4a는 상기 반도체 장치의 단면도이고, 도 4b는 상기 반도체 장치의 상면도이며, 도 4c는 상기 반도체 장치의 회로도이다. 상기 반도체 장치의 구조가 이 실시예에 주로 설명되며, 상기 반도체 장치의 동작은 이하의 실시예에서 상세히 설명될 것임을 주의하자. 도 4a 내지 도 4c에 도시된 상기 반도체 장치는 단지 미리 결정된 기능들을 가진 예이며 개시된 본 발명에 따른 반도체 장치를 완벽하게 표현하는 것은 아님을 주의하자. 개시된 본 발명에 따른 상기 반도체 장치는 전극들의 연결 관계 등을 적절하게 변경함으로써 또 다른 기능을 가질 수 있다.
도 4a는 도 4b의 선들(M-N 및 O-P)을 따라 취해진 단면도에 대응한다. 도 4a 및 도 4b에 도시된 상기 반도체 장치는, 상기 실시예에 설명된 상기 트랜지스터(162) 이외에, 상기 트랜지스터(162) 아래에 위치된 트랜지스터(160) 및 용량 소자(164)를 포함한다.
여기에서, 상기 트랜지스터의 반도체 재료 및 상기 트랜지스터(160)의 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들면, 상기 트랜지스터(162)의 상기 반도체 재료는 산화물 반도체일 수 있으며, 상기 트랜지스터(160)의 반도체 재료는 산화물 반도체 이외의 다른 실리콘과 같은 반도체 재료일 수 있다. 산화물 반도체를 포함한 상기 트랜지스터는 그것의 특성들로 인해 장시간 동안 전하를 유지할 수 있다. 다른 한편으로, 산화물 반도체 이외의 다른 재료를 포함한 트랜지스터가 쉽게 고속으로 동작할 수 있다.
도 4a 내지 도 4c에서의 상기 트랜지스터(160)는 반도체 재료(실리콘과 같은)를 포함한 기판(100)에 제공된 채널 형성 영역(116), 상기 채널 형성 영역(116)이 그 사이에 끼워지도록 제공된 불순물 영역들(120), 상기 불순물 영역들(120)과 접하는 금속 화합물 영역들(124), 상기 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 및 상기 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 포함한다. 소스 전극 및 드레인 전극이 도면들에 명확하게 도시되지 않는 트랜지스터는 편리함을 위해 트랜지스터로서 불리울 수 있다는 것을 주의하자. 또한, 이러한 경우에서, 트랜지스터들 사이의 연결의 설명에 있어서, 소스 영역 및 소스 전극은 총괄적으로 소스 전극으로서 불리울 수 있으며 드레인 영역 및 드레인 전극은 총괄적으로 드레인 전극으로서 불리울 수 있다. 즉, 본 명세서에서, 상기 용어 "소스 전극"은 소스 영역을 포함할 수 있다.
소자 분리 절연층(106)은 상기 트랜지스터(160)를 둘러싸도록 상기 기판(100) 위에 제공된다. 절연층(130)은 상기 트랜지스터(160)를 커버하기 위해 제공된다. 고 집적화를 위해, 도 4a 내지 도 4c에서와 같이, 상기 트랜지스터(160)는 측벽 절연층을 갖지 않는 것이 바람직하다는 것을 주의하자. 다른 한편으로, 상기 트랜지스터(160)의 특성들이 중요할 때, 측벽 절연층들이 상기 게이트 전극(110)의 측면들 상에 제공될 수 있으며, 상기 불순물 영역들(120)이 상이한 불순물 농도를 가진 영역을 포함할 수 있다.
도 4a 내지 도 4c에서의 상기 트랜지스터(162)는 상기 실시예에서의 상기 트랜지스터(162)의 것과 유사한 구조를 가진다. 그러나, 이 실시예에서, 상기 트랜지스터(162)의 상기 소스 배선의 상기 제 2 도전층(142a)(또는 상기 드레인 배선의 상기 제 2 도전층(142b)) 및 상기 트랜지스터(160)의 게이트 전극(110)이 연결된다. 말할 필요도 없이, 상기 트랜지스터(262)는 상기 트랜지스터(162) 대신에 사용될 수 있다.
도 4a 내지 도 4c에서의 상기 용량 소자(164)는 상기 제 2 도전층(142a), 상기 산화물 반도체 층(144), 상기 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 상기 제 2 도전층(142a)은 상기 용량 소자(164)의 전극들 중 하나로서 기능하며, 상기 전극(148b)은 상기 용량 소자(164)의 다른 전극으로서 기능한다. 상기 전극(148b)은 상기 트랜지스터(162)의 상기 게이트 전극(148a)의 것과 유사한 방법에 의해 형성된다는 것을 주의하자.
도 4a 내지 도 4c에 도시된 상기 용량 소자(164)에서, 상기 도전층(142a) 및 상기 전극(148b) 사이의 절연은 상기 산화물 반도체 층(144) 및 상기 게이트 절연층(146)을 적층함으로써 충분히 확보될 수 있다. 상기 산화물 반도체 층(144) 없이 상기 용량 소자(164)가 충분한 용량을 확보하기 위해 이용될 수 있다는 것은 말할 필요도 없다. 또한 대안적으로, 상기 용량 소자(164)는 용량이 요구되지 않는 경우에 생략될 수 있다.
이 실시예에서, 상기 트랜지스터(162) 및 상기 용량 소자(164)는 상기 트랜지스터(160)와 중첩하도록 제공된다. 이러한 평면 레이아웃을 이용함으로써, 고 집적화가 가능하다. 예를 들면, 최소 피처 크기(minimum feature size)가 F임을 고려할 때, 상기 반도체 장치에 의해 점유된 면적은 15 F2 내지 25 F2일 수 있다.
개시된 본 발명에 따른 상기 반도체 장치의 구조가 도 4a 내지 도 4c에 도시된 것에 한정되지 않는다는 것을 주의하자. 개시된 본 발명의 기술들의 사상은 산화물 반도체 및 산화물 반도체 이외의 재료를 포함한 적층 구조를 형성하는 것이기 때문에, 전극들 등의 연결 관계의 상세들이 적절하게 변경될 수 있다.
<반도체 장치의 제조 방법>
다음으로, 전술된 반도체 장치를 제조하기 위한 방법의 일 예가 도 5a 내지 도 5d 및 도 6a 내지 도 6c를 참조하여 설명될 것이다. 상기 트랜지스터(162)를 제조하기 위한 방법은 상기 실시예에 설명된 것과 유사하며, 상기 트랜지스터(160)를 제조하기 위한 방법이 주로 여기에 설명된다는 것을 주의하자.
먼저, 반도체 재료를 포함한 상기 기판(100)이 준비된다(도 5a 참조). 반도체 재료를 포함한 상기 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 만들어진 화합물 반도체 기판 등이 사용될 수 있다. 여기에서, 반도체 재료를 포함한 상기 기판(100)으로서 단결정 실리콘 기판을 사용하는 일 예가 설명된다. 일반적으로, 용어 "SOI 기판"은 실리콘 반도체 층이 절연 표면상에 제공되는 기판을 의미한다는 것을 주의하자. 본 명세서 등에서, 상기 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성된 반도체 층이 그것의 카테고리에서 절연 표면 위에 제공되는 기판을 포함한다. 즉, 상기 "SOI 기판"에 포함된 반도체 층은 실리콘 반도체 층에 한정되지 않는다. 게다가, 상기 SOI 기판은 반도체 층이 절연층을 사이에 개재하여, 유리 기판과 같은 절연 기판 위에 제공되는 구조를 가진 기판일 수 있다.
상기 반도체 장치의 판독 동작의 속도가 증가될 수 있기 때문에 반도체 재료를 포함한 상기 기판(100)으로서 실리콘 등의 단결정 반도체 기판을 사용하는 것이 특히 바람직하다.
상기 트랜지스터의 임계 전압을 제어하기 위해, 불순물 원소가 상기 트랜지스터(160)의 상기 채널 형성 영역(116)으로서 나중에 기능하는 영역에 첨가될 수 있다. 여기에서, 상기 트랜지스터(160)의 임계 전압이 양의 값이 되게 하는 도전성을 부여하는 불순물 원소가 첨가된다. 상기 반도체 재료가 실리콘일 때, 붕소, 알루미늄, 갈륨 등이 상기 도전성을 부여하는 불순물로서 사용될 수 있다. 상기 불순물 원소의 첨가 후, 열 처리가 바람직하게는 상기 불순물 원소를 활성화시키고, 상기 불순물 원소의 첨가에 의해 야기된 결함들을 감소시키기 위해 수행된다는 것을 주의하자.
다음으로, 상기 기판(100) 위에, 소자 분리 절연층을 형성하기 위한 마스크로서 기능하는 보호층(102)이 형성된다(도 5a 참조). 상기 보호층(102)으로서, 예를 들면, 산화 실리콘, 질화 실리콘, 산질화 실리콘 등을 사용하여 형성된 절연층이 사용될 수 있다.
다음으로, 상기 보호층(102)으로 커버되지 않는 영역에서(노출 영역에서) 상기 기판(100)의 일부가 마스크로서 상기 보호층(102)을 사용하여 에칭에 의해 제거된다. 따라서, 또 다른 반도체 영역으로부터 분리되는 반도체 영역(104)이 형성된다(도 5b 참조). 상기 에칭으로서, 드라이 에칭이 바람직하지만, 웨트 에칭이 이용될 수 있다. 에칭 가스 및 에칭액이 에칭될 층들의 재료에 의존하여 적절하게 선택될 수 있다.
다음으로, 절연층이 상기 반도체 영역(104)을 커버하도록 형성되며 상기 반도체 영역(104)과 중첩하는 영역에서의 상기 절연층이 선택적으로 제거되어, 그에 의해 상기 소자 분리 절연층들(106)이 형성된다(도 5c 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 산질화 실리콘 등을 사용하여 형성된다. 상기 절연층을 제거하기 위해, 에칭 처리 또는 화학적 기계적 연마(CMP)와 같은 연마 처리가 이용될 수 있다. 상기 보호층(102)은 상기 반도체 영역(104)의 형성 후 또는 상기 소자 분리 절연층들(106)의 형성 후 제거된다는 것을 주의하자.
다음으로, 절연층이 상기 반도체 영역(104)의 표면상에 형성되며, 도전 재료를 포함한 층이 상기 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층이 되는 것이며, 예를 들면, 상기 반도체 영역(104)의 표면상에 열 처리(열 산화 처리 또는 열 질화 처리)에 의해 형성될 수 있다. 고-밀도 플라즈마 처리가 열 처리 대신에 이용될 수 있다. 상기 고-밀도 플라즈마 처리는 예를 들면, He, Ar, Kr, 또는 Xe와 같은 희가스 및 산소, 산화 질소, 암모니아, 질소, 또는 수소와 같은 가스의 혼합 가스를 사용하여 수행될 수 있다. 말할 필요도 없이, 상기 절연층은 CVD 법, 스퍼터링 법 등에 의해 형성될 수 있다. 상기 절연층은 바람직하게는 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOy(x>0, y>0)). 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등 중 임의의 것을 포함하는 막을 포함한 단층 구조 또는 적층 구조를 가진다. 상기 절연층은 예를 들면 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하의 두께를 가질 수 있다.
도전 재료를 포함한 상기 층은 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 대안적으로, 도전 재료를 포함한 상기 층은 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 것이다. 도전 재료를 포함한 상기 층을 형성하기 위한 방법에 대한 특별한 제한은 없으며, 증착법, CVD 법, 스퍼터링 법, 또는 스핀 코팅법과 같은 다양한 성막 방법들이 이용될 수 있다. 이 실시예는 도전 재료를 포함한 상기 층이 금속 재료를 사용하여 형성되는 경우의 일 예를 도시한다는 것을 주의하자.
그 후, 상기 절연층 및 도전 재료를 포함한 상기 층이 선택적으로 에칭되어, 상기 게이트 절연층(108) 및 상기 게이트 전극(110)이 형성되도록 한다(도 5c 참조).
그 후, 인(P), 비소(As) 등이 상기 반도체 영역(104)에 첨가되어, 그에 의해 상기 채널 형성 영역(116) 및 불순물 영역(120)이 형성된다(도 5d 참조). 인 또는 비소는 n-채널 트랜지스터를 형성하기 위해 여기에 첨가되며; 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소가 p-채널 트랜지스터를 형성하는 경우에 첨가될 수 있다는 것을 주의하자. 여기에서, 상기 첨가된 불순물의 농도는 적절하게 설정될 수 있으며; 상기 농도는 바람직하게는 반도체 소자의 크기가 매우 감소될 때 증가된다.
측벽 절연층들이 불순물 원소들이 상이한 농도들로 첨가되는 불순물 영역들을 형성하기 위해 상기 게이트 전극(110)의 주변에 형성될 수 있다는 것을 주의하자.
다음으로, 금속층(122)이 상기 게이트 전극(110), 상기 불순물 영역들(120) 등을 커버하도록 형성된다(도 6a 참조). 진공 증착법, 스퍼터링 법, 또는 스핀 코팅법과 같은 다양한 성막 방법들이 상기 금속층(122)을 형성하기 위해 이용될 수 있다. 상기 금속층(122)은 바람직하게는 저-저항 금속 화합물이 되도록 상기 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 사용하여 형성된다. 이러한 금속 재료들의 예들은 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등을 포함한다.
다음으로, 열 처리가 상기 금속층(122)이 상기 반도체 재료와 반응하도록 수행된다. 따라서, 상기 불순물 영역(120)과 접하는 금속 화합물 영역(124)이 형성된다(도 6a 참조). 상기 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속 화합물 영역이 또한 상기 금속층(122)과 접하는 상기 게이트 전극(110)의 영역에 형성된다는 것을 주의하자.
상기 열 처리로서, 예를 들면, 플래시 램프를 가진 조사가 이용될 수 있다. 또 다른 열 처리 방법이 사용될 수 있다는 것은 말할 필요도 없지만, 매우 짧은 시간 동안의 열 처리가 달성될 수 있는 방법이 바람직하게는 상기 금속 화합물의 형성시 화학적 반응의 제어가능성을 향상시키기 위해 사용된다. 상기 금속 화합물 영역들은 상기 금속 재료 및 상기 반도체 재료의 반응에 의해 형성되며 충분히 높은 도전성을 갖는다는 것을 주의하자. 상기 금속 화합물 영역들의 형성은 적절히 전기 저항을 감소시키고 소자 특성들을 향상시킬 수 있다. 상기 금속층(122)은 상기 금속 화합물 영역들(124)이 형성된 후 제거된다는 것을 주의하자.
그 후, 상기 절연층(130)은 상기 단계들을 통해 형성된 상기 구성요소들을 커버하도록 형성된다(도 6b 참조). 상기 절연층(130)은 산화 실리콘, 산질화 실리콘, 질화 실리콘, 또는 산화 알루미늄과 같은 무기 절연 재료를 포함한 재료를 사용하여 형성될 수 있다. 전극들 또는 배선들의 중첩으로 인해 생성된 용량이 충분히 감소될 수 있기 때문에 상기 절연층(130)을 위해 저 유전율(로우-k(low-k)) 재료를 사용하는 것이 특히 바람직하다. 이러한 재료를 가진 다공성 절연층이 상기 절연층(130)으로서 이용될 수 있다는 것을 주의하자. 다공성 절연층은 높은 밀도를 가진 절연층보다 낮은 유전율을 가지며; 따라서, 전극들 또는 배선들로 인한 용량이 추가로 감소될 수 있다. 게다가, 상기 절연층(130)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. 비록 상기 절연층(130)의 단층 구조가 여기에 이용되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다는 것을 주의하자. 상기 절연층은 2 이상의 층들을 포함한 적층 구조를 가질 수 있다.
상기 단계들을 통해, 상기 트랜지스터(160)는 반도체 재료를 포함한 상기 기판(100)을 사용하여 형성된다(도 6b 참조). 이러한 트랜지스터(160)는 고속으로 동작할 수 있다. 그러므로, 판독 트랜지스터로서 상기 트랜지스터를 사용함으로써, 데이터가 고속으로 판독될 수 있다.
그 후, 상기 트랜지스터(162) 및 상기 용량 소자(164)의 형성을 위한 사전 처리로서, CMP 처리가 상기 게이트 전극(110)의 상면을 노출시키기 위해 상기 절연층(130) 상에서 수행된다(도 6c 참조). 상기 게이트 전극(110)의 상기 상면을 노출시키기 위한 처리로서, 에칭 처리 등이 또한 CMP 처리 대신에 이용될 수 있으며; 상기 트랜지스터(162)의 특성들을 향상시키기 위해, 상기 절연층(130)의 표면이 바람직하게는 가능한 한 편평하게 만들어진다.
전극, 배선, 반도체 층, 절연층 등은 상기 단계들 전 및 후에 추가로 형성될 수 있다는 것을 주의하자. 예를 들면, 절연층 및 도전층이 적층되는 다층 배선 구조가 배선 구조로서 이용되며, 그에 의해 고-집적화된 반도체 장치가 달성될 수 있다.
그 후, 상기 트랜지스터(162) 및 상기 용량 소자(164)가 형성되며, 그에 의해 상기 반도체 장치가 완성된다.
이 실시예에 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 3)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 응용 예들이 도 7a1, 도 7a2, 및 도 7b를 참조하여 설명될 것이다. 여기에서, 메모리 장치의 일 예가 설명된다. 회로도들의 각각에서, 몇몇 경우들에서, "OS"는 상기 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해 트랜지스터 외에 쓰여진다는 것을 주의하자.
도 7a1에 도시된 메모리 장치로서 사용될 수 있는 상기 반도체 장치에서, 제 1 배선(제 1 라인)은 트랜지스터(1000)의 소스 전극에 전기적으로 연결되고 제 2 배선(제 2 라인)은 상기 트랜지스터(1000)의 드레인 전극에 전기적으로 연결된다. 제 3 배선(제 3 라인)은 상기 트랜지스터(1010)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 연결되며, 제 4 배선(제 4 라인)은 상기 트랜지스터(1010)의 게이트 전극에 전기적으로 연결된다. 상기 트랜지스터(1000)의 게이트 전극 및 상기트랜지스터(1010)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 용량 소자(1020)의 한 전극에 전기적으로 연결된다. 제 5 라인(제 5 라인) 및 상기 용량 소자(1020)의 다른 전극은 서로 전기적으로 연결된다.
여기에서, 산화물 반도체를 포함한 트랜지스터가 상기 트랜지스터(1010)로서 사용된다. 산화물 반도체를 포함한 상기 트랜지스터로서, 예를 들면, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 수 있다. 산화물 반도체를 포함한 트랜지스터는 매우 낮은 오프-상태 전류의 특성을 가진다. 그러므로, 상기 트랜지스터(1010)가 턴 오프될 때, 상기 트랜지스터(1000)의 게이트 전극의 전위가 매우 긴 시간 동안 유지될 수 있다. 게다가, 상기 실시예에 설명된 상기 트랜지스터의 사용으로, 상기 트랜지스터(1010)의 단채널 효과가 억제되고 미세화가 실현될 수 있다. 상기 용량 소자(1020)를 제공하는 것은 상기 트랜지스터(1000)의 상기 게이트 전극에 주어진 전하의 유지 및 저장된 데이터의 판독을 용이하게 한다. 상기 용량 소자(1020)로서, 예를 들면 상기 실시예에 설명된 상기 용량 소자가 사용될 수 있다.
또한, 산화물 반도체 이외의 반도체 재료를 포함한 트랜지스터가 상기 트랜지스터(1000)로서 사용된다. 산화물 반도체 이외의 상기 반도체 재료로서, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소 등이 사용될 수 있으며, 바람직하게는 단결정 반도체가 사용된다. 대안적으로, 유기 반도체 재료 등이 사용될 수 있다. 산화물 반도체가 아닌 이러한 반도체 재료를 포함한 트랜지스터가 고속으로 쉽게 동작할 수 있다. 여기에서, 산화물 반도체 이외의 반도체 재료를 포함한 상기 트랜지스터로서, 예를 들면, 상기 실시예들에 설명된 상기 트랜지스터(160)가 사용될 수 있다.
대안적으로, 도 7b에 도시된 바와 같이, 상기 용량 소자(1020)가 없는 구조가 이용될 수 있다.
도 7a1에서의 상기 반도체 장치는 상기 트랜지스터(1000)의 상기 게이트 전극의 전위가 유지될 수 있으며, 그에 의해 데이터의 기록, 유지, 및 판독이 아래에 설명된 바와 같이 수행될 수 있다는 이점을 이용한다.
첫 번째로, 데이터의 기록 및 유지가 설명될 것이다. 먼저, 상기 제 4 배선의 전위가 상기 트랜지스터(1010)가 턴 온되는 전위로 설정되어 상기 트랜지스터(1010)가 턴 온되도록 한다. 따라서, 상기 제 3 배선의 상기 전위는 상기 트랜지스터(1000)의 상기 게이트 전극 및 상기 용량 소자(1020)에 공급된다. 달리 말하면, 미리 결정된 전하가 상기 트랜지스터(1000)의 상기 게이트 전극에 공급된다(즉, 데이터의 기록). 여기에서, 두 개의 상이한 전위들의 공급을 위한 전하들 중 하나(이하, 저 전위의 공급을 위한 전하는 전하(QL)로서 불리우며 고 전위의 공급을 위한 전하는 전하(QH)로서 불리운다)가 주어진다. 3 이상의 상이한 전위들을 제공하는 전하들이 저장 용량을 향상시키기 위해 인가될 수 있다는 것을 주의하자. 그 후, 상기 제 4 배선의 상기 전위가 상기 트랜지스터(1010)가 턴 오프되는 전위로 설정되어 상기 트랜지스터(1010)가 턴 오프되도록 한다. 따라서, 상기 트랜지스터(1000)의 상기 게이트 전극에 인가된 전하가 유지된다(유지).
상기 트랜지스터(1010)의 상기 오프-상태 전류는 매우 낮기 때문에, 상기 트랜지스터(1000)의 상기 게이트 전극의 전하는 장시간 동안 유지된다.
두 번째로, 데이터의 판독이 설명될 것이다. 상기 제 1 배선에 공급된 미리 결정된 전위(일정한 전위)를 가진 상기 제 5 배선에 적절한 전위(판독 전위)를 공급함으로써, 상기 제 2 배선의 전위는 상기 트랜지스터(1000)의 상기 게이트 전극에 유지된 전하들의 양에 의존하여 변화한다. 이것은 일반적으로, 상기 트랜지스터(1000)가 n-채널 트랜지스터일 때, QH가 상기 트랜지스터(1000)의 상기 게이트 전극에 제공되는 경우에서의 피상 임계 전압(apparent threshold voltage)(Vth _H)이 QL이 상기 트랜지스터(1000)의 상기 게이트 전극에 제공되는 경우에서의 피상 임계 전압(Vth _L)보다 낮기 때문이다. 여기에서, 상기 피상 임계 전압은 상기 트랜지스터(1000)를 턴 온하기 위해 요구되는 상기 제 5 배선의 전위를 나타낸다. 따라서, 상기 제 5 배선의 전위는 상기 트랜지스터(1000)의 상기 게이트 전극에 공급된 전하가 결정될 수 있는, Vth _H 및 Vth _L 사이의 중간이 전위(V0)로 설정된다. 예를 들면, 전하(QH)가 기록시 공급되는 경우에, 상기 제 5 배선의 전위가 V0(>Vth _H)로 설정될 때, 상기 트랜지스터(1000)는 턴 온된다. QL이 기록시 공급되는 경우에, 상기 제 5 배선의 전위가 V0(<Vth _L)일 때, 상기 트랜지스터(1000)는 오프인 채로 있다. 그러므로, 상기 유지된 데이터는 상기 제 2 라인의 측정 전위에 의해 판독될 수 있다.
메모리 셀들이 사용되도록 배치되는 경우에, 단지 의도된 메모리 셀로부터만 데이터를 판독할 필요가 있다는 것을 주의하자. 미리 결정된 메모리 셀의 데이터가 판독되며 다른 메모리 셀들의 데이터는 판독되지 않는 경우에, 상기 트랜지스터(1000)가 상기 게이트 전극의 상태에 상관없이 오프인 전위, 즉 Vth _H보다 낮은 전위가 데이터가 판독되지 않는 상기 메모리 셀들의 상기 제 5 배선들에 인가될 수 있다. 대안적으로, 상기 트랜지스터(1000)가 상기 트랜지스터(1000)의 상기 게이트 전극의 상태에 상관없이 온인 전위, 즉 Vth _L보다 높은 전위가 상기 제 5 배선에 제공될 수 있다.
세 번째로, 데이터의 재기록이 설명될 것이다. 데이터의 재기록은 데이터의 기록 및 유지의 것과 유사한 방법으로 수행된다. 즉, 상기 제 4 배선의 전위가 상기 트랜지스터(1010)가 턴 온되는 전위로 설정되어, 상기 트랜지스터(1010)가 턴 온되도록 한다. 따라서, 상기 제 3 배선의 전위(새로운 데이터에 관한 전위)가 상기 트랜지스터(1000)의 상기 게이트 전극 및 상기 용량 소자(1020)에 인가된다. 그 후, 상기 제 4 배선의 전위는 상기 트랜지스터(1010)가 턴 오프되는 전위로 설정되어, 상기 트랜지스터(1010)가 턴 오프되도록 한다. 따라서, 상기 새로운 데이터와 관련된 전하가 상기 트랜지스터(1000)의 상기 게이트 전극에 제공된다.
개시된 본 발명에 따른 상기 반도체 장치에서, 데이터는 상술된 바와 같이 데이터의 또 다른 기록에 의해 직접 재기록될 수 있다. 그러므로, 플래시 메모리 등에 요구된 고 전압의 사용으로 플로팅 게이트로부터의 전하의 추출은 필요하지 않으며, 따라서 소거 동작에 기인되는 동작 속도에서의 저하가 억제될 수 있다. 달리 말하면, 상기 반도체 장치의 고속 동작이 실현될 수 있다.
상기 트랜지스터(1010)의 상기 소스 전극 또는 상기 드레인 전극은 상기 트랜지스터(1000)의 상기 게이트 전극에 전기적으로 연결되며, 그에 의해 불휘발성 메모리 소자를 위해 사용된 플로팅 게이트 트랜지스터의 플로팅 게이트의 것과 유사한 효과를 가진다. 그러므로, 상기 트랜지스터(1010)의 상기 소스 전극 또는 상기 드레인 전극이 상기 트랜지스터(1000)의 상기 게이트 전극에 전기적으로 연결되는 도면에서의 부분은 몇몇 경우들에서 플로팅 게이트부(FG)로 불리운다. 상기 트랜지스터(1010)가 오프일 때, 상기 플로팅 게이트부(FG)는 절연체에 내장되는 것으로서 간주될 수 있고 전하는 상기 플로팅 게이트부(FG)에 유지된다. 산화물 반도체를 포함한 상기 트랜지스터(1010)의 오프-상태 전류의 양은 실리콘 반도체 층을 포함한 트랜지스터의 오프-상태 전류의 양의 십만분의 일 이하이며; 따라서 상기 트랜지스터(1010)의 리크 전류로 인한 상기 플로팅 게이트부(FG)에 축적된 전하의 손실은 무시해도 될 정도이다. 즉, 산화물 반도체를 포함한 상기 트랜지스터(1010)를 갖고, 전력을 공급받지 않고 데이터를 유지할 수 있는 불휘발성 메모리 장치가 실현될 수 있다.
예를 들면, 실온에서 상기 트랜지스터(1010)의 상기 오프-상태 전류가 10 zA(1zA(젭토 암페어)는 1×10-21 A이다) 이하이고 상기 용량 소자(1020)의 용량 값이 대략 10 fF일 때, 데이터는 적어도 104 초 이상 유지될 수 있다. 상기 유지 시간은 트랜지스터 특성들 및 상기 용량 값에 의존한다는 것은 말할 필요도 없다.
상기 경우에, 종래의 플로팅 게이트 트랜지스터에서 지적되는 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래에 문제로서 간주되어 온 플로팅 게이트로의 전자의 주입으로 인한 게이트 절연막의 열화가 해결될 수 있다. 이것은 원칙적으로 기록의 횟수들에 대한 제한이 없다는 것을 의미한다. 더욱이, 종래의 플로팅 게이트 트랜지스터에서 기록 또는 소거를 위해 요구된 높은 전압이 필요하지 않다.
도 7a1에서의 상기 반도체 장치에 포함된 상기 트랜지스터들과 같은 구성요소들은 도 7a2에 도시된 바와 같이 저항 소자 및 용량 소자로 구성되는 것으로서 간주될 수 있다. 즉, 도 7a2에서, 상기 트랜지스터(1000) 및 상기 용량 소자(1020)는 각각 저항 소자 및 용량 소자를 포함하는 것으로서 간주된다. R1 및 C1은 상기 용량 소자(1020)의 저항값 및 용량값을 나타낸다. 상기 저항값(R1)은 상기 용량 소자(1020)에 포함된 절연층의 상기 저항값에 상응한다. 또한, R2 및 C2는 사이 트랜지스터(1000)의 저항값 및 용량값을 나타낸다. 상기 저항값(R2)은 상기 트랜지스터(1000)가 온될 때 게이트 절연층의 저항값에 상응한다. 상기 용량값(C2)은 소위 게이트 용량(게이트 전극 및 상기 소스 전극과 상기 드레인 전극의 각각 사이에 형성된 용량 및 상기 게이트 전극 및 채널 형성 영역 사이에 형성된 용량)의 용량 값에 상응한다.
상기 트랜지스터(1010)가 오프일 때 상기 소스 전극 및 상기 드레인 전극 사이의 저항값(또한 실효 저항이라 불리우는)은 ROS에 의해 표시된다. R1 및 R2는 상기 트랜지스터(1010)의 게이트 리크 전류가 충분히 낮은 조건 하에서 R1≥ROS 및 R2≥ROS의 관계를 만족할 때, 전하를 유지하기 위한 기간(또한 데이터 유지 기간으로 불리우는)은 주로 상기 트랜지스터(1010)의 상기 오프-상태 전류에 의해 결정된다.
다른 한편으로, 상기 조건들이 만족되지 않는 경우에, 상기 트랜지스터(1010)의 상기 오프-상태 전류가 충분히 낮은 경우일지라도 상기 유지 기간을 충분히 확보하는 것은 어렵다. 이것은 상기 트랜지스터(1010)의 상기 오프-상태 전류 이외의 리크 전류(예로서, 상기 소스 전극 및 상기 게이트 전극 사이에 생성된 리크 전류)가 크기 때문이다. 따라서, 이 실시예에 개시된 상기 반도체 장치는 바람직하게는 상기 관계를 만족한다고 말할 수 있다.
C1≥C2가 만족되는 것이 바람직하다. 이것은 C1이 클 경우, 상기 제 5 배선의 전위가 상기 플로팅 게이트부(FG)의 전위가 상기 제 5 배선에 의해 제어될 때 상기 플로팅 게이트부(FG)에 효율적으로 공급될 수 있기 때문이며, 따라서 상기 제 5 배선에 공급된 전위들(예로서, 판독시 전위 및 비-판독시 전위) 간의 차는 작게 유지될 수 있다.
상기 관계가 만족될 때, 보다 양호한 반도체 장치가 실현될 수 있다. R1 및 R2는 상기 트랜지스터(1000)의 상기 게이트 절연층 및 상기 용량 소자(1020)의 상기 절연층에 의해 제어된다는 것을 주의하자. C1 및 C2에도 동일하게 적용된다. 그러므로, 상기 게이트 절연층의 재료, 두께 등이 바람직하게는 상기 관계를 만족시키기 위해 적절하게 설정된다.
이 실시예에 설명된 상기 반도체 장치에서, 상기 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트 트랜지스터의 플로팅 게이트의 것과 유사한 효과를 가지지만, 이 실시예의 상기 플로팅 게이트부(FG)는 본질적으로 상기 플래시 메모리 등의 상기 플로팅 게이트의 것과 상이한 특징을 가진다. 플래시 메모리의 경우에, 제어 게이트에 인가된 전압이 높기 때문에, 상기 제어 게이트의 전위가 인접한 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위해 셀들 사이에 적절한 거리를 유지하는 것이 필요하다. 이것은 상기 반도체 장치의 고 집적화를 위한 억제 요인들 중 하나이다. 상기 요인은 터널링 전류가 고 전계를 인가할 때 흐르는 플래시 메모리의 근본적인 원리에 기인한다.
더욱이, 플래시 메모리의 상기 원리 때문에, 절연막의 열화가 진행되며 따라서 재기록 횟수들에 한계(대략 104 내지 105 회)의 또 다른 문제가 발생한다.
개시된 본 발명에 따른 반도체 장치는 산화물 반도체를 포함한 트랜지스터의 스위칭에 의해 동작하며 터널링 전류에 의한 전하 주입의 상술된 원리를 사용하지 않는다. 즉, 전하 주입을 위한 고 전계가 플래시 메모리와 달리 필요하지 않다. 따라서, 인접한 셀 상에서 제어 게이트로부터의 고 전계의 영향을 고려하는 것이 필요하지 않으며, 이것은 고 집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입이 이용되지 않으며, 이것은 메모리 셀의 열화에 대한 원인들이 존재하지 않음을 의미한다. 달리 말하면, 개시된 본 발명에 따른 반도체 장치는 플래시 메모리보다 높은 내구성 및 신뢰성을 가진다.
또한, 개시된 본 발명에 따른 반도체 장치는 고 전계가 필요하지 않으며 큰 주변 회로(승압 회로와 같은)가 필요하지 않다는 점에서 플래시 메모리에 비해 이점들을 가진다.
상기 용량 소자(102)에 포함된 상기 절연층의 상대적 유전율(εr1)이 상기 트랜지스터(1000)에 포함된 상기 절연층의 상대적 유전율(εr2)과 상이한 경우에, 2ㆍS2≥S1(바람직하게는 S2≥S1)이 만족되면서 C1≥C2를 만족하는 것은 용이하며, 여기서 S1은 상기 용량 소자(1020)에 포함된 상기 절연층의 면적이고 S2는 상기 트랜지스터(1000)의 게이트 용량 소자에 포함된 상기 절연층의 면적이다. 달리 말하면, C1≥C2는 상기 용량 소자(1020)에 포함된 상기 절연층의 면적이 작게 되는 동안 쉽게 만족될 수 있다. 구체적으로, 예를 들면, 산화 하프늄과 같은 하이-k 재료로 형성된 막 또는 산화 하프늄과 같은 하이-k 재료로 형성된 막 및 산화물 반도체로 형성된 막의 적층이 εr1이 10 이상, 바람직하게는 15 이상으로 설정될 수 있도록 상기 용량 소자(1020)에 포함된 상기 절연층을 위해 사용되며, 산화 실리콘이 εr2가 3 내지 4로 설정되도록 상기 게이트 용량 소자에 포함된 상기 절연층을 위해 사용된다.
개시된 본 발명에 따른 상기 반도체 장치에서의 이러한 구조의 사용은 고 집적화를 가능하게 한다.
전자들이 소수 캐리어들인 n-채널 트랜지스터가 상기 설명에 사용되며; 홀들이 소수 캐리어들인 p-채널 트랜지스터가 상기 n-채널 트랜지스터 대신에 사용될 수 있다는 것을 주의하자.
상술된 바와 같이, 개시된 본 발명의 일 실시예에 따른 반도체 장치는 소스 및 드레인 사이의 리크 전류(오프-상태 전류)가 오프 상태에서 작은 기록 트랜지스터, 상기 기록 트랜지스터의 것과 상이한 반도체 재료를 사용하여 형성된 판독 트랜지스터, 및 용량 소자를 포함한 불휘발성 메모리 셀을 가진다.
일반적인 실리콘 반도체에서, 상기 리크 전류(상기 오프-상태 전류)를 사용시 온도에서(예로서, 25℃에서) 대략 100 zA(1×10-19 A)로 감소시키는 것은 어렵지만, 적절한 조건들 하에서 가공되는 산화물 반도체를 포함한 상기 트랜지스터는 상기 리크 전류 값을 실현할 수 있다. 그러므로, 산화물 반도체를 포함한 트랜지스터가 바람직하게는 상기 기록 트랜지스터로서 사용된다.
또한, 산화물 반도체를 포함한 트랜지스터는 작은 임계값 아래의 스윙(S 값)을 가지며, 따라서 이동도가 비교적 낮을지라도 스위칭 속도는 충분히 증가될 수 있다. 그러므로, 상기 기록 트랜지스터로서 상기 트랜지스터를 사용함으로써, 상기 플로팅 게이트부(FG)에 공급된 기록 펄스의 상승은 매우 가파르게 될 수 있다. 또한, 오프-상태 전류는 낮으며, 따라서 상기 플로팅 게이트부(FG)에 유지된 전하들의 양은 감소될 수 있다. 즉, 기록 트랜지스터로서 산화물 반도체를 포함한 트랜지스터를 사용함으로써, 데이터의 재기록이 고속으로 수행될 수 있다.
상기 판독 트랜지스터에 대해, 오프-상태 전류에 대한 제한은 없지만, 판독 속도를 증가시키기 위해 고속으로 동작하는 트랜지스터를 사용하는 것이 바람직하다. 예를 들면, 1 나노초 이하의 스위칭 속도를 가진 트랜지스터가 바람직하게는 상기 판독 트랜지스터로서 사용된다.
이러한 방식으로, 산화물 반도체를 포함한 트랜지스터가 기록 트랜지스터로서 사용되고, 산화물 반도체 이외의 반도체 재료를 포함한 트랜지스터가 판독 트랜지스터로서 사용될 때, 메모리 장치로서 사용될 수 있는, 장시간 동안 데이터를 유지하고 고속으로 데이터를 판독할 수 있는 반도체 장치가 획득될 수 있다.
더욱이, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 기록 트랜지스터로서 사용될 때, 상기 기록 트랜지스터의 단채널 효과가 억제될 수 있으며, 미세화가 실현될 수 있다. 그러므로, 메모리 장치로서 사용될 수 있는 반도체 장치의 고 집적화가 실현될 수 있다.
이 실시예에 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 4)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 응용 예들이 도 8a와 도 8b, 및 도 9a 내지 도 9c를 참조하여 설명될 것이다. 여기에서, 메모리 장치의 일 예가 설명된다. 회로도들의 각각에서, 몇몇 경우들에서, "OS"는 상기 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해 트랜지스터 외에 쓰여진다는 것을 주의하자.
도 8a 및 도 8b는 도 7a1에 도시된 복수의 반도체 장치들(이하, 또한 메모리 셀들(1050)로서 불리우는)을 각각 포함하는 메모리 장치들로서 사용될 수 있는 반도체 장치들의 회로도들이다. 도 8a는 상기 메모리 셀들(1050)이 직렬로 연결되는 소위 NAND 반도체 장치의 회로도이며, 도 8b는 상기 메모리 셀들(1050)이 병렬로 연결되는 소위 NOR 반도체 장치의 회로도이다.
도 8a에서의 상기 반도체 장치는 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수의 제 2 신호선들(S2), 복수의 워드선들(WL), 및 상기 복수의 메모리 셀들(1050)을 포함한다. 도 8a에서, 하나의 소스선(SL) 및 하나의 비트선(BL)이 상기 반도체 장치에 제공되지만, 개시된 본 발명의 일 실시예는 이에 한정되지 않는다. 복수의 소스선들(SL) 및 복수의 비트선들(BL)이 제공될 수 있다.
상기 메모리 셀들(1050)의 각각에서, 상기 트랜지스터(1000)의 상기 게이트 전극, 상기 트랜지스터(1010)의 상기 소스 전극 및 상기 드레인 전극 중 하나, 및 상기 용량 소자(1020)의 일 전극이 서로 전기적으로 연결된다. 또한, 상기 제 1 신호선(S1) 및 상기 트랜지스터(1010)의 상기 소스 전극 및 드레인 전극 중 다른 하나가 서로 전기적으로 연결되며, 상기 제 2 신호선(S2) 및 상기 트랜지스터(1010)의 상기 게이트 전극이 서로 전기적으로 연결된다. 상기 워드선(WL) 및 상기 용량 소자(1020)의 상기 전극들 중 다른 하나는 서로 전기적으로 연결된다.
또한, 상기 메모리 셀(1050)에 포함된 상기 트랜지스터(1000)의 상기 소스 전극은 인접한 메모리 셀(1050)에서의 상기 트랜지스터(1000)의 상기 드레인 전극에 전기적으로 연결된다. 상기 메모리 셀(1050)에 포함된 상기 트랜지스터(1000)의 상기 드레인 전극은 또 다른 인접한 메모리 셀(1050)에서의 상기 트랜지스터(1000)의 상기 소스 전극에 전기적으로 연결된다. 직렬로 연결된 상기 복수의 메모리 셀들의 일단에서 상기 메모리 셀(1050)에 포함된 상기 트랜지스터(1000)의 상기 드레인 전극은 상기 비트선(BL)에 전기적으로 연결된다는 것을 주의하자. 직렬로 연결된 상기 복수의 메모리 셀들의 다른 단에서 상기 메모리 셀(1050)에 포함된 상기 트랜지스터(1000)의 상기 소스 전극은 상기 소스선(SL)에 직렬로 연결된다.
도 8a에서의 상기 반도체 장치에서, 기록 동작 및 판독 동작이 각각의 행에서 수행된다. 상기 기록 동작은 다음과 같이 수행된다. 상기 트랜지스터(1010)가 턴 온되는 전위가 기록이 수행되는 행의 상기 제 2 신호선(S2)에 공급되며, 그에 의해 기록이 수행되는 상기 행의 상기 트랜지스터(1010)가 턴 온 된다. 따라서, 상기 제 1 신호선(S1)의 전위는 지정된 행에서 상기 트랜지스터(1000)의 상기 게이트 전극에 공급되며, 따라서 미리 결정된 전하가 상기 트랜지스터(1000)의 상기 게이트 전극에 공급된다. 따라서, 데이터가 상기 지정된 행의 메모리 셀에 기록될 수 있다.
또한, 상기 판독 동작이 다음과 같이 수행된다. 먼저, 상기 트랜지스터(1000)가 그 게이트 전극에 제공된 전하와 상관없이 턴 온되는 전위가 판독이 수행되는 상기 행 이외의 행들의 상기 워드선들(WL)에 공급되며, 따라서 판독이 수행되는 상기 행 이외의 상기 행들의 상기 트랜지스터들(1000)이 턴 온 된다. 그 후, 상기 트랜지스터(100)의 온 상태 또는 오프 상태가 상기 트랜지스터(1000)의 상기 게이트 전극에서의 전하에 의존하여 결정되는 전위(판독 전위)가 판독이 수행되는 상기 행의 상기 워드선(WL)에 공급된다. 그 후, 상기 비트선(BL)에 연결된 판독 회로(도시되지 않음)가 동작되도록 일정한 전위가 상기 소스선(SL)에 공급된다. 여기에서, 상기 소스선(SL) 및 상기 비트선(BL) 사이의 상기 복수의 트랜지스터들(1000)이 판독이 수행되는 상기 행의 상기 트랜지스터들(1000)을 제외하고 온이며; 그러므로, 상기 소스선(SL) 및 상기 비트선(BL) 사이의 도전도(conductance)는 판독이 수행되는 상기 행의 상기 트랜지스터(1000)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 상기 트랜지스터들의 도전도는 판독이 수행되는 상기 행의 상기 트랜지스터(1000)의 상기 게이트 전극에서의 전하에 의존하여 변하기 때문에, 상기 비트선(BL)의 전위는 그에 따라 변화한다. 상기 판독 회로를 가진 상기 비트선의 전위를 판독함으로써, 데이터는 상기 지정된 행의 메모리 셀들로부터 판독될 수 있다.
도 8b에서의 상기 반도체 장치는 복수의 소스선들(SL), 복수의 비트선들(BL), 복수의 제 1 신호선들(S1), 복수의 제 2 신호선들(S2), 복수의 워드선들(WL), 및 복수의 상기 메모리 셀들(1050)을 포함한다. 상기 트랜지스터(1000)의 게이트 전극, 상기 트랜지스터(1010)의 상기 소스 전극 및 상기 드레인 전극 중 하나, 및 상기 용량 소자(1020)의 전극들 중 하나는 서로 전기적으로 연결된다. 상기 소스선(SL) 및 상기 트랜지스터(1000)의 상기 소스 전극은 서로 전기적으로 연결된다. 상기 비트선(BL) 및 상기 트랜지스터(1000)의 상기 드레인 전극은 서로 전기적으로 연결된다. 또한, 상기 제 1 신호선(S1) 및 상기 트랜지스터(1010)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 서로 전기적으로 연결되며, 상기 제 2 신호선(S2) 및 상기 트랜지스터(1010)의 상기 게이트 전극은 서로 전기적으로 연결된다. 상기 워드선(WL) 및 상기 용량 소자(1020)의 상기 전극들 중 다른 하나는 서로 전기적으로 연결된다.
도 8b에서의 상기 반도체 장치에서, 기록 동작 및 판독 동작은 각각의 행에서 수행된다. 상기 기록 동작은 도 8a에서의 상기 반도체 장치의 것과 유사한 방식으로 수행된다. 상기 판독 동작은 다음과 같이 수행된다. 먼저, 상기 트랜지스터들(1000)의 상기 게이트 전극들에 주어진 전하에 상관없이 상기 트랜지스터(1000)가 턴 오프되는 전위가 판독이 수행되는 상기 행 이외의 상기 행들의 상기 워드선들(WL)에 공급되어, 판독이 수행되는 상기 행 이외의 상기 행들의 상기 트랜지스터들(1000)이 턴 오프되도록 한다. 그 후, 상기 트랜지스터들(1000)의 온 상태 또는 오프 상태가 상기 트랜지스터들(1000)의 상기 게이트 전극들에서의 전하에 의존하여 결정되는 전위(판독 전위)가 판독이 수행되는 상기 행의 상기 워드선(WL)에 공급된다. 그 후, 상기 비트선들(BL)에 연결된 판독 회로(도시되지 않음)가 동작되도록 일정한 전위가 상기 소스선들(SL)에 공급된다. 여기에서, 상기 소스선들(SL) 및 상기 비트선들(BL) 간의 도전도는 판독이 수행되는 상기 행의 상기 트랜지스터들(1000)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 상기 비트선들(BL)의 전위는 판독이 수행되는 상기 행의 상기 트랜지스터들(1000)의 상기 게이트 전극들에서의 전하에 의존한다. 상기 판독 회로를 가진 상기 비트선들의 상기 전위를 판독함으로써, 데이터가 상기 지정된 행의 상기 메모리 셀들로부터 판독될 수 있다.
상기 메모리 셀들(1050)의 각각에 유지될 수 있는 데이터의 양은 상기 설명에서 1 비트이지만, 이 실시예의 상기 반도체 장치의 구조는 이에 한정되지 않는다. 상기 메모리 셀들(1050)의 각각에 유지되는 데이터의 양은 상기 트랜지스터(1000)의 상기 게이트 전극에 공급될 3 이상의 전위들을 준비함으로써 증가될 수 있다. 예를 들면, 상기 트랜지스터(1000)의 상기 게이트 전극에 공급될 전위들의 수가 4인 경우에, 2 비트들의 데이터가 상기 메모리 셀들의 각각에 유지될 수 있다.
다음으로, 도 8a 및 도 8b에 도시된 상기 반도체 장치들을 위해 사용될 수 있는 판독 회로의 예들이 도 9a 내지 도 9c를 참조하여 설명된다.
도 9a는 판독 회로의 개략도를 도시한다. 상기 판독 회로는 트랜지스터 및 감지 증폭기 회로를 포함한다.
데이터의 판독시, 단자(A)는 데이터가 판독되는 메모리 셀이 연결되는 비트선에 연결된다. 또한, 상기 단자(A)가 제어되도록 바이어스 전위(Vbias)가 트랜지스터의 게이트 전극에 인가된다.
상기 메모리 셀(1050)의 저항값은 저장된 데이터에 의존하여 변화한다. 구체적으로, 상기 선택된 메모리 셀(1050)의 상기 트랜지스터(1000)가 턴 온될 때, 상기 메모리 셀(1050)은 낮은 저항을 가지는 반면, 상기 선택된 메모리 셀(1050)의 상기 트랜지스터(1000)가 턴 오프될 때, 상기 메모리 셀(1050)은 높은 저항을 가진다.
상기 메모리 셀이 높은 저항을 가질 때, 상기 단자(A)의 전위는 기준 전위(Vref)보다 높으며, 상기 감지 증폭기 회로는 상기 단자(A)의 상기 전위에 대응하는 전위를 출력한다. 다른 한편으로, 상기 메모리 셀이 낮은 저항을 가질 때, 상기 단자(A)의 전위는 상기 기준 전위(Vref)보다 낮으며, 상기 감지 증폭기 회로는 상기 단자(A)의 상기 전위에 대응하는 전위를 출력한다.
따라서, 상기 판독 회로를 사용함으로써, 데이터가 상기 메모리 셀로부터 판독될 수 있다. 이 실시예의 상기 판독 회로는 예들 중 하나임을 주의하자. 또 다른 회로가 사용될 수 있다. 상기 판독 회로는 프리차지 회로(precharge circuit)를 더 포함할 수 있다. 상기 기준 전위(Vref) 대신에, 기준 비트선이 상기 감지 증폭기 회로에 연결될 수 있다.
도 9b는 감지 증폭기 회로들의 일 예인 차동 감지 증폭기를 도시한다. 상기 차동 감지 증폭기는 입력 단자(Vin(+))와 입력 단자(Vin(-)), 및 출력 단자(Vout)를 가지며, Vin(+) 및 Vin(-) 사이의 전위차를 증폭시킨다. 상기 Vout의 출력은 Vin(+)의 전위가 Vin(-)의 전위보다 높은 경우에 대략 높으며, Vin(+)의 전위가 Vin(-)의 전위보다 낮은 경우에 대략 낮다. 상기 차동 감지 증폭기가 상기 판독 회로를 위해 사용되는 경우에, Vin(+) 및 Vin(-) 중 하나는 상기 단자(A)에 연결되며, 상기 기준 전위(Vref)는 Vin(+) 및 Vin(-) 중 다른 하나에 공급된다.
도 9c는 감지 증폭기 회로들의 일 예인 래치 감지 증폭기를 도시한다. 상기 래치 감지 증폭기는 입력/출력 단자들(V1, V2) 및 제어 신호들(Sp, Sn)의 입력 단자들을 가진다. 먼저, 상기 제어 신호들(Sp, Sn)은 각각 신호(High) 및 신호(Low)로 설정되며, 전원 전위(Vdd)는 중단된다. 그 후, 비교될 전위들(V1in 및 V2in)이 각각 V1 및 V2에 공급된다. 그 후, 상기 제어 신호들(Sp, Sn)은 각각 신호(Low) 및 신호(High)로 설정되며, 전위 전위(Vdd)가 공급된다. 비교될 상기 전위들(V1in 및 V2in)이 관계(V1in>V2in)를 만족한다면, 상기 V1의 출력은 High이고 V2의 출력은 Low인 반면, 상기 전위들이 상기 관계(V1in<V2in)를 만족한다면, V1의 출력은 Low이고 V2의 출력은 High이다. 이러한 관계를 이용함으로써, V1in 및 V2in 간의 차가 증폭될 수 있다.상기 래치 감지 증폭기가 상기 판독 회로를 위해 사용되는 경우에, V1 및 V2 중 하나는 스위치를 통해 상기 단자(A) 및 상기 출력 단자에 연결되며, 상기 기준 전위(Vref)는 V1 및 V2 중 다른 하나에 공급된다.
메모리 장치로서 사용될 수 있는 상기 반도체 장치에서, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 상기 메모리 셀에서 상기 기록 트랜지스터로서 사용될 때, 상기 기록 트랜지스터의 단채널 효과가 억제될 수 있으며, 미세화가 실현될 수 있다. 그러므로, 메모리 장치로서 사용될 수 있는 반도체 장치의 고 집적화가 실현될 수 있다.
이 실시예에 설명된 상기 방법들 및 구조들은 다른 실시예들에 설명된 상기 방법들 및 구조들 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 5)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 응용 예가 도 10을 참조하여 설명될 것이다. 여기에서는, 중앙 처리 유닛(CPU)이 설명된다.
CPU의 블록도의 일 예가 도 10에 도시된다. 도 10에 도시된 CPU(1101)는 타이밍 제어 회로(1102), 명령 디코더(1103), 레지스터 어레이(1104), 어드레스 로직 및 버퍼 회로(1105), 데이터 버스 인터페이스(1106), 연산 로직 회로(ALU)(1107), 명령 레지스터(1108) 등을 포함한다.
이들 회로들은 상기 실시예들에 설명된 상기 트랜지스터, 인버터 회로, 저항 소자, 용량 소자 등을 사용하여 제조된다. 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)는 상기 오프-상태 전류가 매우 낮게 할 수 있으며, 이것은 상기 CPU(1101)에 의해 소비된 전력을 감소시킬 수 있다. 또한, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 때, 단채널 효과가 억제될 수 있으며, 미세화가 실현될 수 있다.
이하에서, 상기 CPU(1101)에 포함된 회로들이 간단하게 설명된다. 상기 타이밍 제어 회로(1102)는 외부로부터 명령들을 수신하고, 그것들을 내부를 위한 정보로 변환하며, 상기 정보를 또 다른 블록으로 송신한다. 또한, 상기 타이밍 제어 회로는 내부 동작에 따라, 메모리의 판독 및 기록과 같은 지시들을 외부에 제공한다. 상기 명령 디코더(1103)는 상기 외부로부터의 명령을 상기 내부를 위한 명령으로 변환하도록 작용한다. 상기 레지스터 어레이(1104)는 데이터를 일시적으로 저장하는 기능을 가진다. 상기 어드레스 로직 및 버퍼 회로(1105)는 외부 메모리의 어드레스를 지정하는 기능을 가진다. 상기 데이터 버스 인터페이스(1106)는 외부 메모리 또는 프린터와 같은 디바이스의 안과 밖에서 데이터를 취하기 위한 회로이다. 상기 ALU(1107)는 동작을 수행하는 기능을 가진다. 상기 명령 레지스터(1108)는 명령을 일시적으로 저장하는 기능을 가진다. 상기 CPU는 이러한 회로들의 조합을 포함한다.
상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 적어도 상기 CPU(1101)의 일부를 위해 사용될 때, 단채널 효과가 억제될 수 있으며, 미세화가 실현될 수 있다. 그 결과, 상기 CPU(1101)의 고집적화가 실현될 수 있다.
이 실시예에 설명된 상기 구조들, 방법들 등은 다른 실시예들에 설명된 상기 구조들, 방법들 등 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 6)
이 실시예에서, 개시된 본 발명의 일 실시예에 따른 반도체 장치의 응용 예가 도 11a 및 도 11b를 참조하여 설명될 것이다. 여기에서는, 대상의 정보를 판독하기 위한 이미지 감지 기능을 가진 반도체 장치의 일 예가 설명된다. 회로도에서, 몇몇 경우들에서, "OS"는 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위해 상기 트랜지스터 외에 쓰여진다는 것을 주의하자.
이미지 감지 기능을 가진 반도체 장치의 일 예가 도 11a에 도시된다. 도 11a는 포토센서의 등가 회로도이며 도 11b는 상기 포토센서의 일부의 단면도이다.
포토다이오드(1202)의 일 전극은 포토다이오드 리셋 신호선(1212)에 전기적으로 연결되며, 상기 포토다이오드(1202)의 다른 전극은 트랜지스터(1204)의 게이트 전극에 전기적으로 연결된다. 상기 트랜지스터(1204)의 소스 전극 및 드레인 전극 중 하나는 포토센서 기준 신호선(1218)에 전기적으로 연결되며, 상기 트랜지스터(1204)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 트랜지스터(1206)의 소스 전극 및 드레인 전극 중 하나에 전기적으로 연결된다. 상기 트랜지스터(1206)의 게이트 전극은 게이트 신호선(1214)에 전기적으로 연결되며, 상기 트랜지스터(1206)의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 포토센서 출력 신호선(1216)에 전기적으로 연결된다.
여기에서, 도 11a에 도시된 상기 트랜지스터(1204) 및 상기 트랜지스터(1206)는 각각 산화물 반도체를 포함한다. 산화물 반도체를 포함한 상기 트랜지스터로서, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 수 있다. 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)의 사용으로, 상기 트랜지스터의 오프 상태에서의 리크 전류의 양은 상당히 감소될 수 있으며, 그에 의해 상기 포토센서의 광검출 정확도는 향상될 수 있다. 더욱이, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 때, 상기 트랜지스터의 단채널 효과가 억제될 수 있고, 미세화가 실현될 수 있다. 그 결과, 상기 포토다이오드의 면적은 증가될 수 있으며, 상기 포토센서의 광검출 정확도는 향상될 수 있다.
도 11b는 상기 포토센서에서의 상기 포토다이오드(1202) 및 상기 트랜지스터(1204)의 단면도이며, 여기에서 센서로서 기능하는 상기 포토다이오드(1202) 및 상기 트랜지스터(1204)는 절연 표면을 가진 기판(1222)(TFT 기판) 위에 제공된다. 기판(1224)은 접착층(1228)을 사용하여 상기 포토다이오드(1202) 및 상기 트랜지스터(1024) 위에 제공된다. 상기 트랜지스터(1204) 위에, 절연층(1234), 층간 절연층(1236), 및 층간 절연층(1238)이 제공된다.
게이트 전극층(1240)이 그와의 전기적 연결을 갖도록 상기 트랜지스터(1204)의 상기 게이트 전극과 동일한 층으로 형성된다. 상기 게이트 전극층(1240)은 상기 절연층(1234) 및 상기 층간 절연층(136)에 제공된 개구를 통해 상기 층간 절연층(1236) 위에 제공된 전극층(1242)에 전기적으로 연결된다. 상기 포토다이오드(1202)가 상기 전극층(1242) 위에 제공되기 때문에, 상기 포토다이오드(1202) 및 상기 트랜지스터(1204)는 상기 게이트 전극층(1240) 및 상기 전극층(1242)을 통해 전기적으로 연결된다.
상기 포토다이오드(1202)는 제 1 반도체 층(1226a), 제 2 반도체 층(1226b), 및 제 3 반도체 층(1226c)이 상기 전극층(1242) 측으로부터 이러한 순서로 적층되는 구조를 가진다. 즉, 상기 포토다이오드(1202)에서, 상기 전극층(1242)은 상기 제 1 반도체 층(1226a)에 전기적으로 연결되며 상기 층간 절연층(1238) 위에 제공된 전극층(1244)은 상기 제 3 반도체 층(1226c)에 전기적으로 연결된다.
여기에서, 상기 제 1 반도체 층(1226a)으로서 n-형 도전성을 가진 반도체 층, 상기 제 2 반도체 층(1226b)으로서 고-저항 반도체 층(i-형 반도체 층), 및 상기 제 3 반도체 층(1226c)으로서 p-형 도전성을 가진 반도체 층이 적층되는 핀 포토다이오드가 일 예로서 도시된다.
상기 제 1 반도체 층(1226a)은 n-형 반도체 층이며 n-형 도전성을 부여하는 불순물 원소를 포함한 비정질 실리콘 막을 사용하여 형성된다. 상기 제 1 반도체 층(1226a)은 15족에 속하는 불순물 원소(인(P)과 같은)를 포함한 반도체 재료 가스를 사용한 플라즈마 CVD 법에 의해 형성된다. 상기 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. 또한 대안적으로, 불순물 원소를 포함하지 않는 비정질 실리콘 막이 형성될 수 있으며, 그 후 불순물 원소가 확산법 또는 이온 주입법에 의해 상기 비정질 실리콘 막에 도입될 수 있다. 가열 등이 상기 불순물 원소를 확산시키기 위해 이온 주입법 등에 의해 상기 불순물 원소를 도입한 후 행해질 수 있다. 이 경우에, 비정질 실리콘 막의 형성 방법으로서, LPCVD 법, 화학적 기상 성장법, 스퍼터링 법 등이 사용될 수 있다. 상기 제 1 반도체 층(1226a)은 바람직하게는 20 nm 이상 200 nm 이하의 두께를 갖도록 형성된다.
상기 제 2 반도체 층(1226b)은 i-형 반도체 층(진성 반도체 층)이며, 비정질 실리콘 막을 사용하여 형성된다. 상기 제 2 반도체 층(1226b)의 형성에 대해, 비정질 실리콘 막이 반도체 재료 가스의 사용으로 플라즈마 CVD 법에 의해 형성된다. 상기 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. 상기 제 2 반도체 층(1226b)은 대안적으로 LPCVD 법, 화학적 기상 성장법, 스퍼터링 법 등에 의해 형성될 수 있다. 상기 제 2 반도체 층(1226b)은 바람직하게는 200 nm 이상 1000 nm 이하의 두께를 갖도록 형성된다.
상기 제 3 반도체 층(1226c)은 p-형 반도체 층이며 p-형 도전성을 부여하는 불순물 원소를 포함한 비정질 실리콘 막을 사용하여 형성될 수 있다. 상기 제 3 반도체 층(1226c)은 13족에 속하는 불순물 원소(붕소(B)와 같은)를 포함한 반도체 재료 가스의 사용으로 플라즈마 CVD 법에 의해 형성된다. 상기 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. 또한 대안적으로, 불순물 원소를 포함하지 않는 비정질 실리콘 막이 형성될 수 있으며, 그 후 불순물 원소가 확산법 또는 이온 주입법에 의해 상기 비정질 실리콘 막에 도입될 수 있다. 가열 등이 상기 불순물 원소를 확산시키기 위해 이온 주입법 등에 의해 상기 불순물 원소를 도입한 후 행해질 수 있다. 이 경우에, 상기 비정질 실리콘 막의 형성 방법으로서, LPCVD 법, 화학적 기상 성장법, 스퍼터링 법 등이 사용될 수 있다. 상기 제 3 반도체 층(1226c)은 바람직하게는 10 nm 이상 50 nm 이하의 두께를 갖도록 형성된다.
상기 제 1 반도체 층(1226a), 상기 제 2 반도체 층(1226b), 및 상기 제 3 반도체 층(1226c)이 반드시 비정질 반도체를 사용하여 형성되는 것은 아니지만, 그것들은 다결정 반도체 또는 미결정 반도체(반-정질 반도체(SAS))를 사용하여 형성될 수 있다.
상기 비결정 반도체는 깁스 자유 에너지(Gibbs free energy)가 고려될 때 비정질 및 단결정 사이에서 중간의 준안정 상태에 속한다. 즉, 상기 비결정 반도체 막은 자유 에너지에 관해서 안정되는 제 3 상태를 가진 반도체이며 단거리 질서 및 격자 왜곡을 가진다. 주상형 또는 침형 결정들이 기판 표면에 대해서 법선 방향으로 성장한다. 미결정 반도체의 대표적인 예인, 미결정 실리콘의 라만 스펙트럼의 피크는 520 ㎝-1보다 낮은 파수들을 향해 시프트하며, 이것은 단결정 실리콘의 라만 스펙트럼의 피크를 나타낸다. 즉, 상기 미결정 실리콘의 상기 라만 스펙트럼의 피크는 단결정 실리콘을 나타내는 520 ㎝-1 및 비정질 실리콘을 나타내는 480 ㎝-1 사이에 존재한다. 또한, 미결정 실리콘은 적어도 미결합수(dangling bond)를 종단시키기 위해 1 원자%로 수소 또는 할로겐을 포함한다. 게다가, 미결정 실리콘은 격자 왜곡을 추가로 촉진시키기 위해 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 원소를 포함하여, 안정성이 증가되고 양호한 미결정 반도체 막이 획득될 수 있도록 한다.
이러한 미결정 반도체 막은 수십 메가헤르츠 내지 수백 메가헤르츠의 주파수를 가진 고-주파수 플라즈마 CVD 법, 또는 1 GHz 이상의 주파수를 가진 마이크로파 플라즈마 CVD 법에 의해 형성될 수 있다. 통상적으로, 상기 미결정 반도체 막은 수소로 희석되는 SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, 또는 SiF4과 같은 수소화 실리콘을 사용하여 형성될 수 있다. 수소화 실리콘 및 수소 이외에 헬륨, 아르곤, 크립톤, 또는 네온으로부터 선택된 하나 또는 복수의 종류들의 희가스 원소들을 가진 희석으로, 상기 미결정 반도체 막이 형성될 수 있다. 상기 경우에, 수소 대 수소화 실리콘의 유량비는 5:1 내지 200:1, 바람직하게는 50:1 내지 150:1, 더욱 바람직하게는 100:1이다. 또한, CH4 또는 C2H6과 같은 탄화물 가스, GeH4 또는 GeF4, F2 등과 같은 게르마늄 가스가 실리콘을 포함한 가스로 혼합될 수 있다.
또한, 광전 효과에 의해 생성된 홀들의 이동도가 전자들의 것보다 낮기 때문에, 핀 포토다이오드는 상기 p-형 반도체 층 측 상에서의 표면이 수광면으로서 사용될 때 양호한 특성들을 가진다. 여기에서, 상기 포토다이오드(1202)는 상기 표면(1224) 측 상에서 입사광(1230)을 수신하며 그것을 전기 신호로 변환한다. 또한, 상기 수광면 상에서의 상기 반도체 층의 것으로부터 반대인 도전형을 가진 상기 반도체 층에 도달하는 광은 외란광(disturbance light)이며; 그러므로, 상기 전극층(1242)은 바람직하게는 차광 도전막을 사용하여 형성된다. 상기 n-형 반도체 층 측의 표면이 대안적으로 수광면으로서 사용될 수 있다는 것을 주의하자.
상기 입사광(1230)이 상기 기판(1224) 측의 표면상에서 입사할 때, 적어도 상기 트랜지스터(1204)의 상기 산화물 반도체 층의 채널 형성 영역이 상기 트랜지스터(1204)의 상기 게이트 전극의 입사광(1230)으로부터 차단될 수 있다.
절연 재료의 사용으로, 상기 절연층(1234), 상기 층간 절연층(1236), 및 상기 층간 절연층(1238)이 스퍼터링 법, SOG 법, 스핀 코팅, 딥 코팅(dip coating), 스프레이 코팅, 또는 액적 토출법(예로서, 잉크-젯 법, 스크린 인쇄, 오프셋 인쇄 등)과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 툴(장비)을 갖고, 상기 재료에 의존하여 형성될 수 있다.
상기 절연층(1234)은 산화 실리콘 층, 산질화 실리콘 층, 질화 실리콘 층, 질화 산화 실리콘 층, 산화 알루미늄 층, 산화 질화 알루미늄 층, 질화 알루미늄 층 또는 질화 산화 알루미늄 층과 같은 산화물 절연층 또는 질화물 절연층 중 임의의 것의 단층 또는 적층을 갖도록 무기 절연 재료를 사용하여 형성될 수 있다. 높은 내전압을 가진 치밀하고 고-품질의 절연층의 형성이 가능하기 때문에 바람직하게는 마이크로파(2.45 GHz)를 사용한 고-밀도 플라즈마 CVD 법이 이용된다.
표면 거칠기의 감소를 위해, 평탄화 절연막으로서 기능하는 절연층이 바람직하게는 상기 층간 절연층(1236) 및 상기 층간 절연층(1238)으로서 사용된다. 상기 층간 절연층(1236) 및 상기 층간 절연층(1238)이 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 또는 에폭시와 같은 내열성을 가진 유기 절연 재료를 사용하여 형성될 수 있다. 이러한 유기 절연 재료들 외에, 저-유전율 재료(로우-k 재료), 실록산-계 수지, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 등의 단층 또는 적층들을 사용하는 것이 가능하다.
상기 포토다이오드(1202) 상에서의 입사광(1230)이 검출될 때, 대상물의 데이터가 판독될 수 있다. 백라이트와 같은 광원이 대상물의 데이터를 판독할 때 사용될 수 있다는 것을 주의하자.
상술된 포토센서에서의 산화물 반도체를 포함한 상기 트랜지스터로서, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 수 있다. 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)의 사용으로, 상기 트랜지스터의 오프 상태에서의 리크 전류의 양은 상당히 감소될 수 있으며; 그에 따라, 상기 포토센서의 광검출 정확도가 향상될 수 있다. 더욱이, 상기 실시예에 설명된 상기 트랜지스터(162) 또는 상기 트랜지스터(262)가 사용될 때, 상기 트랜지스터의 단채널 효과는 억제될 수 있으며, 미세화가 실현될 수 있다. 그 결과, 상기 포토다이오드의 면적이 증가될 수 있으며, 상기 포토센서의 광검출 정확도가 향상될 수 있다.
이 실시예에 설명된 상기 방법들 및 구조들은 다른 실시예들에 설명된 상기 방법들 및 구조들 중 임의의 것과 적절하게 조합될 수 있다.
(실시예 7)
이 실시예에서, 상기 실시예들 중 임의의 것에 설명된 상기 반도체 장치가 적용되는 전가 기기들이 도 12a 내지 도 12f를 참조하여 설명될 것이다. 이 실시예에서, 상기 실시예들 중 임의의 것에서의 상기 반도체 장치가 컴퓨터, 휴대 전화기(또한, 휴대 전화 또는 휴대 전화 장치로서 불리우는), 휴대 정보 단말(휴대용 게임기, 오디오 재생 장치 등을 포함한), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 및 텔레비전 장치(또한, 텔레비전 또는 텔레비전 수신기로서 불리우는)에 적용되는 경우가 설명될 것이다.
도 12a는 하우징(housing)(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함한 랩탑 퍼스널 컴퓨터를 도시한다. 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치가 상기 하우징(701) 및 상기 하우징(702) 중 적어도 하나에 제공된다. 따라서, 상기 랩탑 퍼스널 컴퓨터는 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
도 12b는 본체(711)가 표시부(713), 외부 인터페이스(715), 조작 버튼들(714) 등을 구비한 휴대 정보 단말(개인용 디지털 보조기(PDA))을 도시한다. 또한, 상기 휴대 정보 단말의 동작을 위한 스타일러스(712) 등이 제공된다. 상기 본체(711)에서, 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치가 제공된다. 따라서, 상기 휴대 정보 단말은 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
도 12c는 전자 페이퍼를 실장한 전자 서적 판독기(720)를 도시한다. 상기 전자 서적 판독기는 두 개의 하우징들, 즉 하우징(721) 및 하우징(723)을 갖는다. 상기 하우징(721) 및 상기 하우징(723)은 각각 표시부(725) 및 표시부(727)를 구비한다. 상기 하우징들(721, 723)은 힌지부(hinge portion)(737)에 의해 연결되며 상기 힌지부(737)를 갖고 개폐될 수 있다. 상기 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비한다. 상기 하우징들(721, 723) 중 적어도 하나는 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치를 구비한다. 따라서, 상기 전자 서적 판독기는 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
도 12d는 두 개의 하우징들, 즉 하우징(740) 및 하우징(741)을 포함한 휴대 전화를 도시한다. 또한, 도 12d에 도시된 바와 같이 그것들이 개발되는 상태에서 상기 하우징(740) 및 상기 하우징(741)은 하나가 다른 하나 위에 겹쳐지도록 슬라이딩에 의해 시프트할 수 있으며; 그러므로, 상기 휴대 전화의 크기는 감소될 수 있으며, 이것은 상기 휴대 전화가 운반하기에 적절하게 만든다. 상기 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라 렌즈(747), 외부 접속 단자(748) 등을 포함한다. 상기 하우징(740)은 상기 유해 전화를 충전하기 위한 태양 전지(749), 외부 메모리 슬롯(750) 등을 포함한다. 또한, 안테나가 상기 하우징(741)에 통합된다. 상기 하우징들(740, 741) 중 적어도 하나는 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치를 구비한다. 따라서, 상기 휴대 전화는 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
도 12e는 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함한 디지털 카메라를 도시한다. 상기 본체(761)에서, 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치가 구비된다. 따라서, 상기 디지털 카메라는 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
도 12f는 하우징(771), 표시부(773), 지지대(775) 등을 포함한 텔레비전 장치(770)를 도시한다. 상기 텔레비전 장치(770)는 상기 하우징(771)의 조작 스위치 또는 원격 제어기(780)를 갖고 조작될 수 있다. 상기 실시예들 중 임의의 것에서 설명된 상기 반도체 장치가 상기 하우징(771) 및 상기 원격 제어기(780) 상에 탑재된다. 따라서, 상기 텔레비전 장치는 예를 들면, 고속 동작 및 저 전력 소비를 실현할 수 있다.
상술된 바와 같이, 이 실시예에 설명된 상기 전자 기기들 상에, 상기 실시예들 중 임의의 것에 따른 상기 반도체 장치가 탑재된다. 그러므로, 상기 반도체 장치의 미세화로 인해 고속으로 동작하고 낮은 전력을 소비할 수 있는 전자 기기가 획득될 수 있다.
본 출원은 그 전체 내용들이 참조로서 여기에 포함되는, 2010년 3월 8일에 일본 특허청에 출원된 일본 특허 출원 번호 제2010-051021호에 기초한다.
100: 기판 102: 보호층
104: 반도체 영역 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
116: 채널 형성 영역 120: 불순물 영역
122: 금속층 124: 금속 화합물 영역
128, 130: 절연층 140: 기체
141a, 141b, 142a, 142b: 도전층 143a, 143: 절연층
144: 산화물 반도체 층 146: 게이트 절연층
148a : 게이트 전극 148b: 전극
150, 152 : 절연층 160, 162: 트랜지스터
164: 용량 소자 241a, 241b, 242a, 242b: 도전층
262: 트랜지스터 701, 702: 하우징
703: 표시부 704: 키보드
711: 본체 712: 스타일러스
713: 표시부 714: 조작 버튼
715: 외부 인터페이스 720 : 전자 서적 판독기
721, 723: 하우징 725, 727: 표시부
731: 전원 733: 조작키
735: 스피커 737: 힌지부
740, 741: 하우징 742: 표시 패널
743: 스피커 744: 마이크로폰
745: 조작 키 746: 포인팅 디바이스
747: 카메라 렌즈 748: 외부 접속 단자
749: 태양 전지 750: 외부 메모리 슬롯
761: 본체 763: 접안부
764: 조작 스위치 765: 표시부
766: 배터리 767: 표시부
770: 텔레비전 장치 771: 하우징
773: 표시부 775: 지지대
780: 원격 제어기 1000, 1010: 트랜지스터
1020: 용량 소자 1050: 메모리 셀
1101 : CPU 1102: 타이밍 제어 회로
1103: 명령 디코더 1104: 레지스터 어레이
1105: 어드레스 로직 및 버퍼 회로 1106: 데이터 버스 인터페이스
1107: ALU 1108: 명령 레지스터
1202: 포토다이오드 1204, 1206: 트랜지스터
1212: 포토다이오드 리셋 신호선 1214: 게이트 신호선
1216: 포토센서 출력 신호선 1218 : 포토센서 기준 신호선
1222, 1224: 기판 1226a, 1226b, 1226c: 반도체 층
1228: 접착층 1230: 입사광
1234: 절연층 1236, 1238: 층간 절연층
1240: 게이트 전극층 1242, 1244: 전극층

Claims (22)

  1. 반도체 장치에 있어서,
    제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 갖는 제 2 도전층을 포함한 배선;
    상기 배선 위에 개구부를 갖는 절연층;
    상기 절연층 위의 반도체 층;
    상기 반도체 층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하며,
    상기 반도체 층은 상기 배선에서의 상기 제 2 도전층의 단층(single layer)을 포함한 영역에서 상기 개구부를 통해 상기 배선의 일부와 접하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전층은 채널 길이 방향으로 상기 제 1 도전층보다 긴 길이를 갖는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 도전층의 재료는 상기 반도체 층의 재료보다 큰 일 함수를 갖는 금속 재료인, 반도체 장치.
  4. 제 1 항에 있어서,
    외부 회로와의 접속을 위해 이어지는 상기 배선에서의 영역은 상기 제 1 도전층의 단층을 포함하는 영역 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층을 포함하는 영역인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 배선에서의 상기 제 2 도전층의 상기 단층을 포함한 상기 영역은 채널 폭 방향으로 상기 제 1 도전층의 단부(edge portion)를 넘어 신장되는 상기 제 2 도전층을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 도전층은 온 상태이며 상기 제 1 도전층과 직접 접하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 도전층은 상기 제 2 도전층의 재료보다 높은 도전성을 갖는 재료를 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 배선은 드레인 배선인, 반도체 장치.
  9. 반도체 장치에 있어서,
    제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 갖는 제 2 도전층을 각각 포함하는 소스 배선 및 드레인 배선;
    상기 소스 배선 및 상기 드레인 배선 위에 개구부를 갖는 절연층;
    상기 절연층 위의 반도체 층;
    상기 반도체 층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하며,
    상기 반도체 층은 상기 소스 배선 또는 상기 드레인 배선에서의 상기 제 2 도전층의 단층을 포함한 영역에서 상기 개구부를 통해 상기 소스 배선 또는 상기 드레인 배선의 일부와 접하고,
    상기 반도체 층은 산화물 반도체 층인, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 도전층은 채널 길이 방향으로 상기 제 1 도전층보다 긴 길이를 갖는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 도전층의 재료는 상기 반도체 층의 재료보다 높은 일 함수를 갖는 금속 재료인, 반도체 장치.
  12. 제 9 항에 있어서,
    외부 회로와의 접속을 위해 이어지는 상기 소스 배선 및 상기 드레인 배선의 각각에서의 영역은 상기 제 1 도전층의 단층을 포함한 영역 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층을 포함한 영역인, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 소스 배선 또는 상기 드레인 배선에서의 상기 제 2 도전층의 상기 단층을 포함한 상기 영역은 채널 폭 방향으로 상기 제 1 도전층의 단부를 넘어 신장되는 상기 제 2 도전층을 포함하는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 2 도전층은 온 상태이며 상기 제 1 도전층과 직접 접하는, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 도전층은 상기 제 2 도전층의 재료보다 높은 도전성을 갖는 재료를 포함하는, 반도체 장치.
  16. 반도체 장치에 있어서,
    제 1 도전층 및 상기 제 1 도전층보다 작은 두께를 갖는 제 2 도전층을 각각 포함하는 소스 배선 및 드레인 배선;
    상기 소스 배선 및 상기 드레인 배선 위에 개구부를 갖는 절연층;
    상기 절연층 위의 반도체 층;
    상기 반도체 층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극을 포함하며,
    상기 반도체 층은 상기 소스 배선 또는 상기 드레인 배선에서의 상기 제 2 도전층의 단층을 포함한 영역에서 상기 개구부를 통해 상기 소스 배선 또는 상기 드레인 배선의 일부와 접하고,
    상기 반도체 층은 산화물 반도체 층이며,
    상기 절연층은 상기 소스 배선과 상기 드레인 배선 사이의 공간을 채우도록 제공되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 도전층은 채널 길이 방향으로 상기 제 1 도전층보다 긴 길이를 갖는, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 2 도전층의 재료는 상기 반도체 층의 재료보다 높은 일 함수를 갖는 금속 재료인, 반도체 장치.
  19. 제 16 항에 있어서,
    외부 회로와의 접속을 위해 이어지는 상기 소스 배선 및 상기 드레인 배선의 각각에서의 영역은 상기 제 1 도전층의 단층을 포함한 영역 또는 상기 제 1 도전층 및 상기 제 2 도전층의 적층을 포함한 영역인, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 소스 배선 또는 상기 드레인 배선에서의 상기 제 2 도전층의 상기 단층을 포함한 상기 영역은 채널 폭 방향으로 상기 제 1 도전층의 단부를 넘어 신장된 상기 제 2 도전층을 포함하는, 반도체 장치.
  21. 제 16 항에 있어서,
    상기 제 2 도전층은 온 상태이며 상기 제 1 도전층과 직접 접하는, 반도체 장치.
  22. 제 16 항에 있어서,
    상기 제 1 도전층은 상기 제 2 도전층의 재료보다 높은 도전성을 갖는 재료를 포함하는, 반도체 장치.
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