JP2903759B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）及びその製造方法に関する。近年，液晶ディスプレ
イ（ＬＣＤ）の駆動素子として，ＴＦＴマトリックスが
使用されるようになった。このようなＴＦＴマトリック
ス駆動ＬＣＤは，小型テレビに実用化されており, さら
に大型テレビやラップトップ型パソコンのディスプレイ
に需要が見込まれている。その製造技術は年々進歩して
いるが，いまだ充分とはいえず，例えば，表示品質を阻
害しているクロストーク（ある画素が他の画素のデータ
の影響を受けること）や，ＤＣレベルシフト（ゲート電
圧の立ち下がり時のデータ電圧のＤＣ変化）を無くす必
要がある。
Ｔ）及びその製造方法に関する。近年，液晶ディスプレ
イ（ＬＣＤ）の駆動素子として，ＴＦＴマトリックスが
使用されるようになった。このようなＴＦＴマトリック
ス駆動ＬＣＤは，小型テレビに実用化されており, さら
に大型テレビやラップトップ型パソコンのディスプレイ
に需要が見込まれている。その製造技術は年々進歩して
いるが，いまだ充分とはいえず，例えば，表示品質を阻
害しているクロストーク（ある画素が他の画素のデータ
の影響を受けること）や，ＤＣレベルシフト（ゲート電
圧の立ち下がり時のデータ電圧のＤＣ変化）を無くす必
要がある。
【０００２】
【従来の技術】図７はトップゲートスタガー型ＴＦＴを
用いたＴＦＴマトリックスの構造の説明図で，(a) はＴ
ＦＴマトリックスの斜視図, (b)はＴＦＴ素子の断面図
であり，１はガラス基板，２はドレイン電極，３はソー
ス電極兼画素電極，４は動作半導体層，4aはソース側一
導電型半導体層，4bはドレイン側一導電型半導体層，５
はゲート絶縁層，６はデータバスライン，７はゲート絶
縁層兼層間絶縁層，８はゲート電極を表す。
用いたＴＦＴマトリックスの構造の説明図で，(a) はＴ
ＦＴマトリックスの斜視図, (b)はＴＦＴ素子の断面図
であり，１はガラス基板，２はドレイン電極，３はソー
ス電極兼画素電極，４は動作半導体層，4aはソース側一
導電型半導体層，4bはドレイン側一導電型半導体層，５
はゲート絶縁層，６はデータバスライン，７はゲート絶
縁層兼層間絶縁層，８はゲート電極を表す。
【０００３】ドレイン電極２にはデータバスライン６，
ゲート電極８にはゲートバスライン，ソース電極３には
画素電極が接続されており，このようなＴＦＴがマトリ
ックス状に配列されて１枚のＬＣＤパネルのＴＦＴ側基
板を形成している。
ゲート電極８にはゲートバスライン，ソース電極３には
画素電極が接続されており，このようなＴＦＴがマトリ
ックス状に配列されて１枚のＬＣＤパネルのＴＦＴ側基
板を形成している。
【０００４】この基板と対向する側にコモン電極を持つ
基板（図示せず）を液晶を挟んで配置し，ＬＣＤパネル
を構成する。ＬＣＤパネルのＴＦＴ基板側のｎ行ｍ列目
のＴＦＴには，ゲート電極８及びドレイン電極２に電圧
を印加する。図８に印加電圧波形と応答電圧波形を示
す。
基板（図示せず）を液晶を挟んで配置し，ＬＣＤパネル
を構成する。ＬＣＤパネルのＴＦＴ基板側のｎ行ｍ列目
のＴＦＴには，ゲート電極８及びドレイン電極２に電圧
を印加する。図８に印加電圧波形と応答電圧波形を示
す。
【０００５】ＶG はゲート電極８に印加されたゲート電
圧，ＶDATAはドレイン電極２に印加されたデータ電圧を
表し，ＴＦＴはあるタイミングでオン状態となり，その
瞬間のデータ電圧ＶDATAに対応して，ソース電極３に接
続された画素電極に電圧ＶD が書き込まれて表示を行
う。ＶCOM は対向電極の電位である。
圧，ＶDATAはドレイン電極２に印加されたデータ電圧を
表し，ＴＦＴはあるタイミングでオン状態となり，その
瞬間のデータ電圧ＶDATAに対応して，ソース電極３に接
続された画素電極に電圧ＶD が書き込まれて表示を行
う。ＶCOM は対向電極の電位である。
【０００６】従来のＴＦＴではアドレス用のゲート電圧
ＶG が立ち下がる時（ＴＦＴをオン状態からオフ状態に
する時）に画素電極に書き込まれた電圧ＶD がｎ型ＴＦ
Ｔでは負側に，ｐ型ＴＦＴでは正側にΔＶD だけシフト
するという問題がある。
ＶG が立ち下がる時（ＴＦＴをオン状態からオフ状態に
する時）に画素電極に書き込まれた電圧ＶD がｎ型ＴＦ
Ｔでは負側に，ｐ型ＴＦＴでは正側にΔＶD だけシフト
するという問題がある。
【０００７】この現象は大きく分けて次の二つの原因に
よっている。図９はＬＣＤパネルの電気的等価回路を示
し，第１の原因を説明するためのものである。
よっている。図９はＬＣＤパネルの電気的等価回路を示
し，第１の原因を説明するためのものである。
【０００８】ｎ行ｍ列目のＴＦＴアドレス時には，ゲー
ト電極（ゲートバスライン）８にｎ型ＴＦＴの場合には
正の電圧，ｐ型ＴＦＴの場合には負の電圧が印加され，
ゲートバスライン８と画素電極（ソース電極）３との間
に形成された容量結合ＣGSにはデータ以外の負の電荷
（ｎ型ＴＦＴの場合）または正の電荷（ｐ型ＴＦＴの場
合）が蓄積される。その後，ゲート電圧の立ち下がり時
には，この電荷が液晶の容量結合ＣLCに再配分されるた
め，画素電極３に書き込まれた電圧ＶD がｎ型ＴＦＴで
は負側に，ｐ型ＴＦＴでは正側にシフトする。
ト電極（ゲートバスライン）８にｎ型ＴＦＴの場合には
正の電圧，ｐ型ＴＦＴの場合には負の電圧が印加され，
ゲートバスライン８と画素電極（ソース電極）３との間
に形成された容量結合ＣGSにはデータ以外の負の電荷
（ｎ型ＴＦＴの場合）または正の電荷（ｐ型ＴＦＴの場
合）が蓄積される。その後，ゲート電圧の立ち下がり時
には，この電荷が液晶の容量結合ＣLCに再配分されるた
め，画素電極３に書き込まれた電圧ＶD がｎ型ＴＦＴで
は負側に，ｐ型ＴＦＴでは正側にシフトする。
【０００９】これについては，ゲートバスラインをシー
ルドする方法や，ｎ＋１番目のゲートバスラインにｎ番
目のゲートバスラインと対称な電圧を印加することによ
り打ち消す方法が提案されており，解決できることが示
されている。
ルドする方法や，ｎ＋１番目のゲートバスラインにｎ番
目のゲートバスラインと対称な電圧を印加することによ
り打ち消す方法が提案されており，解決できることが示
されている。
【００１０】図10はオン状態のＴＦＴの電荷を示す図
で, 第２の原因を説明するためのものである。ゲート電
極８にゲート電圧が印加されている時には，ゲート電極
８と半導体チャネル部の半導体層４間にゲート絶縁層７
を挟んで形成された容量ＣTFT に電荷が蓄積されてい
る。この電荷がゲート電圧が立ち下がる時にソース電極
３側とドレイン電極２側に分配される。そのため，画素
電極（ソース電極）３に書き込まれた電圧ＶD がｎ型Ｔ
ＦＴでは負側に，ｐ型ＴＦＴでは正側にシフトする。
で, 第２の原因を説明するためのものである。ゲート電
極８にゲート電圧が印加されている時には，ゲート電極
８と半導体チャネル部の半導体層４間にゲート絶縁層７
を挟んで形成された容量ＣTFT に電荷が蓄積されてい
る。この電荷がゲート電圧が立ち下がる時にソース電極
３側とドレイン電極２側に分配される。そのため，画素
電極（ソース電極）３に書き込まれた電圧ＶD がｎ型Ｔ
ＦＴでは負側に，ｐ型ＴＦＴでは正側にシフトする。
【００１１】本発明は，電圧シフトの第２の原因をなく
そうとするものである。
そうとするものである。
【００１２】
【発明が解決しようとする課題】第２の原因による電圧
シフトについてもう少し詳しく考察する。図11はｎ型Ｔ
ＦＴのソース電極３からドレイン電極２に至る電流経路
のバンド図で, (a) はオン状態，(b) はオフ状態を示
す。
シフトについてもう少し詳しく考察する。図11はｎ型Ｔ
ＦＴのソース電極３からドレイン電極２に至る電流経路
のバンド図で, (a) はオン状態，(b) はオフ状態を示
す。
【００１３】ゲート電極８に正電圧を印加したオン状態
では，半導体層はチャネル部において伝導帯下端がフェ
ルミレベルの下までひき下げられ，チャネル部はフェル
ミレベルから伝導帯下端の間に電子が満たされた状態と
なっている（図11(a))。
では，半導体層はチャネル部において伝導帯下端がフェ
ルミレベルの下までひき下げられ，チャネル部はフェル
ミレベルから伝導帯下端の間に電子が満たされた状態と
なっている（図11(a))。
【００１４】ゲート電極８に若干負の電圧を印加するこ
とにより，フェルミレベルは伝導帯下端と価電子帯上端
のほぼ中心に来てオフ状態となる（図11(b))。オン状態
からオフ状態に戻る際，チャネル部のフェルミレベルか
ら伝導帯下端の間に満たされたいた電子がソース電極３
及びドレイン電極２に分配され，画素電極（ソース電
極）３に書き込まれた電圧ＶD のシフトΔＶD が生じ
る。
とにより，フェルミレベルは伝導帯下端と価電子帯上端
のほぼ中心に来てオフ状態となる（図11(b))。オン状態
からオフ状態に戻る際，チャネル部のフェルミレベルか
ら伝導帯下端の間に満たされたいた電子がソース電極３
及びドレイン電極２に分配され，画素電極（ソース電
極）３に書き込まれた電圧ＶD のシフトΔＶD が生じ
る。
【００１５】
【課題を解決するための手段】図１(a) 〜(d) は第１の
実施例を示す工程順断面図，図２(a) 〜(e) は第２の実
施例を示す工程順断面図，図３(a) 〜(d) は第３の実施
例を示す工程順断面図（その１），図４(e) 〜(g) は第
３の実施例を示す工程順断面図（その２）である。
実施例を示す工程順断面図，図２(a) 〜(e) は第２の実
施例を示す工程順断面図，図３(a) 〜(d) は第３の実施
例を示す工程順断面図（その１），図４(e) 〜(g) は第
３の実施例を示す工程順断面図（その２）である。
【００１６】上記課題は，透明絶縁性基板１と, 該透明
絶縁性基板１上に配置されたゲート電極８，ソース電極
３，ドレイン電極２と, 該ソース電極３と該ドレイン電
極２間に配置されかつ該ゲート電極８とゲート絶縁層
５，７を介して配置された動作半導体層４と, 該動作半
導体層４と該ソース電極３間に配置され，両者を電気的
に接続するソース側一導電型半導体層4aと, 該動作半導
体層４と該ドレイン電極２間に配置され，両者を電気的
に接続するドレイン側一導電型半導体層4bを有し，該ド
レイン側一導電型半導体層4bの不純物濃度が該ソース側
一導電型半導体層4aの不純物濃度より大きい薄膜トラン
ジスタによって解決される。
絶縁性基板１上に配置されたゲート電極８，ソース電極
３，ドレイン電極２と, 該ソース電極３と該ドレイン電
極２間に配置されかつ該ゲート電極８とゲート絶縁層
５，７を介して配置された動作半導体層４と, 該動作半
導体層４と該ソース電極３間に配置され，両者を電気的
に接続するソース側一導電型半導体層4aと, 該動作半導
体層４と該ドレイン電極２間に配置され，両者を電気的
に接続するドレイン側一導電型半導体層4bを有し，該ド
レイン側一導電型半導体層4bの不純物濃度が該ソース側
一導電型半導体層4aの不純物濃度より大きい薄膜トラン
ジスタによって解決される。
【００１７】また，透明絶縁性基板１上に導電膜を被着
した後パターニングして，ソース電極３及びドレイン電
極２を形成する工程と, 該ドレイン電極２を接地し該ソ
ース電極３を電気的に孤立した状態で全面に一導電型の
不純物をイオン注入し，該ドレイン電極２中に該ソース
電極３中よりも多く一導電型不純物を導入する工程と，
全面に半導体層，絶縁層を順次積層した後パターニング
して該ソース電極３から該ドレイン電極２にまたがる動
作半導体層４とゲート絶縁層５を形成する工程と, 加熱
により該ソース電極３及び該ドレイン電極２から一導電
型不純物を該動作半導体層４に拡散させ，ソース側一導
電型半導体層4a及びドレイン側一導電型半導体層4bを形
成する工程と，該ゲート絶縁層５上にゲート電極８を形
成する工程とを有する薄膜トランジスタの製造方法によ
って解決される。
した後パターニングして，ソース電極３及びドレイン電
極２を形成する工程と, 該ドレイン電極２を接地し該ソ
ース電極３を電気的に孤立した状態で全面に一導電型の
不純物をイオン注入し，該ドレイン電極２中に該ソース
電極３中よりも多く一導電型不純物を導入する工程と，
全面に半導体層，絶縁層を順次積層した後パターニング
して該ソース電極３から該ドレイン電極２にまたがる動
作半導体層４とゲート絶縁層５を形成する工程と, 加熱
により該ソース電極３及び該ドレイン電極２から一導電
型不純物を該動作半導体層４に拡散させ，ソース側一導
電型半導体層4a及びドレイン側一導電型半導体層4bを形
成する工程と，該ゲート絶縁層５上にゲート電極８を形
成する工程とを有する薄膜トランジスタの製造方法によ
って解決される。
【００１８】
【作用】図５(a) 〜(d) は本発明の原理説明図（その
１）で，ＳＣＬＣ（空間電荷制限電流）に制限される半
導体層のない場合のｎ型ＴＦＴのソース電極３からドレ
イン電極２に至る電流経路のバンド図で，(a) はオン状
態, (d) はオフ状態, (b),(c)は途中の状態を示してい
る。
１）で，ＳＣＬＣ（空間電荷制限電流）に制限される半
導体層のない場合のｎ型ＴＦＴのソース電極３からドレ
イン電極２に至る電流経路のバンド図で，(a) はオン状
態, (d) はオフ状態, (b),(c)は途中の状態を示してい
る。
【００１９】半導体層が薄く（＜１μｍ）半導体チャネ
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域のない場合は，半導体チャネル部とドレイン電極２
を接続するコンタクト層（ドレイン側一導電型半導体層
4b）の不純物濃度を，半導体チャネル部とソース電極３
を接続するコンタクト層（ソース側一導電型半導体層4
a）の不純物濃度より大きくしておくと，ドレイン側一
導電型半導体層4bの伝導帯下端とフェルミレベルとのエ
ネルギー差がソース側一導電型半導体層4aの伝導帯下端
とフェルミレベルとのエネルギー差より小さくなる。オ
ン状態(a) から(b), (c)を経て完全なオフ状態(d) にす
ると，ＴＦＴオン状態の時ＣTFT に蓄積された電荷はほ
とんどがドレイン電極２に流れ込み，ソース電極３に流
れ込むのは極くわずかになる。その結果，ソース電極
（画素電極）３に書き込まれた電圧のシフトΔＶD は極
めて小さく抑えられる。
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域のない場合は，半導体チャネル部とドレイン電極２
を接続するコンタクト層（ドレイン側一導電型半導体層
4b）の不純物濃度を，半導体チャネル部とソース電極３
を接続するコンタクト層（ソース側一導電型半導体層4
a）の不純物濃度より大きくしておくと，ドレイン側一
導電型半導体層4bの伝導帯下端とフェルミレベルとのエ
ネルギー差がソース側一導電型半導体層4aの伝導帯下端
とフェルミレベルとのエネルギー差より小さくなる。オ
ン状態(a) から(b), (c)を経て完全なオフ状態(d) にす
ると，ＴＦＴオン状態の時ＣTFT に蓄積された電荷はほ
とんどがドレイン電極２に流れ込み，ソース電極３に流
れ込むのは極くわずかになる。その結果，ソース電極
（画素電極）３に書き込まれた電圧のシフトΔＶD は極
めて小さく抑えられる。
【００２０】図６(a) 〜(c) は本発明の原理説明図（そ
の２）で，ＳＣＬＣに制限される半導体層のある場合の
ｎ型ＴＦＴのソース電極３からドレイン電極２に至る電
流経路のバンド図であり，(a) はオン状態,(c) はオフ
状態, (b) は途中の状態を示している。
の２）で，ＳＣＬＣに制限される半導体層のある場合の
ｎ型ＴＦＴのソース電極３からドレイン電極２に至る電
流経路のバンド図であり，(a) はオン状態,(c) はオフ
状態, (b) は途中の状態を示している。
【００２１】半導体層が厚く（≧１μｍ）半導体チャネ
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域の存在する場合は，そのＳＣＬＣによって制限され
るドレイン側領域の不純物濃度をＳＣＬＣによって制限
されるソース側領域の不純物濃度より大きくしておく
と，ＳＣＬＣによって制限されるドレイン側領域の伝導
帯下端とフェルミレベルとのエネルギー差がＳＣＬＣに
よって制限されるソース側領域の伝導帯下端とフェルミ
レベルとのエネルギー差より小さくなる。オン状態(a)
から(b) を経て完全なオフ状態(c)にすると，ＴＦＴオ
ン状態の時ＣTFT に蓄積された電荷はほとんどがドレイ
ン電極２に流れ込み，ソース電極３に流れ込むのは極く
わずかになる。その結果，ソース電極（画素電極）３に
書き込まれた電圧のシフトΔＶDは極めて小さく抑えら
れる。
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域の存在する場合は，そのＳＣＬＣによって制限され
るドレイン側領域の不純物濃度をＳＣＬＣによって制限
されるソース側領域の不純物濃度より大きくしておく
と，ＳＣＬＣによって制限されるドレイン側領域の伝導
帯下端とフェルミレベルとのエネルギー差がＳＣＬＣに
よって制限されるソース側領域の伝導帯下端とフェルミ
レベルとのエネルギー差より小さくなる。オン状態(a)
から(b) を経て完全なオフ状態(c)にすると，ＴＦＴオ
ン状態の時ＣTFT に蓄積された電荷はほとんどがドレイ
ン電極２に流れ込み，ソース電極３に流れ込むのは極く
わずかになる。その結果，ソース電極（画素電極）３に
書き込まれた電圧のシフトΔＶDは極めて小さく抑えら
れる。
【００２２】
【実施例】図１(a) 〜(d) は第１の実施例を示す工程順
断面図で，以下，これらの図を参照しながら，本発明の
第１の実施例について説明する。
断面図で，以下，これらの図を参照しながら，本発明の
第１の実施例について説明する。
【００２３】図１(a) 参照 透明絶縁性基板１としてガラス基板を用いスパッタ法に
よりＩＴＯ層を500Åの厚さに堆積し，それを通常のフ
ォトリソグラフィー工程を用いて，ドレイン電極２，ソ
ース電極（画素電極）３を形成する。
よりＩＴＯ層を500Åの厚さに堆積し，それを通常のフ
ォトリソグラフィー工程を用いて，ドレイン電極２，ソ
ース電極（画素電極）３を形成する。
【００２４】図１(b) 参照 ドレイン電極２を端末部において電気的に接地し，ソー
ス電極（画素電極）３はガラス基板１上で電気的に絶縁
させる。この状態で燐（Ｐ+ ）をソース・ドレイン電極
の表面近傍にとどませるような低いエネルギーでイオン
注入する。加速エネルギーは例えば２０keV である。
ス電極（画素電極）３はガラス基板１上で電気的に絶縁
させる。この状態で燐（Ｐ+ ）をソース・ドレイン電極
の表面近傍にとどませるような低いエネルギーでイオン
注入する。加速エネルギーは例えば２０keV である。
【００２５】この際，接地されていないソース電極（画
素電極）３はイオン化されたＰ+ を打ち込むと徐々に帯
電し，打ち込み効率は時間とともに悪化して行く。しか
し，接地されたドレイン電極２はイオン化されたＰ+を
打ち込んでも帯電しないため，時間を経ても打ち込み効
率は変化しない。したがって，ドレイン電極２とソース
電極３では打ち込まれたＰ+ の量に違いが出て，ドレイ
ン電極２の方が多量となる。
素電極）３はイオン化されたＰ+ を打ち込むと徐々に帯
電し，打ち込み効率は時間とともに悪化して行く。しか
し，接地されたドレイン電極２はイオン化されたＰ+を
打ち込んでも帯電しないため，時間を経ても打ち込み効
率は変化しない。したがって，ドレイン電極２とソース
電極３では打ち込まれたＰ+ の量に違いが出て，ドレイ
ン電極２の方が多量となる。
【００２６】図１(c) 参照 プラズマＣＶＤ法により，２０％ＳｉＨ4 ／Ｈ2 流量20
0 sccm, 基板温度250 ℃, 電力３０Ｗ，圧力0.3 Torrの
条件でｉ型ａ−Ｓｉ層を厚さ300 Å成膜し，連続してＮ
Ｈ3 流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 scc
m, 基板温度250 ℃, 電力５０Ｗ，圧力1.0 Torrの条件
でＳｉＮX 層を300 Å成膜する。その際, ソース・ドレ
イン電極に接するｉ型ａ−Ｓｉ層は，ソース・ドレイン
電極の表面近傍に打ち込まれたＰを取り込み，ｎ+ 型ａ
−Ｓｉ層を同時に形成する。
0 sccm, 基板温度250 ℃, 電力３０Ｗ，圧力0.3 Torrの
条件でｉ型ａ−Ｓｉ層を厚さ300 Å成膜し，連続してＮ
Ｈ3 流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 scc
m, 基板温度250 ℃, 電力５０Ｗ，圧力1.0 Torrの条件
でＳｉＮX 層を300 Å成膜する。その際, ソース・ドレ
イン電極に接するｉ型ａ−Ｓｉ層は，ソース・ドレイン
電極の表面近傍に打ち込まれたＰを取り込み，ｎ+ 型ａ
−Ｓｉ層を同時に形成する。
【００２７】その後，レジスト工程によりＳｉＮX 層，
ｉ型ａ−Ｓｉ層，ｎ+ 型ａ−Ｓｉ層をエッチングして半
導体層を島状に分離し，ソース側コンタクト層4a, ドレ
イン側コンタクト層4b, 動作半導体層４，ゲート絶縁層
５を形成する。ドレイン側コンタクト層4bの不純物濃度
はソース側コンタクト層4aの不純物濃度より大きい。
ｉ型ａ−Ｓｉ層，ｎ+ 型ａ−Ｓｉ層をエッチングして半
導体層を島状に分離し，ソース側コンタクト層4a, ドレ
イン側コンタクト層4b, 動作半導体層４，ゲート絶縁層
５を形成する。ドレイン側コンタクト層4bの不純物濃度
はソース側コンタクト層4aの不純物濃度より大きい。
【００２８】図１(d) 参照 スパッタ法により，全面にゲートバスライン用金属とし
て例えばＡｌを2000Åの厚さに堆積した後所定の形状に
エッチングして，ドレイン電極２に接続するデータバス
ライン６を形成する。
て例えばＡｌを2000Åの厚さに堆積した後所定の形状に
エッチングして，ドレイン電極２に接続するデータバス
ライン６を形成する。
【００２９】プラズマＣＶＤ法により，全面に厚さ2700
ÅのＳｉＮX 層７を堆積する。動作半導体層４上のＳｉ
ＮX 層７はゲート絶縁層となり，データバスライン６上
のＳｉＮX 層７は層間絶縁層となる。
ÅのＳｉＮX 層７を堆積する。動作半導体層４上のＳｉ
ＮX 層７はゲート絶縁層となり，データバスライン６上
のＳｉＮX 層７は層間絶縁層となる。
【００３０】スパッタ法により，全面に例えばＡｌを20
00Åの厚さに堆積した後所定の形状にエッチングして，
ゲート電極８及びそれに接続するゲートバスラインを形
成する。
00Åの厚さに堆積した後所定の形状にエッチングして，
ゲート電極８及びそれに接続するゲートバスラインを形
成する。
【００３１】このようにして形成したＴＦＴマトリック
スにおいては，ドレイン側コンタクト層4bの伝導帯下端
とフェルミーレベルのエネルギー差は，ソース側コンタ
クト層4aの伝導帯下端とフェルミーレベルのエネルギー
差より小さく，ＴＦＴマトリックス駆動時のＤＣレベル
シフトΔＶD が極めて小さい。
スにおいては，ドレイン側コンタクト層4bの伝導帯下端
とフェルミーレベルのエネルギー差は，ソース側コンタ
クト層4aの伝導帯下端とフェルミーレベルのエネルギー
差より小さく，ＴＦＴマトリックス駆動時のＤＣレベル
シフトΔＶD が極めて小さい。
【００３２】図２(a) 〜(e) は第２の実施例を示す工程
順断面図で，以下，これらの図を参照しながら，本発明
の第２の実施例について説明する。 図２(a) 参照 透明絶縁性基板１としてガラス基板を用いスパッタ法に
よりＩＴＯ層を500Åの厚さに堆積し，それを通常のフ
ォトリソグラフィー工程を用いて，ドレイン電極２，ソ
ース電極（画素電極）３を形成する。
順断面図で，以下，これらの図を参照しながら，本発明
の第２の実施例について説明する。 図２(a) 参照 透明絶縁性基板１としてガラス基板を用いスパッタ法に
よりＩＴＯ層を500Åの厚さに堆積し，それを通常のフ
ォトリソグラフィー工程を用いて，ドレイン電極２，ソ
ース電極（画素電極）３を形成する。
【００３３】プラズマＣＶＤ法により，１％ＰＨ3 ／Ａ
ｒ流量200 sccm, 基板温度 280 ℃, 電力３０Ｗ，圧力
0.3 Torrの条件でプラズマ処理を行い，ソース電極（画
素電極）３，ドレイン電極２の表面近傍に燐（Ｐ+ ）を
含有させる。
ｒ流量200 sccm, 基板温度 280 ℃, 電力３０Ｗ，圧力
0.3 Torrの条件でプラズマ処理を行い，ソース電極（画
素電極）３，ドレイン電極２の表面近傍に燐（Ｐ+ ）を
含有させる。
【００３４】図２(b) 参照 プラズマＣＶＤ法により２０％ＳｉＨ4 ／Ｈ2 流量200
sccm, 基板温度250 ℃, 電力３０Ｗ，圧力0.3 Torrの条
件でｉ型ａ−Ｓｉ層４を厚さ20000 Å成膜し，連続して
ＮＨ3 流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sc
cm, 基板温度250 ℃, 電力５０Ｗ，圧力1.0 Torrの条件
でＳｉＮX 層５を300 Å成膜する。
sccm, 基板温度250 ℃, 電力３０Ｗ，圧力0.3 Torrの条
件でｉ型ａ−Ｓｉ層４を厚さ20000 Å成膜し，連続して
ＮＨ3 流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sc
cm, 基板温度250 ℃, 電力５０Ｗ，圧力1.0 Torrの条件
でＳｉＮX 層５を300 Å成膜する。
【００３５】ソース電極（画素電極）３の表面には，ｎ
+ 型ａ−Ｓｉ層のソース側コンタクト層4a, ドレイン電
極３の表面には，ｎ+ 型ａ−Ｓｉ層のドレイン側コンタ
クト層4bが形成される。
+ 型ａ−Ｓｉ層のソース側コンタクト層4a, ドレイン電
極３の表面には，ｎ+ 型ａ−Ｓｉ層のドレイン側コンタ
クト層4bが形成される。
【００３６】図２(c) 参照 全面にレジストを塗布しそれをパターニングして，ドレ
インバスライン及びドレインバスラインに接続されるド
レイン電極２から半導体チャネル部に至る部分を露出し
他を覆うレジストマスク９を形成する。
インバスライン及びドレインバスラインに接続されるド
レイン電極２から半導体チャネル部に至る部分を露出し
他を覆うレジストマスク９を形成する。
【００３７】レジストマスク９をマスクにして，全面に
燐（Ｐ+ ）をｉ型ａ−Ｓｉ層に到達するエネルギーでイ
オン注入する。加速エネルギーは例えば100 keV であ
る。このようにして，半導体チャネル部からドレイン電
極２に至る半導体層は半導体チャネル部からソース電極
３に至る半導体層より不純物濃度が大きくなる。その
後，レジストマスク９を剥離する。
燐（Ｐ+ ）をｉ型ａ−Ｓｉ層に到達するエネルギーでイ
オン注入する。加速エネルギーは例えば100 keV であ
る。このようにして，半導体チャネル部からドレイン電
極２に至る半導体層は半導体チャネル部からソース電極
３に至る半導体層より不純物濃度が大きくなる。その
後，レジストマスク９を剥離する。
【００３８】図２(d) 参照 レジスト工程によりＳｉＮX 層５，ａ−Ｓｉ層４，ｎ+
型ａ−Ｓｉ層4a, 4bを所定の形状にエッチングして半導
体層を島状に分離し，ソース側コンタクト層4a, ドレイ
ン側コンタクト層4b，動作半導体層４，ゲート絶縁層５
を形成する。ドレイン側コンタクト層4bと半導体チャネ
ル部の間には，ｎ- 型ａ−Ｓｉ層4cが形成される。
型ａ−Ｓｉ層4a, 4bを所定の形状にエッチングして半導
体層を島状に分離し，ソース側コンタクト層4a, ドレイ
ン側コンタクト層4b，動作半導体層４，ゲート絶縁層５
を形成する。ドレイン側コンタクト層4bと半導体チャネ
ル部の間には，ｎ- 型ａ−Ｓｉ層4cが形成される。
【００３９】図２(e) スパッタ法により，全面にゲートバスライン用金属とし
て例えばＡｌを2000Åの厚さに堆積した後所定の形状に
エッチングして，ドレイン電極２に接続するデータバス
ライン６を形成する。
て例えばＡｌを2000Åの厚さに堆積した後所定の形状に
エッチングして，ドレイン電極２に接続するデータバス
ライン６を形成する。
【００４０】プラズマＣＶＤ法により，全面に厚さ2700
ÅのＳｉＮX 層７を堆積する。動作半導体層４上のＳｉ
ＮX 層７はゲート絶縁層となり，データバスライン６上
のＳｉＮX 層７は層間絶縁層となる。
ÅのＳｉＮX 層７を堆積する。動作半導体層４上のＳｉ
ＮX 層７はゲート絶縁層となり，データバスライン６上
のＳｉＮX 層７は層間絶縁層となる。
【００４１】スパッタ法により，全面に例えばＡｌを20
00Åの厚さに堆積した後所定の形状にエッチングして，
ゲート電極８及びそれに接続するデータバスラインを形
成する。
00Åの厚さに堆積した後所定の形状にエッチングして，
ゲート電極８及びそれに接続するデータバスラインを形
成する。
【００４２】このようにして形成したＴＦＴマトリック
スにおいては，動作半導体層の膜厚が20000 Åと厚いの
で，半導体チャネル部とコンタクト層の間に空間電荷制
限電流（ＳＣＬＣ）に制限される領域が生じる。しか
し，半導体チャネル部とドレイン電極２間のその領域に
はｎ- 型ａ−Ｓｉ層4cがあって，半導体チャネル部とソ
ース電極３間のその領域のｉ型ａ−Ｓｉ層４より不純物
濃度が高く，ｎ- 型ａ−Ｓｉ層4cの伝導帯下端とフェル
ミーレベルのエネルギー差は，ｉ型ａ−Ｓｉ層４の伝導
帯下端とフェルミーレベルのエネルギー差より小さくな
るから，ＴＦＴマトリックス駆動時のＤＣレベルシフト
ΔＶD を小さく抑えることができる。
スにおいては，動作半導体層の膜厚が20000 Åと厚いの
で，半導体チャネル部とコンタクト層の間に空間電荷制
限電流（ＳＣＬＣ）に制限される領域が生じる。しか
し，半導体チャネル部とドレイン電極２間のその領域に
はｎ- 型ａ−Ｓｉ層4cがあって，半導体チャネル部とソ
ース電極３間のその領域のｉ型ａ−Ｓｉ層４より不純物
濃度が高く，ｎ- 型ａ−Ｓｉ層4cの伝導帯下端とフェル
ミーレベルのエネルギー差は，ｉ型ａ−Ｓｉ層４の伝導
帯下端とフェルミーレベルのエネルギー差より小さくな
るから，ＴＦＴマトリックス駆動時のＤＣレベルシフト
ΔＶD を小さく抑えることができる。
【００４３】以上の第１の実施例及び第２の実施例では
トップゲートスタガー型ＴＦＴについて説明したが，次
に第３の実施例として，ボトムゲートスタガー型ＴＦＴ
の実施例について述べる。
トップゲートスタガー型ＴＦＴについて説明したが，次
に第３の実施例として，ボトムゲートスタガー型ＴＦＴ
の実施例について述べる。
【００４４】図３(a) 〜(d) は第３の実施例を示す工程
順断面図（その１），図４(e) 〜(g) は第３の実施例を
示す工程順断面図（その２）であり，以下，これらの図
を参照しながら第３の実施例について説明する。
順断面図（その１），図４(e) 〜(g) は第３の実施例を
示す工程順断面図（その２）であり，以下，これらの図
を参照しながら第３の実施例について説明する。
【００４５】図３(a) 絶縁性透明基板１としてガラス基板を用い，スパッタ法
によりゲート電極用金属として，例えばＴｉを1000Åの
厚さに堆積した後，レジスト工程によりＴｉを所定の形
状にエッチングし，ゲート電極10及びそれに接続するゲ
ートバスライン（図示せず）を形成する。
によりゲート電極用金属として，例えばＴｉを1000Åの
厚さに堆積した後，レジスト工程によりＴｉを所定の形
状にエッチングし，ゲート電極10及びそれに接続するゲ
ートバスライン（図示せず）を形成する。
【００４６】プラズマＣＶＤ法によりＮＨ3 流量200 sc
cm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基板温度250
℃, 電力５０Ｗ，圧力1.0 Torrの条件でＳｉＮX 層11を
3000Å堆積し, 続いて，２０％ＳｉＨ4 ／Ｈ2 流量200
sccm, 基板温度250 ℃,電力３０Ｗ，圧力0.3 Torrの条
件でｉ型ａ−Ｓｉ層４を500 Å堆積し, 続いて，Ｎ2 Ｏ
流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基
板温度 250 ℃,電力５０Ｗ，圧力1.0 Torrの条件でＳ
ｉＯ2 層12を3000Å成膜する。
cm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基板温度250
℃, 電力５０Ｗ，圧力1.0 Torrの条件でＳｉＮX 層11を
3000Å堆積し, 続いて，２０％ＳｉＨ4 ／Ｈ2 流量200
sccm, 基板温度250 ℃,電力３０Ｗ，圧力0.3 Torrの条
件でｉ型ａ−Ｓｉ層４を500 Å堆積し, 続いて，Ｎ2 Ｏ
流量200 sccm, ２０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基
板温度 250 ℃,電力５０Ｗ，圧力1.0 Torrの条件でＳ
ｉＯ2 層12を3000Å成膜する。
【００４７】図３(b) 全面にレジストを塗布しそれをパターニングして，将来
形成されるドレインバスライン及びドレインバスライン
に接続されるドレイン電極から半導体チャネル部に至る
部分を露出し他を覆うレジストマスク13を形成する。
形成されるドレインバスライン及びドレインバスライン
に接続されるドレイン電極から半導体チャネル部に至る
部分を露出し他を覆うレジストマスク13を形成する。
【００４８】レジストマスク13をマスクにして，全面に
燐（Ｐ+ ）をｉ型ａ−Ｓｉ層４に到達するエネルギーで
イオン注入する。加速エネルギーは例えば100 keV であ
る。このようにして，半導体チャネル部からドレイン電
極に至る半導体層はｎ- 型ａ−Ｓｉ層4cとなり，半導体
チャネル部からソース電極に至る半導体層のｉ型ａ−Ｓ
ｉ層４より不純物濃度が大きくなる。
燐（Ｐ+ ）をｉ型ａ−Ｓｉ層４に到達するエネルギーで
イオン注入する。加速エネルギーは例えば100 keV であ
る。このようにして，半導体チャネル部からドレイン電
極に至る半導体層はｎ- 型ａ−Ｓｉ層4cとなり，半導体
チャネル部からソース電極に至る半導体層のｉ型ａ−Ｓ
ｉ層４より不純物濃度が大きくなる。
【００４９】図３(c) その後，レジストマスク13を剥離し，あらためて全面に
レジストを塗布し，ガラス基板１側からＴｉのゲート電
極10をマスクにして背面露光を行う。その後エッチング
するとゲート電極10に遮られた部分のレジストが残りゲ
ート電極10の形状を反映したレジストマスク14が形成さ
れる。レジストマスク14をマスクにしてＳｉＯ2 層12を
フッ酸系のエッチング液によりエッチングしてチャネル
保護層12を作る。
レジストを塗布し，ガラス基板１側からＴｉのゲート電
極10をマスクにして背面露光を行う。その後エッチング
するとゲート電極10に遮られた部分のレジストが残りゲ
ート電極10の形状を反映したレジストマスク14が形成さ
れる。レジストマスク14をマスクにしてＳｉＯ2 層12を
フッ酸系のエッチング液によりエッチングしてチャネル
保護層12を作る。
【００５０】図３(d) レジストマスク14をそのまま剥離せずに，全面にプラズ
マＣＶＤ法により，１％ＰＨ3 / Ｈ2 流量100 sccm, ２
０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基板温度120 ℃, 電
力５０Ｗ，圧力1.0 Torrの条件でｎ+ 型ａ−Ｓｉ層15を
500 Å堆積し，続いて，スパッタ法を用いてソース・ド
レイン電極用金属として例えばＴｉ層16を1000Å堆積す
る。
マＣＶＤ法により，１％ＰＨ3 / Ｈ2 流量100 sccm, ２
０％ＳｉＨ4 ／Ｈ2 流量200 sccm, 基板温度120 ℃, 電
力５０Ｗ，圧力1.0 Torrの条件でｎ+ 型ａ−Ｓｉ層15を
500 Å堆積し，続いて，スパッタ法を用いてソース・ド
レイン電極用金属として例えばＴｉ層16を1000Å堆積す
る。
【００５１】図４(e) レジストマスク14上にｎ+ 型ａ−Ｓｉ層15とＴｉ層16を
載せたまま，レジストマスク14を剥離する。
載せたまま，レジストマスク14を剥離する。
【００５２】レジスト工程によりＣＣｌ4 系ガスを用い
てＴｉ層16とｎ+ 型ａ−Ｓｉ層15とｎ- 型ａ−Ｓｉ層4c
とｉ型ａ−Ｓｉ層４を島状に分離エッチングし，ソース
電極16a,ドレイン電極16b を形成する。
てＴｉ層16とｎ+ 型ａ−Ｓｉ層15とｎ- 型ａ−Ｓｉ層4c
とｉ型ａ−Ｓｉ層４を島状に分離エッチングし，ソース
電極16a,ドレイン電極16b を形成する。
【００５３】図４(f) スパッタ法により全面に例えばＡｌを6000Åの厚さに堆
積し, その後レジスト工程を用いてドレイン電極16b に
接続するデータバスライン17を形成する。
積し, その後レジスト工程を用いてドレイン電極16b に
接続するデータバスライン17を形成する。
【００５４】図４(g) 全面にレジストを塗布し（図示せず），画素電極を形成
する部分のみパターニング除去し，その後ＩＴＯをスパ
ッタしてソース電極16a に接続する透明な画素電極18を
形成する。レジストを除去することにより，レジスト上
部のＩＴＯも同時に除去する。
する部分のみパターニング除去し，その後ＩＴＯをスパ
ッタしてソース電極16a に接続する透明な画素電極18を
形成する。レジストを除去することにより，レジスト上
部のＩＴＯも同時に除去する。
【００５５】以上のようにしてボトムゲートスタガー型
ＴＦＴが完成する。このＴＦＴは半導体チャネル部とド
レイン電極16b 間のｎ- 型ａ−Ｓｉ層4cが半導体チャネ
ル部とソース電極16a 間のｉ型ａ−Ｓｉ層４より不純物
濃度が高い。ｎ- 型ａ−Ｓｉ層4cの伝導帯下端とフェル
ミーレベルのエネルギー差は，ｉ型ａ−Ｓｉ層４の伝導
帯下端とフェルミーレベルのエネルギー差より小さくな
るから，ＴＦＴマトリックス駆動時のＤＣレベルシフト
ΔＶD を小さく抑えることができる。
ＴＦＴが完成する。このＴＦＴは半導体チャネル部とド
レイン電極16b 間のｎ- 型ａ−Ｓｉ層4cが半導体チャネ
ル部とソース電極16a 間のｉ型ａ−Ｓｉ層４より不純物
濃度が高い。ｎ- 型ａ−Ｓｉ層4cの伝導帯下端とフェル
ミーレベルのエネルギー差は，ｉ型ａ−Ｓｉ層４の伝導
帯下端とフェルミーレベルのエネルギー差より小さくな
るから，ＴＦＴマトリックス駆動時のＤＣレベルシフト
ΔＶD を小さく抑えることができる。
【００５６】以上，第１乃至第３の実施例ではコンタク
ト層に燐Ｐを混入させてｎ型ＴＦＴを形成したが，Ｐ以
外のＶ族元素を用いてもよい。動作半導体層としてａ−
Ｓｉ層について説明したが，半導体であれば多結晶であ
っても単結晶であってもよい。
ト層に燐Ｐを混入させてｎ型ＴＦＴを形成したが，Ｐ以
外のＶ族元素を用いてもよい。動作半導体層としてａ−
Ｓｉ層について説明したが，半導体であれば多結晶であ
っても単結晶であってもよい。
【００５７】また，半導体層にＶ族元素を導入してｎ型
とする代わりに，III 族元素を導入してｐ型とし，第１
乃至第３の実施例と同様にしてｐ型ＴＦＴを形成するこ
ともできる。この場合は，半導体チャネル部とドレイン
電極間のｐ型半導体層が半導体チャネル部とソース電極
間のｐ型半導体層より不純物濃度が高く，ドレイン電極
側ｐ型半導体層の価電子帯上端とフェルミーレベルのエ
ネルギー差が，ソース側ｐ型半導体層の価電子帯上端と
フェルミーレベルのエネルギー差より小さくなるから，
ＴＦＴマトリックス駆動時のＤＣレベルシフトΔＶD を
小さく抑えることができる。
とする代わりに，III 族元素を導入してｐ型とし，第１
乃至第３の実施例と同様にしてｐ型ＴＦＴを形成するこ
ともできる。この場合は，半導体チャネル部とドレイン
電極間のｐ型半導体層が半導体チャネル部とソース電極
間のｐ型半導体層より不純物濃度が高く，ドレイン電極
側ｐ型半導体層の価電子帯上端とフェルミーレベルのエ
ネルギー差が，ソース側ｐ型半導体層の価電子帯上端と
フェルミーレベルのエネルギー差より小さくなるから，
ＴＦＴマトリックス駆動時のＤＣレベルシフトΔＶD を
小さく抑えることができる。
【００５８】
【発明の効果】以上説明したように，本発明による構造
のＴＦＴにおいては，ＴＦＴがオン状態の時に蓄積され
ていた電荷が画素電極に流入することがなくなる。した
がって，画素電極に書き込んだ電圧はゲート電圧の変化
にも関与せず，書き込まれたデータ電圧のシフトΔＶD
を大幅に減少することができる。
のＴＦＴにおいては，ＴＦＴがオン状態の時に蓄積され
ていた電荷が画素電極に流入することがなくなる。した
がって，画素電極に書き込んだ電圧はゲート電圧の変化
にも関与せず，書き込まれたデータ電圧のシフトΔＶD
を大幅に減少することができる。
【００５９】本発明はＬＣＤパネルの表示品質の向上に
著しい効果を奏するものである。
著しい効果を奏するものである。
【図１】(a) 〜(d) は第１の実施例を示す工程順断面図
である。
である。
【図２】(a) 〜 (e)は第２の実施例を示す工程順断面図
である。
である。
【図３】(a) 〜(d) は第３の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図４】(e) 〜(g) は第３の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図５】(a) 〜(d) は本発明の原理説明図（その１）で
ある。
ある。
【図６】(a) 〜(c) は本発明の原理説明図（その２）で
ある。
ある。
【図７】(a), (b)はＴＦＴマトリックスの構造の説明図
である。
である。
【図８】印加電圧波形と応答電圧波形である。
【図９】ＬＣＤパネルの電気的等価回路である。
【図10】オン状態のＴＦＴの電荷を示す図である。
【図11】(a), (b)はソース電極からドレイン電極に至る
電流経路のバンド図である。
電流経路のバンド図である。
１は透明絶縁性基板であってガラス基板 ２はドレイン電極 ３はソース電極であって画素電極 ４は動作半導体層でありａ−Ｓｉ層であってｉ型ａ−Ｓ
ｉ層 4aはソース側コンタクト層であってソース側一導電型半
導体層 4bはドレイン側コンタクト層であってドレイン側一導電
型半導体層 4cはｎ- 型ａ−Ｓｉ層であってドレイン側一導電型半導
体層 ５はゲート絶縁層であってＳｉＮX 層 ６はデータバスライン ７はゲート絶縁層であり層間絶縁層であってＳｉＮX 層 ８はゲート電極 ９はレジストマスク 10はゲート電極 11はゲート絶縁層であってＳｉＮx 層 12はチャネル保護層であってＳｉＯ2 層 13，14はレジストマスク 15はコンタクト層であってｎ+ 型ａ−Ｓｉ層 16はＴｉ層 16a はＴｉ層であってソース電極 16b はＴｉ層であってドレイン電極 17はデータバスライン 18は画素電極
ｉ層 4aはソース側コンタクト層であってソース側一導電型半
導体層 4bはドレイン側コンタクト層であってドレイン側一導電
型半導体層 4cはｎ- 型ａ−Ｓｉ層であってドレイン側一導電型半導
体層 ５はゲート絶縁層であってＳｉＮX 層 ６はデータバスライン ７はゲート絶縁層であり層間絶縁層であってＳｉＮX 層 ８はゲート電極 ９はレジストマスク 10はゲート電極 11はゲート絶縁層であってＳｉＮx 層 12はチャネル保護層であってＳｉＯ2 層 13，14はレジストマスク 15はコンタクト層であってｎ+ 型ａ−Ｓｉ層 16はＴｉ層 16a はＴｉ層であってソース電極 16b はＴｉ層であってドレイン電極 17はデータバスライン 18は画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 稔一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−81064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/136 500
Claims (2)
- 【請求項１】 透明絶縁性基板(1) と,該透明絶縁性基
板(1) 上に配置されたゲート電極(8), ソース電極(3),
ドレイン電極(2) と,該ソース電極(3) と該ドレイン
電極(2) 間に配置されかつ該ゲート電極(8) とゲート絶
縁層(5, 7)を介して配置された動作半導体層(4) と,該
動作半導体層(4) と該ソース電極(3) 間に配置され，両
者を電気的に接続するソース側一導電型半導体層(4a)
と,該動作半導体層(4) と該ドレイン電極(2) 間に配置
され，両者を電気的に接続するドレイン側一導電型半導
体層(4b)を有し，該ドレイン側一導電型半導体層(4b)の
不純物濃度が該ソース側一導電型半導体層(4a)の不純物
濃度より大きいことを特徴とする薄膜トランジスタ。 - 【請求項２】 透明絶縁性基板(1) 上に導電膜を被着し
た後パターニングして，ソース電極(3) 及びドレイン電
極(2) を形成する工程と,該ドレイン電極(2) を接地し
該ソース電極(3) を電気的に孤立した状態で全面に一導
電型の不純物をイオン注入し，該ドレイン電極(2) 中に
該ソース電極(3)中よりも多く一導電型不純物を導入す
る工程と，全面に半導体層，絶縁層を順次積層した後パ
ターニングして該ソース電極(3)から該ドレイン電極(2)
にまたがる動作半導体層(4) とゲート絶縁層(5) を形
成する工程と,加熱により該ソース電極(3) 及び該ドレ
イン電極(2) から一導電型不純物を該動作半導体層(4)
に拡散させ，ソース側一導電型半導体層(4a)及びドレイ
ン側一導電型半導体層(4b)を形成する工程と，該ゲート
絶縁層(5) 上にゲート電極(8) を形成する工程とを有す
ることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299791A JP2903759B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299791A JP2903759B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334065A JPH04334065A (ja) | 1992-11-20 |
| JP2903759B2 true JP2903759B2 (ja) | 1999-06-14 |
Family
ID=14342329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299791A Expired - Lifetime JP2903759B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903759B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3190841B2 (ja) * | 1996-11-27 | 2001-07-23 | 日本電気株式会社 | 順スタガ型薄膜トランジスタ |
| KR101812467B1 (ko) * | 2010-03-08 | 2017-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1991
- 1991-05-09 JP JP10299791A patent/JP2903759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04334065A (ja) | 1992-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |