JPH04334065A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）及びその製造方法に関する。近年，液晶ディスプレ
イ（ＬＣＤ）の駆動素子として，ＴＦＴマトリックスが
使用されるようになった。このようなＴＦＴマトリック
ス駆動ＬＣＤは，小型テレビに実用化されており，　さ
らに大型テレビやラップトップ型パソコンのディスプレ
イに需要が見込まれている。その製造技術は年々進歩し
ているが，いまだ充分とはいえず，例えば，表示品質を
阻害しているクロストーク（ある画素が他の画素のデー
タの影響を受けること）や，ＤＣレベルシフト（ゲート
電圧の立ち下がり時のデータ電圧のＤＣ変化）を無くす
必要がある。

【０００２】

【従来の技術】図７はトップゲートスタガー型ＴＦＴを
用いたＴＦＴマトリックスの構造の説明図で，（ａ）　
はＴＦＴマトリックスの斜視図，　（ｂ）はＴＦＴ素子
の断面図であり，１はガラス基板，２はドレイン電極，
３はソース電極兼画素電極，４は動作半導体層，４ａは
ソース側一導電型半導体層，４ｂはドレイン側一導電型
半導体層，５はゲート絶縁層，６はデータバスライン，
７はゲート絶縁層兼層間絶縁層，８はゲート電極を表す
。

【０００３】ドレイン電極２にはデータバスライン６，
ゲート電極８にはゲートバスライン，ソース電極３には
画素電極が接続されており，このようなＴＦＴがマトリ
ックス状に配列されて１枚のＬＣＤパネルのＴＦＴ側基
板を形成している。

【０００４】この基板と対向する側にコモン電極を持つ
基板（図示せず）を液晶を挟んで配置し，ＬＣＤパネル
を構成する。ＬＣＤパネルのＴＦＴ基板側のｎ行ｍ列目
のＴＦＴには，ゲート電極８及びドレイン電極２に電圧
を印加する。図８に印加電圧波形と応答電圧波形を示す
。

【０００５】ＶＧ　はゲート電極８に印加されたゲート
電圧，ＶＤＡＴＡはドレイン電極２に印加されたデータ
電圧を表し，ＴＦＴはあるタイミングでオン状態となり
，その瞬間のデータ電圧ＶＤＡＴＡに対応して，ソース
電極３に接続された画素電極に電圧ＶＤ　が書き込まれ
て表示を行う。ＶＣＯＭ　は対向電極の電位である。

【０００６】従来のＴＦＴではアドレス用のゲート電圧
ＶＧ　が立ち下がる時（ＴＦＴをオン状態からオフ状態
にする時）に画素電極に書き込まれた電圧ＶＤ　がｎ型
ＴＦＴでは負側に，ｐ型ＴＦＴでは正側にΔＶＤ　だけ
シフトするという問題がある。

【０００７】この現象は大きく分けて次の二つの原因に
よっている。図９はＬＣＤパネルの電気的等価回路を示
し，第１の原因を説明するためのものである。

【０００８】ｎ行ｍ列目のＴＦＴアドレス時には，ゲー
ト電極（ゲートバスライン）８にｎ型ＴＦＴの場合には
正の電圧，ｐ型ＴＦＴの場合には負の電圧が印加され，
ゲートバスライン８と画素電極（ソース電極）３との間
に形成された容量結合ＣＧＳにはデータ以外の負の電荷
（ｎ型ＴＦＴの場合）または正の電荷（ｐ型ＴＦＴの場
合）が蓄積される。その後，ゲート電圧の立ち下がり時
には，この電荷が液晶の容量結合ＣＬＣに再配分される
ため，画素電極３に書き込まれた電圧ＶＤ　がｎ型ＴＦ
Ｔでは負側に，ｐ型ＴＦＴでは正側にシフトする。

【０００９】これについては，ゲートバスラインをシー
ルドする方法や，ｎ＋１番目のゲートバスラインにｎ番
目のゲートバスラインと対称な電圧を印加することによ
り打ち消す方法が提案されており，解決できることが示
されている。

【００１０】図１０はオン状態のＴＦＴの電荷を示す図
で，　第２の原因を説明するためのものである。ゲート
電極８にゲート電圧が印加されている時には，ゲート電
極８と半導体チャネル部の半導体層４間にゲート絶縁層
７を挟んで形成された容量ＣＴＦＴ　に電荷が蓄積され
ている。この電荷がゲート電圧が立ち下がる時にソース
電極３側とドレイン電極２側に分配される。そのため，
画素電極（ソース電極）３に書き込まれた電圧ＶＤ　が
ｎ型ＴＦＴでは負側に，ｐ型ＴＦＴでは正側にシフトす
る。

【００１１】本発明は，電圧シフトの第２の原因をなく
そうとするものである。

【００１２】

【発明が解決しようとする課題】第２の原因による電圧
シフトについてもう少し詳しく考察する。図１１はｎ型
ＴＦＴのソース電極３からドレイン電極２に至る電流経
路のバンド図で，　（ａ）　はオン状態，（ｂ）　はオ
フ状態を示す。

【００１３】ゲート電極８に正電圧を印加したオン状態
では，半導体層はチャネル部において伝導帯下端がフェ
ルミレベルの下までひき下げられ，チャネル部はフェル
ミレベルから伝導帯下端の間に電子が満たされた状態と
なっている（図１１（ａ））。

【００１４】ゲート電極８に若干負の電圧を印加するこ
とにより，フェルミレベルは伝導帯下端と価電子帯上端
のほぼ中心に来てオフ状態となる（図１１（ｂ））。オ
ン状態からオフ状態に戻る際，チャネル部のフェルミレ
ベルから伝導帯下端の間に満たされたいた電子がソース
電極３及びドレイン電極２に分配され，画素電極（ソー
ス電極）３に書き込まれた電圧ＶＤ　のシフトΔＶＤ　
が生じる。

【００１５】

【課題を解決するための手段】図１（ａ）　〜（ｄ）　
は第１の実施例を示す工程順断面図，図２（ａ）　〜（
ｅ）　は第２の実施例を示す工程順断面図，図３（ａ）
　〜（ｄ）　は第３の実施例を示す工程順断面図（その
１），図４（ｅ）　〜（ｇ）　は第３の実施例を示す工
程順断面図（その２）である。

【００１６】上記課題は，透明絶縁性基板１と，　該透
明絶縁性基板１上に配置されたゲート電極８，ソース電
極３，ドレイン電極２と，　該ソース電極３と該ドレイ
ン電極２間に配置されかつ該ゲート電極８とゲート絶縁
層５，７を介して配置された動作半導体層４と，　該動
作半導体層４と該ソース電極３間に配置され，両者を電
気的に接続するソース側一導電型半導体層４ａと，　該
動作半導体層４と該ドレイン電極２間に配置され，両者
を電気的に接続するドレイン側一導電型半導体層４ｂを
有し，該ドレイン側一導電型半導体層４ｂの不純物濃度
が該ソース側一導電型半導体層４ａの不純物濃度より大
きい薄膜トランジスタによって解決される。

【００１７】また，透明絶縁性基板１上に導電膜を被着
した後パターニングして，ソース電極３及びドレイン電
極２を形成する工程と，　該ドレイン電極２を接地し該
ソース電極３を電気的に孤立した状態で全面に一導電型
の不純物をイオン注入し，該ドレイン電極２中に該ソー
ス電極３中よりも多く一導電型不純物を導入する工程と
，全面に半導体層，絶縁層を順次積層した後パターニン
グして該ソース電極３から該ドレイン電極２にまたがる
動作半導体層４とゲート絶縁層５を形成する工程と，　
加熱により該ソース電極３及び該ドレイン電極２から一
導電型不純物を該動作半導体層４に拡散させ，ソース側
一導電型半導体層４ａ及びドレイン側一導電型半導体層
４ｂを形成する工程と，該ゲート絶縁層５上にゲート電
極８を形成する工程とを有する薄膜トランジスタの製造
方法によって解決される。

【００１８】

【作用】図５（ａ）　〜（ｄ）　は本発明の原理説明図
（その１）で，ＳＣＬＣ（空間電荷制限電流）に制限さ
れる半導体層のない場合のｎ型ＴＦＴのソース電極３か
らドレイン電極２に至る電流経路のバンド図で，（ａ）
　はオン状態，　（ｄ）　はオフ状態，　（ｂ），（ｃ
）は途中の状態を示している。

【００１９】半導体層が薄く（＜１μｍ）半導体チャネ
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域のない場合は，半導体チャネル部とドレイン電極２
を接続するコンタクト層（ドレイン側一導電型半導体層
４ｂ）の不純物濃度を，半導体チャネル部とソース電極
３を接続するコンタクト層（ソース側一導電型半導体層
４ａ）の不純物濃度より大きくしておくと，ドレイン側
一導電型半導体層４ｂの伝導帯下端とフェルミレベルと
のエネルギー差がソース側一導電型半導体層４ａの伝導
帯下端とフェルミレベルとのエネルギー差より小さくな
る。オン状態（ａ）　から（ｂ），　（ｃ）を経て完全
なオフ状態（ｄ）　にすると，ＴＦＴオン状態の時ＣＴ
ＦＴ　に蓄積された電荷はほとんどがドレイン電極２に
流れ込み，ソース電極３に流れ込むのは極くわずかにな
る。その結果，ソース電極（画素電極）３に書き込まれ
た電圧のシフトΔＶＤ　は極めて小さく抑えられる。

【００２０】図６（ａ）　〜（ｃ）　は本発明の原理説
明図（その２）で，ＳＣＬＣに制限される半導体層のあ
る場合のｎ型ＴＦＴのソース電極３からドレイン電極２
に至る電流経路のバンド図であり，（ａ）　はオン状態
，（ｃ）　はオフ状態，　（ｂ）　は途中の状態を示し
ている。

【００２１】半導体層が厚く（≧１μｍ）半導体チャネ
ル部とコンタクト層の間にＳＣＬＣによって制限される
領域の存在する場合は，そのＳＣＬＣによって制限され
るドレイン側領域の不純物濃度をＳＣＬＣによって制限
されるソース側領域の不純物濃度より大きくしておくと
，ＳＣＬＣによって制限されるドレイン側領域の伝導帯
下端とフェルミレベルとのエネルギー差がＳＣＬＣによ
って制限されるソース側領域の伝導帯下端とフェルミレ
ベルとのエネルギー差より小さくなる。オン状態（ａ）
　から（ｂ）　を経て完全なオフ状態（ｃ）にすると，
ＴＦＴオン状態の時ＣＴＦＴ　に蓄積された電荷はほと
んどがドレイン電極２に流れ込み，ソース電極３に流れ
込むのは極くわずかになる。その結果，ソース電極（画
素電極）３に書き込まれた電圧のシフトΔＶＤは極めて
小さく抑えられる。

【００２２】

【実施例】図１（ａ）　〜（ｄ）　は第１の実施例を示
す工程順断面図で，以下，これらの図を参照しながら，
本発明の第１の実施例について説明する。

【００２３】図１（ａ）　参照 透明絶縁性基板１としてガラス基板を用いスパッタ法に
よりＩＴＯ層を５００Åの厚さに堆積し，それを通常の
フォトリソグラフィー工程を用いて，ドレイン電極２，
ソース電極（画素電極）３を形成する。

【００２４】図１（ｂ）　参照 ドレイン電極２を端末部において電気的に接地し，ソー
ス電極（画素電極）３はガラス基板１上で電気的に絶縁
させる。この状態で燐（Ｐ＋　）をソース・ドレイン電
極の表面近傍にとどませるような低いエネルギーでイオ
ン注入する。加速エネルギーは例えば２０ｋｅＶ　であ
る。

【００２５】この際，接地されていないソース電極（画
素電極）３はイオン化されたＰ＋　を打ち込むと徐々に
帯電し，打ち込み効率は時間とともに悪化して行く。し
かし，接地されたドレイン電極２はイオン化されたＰ＋
を打ち込んでも帯電しないため，時間を経ても打ち込み
効率は変化しない。したがって，ドレイン電極２とソー
ス電極３では打ち込まれたＰ＋　の量に違いが出て，ド
レイン電極２の方が多量となる。

【００２６】図１（ｃ）　参照 プラズマＣＶＤ法により，２０％ＳｉＨ４　／Ｈ２　流
量２００　ｓｃｃｍ，　基板温度２５０　℃，　電力３
０Ｗ，圧力０．３　Ｔｏｒｒの条件でｉ型ａ−Ｓｉ層を
厚さ３００　Å成膜し，連続してＮＨ３　流量２００　
ｓｃｃｍ，　２０％ＳｉＨ４　／Ｈ２　流量２００　ｓ
ｃｃｍ，　基板温度２５０　℃，　電力５０Ｗ，圧力１
．０　Ｔｏｒｒの条件でＳｉＮＸ　層を３００　Å成膜
する。その際，　ソース・ドレイン電極に接するｉ型ａ
−Ｓｉ層は，ソース・ドレイン電極の表面近傍に打ち込
まれたＰを取り込み，ｎ＋　型ａ−Ｓｉ層を同時に形成
する。

【００２７】その後，レジスト工程によりＳｉＮＸ　層
，ｉ型ａ−Ｓｉ層，ｎ＋　型ａ−Ｓｉ層をエッチングし
て半導体層を島状に分離し，ソース側コンタクト層４ａ
，　ドレイン側コンタクト層４ｂ，　動作半導体層４，
ゲート絶縁層５を形成する。ドレイン側コンタクト層４
ｂの不純物濃度はソース側コンタクト層４ａの不純物濃
度より大きい。

【００２８】図１（ｄ）　参照 スパッタ法により，全面にゲートバスライン用金属とし
て例えばＡｌを２０００Åの厚さに堆積した後所定の形
状にエッチングして，ドレイン電極２に接続するデータ
バスライン６を形成する。

【００２９】プラズマＣＶＤ法により，全面に厚さ２７
００ÅのＳｉＮＸ　層７を堆積する。動作半導体層４上
のＳｉＮＸ　層７はゲート絶縁層となり，データバスラ
イン６上のＳｉＮＸ　層７は層間絶縁層となる。

【００３０】スパッタ法により，全面に例えばＡｌを２
０００Åの厚さに堆積した後所定の形状にエッチングし
て，ゲート電極８及びそれに接続するゲートバスライン
を形成する。

【００３１】このようにして形成したＴＦＴマトリック
スにおいては，ドレイン側コンタクト層４ｂの伝導帯下
端とフェルミーレベルのエネルギー差は，ソース側コン
タクト層４ａの伝導帯下端とフェルミーレベルのエネル
ギー差より小さく，ＴＦＴマトリックス駆動時のＤＣレ
ベルシフトΔＶＤ　が極めて小さい。

【００３２】図２（ａ）　〜（ｅ）　は第２の実施例を
示す工程順断面図で，以下，これらの図を参照しながら
，本発明の第２の実施例について説明する。 図２（ａ）　参照 透明絶縁性基板１としてガラス基板を用いスパッタ法に
よりＩＴＯ層を５００Åの厚さに堆積し，それを通常の
フォトリソグラフィー工程を用いて，ドレイン電極２，
ソース電極（画素電極）３を形成する。

【００３３】プラズマＣＶＤ法により，１％ＰＨ３　／
Ａｒ流量２００　ｓｃｃｍ，　基板温度　　２８０　℃
，　電力３０Ｗ，圧力０．３　Ｔｏｒｒの条件でプラズ
マ処理を行い，ソース電極（画素電極）３，ドレイン電
極２の表面近傍に燐（Ｐ＋　）を含有させる。

【００３４】図２（ｂ）　参照 プラズマＣＶＤ法により２０％ＳｉＨ４　／Ｈ２　流量
２００　ｓｃｃｍ，　基板温度２５０　℃，　電力３０
Ｗ，圧力０．３　Ｔｏｒｒの条件でｉ型ａ−Ｓｉ層４を
厚さ２００００　Å成膜し，連続してＮＨ３　流量２０
０　ｓｃｃｍ，　２０％ＳｉＨ４　／Ｈ２　流量２００
　ｓｃｃｍ，　基板温度２５０　℃，　電力５０Ｗ，圧
力１．０　Ｔｏｒｒの条件でＳｉＮＸ　層５を３００　
Å成膜する。

【００３５】ソース電極（画素電極）３の表面には，ｎ
＋　型ａ−Ｓｉ層のソース側コンタクト層４ａ，　ドレ
イン電極３の表面には，ｎ＋　型ａ−Ｓｉ層のドレイン
側コンタクト層４ｂが形成される。

【００３６】図２（ｃ）　参照 全面にレジストを塗布しそれをパターニングして，ドレ
インバスライン及びドレインバスラインに接続されるド
レイン電極２から半導体チャネル部に至る部分を露出し
他を覆うレジストマスク９を形成する。

【００３７】レジストマスク９をマスクにして，全面に
燐（Ｐ＋　）をｉ型ａ−Ｓｉ層に到達するエネルギーで
イオン注入する。加速エネルギーは例えば１００　ｋｅ
Ｖ　である。このようにして，半導体チャネル部からド
レイン電極２に至る半導体層は半導体チャネル部からソ
ース電極３に至る半導体層より不純物濃度が大きくなる
。その後，レジストマスク９を剥離する。

【００３８】図２（ｄ）　参照 レジスト工程によりＳｉＮＸ　層５，ａ−Ｓｉ層４，ｎ
＋　型ａ−Ｓｉ層４ａ，　４ｂを所定の形状にエッチン
グして半導体層を島状に分離し，ソース側コンタクト層
４ａ，　ドレイン側コンタクト層４ｂ，動作半導体層４
，ゲート絶縁層５を形成する。ドレイン側コンタクト層
４ｂと半導体チャネル部の間には，ｎ−　型ａ−Ｓｉ層
４ｃが形成される。

【００３９】図２（ｅ） スパッタ法により，全面にゲートバスライン用金属とし
て例えばＡｌを２０００Åの厚さに堆積した後所定の形
状にエッチングして，ドレイン電極２に接続するデータ
バスライン６を形成する。

【００４０】プラズマＣＶＤ法により，全面に厚さ２７
００ÅのＳｉＮＸ　層７を堆積する。動作半導体層４上
のＳｉＮＸ　層７はゲート絶縁層となり，データバスラ
イン６上のＳｉＮＸ　層７は層間絶縁層となる。

【００４１】スパッタ法により，全面に例えばＡｌを２
０００Åの厚さに堆積した後所定の形状にエッチングし
て，ゲート電極８及びそれに接続するデータバスライン
を形成する。

【００４２】このようにして形成したＴＦＴマトリック
スにおいては，動作半導体層の膜厚が２００００　Åと
厚いので，半導体チャネル部とコンタクト層の間に空間
電荷制限電流（ＳＣＬＣ）に制限される領域が生じる。 しかし，半導体チャネル部とドレイン電極２間のその領
域にはｎ−　型ａ−Ｓｉ層４ｃがあって，半導体チャネ
ル部とソース電極３間のその領域のｉ型ａ−Ｓｉ層４よ
り不純物濃度が高く，ｎ−　型ａ−Ｓｉ層４ｃの伝導帯
下端とフェルミーレベルのエネルギー差は，ｉ型ａ−Ｓ
ｉ層４の伝導帯下端とフェルミーレベルのエネルギー差
より小さくなるから，ＴＦＴマトリックス駆動時のＤＣ
レベルシフトΔＶＤ　を小さく抑えることができる。

【００４３】以上の第１の実施例及び第２の実施例では
トップゲートスタガー型ＴＦＴについて説明したが，次
に第３の実施例として，ボトムゲートスタガー型ＴＦＴ
の実施例について述べる。

【００４４】図３（ａ）　〜（ｄ）　は第３の実施例を
示す工程順断面図（その１），図４（ｅ）　〜（ｇ）　
は第３の実施例を示す工程順断面図（その２）であり，
以下，これらの図を参照しながら第３の実施例について
説明する。

【００４５】図３（ａ） 絶縁性透明基板１としてガラス基板を用い，スパッタ法
によりゲート電極用金属として，例えばＴｉを１０００
Åの厚さに堆積した後，レジスト工程によりＴｉを所定
の形状にエッチングし，ゲート電極１０及びそれに接続
するゲートバスライン（図示せず）を形成する。

【００４６】プラズマＣＶＤ法によりＮＨ３　流量２０
０　ｓｃｃｍ，　２０％ＳｉＨ４　／Ｈ２　流量２００
　ｓｃｃｍ，　基板温度２５０　℃，　電力５０Ｗ，圧
力１．０　Ｔｏｒｒの条件でＳｉＮＸ　層１１を３００
０Å堆積し，　続いて，２０％ＳｉＨ４　／Ｈ２　流量
２００　ｓｃｃｍ，　基板温度２５０　℃，電力３０Ｗ
，圧力０．３　Ｔｏｒｒの条件でｉ型ａ−Ｓｉ層４を５
００　Å堆積し，　続いて，Ｎ２　Ｏ流量２００　ｓｃ
ｃｍ，　２０％ＳｉＨ４　／Ｈ２　流量２００　ｓｃｃ
ｍ，　基板温度　　２５０　℃，電力５０Ｗ，圧力１．
０　Ｔｏｒｒの条件でＳｉＯ２　層１２を３０００Å成
膜する。

【００４７】図３（ｂ） 全面にレジストを塗布しそれをパターニングして，将来
形成されるドレインバスライン及びドレインバスライン
に接続されるドレイン電極から半導体チャネル部に至る
部分を露出し他を覆うレジストマスク１３を形成する。

【００４８】レジストマスク１３をマスクにして，全面
に燐（Ｐ＋　）をｉ型ａ−Ｓｉ層４に到達するエネルギ
ーでイオン注入する。加速エネルギーは例えば１００　
ｋｅＶ　である。このようにして，半導体チャネル部か
らドレイン電極に至る半導体層はｎ−　型ａ−Ｓｉ層４
ｃとなり，半導体チャネル部からソース電極に至る半導
体層のｉ型ａ−Ｓｉ層４より不純物濃度が大きくなる。

【００４９】図３（ｃ） その後，レジストマスク１３を剥離し，あらためて全面
にレジストを塗布し，ガラス基板１側からＴｉのゲート
電極１０をマスクにして背面露光を行う。その後エッチ
ングするとゲート電極１０に遮られた部分のレジストが
残りゲート電極１０の形状を反映したレジストマスク１
４が形成される。レジストマスク１４をマスクにしてＳ
ｉＯ２　層１２をフッ酸系のエッチング液によりエッチ
ングしてチャネル保護層１２を作る。

【００５０】図３（ｄ） レジストマスク１４をそのまま剥離せずに，全面にプラ
ズマＣＶＤ法により，１％ＰＨ３　／　Ｈ２　流量１０
０　ｓｃｃｍ，　２０％ＳｉＨ４　／Ｈ２　流量２００
　ｓｃｃｍ，　基板温度１２０　℃，　電力５０Ｗ，圧
力１．０　Ｔｏｒｒの条件でｎ＋　型ａ−Ｓｉ層１５を
５００　Å堆積し，続いて，スパッタ法を用いてソース
・ドレイン電極用金属として例えばＴｉ層１６を１００
０Å堆積する。

【００５１】図４（ｅ） レジストマスク１４上にｎ＋　型ａ−Ｓｉ層１５とＴｉ
層１６を載せたまま，レジストマスク１４を剥離する。

【００５２】レジスト工程によりＣＣｌ４　系ガスを用
いてＴｉ層１６とｎ＋　型ａ−Ｓｉ層１５とｎ−　型ａ
−Ｓｉ層４ｃとｉ型ａ−Ｓｉ層４を島状に分離エッチン
グし，ソース電極１６ａ，ドレイン電極１６ｂ　を形成
する。

【００５３】図４（ｆ） スパッタ法により全面に例えばＡｌを６０００Åの厚さ
に堆積し，　その後レジスト工程を用いてドレイン電極
１６ｂ　に接続するデータバスライン１７を形成する。

【００５４】図４（ｇ） 全面にレジストを塗布し（図示せず），画素電極を形成
する部分のみパターニング除去し，その後ＩＴＯをスパ
ッタしてソース電極１６ａ　に接続する透明な画素電極
１８を形成する。レジストを除去することにより，レジ
スト上部のＩＴＯも同時に除去する。

【００５５】以上のようにしてボトムゲートスタガー型
ＴＦＴが完成する。このＴＦＴは半導体チャネル部とド
レイン電極１６ｂ　間のｎ−　型ａ−Ｓｉ層４ｃが半導
体チャネル部とソース電極１６ａ　間のｉ型ａ−Ｓｉ層
４より不純物濃度が高い。ｎ−　型ａ−Ｓｉ層４ｃの伝
導帯下端とフェルミーレベルのエネルギー差は，ｉ型ａ
−Ｓｉ層４の伝導帯下端とフェルミーレベルのエネルギ
ー差より小さくなるから，ＴＦＴマトリックス駆動時の
ＤＣレベルシフトΔＶＤ　を小さく抑えることができる
。

【００５６】以上，第１乃至第３の実施例ではコンタク
ト層に燐Ｐを混入させてｎ型ＴＦＴを形成したが，Ｐ以
外のＶ族元素を用いてもよい。動作半導体層としてａ−
Ｓｉ層について説明したが，半導体であれば多結晶であ
っても単結晶であってもよい。

【００５７】また，半導体層にＶ族元素を導入してｎ型
とする代わりに，ＩＩＩ　族元素を導入してｐ型とし，
第１乃至第３の実施例と同様にしてｐ型ＴＦＴを形成す
ることもできる。この場合は，半導体チャネル部とドレ
イン電極間のｐ型半導体層が半導体チャネル部とソース
電極間のｐ型半導体層より不純物濃度が高く，ドレイン
電極側ｐ型半導体層の価電子帯上端とフェルミーレベル
のエネルギー差が，ソース側ｐ型半導体層の価電子帯上
端とフェルミーレベルのエネルギー差より小さくなるか
ら，ＴＦＴマトリックス駆動時のＤＣレベルシフトΔＶ
Ｄ　を小さく抑えることができる。

【００５８】

【発明の効果】以上説明したように，本発明による構造
のＴＦＴにおいては，ＴＦＴがオン状態の時に蓄積され
ていた電荷が画素電極に流入することがなくなる。した
がって，画素電極に書き込んだ電圧はゲート電圧の変化
にも関与せず，書き込まれたデータ電圧のシフトΔＶＤ
　を大幅に減少することができる。

【００５９】本発明はＬＣＤパネルの表示品質の向上に
著しい効果を奏するものである。

【図面の簡単な説明】

【図１】（ａ）　〜（ｄ）　は第１の実施例を示す工程
順断面図である。

【図２】（ａ）　〜　（ｅ）は第２の実施例を示す工程
順断面図である。

【図３】（ａ）　〜（ｄ）　は第３の実施例を示す工程
順断面図（その１）である。

【図４】（ｅ）　〜（ｇ）　は第３の実施例を示す工程
順断面図（その２）である。

【図５】（ａ）　〜（ｄ）　は本発明の原理説明図（そ
の１）である。

【図６】（ａ）　〜（ｃ）　は本発明の原理説明図（そ
の２）である。

【図７】（ａ），　（ｂ）はＴＦＴマトリックスの構造
の説明図である。

【図８】印加電圧波形と応答電圧波形である。

【図９】ＬＣＤパネルの電気的等価回路である。

【図１０】オン状態のＴＦＴの電荷を示す図である。

【図１１】（ａ），　（ｂ）はソース電極からドレイン
電極に至る電流経路のバンド図である。

【符号の説明】

１は透明絶縁性基板であってガラス基板２はドレイン電
極 ３はソース電極であって画素電極 ４は動作半導体層でありａ−Ｓｉ層であってｉ型ａ−Ｓ
ｉ層 ４ａはソース側コンタクト層であってソース側一導電型
半導体層 ４ｂはドレイン側コンタクト層であってドレイン側一導
電型半導体層 ４ｃはｎ−　型ａ−Ｓｉ層であってドレイン側一導電型
半導体層 ５はゲート絶縁層であってＳｉＮＸ　層６はデータバス
ライン ７はゲート絶縁層であり層間絶縁層であってＳｉＮＸ　
層８はゲート電極 ９はレジストマスク １０はゲート電極 １１はゲート絶縁層であってＳｉＮｘ　層１２はチャネ
ル保護層であってＳｉＯ２　層１３，１４はレジストマ
スク １５はコンタクト層であってｎ＋　型ａ−Ｓｉ層１６は
Ｔｉ層 １６ａ　はＴｉ層であってソース電極 １６ｂ　はＴｉ層であってドレイン電極１７はデータバ
スライン １８は画素電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　透明絶縁性基板（１）　と，該透明絶
   縁性基板（１）　上に配置されたゲート電極（８），　
   　ソース電極（３），　　ドレイン電極（２）　と，該
   ソース電極（３）　と該ドレイン電極（２）　間に配置
   されかつ該ゲート電極（８）　とゲート絶縁層（５，　
   ７）を介して配置された動作半導体層（４）　と，該動
   作半導体層（４）　と該ソース電極（３）　間に配置さ
   れ，両者を電気的に接続するソース側一導電型半導体層
   （４ａ）と，該動作半導体層（４）　と該ドレイン電極
   （２）　間に配置され，両者を電気的に接続するドレイ
   ン側一導電型半導体層（４ｂ）を有し，該ドレイン側一
   導電型半導体層（４ｂ）の不純物濃度が該ソース側一導
   電型半導体層（４ａ）の不純物濃度より大きいことを特
   徴とする薄膜トランジスタ。
2. 【請求項２】　　透明絶縁性基板（１）　上に導電膜を
   被着した後パターニングして，ソース電極（３）　及び
   ドレイン電極（２）　を形成する工程と，該ドレイン電
   極（２）　を接地し該ソース電極（３）　を電気的に孤
   立した状態で全面に一導電型の不純物をイオン注入し，
   該ドレイン電極（２）　中に該ソース電極（３）中より
   も多く一導電型不純物を導入する工程と，全面に半導体
   層，絶縁層を順次積層した後パターニングして該ソース
   電極（３）から該ドレイン電極（２）　にまたがる動作
   半導体層（４）　とゲート絶縁層（５）　を形成する工
   程と，加熱により該ソース電極（３）　及び該ドレイン
   電極（２）　から一導電型不純物を該動作半導体層（４
   ）　に拡散させ，ソース側一導電型半導体層（４ａ）及
   びドレイン側一導電型半導体層（４ｂ）を形成する工程
   と，該ゲート絶縁層（５）　上にゲート電極（８）　を
   形成する工程とを有することを特徴とする薄膜トランジ
   スタの製造方法。