JP2874256B2 - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
- Publication number
- JP2874256B2 JP2874256B2 JP6161690A JP6161690A JP2874256B2 JP 2874256 B2 JP2874256 B2 JP 2874256B2 JP 6161690 A JP6161690 A JP 6161690A JP 6161690 A JP6161690 A JP 6161690A JP 2874256 B2 JP2874256 B2 JP 2874256B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- electrode
- gate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
アクティブマトリクス型液晶表示装置などに用いる薄
膜トランジスタマトリクスの製造方法に関し、 工程を増やすことなしに単位面積当たりの蓄積容量を
増大させ、容量を付加することによる開口率の減少を防
いで、明るい表示を得ることを目的とし、 絶縁性基板上にゲート電極及び容量電極と、前記ゲー
ト電極上に少なくとも２種類の絶縁膜の積層膜からなる
ゲート絶縁膜と、動作半導体層を形成し、次いで、ソー
ス・ドレイン電極を形成した後、素子部を除く他の領域
の動作半導体層と前記ゲート絶縁膜のうち上層の絶縁膜
を除去し、次いで、前記上層の絶縁膜の除去跡に、前記
容量電極上に一部がオーバーラップする表示電極を形成
することにより、蓄積容量同時に形成する工程を含む構
成とする。 〔産業上の利用分野〕 本発明は、アクティブマトリクス型液晶表示装置など
に用いる薄膜トランジスタマトリクスの製造方法に関す
る。 〔従来の技術〕 薄膜トランジスタを使用したアクティブ型液晶表示装
置は、フルカラー動画表示が可能なフラットディスプレ
イとして現在盛んに開発が行なわれている。この薄膜ト
ランジスタ駆動液晶表示装置では、残像などをなくし表
示品質を向上させるため、積層容量を液晶と並列に付加
する必要がある。 この蓄積容量を構成するには、マトリクス状に配列し
た各画素を駆動する薄膜トランジスタのゲート絶縁膜
を、蓄積容量の電極間に介在する絶縁膜として利用した
構成と、ゲート絶縁膜とは別に蓄積容量の電極間絶縁膜
を形成し、これの両側に電極を配置した構成の２つがあ
る。 第１図はゲート絶縁膜３を用いた例を示す断面図であ
って、上記ゲート絶縁膜３の下側および上側に、それぞ
れ容量電極Ｐと表示電極Ｅを一部が重なり合うように形
成することにより、蓄積容量を構成している。 なお、同図の１は絶縁性基板、２はTi膜のようなゲー
ト金属膜、４は動作半導体層、５は保護膜、６はn+a−S
i層のようなコンタクト層、７は電極金属膜で例えばTi
膜、Ｔは素子部、Ｃは蓄積容量部である。 〔発明が解決しようとする課題〕 このようにゲート絶縁膜３をそのまま積層容量の電極
間絶縁膜として用いる場合には、 上記ゲート絶縁膜３に対して要求される耐圧，信頼性
などの特性は、蓄積容量の電極間絶縁膜に対する要求に
くらべて厳しいため、構成材料が限定される。そのため
単位面積当たりの容量がゲート絶縁膜に規制され、蓄積
容量を増大させるには蓄積容量の面積を大きくするしか
ないので、開口率が低下してしまう。 一方、ゲート絶縁膜と独立に積層容量の電極間絶縁膜
を形成する場合には、工程が増えることになる。 本発明では、工程を増やすことなしに単位面積当たり
の蓄積容量を増大させ、容量を付加することによる開口
率の減少を防ぎ、明るい表示を得ることを目的とする。 〔課題を解決するための手段〕 第１図により本発明の構成を説明する。
膜トランジスタマトリクスの製造方法に関し、 工程を増やすことなしに単位面積当たりの蓄積容量を
増大させ、容量を付加することによる開口率の減少を防
いで、明るい表示を得ることを目的とし、 絶縁性基板上にゲート電極及び容量電極と、前記ゲー
ト電極上に少なくとも２種類の絶縁膜の積層膜からなる
ゲート絶縁膜と、動作半導体層を形成し、次いで、ソー
ス・ドレイン電極を形成した後、素子部を除く他の領域
の動作半導体層と前記ゲート絶縁膜のうち上層の絶縁膜
を除去し、次いで、前記上層の絶縁膜の除去跡に、前記
容量電極上に一部がオーバーラップする表示電極を形成
することにより、蓄積容量同時に形成する工程を含む構
成とする。 〔産業上の利用分野〕 本発明は、アクティブマトリクス型液晶表示装置など
に用いる薄膜トランジスタマトリクスの製造方法に関す
る。 〔従来の技術〕 薄膜トランジスタを使用したアクティブ型液晶表示装
置は、フルカラー動画表示が可能なフラットディスプレ
イとして現在盛んに開発が行なわれている。この薄膜ト
ランジスタ駆動液晶表示装置では、残像などをなくし表
示品質を向上させるため、積層容量を液晶と並列に付加
する必要がある。 この蓄積容量を構成するには、マトリクス状に配列し
た各画素を駆動する薄膜トランジスタのゲート絶縁膜
を、蓄積容量の電極間に介在する絶縁膜として利用した
構成と、ゲート絶縁膜とは別に蓄積容量の電極間絶縁膜
を形成し、これの両側に電極を配置した構成の２つがあ
る。 第１図はゲート絶縁膜３を用いた例を示す断面図であ
って、上記ゲート絶縁膜３の下側および上側に、それぞ
れ容量電極Ｐと表示電極Ｅを一部が重なり合うように形
成することにより、蓄積容量を構成している。 なお、同図の１は絶縁性基板、２はTi膜のようなゲー
ト金属膜、４は動作半導体層、５は保護膜、６はn+a−S
i層のようなコンタクト層、７は電極金属膜で例えばTi
膜、Ｔは素子部、Ｃは蓄積容量部である。 〔発明が解決しようとする課題〕 このようにゲート絶縁膜３をそのまま積層容量の電極
間絶縁膜として用いる場合には、 上記ゲート絶縁膜３に対して要求される耐圧，信頼性
などの特性は、蓄積容量の電極間絶縁膜に対する要求に
くらべて厳しいため、構成材料が限定される。そのため
単位面積当たりの容量がゲート絶縁膜に規制され、蓄積
容量を増大させるには蓄積容量の面積を大きくするしか
ないので、開口率が低下してしまう。 一方、ゲート絶縁膜と独立に積層容量の電極間絶縁膜
を形成する場合には、工程が増えることになる。 本発明では、工程を増やすことなしに単位面積当たり
の蓄積容量を増大させ、容量を付加することによる開口
率の減少を防ぎ、明るい表示を得ることを目的とする。 〔課題を解決するための手段〕 第１図により本発明の構成を説明する。
【第１図（ａ）参照】 絶縁性基板１上に所定のゲート金属膜２からなるゲー
ト電極Ｇと蓄積容量の一方の電極となる容量電極Ｐを形
成する。 次いで、これらを被覆するゲート絶縁膜３として、種
類の異なる絶縁膜を少なくとも２層形成する。図には下
層絶縁膜３−１と上層絶縁膜３−２の２層構成とした例
を示す。 次いで、動作半導体層（例えばａ−Si:H層）４を形成
する。更に、ソース電極Ｓおよびドレイン電極Ｄを形成
した後、素子部Ｔ以外の動作半導体層４をエッチング除
去し、更に積層膜からなるゲート絶縁膜３のうち、上層
の絶縁膜３−２の露出部をエッチング除去する。
ト電極Ｇと蓄積容量の一方の電極となる容量電極Ｐを形
成する。 次いで、これらを被覆するゲート絶縁膜３として、種
類の異なる絶縁膜を少なくとも２層形成する。図には下
層絶縁膜３−１と上層絶縁膜３−２の２層構成とした例
を示す。 次いで、動作半導体層（例えばａ−Si:H層）４を形成
する。更に、ソース電極Ｓおよびドレイン電極Ｄを形成
した後、素子部Ｔ以外の動作半導体層４をエッチング除
去し、更に積層膜からなるゲート絶縁膜３のうち、上層
の絶縁膜３−２の露出部をエッチング除去する。
【第１図（ｂ）参照】 その後、表示電極Ｅに上記容量電極Ｐに一部が重なり
合うように形成することにより、蓄積容量を同時に形成
する。 なお、５は保護膜、６はコンタクト層、７は電極金属
膜を示す。 〔作 用〕 積層膜からなるゲート絶縁膜３のうち、残留させた下
層絶縁膜３−１を電極間絶縁膜とする蓄積容量の容量を
C1とし、一方、エッチング除去された上層絶縁膜３−２
を電極間絶縁膜とする容量を仮想し、これの容量をC2と
すると、本発明により得られる蓄積容量の容量は、ゲー
ト絶縁膜３全体を電極間絶縁膜とする容量に比べ、単位
面積当たりの容量が（C1＋C2）/C2倍に増大する。 また、耐圧は、ゲート絶縁膜３に印加される電圧が20
〜30Vなのに対し、蓄積容量に印加される電圧はたかだ
か5Vと低い。従って、上述したように上層絶縁膜３−２
をエッチング除去しても何ら問題は生じない。 〔実 施 例〕 以下本発明の一実施例を第２図により説明する。
合うように形成することにより、蓄積容量を同時に形成
する。 なお、５は保護膜、６はコンタクト層、７は電極金属
膜を示す。 〔作 用〕 積層膜からなるゲート絶縁膜３のうち、残留させた下
層絶縁膜３−１を電極間絶縁膜とする蓄積容量の容量を
C1とし、一方、エッチング除去された上層絶縁膜３−２
を電極間絶縁膜とする容量を仮想し、これの容量をC2と
すると、本発明により得られる蓄積容量の容量は、ゲー
ト絶縁膜３全体を電極間絶縁膜とする容量に比べ、単位
面積当たりの容量が（C1＋C2）/C2倍に増大する。 また、耐圧は、ゲート絶縁膜３に印加される電圧が20
〜30Vなのに対し、蓄積容量に印加される電圧はたかだ
か5Vと低い。従って、上述したように上層絶縁膜３−２
をエッチング除去しても何ら問題は生じない。 〔実 施 例〕 以下本発明の一実施例を第２図により説明する。
【第２図（ａ）参照】 ガラス基板１のような絶縁性基板上に、ゲート金属膜
としてのTi膜２を、約80nmの厚さに蒸着法により形成し
て、ゲート電極Ｇおよび蓄積容量を構成する一方の電極
〔これを容量電極と称する〕Ｐを形成する。 次に、下層のゲート絶縁膜としてTi2O5膜３−１を、
原料ガスにTaCl5とO2を用いたＰ−CVD（化学気相成長）
法により約200nmの厚さに形成し、次いで、上層ゲート
絶縁膜としてSiN膜３−２を、原料ガスにSiH4,NH3を用
いて同じくＰ−CVD法により、約200nmの厚さに形成す
る。 更に続いて、動作半導体層としてａ−Si:H層４を、Si
H4ガスを原料ガスとして約50nmの厚さに、保護膜として
のSiO2膜５を、SiH4とN2Oガスを用いて約150nmの厚さ
に、それぞれＰ−CVD法により連続的に形成する。 次に、ポジ型レジストを塗布し、絶縁性基板裏面より
上記ゲート電極Ｇをマスクとして露光を行なって、ゲー
ト電極Ｇに自己整合したレジスト膜11を形成する。
としてのTi膜２を、約80nmの厚さに蒸着法により形成し
て、ゲート電極Ｇおよび蓄積容量を構成する一方の電極
〔これを容量電極と称する〕Ｐを形成する。 次に、下層のゲート絶縁膜としてTi2O5膜３−１を、
原料ガスにTaCl5とO2を用いたＰ−CVD（化学気相成長）
法により約200nmの厚さに形成し、次いで、上層ゲート
絶縁膜としてSiN膜３−２を、原料ガスにSiH4,NH3を用
いて同じくＰ−CVD法により、約200nmの厚さに形成す
る。 更に続いて、動作半導体層としてａ−Si:H層４を、Si
H4ガスを原料ガスとして約50nmの厚さに、保護膜として
のSiO2膜５を、SiH4とN2Oガスを用いて約150nmの厚さ
に、それぞれＰ−CVD法により連続的に形成する。 次に、ポジ型レジストを塗布し、絶縁性基板裏面より
上記ゲート電極Ｇをマスクとして露光を行なって、ゲー
ト電極Ｇに自己整合したレジスト膜11を形成する。
このレジスト膜11をマスクとして、弗酸系のエッチン
グ液を用いて保護膜５の不要部を除去した後、コンタク
ト層としてn+a−Si層６をＰ−CVD法により、電極金属膜
としてTi膜７を抵抗加熱蒸着法により形成した後、上記
レジスト膜を除去することにより、その上に付着したn+
a−Si層６およびTi膜７をリフトオフする。 次いで通常のフォトリソグラフィ法により、レジスト
膜（図示せず）を形成し、素子部Ｔ以外のａ−Si:H層4,
上層ゲート絶縁膜であるSiN膜３−２の露出部をエッチ
ング除去する。 このエッチング工程において、下層絶縁膜であるTa2O
5膜３−１は、弗酸系のエッチング液に侵されないの
で、このエッチングは上層絶縁膜であるSiN膜３−２が
完全に除去されたところで停止する。従って、エッチン
グ量の制御は容量で、Ta2O5膜３−１の厚さが変動する
おそれはない。
グ液を用いて保護膜５の不要部を除去した後、コンタク
ト層としてn+a−Si層６をＰ−CVD法により、電極金属膜
としてTi膜７を抵抗加熱蒸着法により形成した後、上記
レジスト膜を除去することにより、その上に付着したn+
a−Si層６およびTi膜７をリフトオフする。 次いで通常のフォトリソグラフィ法により、レジスト
膜（図示せず）を形成し、素子部Ｔ以外のａ−Si:H層4,
上層ゲート絶縁膜であるSiN膜３−２の露出部をエッチ
ング除去する。 このエッチング工程において、下層絶縁膜であるTa2O
5膜３−１は、弗酸系のエッチング液に侵されないの
で、このエッチングは上層絶縁膜であるSiN膜３−２が
完全に除去されたところで停止する。従って、エッチン
グ量の制御は容量で、Ta2O5膜３−１の厚さが変動する
おそれはない。
次いで、ITO膜をスパッタリング法により形成した
後、これの不要部を除去して、表示電極Ｅを形成する。
ここで、表示電極Ｅの一部が、前述の容量電極Ｐと重な
り合うようにする。 以上のようにして得られた本実施例では、ゲート絶縁
膜３は下層絶縁膜であるTa2O5膜３−１と、上層絶縁膜
であるSiN膜３−２との積層膜で構成され、蓄積容量の
電極間絶縁膜は、上記下層絶縁膜のTa2O5膜３−１のみ
で構成されている。 上記Ta2O5膜とSiN膜の比誘電率は、それぞれ〜27,〜
７であるので、電極間絶縁膜を本実施例のようにTa2O5
膜３−１一層だけで構成した場合には、Ta2O5膜３−１
とSiN膜３−２との積層膜全体を用いた場合と比較し
て、単位面積当たりの容量はおよそ〜4.9倍になる。従
って、蓄積容量として同一容量を構成するのに必要な面
積は、従来の〜20％に抑えることができ、開口率の減少
を大幅に抑制できる。 しかも本実施例では、動作半導体層４のエッチングに
使用したレジスト膜を、そのまま用いて上層絶縁膜３−
２のエッチングを行なっているので、フォトマスクの数
および製造工程は従来工程と変える必要はなく、工程を
煩雑化するおそれはない。 なお、本実施例では下層絶縁膜３−１および上層絶縁
膜３−２を何れも一層のみで構成した例を説明したが、
これらをそれぞれ複数層の絶縁膜で構成していてもよ
い。 その場合には、上層絶縁膜の最下層のエッチングレー
トを、下層絶縁膜の最上層のエッチングレートより大き
くしておくことにより、エッチング量の制御が容易とな
り、下層絶縁膜の厚さの変動を防止できる。このエッチ
ングレートの比は、５以上とすることが望ましい。 〔発明の効果〕 以上説明した如く本発明によれば、単位面積当たりの
蓄積容量を大きくすることができるので、開口率の減少
を抑えることが可能となり、明るい表示を得ることがで
きる。
後、これの不要部を除去して、表示電極Ｅを形成する。
ここで、表示電極Ｅの一部が、前述の容量電極Ｐと重な
り合うようにする。 以上のようにして得られた本実施例では、ゲート絶縁
膜３は下層絶縁膜であるTa2O5膜３−１と、上層絶縁膜
であるSiN膜３−２との積層膜で構成され、蓄積容量の
電極間絶縁膜は、上記下層絶縁膜のTa2O5膜３−１のみ
で構成されている。 上記Ta2O5膜とSiN膜の比誘電率は、それぞれ〜27,〜
７であるので、電極間絶縁膜を本実施例のようにTa2O5
膜３−１一層だけで構成した場合には、Ta2O5膜３−１
とSiN膜３−２との積層膜全体を用いた場合と比較し
て、単位面積当たりの容量はおよそ〜4.9倍になる。従
って、蓄積容量として同一容量を構成するのに必要な面
積は、従来の〜20％に抑えることができ、開口率の減少
を大幅に抑制できる。 しかも本実施例では、動作半導体層４のエッチングに
使用したレジスト膜を、そのまま用いて上層絶縁膜３−
２のエッチングを行なっているので、フォトマスクの数
および製造工程は従来工程と変える必要はなく、工程を
煩雑化するおそれはない。 なお、本実施例では下層絶縁膜３−１および上層絶縁
膜３−２を何れも一層のみで構成した例を説明したが、
これらをそれぞれ複数層の絶縁膜で構成していてもよ
い。 その場合には、上層絶縁膜の最下層のエッチングレー
トを、下層絶縁膜の最上層のエッチングレートより大き
くしておくことにより、エッチング量の制御が容易とな
り、下層絶縁膜の厚さの変動を防止できる。このエッチ
ングレートの比は、５以上とすることが望ましい。 〔発明の効果〕 以上説明した如く本発明によれば、単位面積当たりの
蓄積容量を大きくすることができるので、開口率の減少
を抑えることが可能となり、明るい表示を得ることがで
きる。
第１図は本発明の構成説明図、 第２図は上記一実施例の説明図、 第３図は従来の問題点説明図である。 図において、１は絶縁性基板（ガラス基板）、３はゲー
ト絶縁膜、３−１は下層絶縁膜（Ta2O5膜）、３−２は
上層絶縁膜（SiN膜）、４は動作半導体層（ａ−Si:H
層）、Ｇはゲート電極、Ｅは表示電極、Ｐは容量電極、
Ｔは素子部、Ｃは蓄積容量部を示す。
ト絶縁膜、３−１は下層絶縁膜（Ta2O5膜）、３−２は
上層絶縁膜（SiN膜）、４は動作半導体層（ａ−Si:H
層）、Ｇはゲート電極、Ｅは表示電極、Ｐは容量電極、
Ｔは素子部、Ｃは蓄積容量部を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1343 G02F 1/13 101 G09F 9/30 H01L 29/78
Claims (4)
- 【請求項１】絶縁性基板（１）上にゲート電極（Ｇ）及
び容量電極（Ｐ）と、前記ゲート電極上に蓄積容量の電
極間絶縁膜となる下層絶縁膜（３−１）と、該下層絶縁
膜とともにゲート絶縁膜（３）を構成する上層絶縁膜
（３−２）との積層膜と、動作半導体層（４）を形成
し、次いで、ソース電極（Ｓ）およびドレイン電極
（Ｄ）を形成した後、素子部（Ｔ）を除く他の領域の動
作半導体層と前記ゲート絶縁膜のうち上層絶縁膜を除去
し、次いで、前記上層絶縁膜の除去跡に、前記容量電極
上に一部がオーバーラップする表示電極（Ｅ）を形成す
ることにより、蓄積容量を同時に形成する工程を含むこ
とを特徴とする薄膜トランジスタマトリクスの製造方
法。 - 【請求項２】前記除去する上層絶縁膜（３−２）の最下
層絶縁膜のエッチングレートを、残留する下層絶縁膜
（３−１）の最上層の絶縁膜のエッチングレートより大
きく選び、このエッチングレートの差を利用して前記上
層絶縁膜を選択的エッチングすることを特徴とする請求
項１記載の薄膜トランジスタマトリクスの製造方法。 - 【請求項３】前記上層絶縁膜（３−２）のエッチング除
去工程を、動作半導体層（４）のエッチング除去工程と
同一のマスクを用いて行うことを特徴とする請求項１記
載の薄膜トランジスタマトリクスの製造方法。 - 【請求項４】前記ゲート絶縁膜（３）を構成する絶縁膜
の積層体のうち、最下層のゲート絶縁膜として、誘電率
が他の絶縁膜の誘電率より大きい材料を使用することを
特徴とする請求項１記載の薄膜トランジスタマトリクス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161690A JP2874256B2 (ja) | 1990-03-12 | 1990-03-12 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161690A JP2874256B2 (ja) | 1990-03-12 | 1990-03-12 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03260632A JPH03260632A (ja) | 1991-11-20 |
| JP2874256B2 true JP2874256B2 (ja) | 1999-03-24 |
Family
ID=13176282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161690A Expired - Lifetime JP2874256B2 (ja) | 1990-03-12 | 1990-03-12 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874256B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008225514A (ja) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| US7602452B2 (en) | 2005-09-13 | 2009-10-13 | Epson Imaging Devices Corp. | Liquid crystal display device and method for manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887025A (ja) * | 1994-09-16 | 1996-04-02 | Casio Comput Co Ltd | アクティブマトリックスパネル |
| US20040160544A1 (en) * | 2003-02-14 | 2004-08-19 | Yuan-Tung Dai | Multilayer storage capacitors for a liquid crystal display panel and the method for fabricating the same |
| JP2007121793A (ja) * | 2005-10-31 | 2007-05-17 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| JP4940926B2 (ja) * | 2006-12-14 | 2012-05-30 | ソニー株式会社 | 液晶表示装置及びその製造方法 |
| JP5046915B2 (ja) * | 2007-12-27 | 2012-10-10 | 京セラ株式会社 | 表示装置用基板、表示装置、及び表示装置用基板の製造方法 |
| JP2010262006A (ja) * | 2009-04-30 | 2010-11-18 | Sony Corp | 表示装置、表示装置の製造方法、半導体装置、および電子機器 |
-
1990
- 1990-03-12 JP JP6161690A patent/JP2874256B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008225514A (ja) * | 2005-09-13 | 2008-09-25 | Epson Imaging Devices Corp | 液晶表示装置及びその製造方法 |
| US7602452B2 (en) | 2005-09-13 | 2009-10-13 | Epson Imaging Devices Corp. | Liquid crystal display device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03260632A (ja) | 1991-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7355206B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| US20080093600A1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP2850850B2 (ja) | 半導体装置の製造方法 | |
| JP2874256B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPH04336530A (ja) | 液晶ディスプレイ | |
| JPH04313729A (ja) | 液晶表示装置 | |
| JP3423380B2 (ja) | 液晶表示装置 | |
| JPH06281956A (ja) | アクティブマトリクス配線基板 | |
| JPH0587029B2 (ja) | ||
| JPH04369229A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0618930A (ja) | アクティブマトリックス形液晶表示装置の製造方法 | |
| JPH0862629A (ja) | 液晶表示装置 | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 | |
| JP3199873B2 (ja) | チタン製パターンの形成方法、及び液晶表示装置の製造方法 | |
| JP2947299B2 (ja) | マトリックス型表示装置 | |
| JP3210072B2 (ja) | 薄膜トランジスタマトリックス装置とその製造方法 | |
| JP2003046089A (ja) | 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法 | |
| JP2905641B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2903759B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0933947A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH0675143B2 (ja) | アクティブマトリクス基板 | |
| JPH05281574A (ja) | 液晶表示装置 | |
| JPH0254577A (ja) | 薄膜トランジスタの製造方法 | |
| JPH1172802A (ja) | アクティブ素子アレイ基板の製造方法 | |
| JP2841572B2 (ja) | 薄膜トランジスタ・マトリックスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |