JP6026611B2 - 半導体装置 - Google Patents

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Description

発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、
半導体特性を利用することで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求
められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸
化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μ
ｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２０１０−２１１７０号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２ Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる
。例えば、ソース電極またはドレイン電極、あるいは、ゲート電極等の配線上に、トラン
ジスタの半導体層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため
、微細化に伴う半導体層の膜厚の縮小によって半導体層の被覆性が低下し、段切れ（断線
）や接続不良などが生じうる。
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル
効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特
性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに
起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増
大、リーク電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコ
ンを用いたトランジスタのようにドーピングによるしきい値制御を適用することができな
いため、短チャネル効果が現れやすい傾向にある。
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供
を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供
を目的の一とする。
開示する発明の一態様は、絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイ
ン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化
物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、
を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方
根（ＲＭＳ）粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、
または絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ未満の半導体装置であ
る。
なお、本明細書等において、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒ
ｅ）粗さとは、断面曲線に対するＲＭＳ粗さを、測定面に対して適用できるよう、三次元
に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根で表現
され、次式で与えられる。
Figure 0006026611
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
Figure 0006026611
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）
（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面
が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求め
られる。
Figure 0006026611
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つ
まり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。なお、
Ｚ０は下記の式で求められる。
Figure 0006026611
なお、本明細書等において、二乗平均平方根（ＲＭＳ）粗さは、原子間力顕微鏡（ＡＦＭ
；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて得られるＡＦＭ像から、
１０ｎｍ×１０ｎｍの領域、好ましくは１００ｎｍ×１００ｎｍの領域、より好ましくは
１μｍ×１μｍの領域において算出されるものである。
開示する発明の別の一態様は、第１のトランジスタと、第１のトランジスタ上の第２のト
ランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャ
ネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して
、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電
気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジス
タは、絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、絶縁層
表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接する第２のチ
ャネル形成領域と、第２のチャネル形成領域を覆う第２のゲート絶縁層と、第２のゲート
絶縁層上の第２のゲート電極と、を有し、絶縁層表面の一部であって、第２のチャネル形
成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下であり、絶縁層表面の一部
と第２のソース電極表面との高低差、または絶縁層表面の一部と第２のドレイン電極表面
との高低差は、５ｎｍ未満の半導体装置である。
また、上記の構成の半導体装置において、酸化物半導体層の断面形状は平坦であることが
好ましい。すなわち、酸化物半導体層の上面全体が平坦であることが好ましい。
開示する発明の別の一態様は、二乗平均平方根粗さが１ｎｍ以下の表面にソース電極およ
びドレイン電極を形成し、ソース電極およびドレイン電極を覆うように絶縁層を形成し、
絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有
する平坦化処理が施された絶縁層を形成すると共に、ソース電極およびドレイン電極を露
出させ、平坦化処理が施された絶縁層の表面、ソース電極表面、およびドレイン電極表面
、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し
、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。
開示する発明の別の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上の
第１のゲート絶縁層と、第１のチャネル形成領域と重畳する、第１のゲート絶縁層上の第
１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極および
第１のドレイン電極と、を有する第１のトランジスタを形成し、第１のトランジスタを覆
う、表面の二乗平均平方根粗さが１ｎｍ以下の第１の絶縁層を形成し、第１の絶縁層の表
面に第２のソース電極および第２のドレイン電極を形成し、第２のソース電極および第２
のドレイン電極を覆うように第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を
施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第
２の絶縁層を形成すると共に、第２のソース電極および第２のドレイン電極を露出させ、
第２のソース電極および第２のドレイン電極を薄膜化することで、平坦化処理が施された
第２の絶縁層表面の一部と第２のソース電極表面との高低差、または平坦化処理が施され
た第２の絶縁層表面の一部と第２のドレイン電極表面との高低差を５ｎｍ未満とし、平坦
化処理が施された第２の絶縁層の表面、第２のソース電極表面、および第２のドレイン電
極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆う第２のゲート絶
縁層を形成し、第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置の作製
方法である。
なお、上記第２のトランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１
０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導
体層の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ま
しくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が
実現される。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。
例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４
と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリ
コン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現する
ことも容易になる。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層
としては、高純度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導
体層のキャリア密度を、例えば、１×１０１２／ｃｍ３未満、あるいは１．４５×１０１
０／ｃｍ３未満とし、トランジスタのオフ電流を、１００ｚＡ／μｍ（１ｚＡ（ゼプトア
ンペア）は１×１０−２１Ａ）以下、あるいは１０ｚＡ／μｍ以下とし、また、トランジ
スタのＳ値を６５ｍＶ／ｄｅｃ以下、あるいは６３ｍＶ／ｄｅｃ未満とすることができる
。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−
２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。また、ゲート電極は、
ソース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、
ソース電極の端、およびドレイン電極の端と重畳するような構造としても良い。
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば
、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除
外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明の一態様は、極めて平坦な領域にトランジスタのチャネル形成領域が設けら
れることにより、トランジスタが微細化される状況においても、短チャネル効果などの不
具合を防止し、良好な特性を有するトランジスタを提供することができる。
また、トランジスタ被形成表面の平坦性を高めることで、酸化物半導体層の膜厚分布を均
一化して、トランジスタの特性を向上させることができる。また、大きな高低差に起因し
て生じうる被覆性の低下を抑制し、酸化物半導体層の段切れ（断線）や接続不良を防止す
ることができる。
半導体装置の構成例を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の構成例を示す断面図、平面図、および回路図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置の平面図および回路図。 半導体装置の応用例を示す図。 半導体装置の応用例を示す図。 半導体装置を用いた電子機器を説明するための図。 シミュレーションに用いたモデルを説明する図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。 シミュレーションにより求めたトランジスタの電気的特性の計算結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１及び図２を参照して説明する。
〈半導体装置の構成例〉
図１には、半導体装置の構成例を示す。
図１におけるトランジスタ１６２は、被形成表面を有する基体１４０上の絶縁層１４３ａ
と、絶縁層１４３ａを含む絶縁層中に埋め込まれたソース電極１４２ａ、ドレイン電極１
４２ｂと、上記絶縁層１４３ａの上面、ソース電極１４２ａの上面、およびドレイン電極
１４２ｂの上面、の一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆う
ゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。
図１に示すように、トランジスタのチャネル形成領域に酸化物半導体を用いることで、良
好な特性を得ることができる。また、図１に示すように、トランジスタ１６２のチャネル
形成領域として用いる酸化物半導体層１４４の断面形状は、平坦な形状とすることが好ま
しい。従って、例えば、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、あるいは６３ｍＶ
／ｄｅｃ未満とすることも可能である。
また、絶縁層１４３ａの上面の一部（特に、被形成表面に水平な領域をいう）であって酸
化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下で
あり、絶縁層１４３ａの上面の一部とソース電極１４２ａの上面との高低差、または絶縁
層１４３ａの上面の一部とドレイン電極１４２ｂの上面との高低差は、５ｎｍ未満である
。言い換えると、記絶縁層１４３ａの上面、ソース電極１４２ａの上面、およびドレイン
電極１４２ｂの上面は実質的に同一平面上に存在する。
上述のように、開示する発明の一態様では、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下
という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けられることにな
る。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果な
どの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能であ
る。
また、トランジスタの被形成表面（基体１４０）の平坦性を高めることで、大きな高低差
に起因して生じうる被覆性の低下を抑制し、酸化物半導体層１４４の段切れ（断線）や接
続不良を防止することができる。また、酸化物半導体層１４４の被形成表面の平坦性を高
めることで、酸化物半導体層１４４の膜厚分布を均一化して、トランジスタ１６２の特性
を向上させることができる。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１
０１２／ｃｍ３未満、あるいは１×１０１１／ｃｍ３未満、あるいは１．４５×１０１０
／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質
的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジス
タ１６２を得ることができる。
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３
と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといっ
た比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チ
ャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイ
ナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。
つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジスタは、
現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化された
酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のよ
うにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタ
を容易に実現することが可能である。
なお、トランジスタ１６２において、ソース電極１４２ａ、およびドレイン電極１４２ｂ
をテーパ形状としても良い。テーパ角は、例えば、３０°以上６０°以下とすることがで
きる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａ）を、
その断面（基体１４０の表面と直交する面）に垂直な方向から観察した際に、当該層の側
面と底面がなす傾斜角を示す。
〈半導体装置の作製方法例〉
次に、上記半導体装置の作製方法の例について、図２を参照して説明する。ここで、図２
は図１に示すトランジスタ１６２の作製方法の例について示す図である。
以下、図２について説明する。まず、トランジスタの被形成表面を有する基体１４０上に
、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図２（Ａ）参照）。
基体１４０として使用することができるものに大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セ
ラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。
また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを基体と
して適用することが可能であり、さらに、これらの基板上に半導体素子が設けられている
ものを基体として用いてもよい。また、基体１４０上には下地膜が形成されていても良い
。
なお、基体１４０の表面は、十分に平坦な表面であることが望ましい。例えば、基体１４
０の表面を二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）
とすることが好ましい。このような表面にトランジスタ１６２を形成することで、その特
性を十分に向上させることができる。なお、基体１４０の表面が平坦性に乏しい場合には
、当該表面にＣＭＰ（化学的機械研磨）処理やエッチング処理などを適用して、上述のよ
うな平坦性を確保することが望ましい。なお、ＣＭＰ処理の詳細については、絶縁層１４
３に対するＣＭＰ処理の記載を参酌できる。
ソース電極１４２ａおよびドレイン電極１４２ｂは、基体１４０上に導電層を形成し、当
該導電層を選択的にエッチングすることによって形成できる。
上記の導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有する
ソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリット
がある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて
行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適で
ある。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパ形状
となるように行っても良い。テーパ角は、例えば、３０°以上６０°以下とすることがで
きる。
トランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１
４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍ
と波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０
．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように絶縁層１４３を形成
する（図２（Ｂ）参照）。
絶縁層１４３は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４３には、後に酸化物
半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好
適である。絶縁層１４３の形成方法に特に限定はないが、酸化物半導体層１４４と接する
ことを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このよ
うな方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をはじめと
する他の成膜法を用いても良い。
次に、絶縁層１４３をＣＭＰ（化学的機械的研磨）処理によって薄膜化して、絶縁層１４
３ａを形成する（図２（Ｃ）参照）。ここでは、ソース電極１４２ａおよびドレイン電極
１４２ｂの表面が露出する条件でＣＭＰ処理を行う。また、当該ＣＭＰ処理は、絶縁層１
４３ａ表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）
となる条件で行う。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層
１４４が形成される表面の平坦性を向上させ、トランジスタ１６２の特性を向上させるこ
とができる。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する
手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布
との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または
揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布
と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層１４３ａの表面の平坦性をさらに向上させることができる。
上記のＣＭＰ処理により、絶縁層１４３ａの上面の一部とソース電極１４２ａの上面との
高低差、または絶縁層１４３ａの上面の一部とドレイン電極１４２ｂの上面との高低差を
、５ｎｍ未満とすることができる。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂ、および絶縁層１４３ａの一部に接す
るように、上記表面を覆う酸化物半導体層１４４を形成した後、当該酸化物半導体層１４
４を覆うようにゲート絶縁層１４６を形成する（図２（Ｄ）参照）。
酸化物半導体層１４４としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種
以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ
系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉ
ｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−
Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導
体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ
系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体
、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎと
ＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０、かつｍは自然数でない）で表記されるものがある。また、Ｇａに代えてＭの
表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、かつｍは自然数でない）のように表記さ
れる酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）
、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれ
た一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡ
ｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用する
ことができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一
例に過ぎないことを付記する。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いる
のが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］
の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：１の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、
１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以
上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去
しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化
物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成するこ
とにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパ
ッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラッ
プを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室か
ら水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減でき
る。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明
に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であ
っても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸
化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、
用いる材料や用途などに応じて選択することもできる。なお、開示する発明の一態様では
、酸化物半導体層１４４が形成される表面が十分に平坦化されている。このため、厚みの
小さい酸化物半導体層であっても、好適に形成することが可能である。また、開示する発
明の一態様では、図２（Ｄ）に示すように、酸化物半導体層１４４の断面形状を、平坦な
形状とすることが好ましい。酸化物半導体層１４４の断面形状を平坦な形状とすることす
ることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電
流を低減することができる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、酸化物半導体層１４４の被形成表面（例えば
絶縁層１４３ａの表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のス
パッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面
にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイ
オンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して
、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒
素、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置で
ある。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ
、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発す
る光（電磁波）の輻射により、被処理物を加熱する装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ装置を用いた熱処理
を行ってもよい。ＧＲＴＡ装置を用いた熱処理を用いると短時間での高温熱処理が可能と
なる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、
処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気におい
て第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低
減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、ゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミン
グにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回
に限らず複数回行っても良い。
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層
に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行う
ことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて
行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適
であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液について
は被エッチング材料に応じて適宜選択することができる。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり
、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような
材料を用いることにより、酸化シリコン層換算で１５ｎｍ未満、好ましくは２ｎｍ以上１
０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む
膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミ
ニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図２（Ｅ）参照）。
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選
択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導
電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用い
て形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなど
の場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極１４８ａ
の一部がソース電極１４２ａおよびドレイン電極１４２ｂと重畳する構造を採用している
が、開示する発明はこれに限定されない。ゲート電極１４８ａの端とソース電極１４２ａ
の端、および、ゲート電極１４８ａの端とドレイン電極１４２ｂの端が重畳するような構
造を採ることもできる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および
絶縁層１５２を形成する（図２（Ｆ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶ
Ｄ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用
いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図２（Ｆ）参照）。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
上述のように、開示する発明の一態様では、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下
（好ましくは０．５ｎｍ以下）という極めて平坦な領域にトランジスタ１６２のチャネル
形成領域が設けられることになる。これにより、トランジスタ１６２が微細化される状況
においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１
６２を得ることが可能である。
また、酸化物半導体層１４４が形成される表面の平坦性を高めることで、酸化物半導体層
１４４の膜厚分布を均一化して、トランジスタ１６２の特性を向上させることができる。
また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層１４４の
段切れや接続不良を防止することができる。
また、上述のように、絶縁層１４３ａの上面の一部とソース電極１４２ａの上面との高低
差、または絶縁層１４３ａの上面の一部とドレイン電極１４２ｂの上面との高低差を、５
ｎｍ未満とすることで、リーク電流を低減し、良好な特性を有するトランジスタ１６２を
得ることができる。
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純
度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、あるいは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、あるいは５×１０１７ａｔｏｍｓ／ｃｍ３以下で
ある。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は、一般的
なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分
に小さい値（例えば、１×１０１２／ｃｍ３未満、あるいは、１．４５×１０１０／ｃｍ
３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、
トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ
）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、あ
るいは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トランジスタのオフ電流
を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能であ
る。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。また、このように高純度化され、真
性化された酸化物半導体層１４４を用いることで、トランジスタのＳ値を６５ｍＶ／ｄｅ
ｃ以下、あるいは６３ｍＶ／ｄｅｃ未満とすることも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図３乃至図５を参照して説明する。
〈半導体装置の構成例〉
図３は、半導体装置の構成の一例である。図３（Ａ）には、半導体装置の断面を、図３（
Ｂ）には、半導体装置の平面を、図３（Ｃ）には半導体装置の回路構成を、それぞれ示す
。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、
本実施の形態では主として半導体装置の構成について述べる。なお、図３に示す半導体装
置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体装置をもれ
なく表現したものではない。開示する発明に係る半導体装置は、電極の接続関係等を適宜
変更して、その他の機能を有することが可能である。
図３（Ａ）は、図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図３
（Ａ）および図３（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジス
タ１６２に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４
を備えている。
ここで、トランジスタ１６２の半導体材料とトランジスタ１６０の半導体材料とは異なる
材料とすることが望ましい。例えば、トランジスタ１６２の半導体材料を酸化物半導体と
し、トランジスタ１６０の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電
荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動
作が容易である。
図３におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集
積化を実現するためには、図３に示すようにトランジスタ１６０がサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場
合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領
域を含む不純物領域１２０を設けても良い。
図３におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２
の構成と同様である。ただし、本実施の形態においては、トランジスタ１６２のソース電
極１４２ａ（ドレイン電極の場合もある）と、トランジスタ１６０のゲート電極１１０と
は接続されている。
図３における容量素子１６４は、ソース電極１４２ａ（ドレイン電極の場合もある）、酸
化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわ
ち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは
、容量素子１６４の他方の電極として機能することになる。なお、電極１４８ｂは、トラ
ンジスタ１６２におけるゲート電極１４８ａと同様の工程で形成される。
なお、図３の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保する
ことができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しな
い構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６４
を設けない構成とすることも可能である。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を
１５Ｆ２〜２５Ｆ２とすることが可能である。
なお、開示する発明に係る半導体装置の構成は、図３に示されるものに限定されない。開
示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の半導体材料と、を用い
た積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更する
ことができる。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について図４および図５を用いて説明する。なお
、図４及び図５は図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。な
お、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主とし
て、トランジスタ１６０の作製方法について説明する。
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の
材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラ
ス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるも
のとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネ
ル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ
１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体
材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、
ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活
性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を
形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリ
コン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッ
チング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後
、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とす
ることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図４（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図４（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
５（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図５（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図５
（Ｂ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１
３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因
する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、こ
れらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い
絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減するこ
とが可能である。また、絶縁層１３０は、ポリイミド、アクリル樹脂等の有機絶縁材料を
用いて形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としている
が、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
５（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１３０
にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図５（Ｃ）参照）。ゲー
ト電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを
適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１
３０の表面は可能な限り平坦にしておくことが望ましい。絶縁層１３０の表面は、二乗平
均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行うこ
とが好ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
その後、トランジスタ１６２および容量素子１６４を作製することで、図３に示す半導体
装置が完成する。なお、トランジスタ１６２の作製方法については先の実施の形態を参酌
することができるため、詳細な説明は省略する。
なお、容量素子１６４は、トランジスタ１６２を形成する際に、ゲート絶縁層１４６上に
導電層を形成した後に、当該導電層を選択的にエッチングすることにより、ゲート電極１
４８ａと電極１４８ｂとを形成することで、作製することができる。このとき、電極１４
８ｂは、トランジスタ１６０のゲート電極１１０とトランジスタ１６２のソース電極１４
２ａと重畳するように形成することが好ましい。これにより、図３に示す半導体装置の小
面積化を図ることができる。
上述のように、ＣＭＰ処理などにより絶縁層１３０表面の平坦性を高めることで、絶縁層
１３０上に形成される酸化物半導体層１４４の膜厚分布を均一化して、トランジスタ１６
２の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低
下を抑制し、酸化物半導体層１４４の段切れや接続不良を防止することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を参
照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
図６（Ａ−１）に示す、記憶装置として用いることができる半導体装置において、第１の
配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され
、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的
に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソ
ース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉ
ｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、
トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイ
ン電極の他方は、容量素子１０２０の電極の一方と電気的に接続され、第５の配線（５ｔ
ｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。
ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示した
トランジスタ１６２（図３Ａ乃至図３Ｃ）を用いることができる。酸化物半導体を用いた
トランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジ
スタ１０１０をオフ状態としても、トランジスタ１０００のゲート電極の電位を極めて長
時間にわたって保持することが可能である。さらに、先の実施の形態に示すトランジスタ
１６２を用いることにより、トランジスタ１０１０の短チャネル効果を抑制し、且つ微細
化を達成することができる。そして、容量素子１０２０を有することにより、トランジス
タ１０００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の
読み出しが容易になる。ここで、容量素子１０２０としては、例えば、先の実施の形態で
示した容量素子を用いることができる。
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタ
が適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、
単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このよ
うな半導体材料を用いたトランジスタは、高速動作が可能である。ここで、酸化物半導体
以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトラ
ンジスタ１６０を用いることができる。
また、図６（Ｂ）に示すように、容量素子１０２０を設けない構成とすることも可能であ
る。
図６（Ａ−１）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が長時
間保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが
可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とす
る。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量
素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の
電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電
位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えら
れるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶
容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状
態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ
１０００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電
極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲ
ート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与
えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極
にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。こ
こで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必
要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿Ｈと
Ｖｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与
えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には
、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状
態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）
となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線
の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態」
となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート
電極の状態にかかわらずトランジスタ１０００が「オン状態」となるような電位、つまり
、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態
となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の
電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１
０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態と
なる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０
００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。この
ため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０
００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合が
ある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中
に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸
化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコンなどで形成されるトラ
ンジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、フロー
ティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸
化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保持が可
能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア
）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場
合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、ト
ランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
図６（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図６（Ａ−２）のように考えることが可能である。
つまり、図６（Ａ−２）では、トランジスタ１０００および容量素子１０２０が、それぞ
れ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、そ
れぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２
０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トラ
ンジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオ
ン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲ
ート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極
とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（
実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、
電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１０１
０のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さく
とも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以
外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が
大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の
関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１をＣ２と同じ、
あるいはＣ２よりも大きくすることで、第５の配線によってフローティングゲート部ＦＧ
の電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与え
ることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非
読み出しの電位）の電位差を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層に
よって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料
や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
また、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優
位点である。
なお、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成
する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層
の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが
、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが
容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧
Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁
層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウム
などのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１
を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シ
リコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとド
レイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トラ
ンジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発
性のメモリセルを有している。
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃
）において１００ｚＡ（１×１０−１９Ａ）以下に低減することは困難であるが、酸化物
半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、
書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好まし
い。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての大きな制約はないが、読み出しの
速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読
み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるの
が好ましい。
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、
酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用
いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行
うことが可能な、記憶装置として用いることができる半導体装置を実現することができる
。
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタを用いる
ことにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成す
ることができる。これにより、記憶装置として用いることができる半導体装置の高集積化
を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７およ
び図８を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図に
おいては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併
せて付す場合がある。
図７（Ａ）および図７（Ｂ）は、図６（Ａ−１）に示す半導体装置（以下、メモリセル１
０５０とも記載する）を複数用いて形成される、記憶装置として用いることができる半導
体装置の回路図である。図７（Ａ）は、メモリセル１０５０が直列に接続された、いわゆ
るＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル１０５０が並列に
接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の
第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセル１０５０を有する。図７（Ａ）
では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限
られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１
０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、
電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極ま
たはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０
１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１
０２０の電極の他方は電気的に接続されている。
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモ
リセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル
１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０
のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された
複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された
複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジス
タ１０００のソース電極は、ソース線と電気的に接続される。
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン
状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１の信号
線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指
定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１００
０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００を
オン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００
のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が
選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え
、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで
、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を
除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、
読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決
定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって
、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異
なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定
した行のメモリセルから情報を読み出すことができる。
図７（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬ及び第１信号線Ｓ１
、ｍ本の第２信号線Ｓ２およびワード線ＷＬを有し、ｍ×ｎ個のメモリセル１０５０を有
する。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極また
はドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている
。また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、ビ
ット線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。また
、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、
電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的
に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に
接続されている。
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動
作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ
１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態とな
るような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有
する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような
電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに
接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−
ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（
オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジス
タ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとるこ
とになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリ
セルから情報を読み出すことができる。
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、
本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲー
ト電極に与える電位を３種類以上用意して、各メモリセル１０５０が保持する情報量を増
加させても良い。例えば、トランジスタ１０００のゲート電極にあたえる電位を４種類と
する場合には、各メモリセルに２ビットの情報を保持させることができる。
次に、図７に示す半導体装置などに用いることができる読み出し回路の一例について図８
を用いて説明する。
図８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
スアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、
選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態と
なり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗
状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合
、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対
応する電位を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、
読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用
のビット線が接続される構成としても良い。
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概
ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力とな
る。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）
の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆ
を与える。
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する
。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓｎ
をＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉ
ｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗと
なり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈ
となる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチ
を介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与え
る。
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用
のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み
用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これ
により、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図９を参照
して説明する。
〈半導体装置の平面構成と回路構成〉
図９（Ａ）乃至図９（Ｃ）には、先の実施の形態で示した半導体装置を構成するメモリセ
ルの平面図の一例を具体的に示す。また、図９（Ｄ）には該メモリセルの回路構成を示す
。図９（Ａ）乃至図９（Ｃ）では、作製工程の順に３つの段階に分けて平面図を示す。
図９（Ａ）に示す平面図は、トランジスタ１６０が有する金属化合物領域１２４及びゲー
ト電極１１０を示す。なお、ゲート電極１１０の下方には、チャネル形成領域と、チャネ
ル形成領域上に設けられたゲート絶縁層とが含まれる。また、トランジスタ１６０を囲む
ように素子分離絶縁層１０６が設けられている。
図９（Ｂ）に示す平面図は、図９（Ａ）に示す平面図に加えて、トランジスタ１６２が有
するソース電極１４２ａ、ドレイン電極１４２ｂ、酸化物半導体層１４４及びゲート電極
１４８ａと、第１信号線Ｓ１（１４２ｂ）と、第２信号線Ｓ２（１４８ａ）と、ワード線
ＷＬ（１４８ｂ）と、容量素子１６４が有する電極１４８ｂと示す。トランジスタ１６２
が有するソース電極１４２ａ及びドレイン電極１４２ｂと、第１信号線Ｓ１とは、同じ導
電層によって形成される。また、トランジスタ１６２が有するゲート電極１４８ａと、容
量素子１６４が有する電極１４８ｂと、第２信号線Ｓ２と、ワード線ＷＬとは、同じ導電
層によって形成される。なお、容量素子１６４は、ソース電極１４２ａが一方の電極とし
て機能し、電極１４８ｂが他方の電極として機能する。
図９（Ｃ）に示す平面図は、図９（Ｂ）に示される平面図に加えて、ビット線ＢＬと、ソ
ース線ＳＬと、ビット線ＢＬと金属化合物領域１２４間に形成された開口部１３０ａと、
ソース線ＳＬと金属化合物領域１２４間に形成された開口部１３０ｂと、を示す。
図９（Ｃ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面構造は、実施の形態２に示した作
製方法を用いた場合、図３（Ａ）を参酌することができる。
図９（Ｄ）は、図９（Ａ）乃至図９（Ｃ）に示したメモリセルの平面図に対応する回路構
成を示す。図９（Ｄ）に示すメモリセルは、ビット線（ＢＬ）、第１信号線（Ｓ１）、ソ
ース線（ＳＬ）、ワード線（ＷＬ）、第２信号線（Ｓ２）を有する。
本発明の一態様では、トランジスタ１６２のソース電極及びドレイン電極を形成する導電
層は、ＣＭＰ工程による平坦化を行うことを特徴とする。ＣＭＰ処理を行う場合、表面状
態（表面の平坦さ）は、導電層の膜厚にあまり影響を受けないため、導電層の膜厚は適宜
選択することが可能である。例えば、膜厚を厚く形成することで（例えば、１５０ｎｍ〜
５００ｎｍ）、導電層の抵抗を下げることができ、配線として使用することが可能となる
。
したがって、トランジスタ１６２を効果的に微細化することが可能であるとともに、導電
層の膜厚を厚くすることで、配線抵抗を縮小することができる。
また、図９（Ａ）乃至図９（Ｃ）に示した平面図は、ソース電極１４２ａを形成する導電
層を、第１信号線（Ｓ１）としても用いた例である。このような構成とすることで、第１
信号線を他の導電層を用いた場合と比較して、ソース電極またはドレイン電極と第１信号
線（Ｓ１）とを接続するための開口部が不要となり、メモリセル面積を縮小することがで
きる。また、第１信号線（Ｓ１）とビット線（ＢＬ）とを異なる導電層で形成することで
、これらの配線を重ねることが可能となり、面積を縮小することができる。したがって、
このような、平面レイアウトを採用することにより、半導体装置の高集積化が可能である
。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０を
参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
ＣＰＵのブロック図の一例を図１０に示す。図１０に示されるＣＰＵ１１０１は、タイミ
ングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４
、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬ
Ｕ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８な
どより構成されている。
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量な
どを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくす
ることができるので、ＣＰＵ１１０１の低消費電力化を実現できる。さらに、先の実施の
形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、
且つ微細化を達成することができる。
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミング
コントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、
他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込
みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令
に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有
する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を
有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機
器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命
令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み
合わせによってＣＰＵは構成されている。
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いること
により、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるの
で、ＣＰＵ１１０１の高集積化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１１を
参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導
体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトラン
ジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１１（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１１（Ａ）は
フォトセンサの等価回路であり、図１１（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に
、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ
１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、
ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電
極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号
線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に
電気的に接続されている。
ここで、図１１（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半
導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタと
して、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示
したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フ
ォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトラ
ンジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達
成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精
度を向上させることができる。
図１１（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２
０４を示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサと
して機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フ
ォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１
２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶
縁層１２３６、層間絶縁層１２３８が設けられている。
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と
同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２
３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けら
れた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１
２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは
、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第
２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり
、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接
続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けら
れた電極層１２４４と電気的に接続されている。
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体
層１２２６ｂとして高抵抗な半導体層（Ｉ型半導体層）、第３半導体層１２２６ｃとして
ｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモ
ルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純
物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形
成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ
６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不
純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用
いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不
純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合
にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はス
パッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００
ｎｍ以下となるよう形成することが好ましい。
第２半導体層１２２６ｂは、Ｉ型半導体層（真性半導体層）であり、アモルファスシリコ
ン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、ア
モルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シ
ラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３
、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶ
Ｄ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの
膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３
族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ
法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または
、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい
。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン
注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法
等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい
。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長
法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ
以上５０ｎｍ以下となるよう形成することが好ましい。
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃ
は、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セ
ミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ
）半導体を用いて形成してもよい。
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定
状態に属するものである。すなわち、熱力学的に安定な第３の状態を有する半導体であっ
て、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方
向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクト
ルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単
結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に
微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボン
ド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてい
る。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子
歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる
。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｓ
ｉＦ４などの珪素を含むガスを水素で希釈して形成することができる。また、珪素を含む
ガス及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または
複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのとき、
珪素を含むガスに対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１
５０倍以下、更に好ましくは１００倍とする。さらには、珪素を含むガス中に、ＣＨ４、
Ｃ２Ｈ６等の炭化水素気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム含有気体、Ｆ２等を混
入させてもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基
板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変
換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側から
の光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また
、ｎ型の半導体層側を受光面として用いることもできる。
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１
２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２
３０を遮光することができる。
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用い
て、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップコート法
、スプレー塗布、スクリーン印刷法、オフセット印刷法、液滴吐出法（インクジェット法
）等の方法を用いて形成することができる。
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層
、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層
、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁
層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度
プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁
膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては
、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ
樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の
他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、Ｂ
ＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報
を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源
を用いることができる。
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施
の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジス
タは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光
検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用い
ることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することがで
きるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させる
ことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、発明の一態様に係る半導体装置の特性について、計算機を用いて検証した
結果について説明する。具体的には、異なるチャネル長Ｌを有するトランジスタの特性に
ついて比較した。なお、計算には、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌ
ｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いた。
計算に用いたトランジスタの構造を図１３に示す。図１３（Ａ）では、本発明の一態様に
係る構造であり、図１３（Ｂ）では、比較のための構造である。
計算に用いたトランジスタ５６２の詳細について説明する。図１３（Ａ）に示すトランジ
スタは、絶縁層５４３ａ（材質：酸化珪素）中に埋め込まれたソース電極５４２ａおよび
ドレイン電極５４２ｂ（材質：窒化チタン、厚さ：１００ｎｍ）と、上記絶縁層５４３ａ
の上面、ソース電極５４２ａの上面、およびドレイン電極５４２ｂの上面、の一部と接す
る酸化物半導体層５４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎ
ｍ）と、酸化物半導体層５４４を覆うゲート絶縁層５４６（材質：酸化ハフニウム、厚さ
：１０ｎｍ）と、ゲート絶縁層５４６上のゲート電極５４８ａ（材質：タングステン、厚
さ１００ｎｍ）と、を有する。
図１３（Ｂ）に示すトランジスタ６６２は、ソース電極６４２ａおよびドレイン電極６４
２ｂ（材質：窒化チタン、厚さ：１００ｎｍ）と、ソース電極６４２ａおよびドレイン電
極６４２ｂ上に設けられた酸化物半導体層６４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化
物半導体、厚さ：１０ｎｍ）と、酸化物半導体層６４４を覆うゲート絶縁層６４６（材質
：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層６４６上のゲート電極６４８ａ（
材質：タングステン、厚さ：１００ｎｍ）と、を有する。
図１３（Ａ）では、ソース電極５４２ａおよびドレイン電極５４２ｂが絶縁層５４３ａに
埋め込まれることにより、酸化物半導体層５４４の断面形状は平坦である。すなわち、ソ
ース電極５４２ａ、ドレイン電極５４２ｂ、および絶縁層５４３ａの上面は同一平面上に
存在する。図１３（Ｂ）では、ソース電極６４２ａおよびドレイン電極６４２ｂは、基体
（図示せず）上に設けられることにより、酸化物半導体層６４４はソース電極６４２ａお
よびドレイン電極６４２ｂの形状に沿って設けられるため、酸化物半導体層６４４の断面
形状は平坦でない。すなわち、ソース電極５４２ａとドレイン電極５４２ｂの上面は、絶
縁層５４３ａの上面と同一平面ではない。
上述の構成（図１３（Ａ）および図１３（Ｂ））において、チャネル長Ｌを変更して、ト
ランジスタのしきい値電圧Ｖｔｈおよびサブスレッショルドスイング値（Ｓ値とも記す）
がどのような挙動を示すかを調査した。チャネル長Ｌとしては、５０ｎｍ、７０ｎｍ、８
０ｎｍ、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍの７条件を採用した。
また、ゲート絶縁層の厚さを変更して、トランジスタのしきい値電圧Ｖｔｈの挙動を調査
した。ゲート絶縁層の厚さとしては、５ｎｍ、１０ｎｍの２条件を採用した。
ソース電極とドレイン電極の間の電圧Ｖｄｓは、１Ｖとした。
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子
移動度：１０ｃｍ２／Ｖｓ
２．窒化チタン（ソース電極およびドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
計算結果を図１４及び図１５に示す。図１４において、横軸はチャネル長Ｌ（ｎｍ）を、
縦軸はしきい値電圧Ｖｔｈのシフト量ΔＶｔｈ（Ｖ）を、それぞれ示している。なお、Δ
Ｖｔｈは、チャネル長Ｌ＝４００ｎｍのしきい値電圧を基準に算出したものである。また
、図１５において、横軸はチャネル長Ｌ（ｎｍ）を、縦軸はＳ値（Ｖ／ｄｅｃ）を、それ
ぞれ示している。図１４（Ａ）および図１５（Ａ）は、図１３（Ａ）に示す構造の計算結
果をそれぞれ示しており、図１４（Ｂ）および図１５（Ｂ）は、図１３（Ｂ）に示す構造
の計算結果を、それぞれ示している。
図１４（Ｂ）の結果より、図１３（Ｂ）の構造の場合、チャネル長Ｌが短くなるとともに
、しきい値電圧Ｖｔｈがマイナスシフトしていることがわかる。また、図１５（Ｂ）の結
果より、図１３（Ｂ）の構造の場合、チャネル長Ｌが短くなるとともに、Ｓ値が増大して
いることがわかる。これに対し、図１４（Ａ）の結果より、図１３（Ａ）の構造の場合、
チャネル長Ｌが短くなっても、しきい値電圧Ｖｔｈのマイナスシフトが抑制されているこ
とがわかる。また、図１５（Ａ）の結果より、Ｓ値の増大が抑制されていることが分かる
。図１４及び図１５の結果から、本発明の一態様に係る構造とすることにより、トランジ
スタの微細化に伴って生じるしきい値電圧のマイナスシフトや、Ｓ値の増大を防止できる
ことがわかる。
また、図１３（Ａ）および図１３（Ｂ）の構造において、チャネル長Ｌ＝５０ｎｍ、ゲー
ト絶縁膜（材質：酸化ハフニウム、厚さ：１０ｎｍ）の場合の電流電圧特性を図１６に示
す。なお、ソース電極とドレイン電極の間の電圧は、１Ｖとした。横軸はゲート電圧ＶＧ
（Ｖ）、縦軸はドレイン電流ＩＤ（Ａ／μｍ）を、それぞれ示している。また、図中、太
い線は図１３（Ａ）の構造の場合の計算結果、細い線は図１３（Ｂ）の構造の場合の計算
結果を、それぞれ示している。さらに、図１３（Ａ）および図１３（Ｂ）の構造における
電流密度分布について、それぞれ図１７（Ａ）および図１７（Ｂ）に示す。なお、図１７
（Ａ）および図１７（Ｂ）は、Ｖｇｓ＝０Ｖ、Ｖｄｓ＝１Ｖにおける電流密度分布である
。
図１７（Ａ）および図１７（Ｂ）に示す電流密度分布は、Ｖｇｓ＝０Ｖにおけるリーク電
流を表している。ここで、１０４Ａ／ｃｍ２以上の領域に着目すると、図１３（Ａ）の構
造の場合、リーク電流の分布はバックチャネル側のみに限定されることが分かる（図１７
（Ａ）参照）。これに対し、図１３（Ｂ）の構造の場合、ソース電極およびドレイン電極
が、チャネルの側面に存在する影響で、バックチャネル側に加えて、チャネルの内側まで
リーク電流が分布していることがわかる。さらに、チャネル上側から流れ込む電子も加わ
ることで、図１３（Ａ）の構造と比較して広い範囲でリーク電流が分布していることがわ
かる（図１７（Ｂ）参照）。このようなリーク電流の流れ方の違いから、図１４および図
１５において、図１３（Ａ）の構造と図１３（Ｂ）の構造とに、チャネル長依存性の違い
が生じたと考えられる。図１６、図１７（Ａ）および図１７（Ｂ）の結果から、本発明の
一態様に係る構造とすることにより、リーク電流を低減できることがわかる。
次に、真性化（ｉ型化）された酸化物半導体を用いたトランジスタと、ｎ型の酸化物半導
体を用いたトランジスタの電気的特性についてより詳細に求めた結果について説明する。
なお、計算には、ｓｅｎｔａｕｒｕｓ ｄｅｖｉｃｅ（ｓｙｎｏｐｓｙｓ社製ＴＣＡＤソ
フト）を用いた。また、キャリア再結合モデルとして、ＳＲＨ（Ｓｈｏｃｋｌｅｙ−Ｒｅ
ａｄ−Ｈａｌｌ）モデルおよびＡｕｇｅｒ再結合モデルを用いた。
計算に用いたトランジスタの構造は、図１３（Ａ）である。トランジスタの構造の詳細に
ついては、上述の通りである。また、図１３（Ａ）の構造において、酸化物半導体の膜厚
を６ｎｍと、１０ｎｍの２条件、チャネル長Ｌとしては５０ｎｍと１００μｍの２条件を
採用した。また、酸化物半導体はｉ型（Ｎｅ＝ｎｉ）とし、比較例としてｎ型の酸化物半
導体（Ｎｅ＝２×１０１９ｃｍ−３）を仮定した。なお、ここで示すＮｅとは電子キャリ
ア密度であり、計算上は同量のドナー密度（Ｎｄ）を仮定し、そのドナーを１００％イオ
ン化させることでＮｅの値を決定している。
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子
移動度：１０ｃｍ２／Ｖｓ
２．窒化チタン（ソース電極およびドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
計算結果を、図１８（Ａ）および図１８（Ｂ）に示す。図１８（Ａ）および図１８（Ｂ）
において、横軸はゲート電圧ＶＧ（Ｖ）を、縦軸はドレイン電流ＩＤ（Ａ／μｍ）を、そ
れぞれ示している。また、図中、太い線がチャネル長Ｌ＝５０ｎｍの計算結果、細い線が
チャネル長Ｌ＝１００μｍの計算結果を、それぞれ示している。
図１８（Ａ）の計算結果から、ｎ型の酸化物半導体を用いた場合、酸化物半導体の膜厚を
１０ｎｍにすると、カーブがマイナスシフトし、オン・オフ比が低下している様子が確認
された。さらに、ｎ型の酸化物半導体は、膜厚を６ｎｍにしても、しきい値がマイナス側
にシフトし、ノーマリーオンとなってしまうことが確認された（図１８（Ｂ））。これに
対し、ｉ型の酸化物半導体を用いた場合、酸化物半導体の膜厚に関わらず、ＶＧ＝０Ｖ付
近からカーブが立ち上がっており、良好なトランジスタ特性を示すことが確認された（図
１８（Ａ）および図１８（Ｂ））。
次に、真性化された酸化物半導体を用いたトランジスタの電気的特性についてより詳細に
求めた結果について説明する。なお、計算には、ｓｅｎｔａｕｒｕｓ ｄｅｖｉｃｅ（ｓ
ｙｎｏｐｓｙｓ社製ＴＣＡＤソフト）を用いた。また、キャリア再結合モデルとして、Ｓ
ＲＨモデルおよびＡｕｇｅｒ再結合モデルを用いた。
計算に用いたトランジスタの構造は、図１３（Ａ）である。トランジスタの構造の詳細に
ついては、上述の通りである。なお、酸化物半導体はｉ型（Ｎｄ＝ｎｉ）と仮定した。
上述の構成において、チャネル長Ｌを変更して、トランジスタのオフ電流Ｉｏｆｆがどの
ような挙動を示すかも調査した。チャネル長Ｌとしては、５０ｎｍ、５００ｎｍの２条件
を採用した。
また、ソース電極５４２ａとドレイン電極５４２ｂの間の電圧Ｖｄｓは、１Ｖとした。
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子
移動度：１０ｃｍ２／Ｖｓ
２．窒化チタン（ソース電極およびドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
計算結果を図１９に示す。図１９において、横軸はゲート電圧ＶＧ（Ｖ）を、縦軸はドレ
イン電流ＩＤ（Ａ／μｍ）を、それぞれ示している。また、図中、太い線がチャネル長Ｌ
＝５００ｎｍの計算結果、細い線がチャネル長Ｌ＝５０ｎｍの計算結果を、それぞれ示し
ている。
図１９の計算結果から、チャネル長Ｌ＝５０ｎｍの場合は、チャネル長Ｌ＝５００ｎｍの
場合と比較して電流電圧特性がマイナス側にシフトしていることが分かる。また、ＶＧ＝
０Ｖでのリーク電流が増えているが、ゲートに逆バイアスを十分に印加することにより、
オフ電流を低く抑えることが分かる。また、図１９の計算結果により、チャネル長Ｌ＝５
０ｎｍ、５００ｎｍの場合のいずれにおいても、オフ電流は、１０−２７〜１０−３０［
Ａ／μｍ］であることが分かる。
以上の結果から、本発明の一態様に係る構造とすることにより、トランジスタの微細化に
伴って生じるしきい値電圧の低下、Ｓ値の増大、リーク電流の増大などの短チャネル効果
を抑制することが示された。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１３０ 絶縁層
１３０ａ 開口部
１３０ｂ 開口部
１４０ 基体
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４３ 絶縁層
１４３ａ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
５４２ａ ソース電極
５４２ｂ ドレイン電極
５４３ａ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５６２ トランジスタ
６４２ａ ソース電極
６４２ｂ ドレイン電極
６４４ 酸化物半導体層
６４６ ゲート絶縁層
６４８ａ ゲート電極
６６２ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０００ トランジスタ
１０１０ トランジスタ
１０２０ 容量素子
１０５０ メモリセル
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 半導体層
１２２６ｂ 半導体層
１２２６ｃ 半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極層
１２４２ 電極層
１２４４ 電極層

Claims (7)

  1. 第１のトランジスタと、
    前記第１のトランジスタ上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第１の絶縁層上の第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    第１のチャネル形成領域を含む半導体基板と、
    前記半導体基板上の第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に配置され、前記第１のチャネル形成領域と重なる領域を有する第１のゲート電極と、を有し、
    前記第２のトランジスタは、
    前記第２の絶縁層中に埋め込まれるように配置されたソース電極と、
    前記第２の絶縁層中に埋め込まれるように配置されたドレイン電極と、
    第２のチャネル形成領域を含む酸化物半導体層と、
    前記酸化物半導体層上の第２のゲート絶縁層と、
    前記第２のゲート絶縁層上に配置され、前記酸化物半導体層と重なる領域を有する第２のゲート電極と、を有し、
    前記酸化物半導体層は、前記第２の絶縁層上面の一部と接する領域と、前記ソース電極上面の一部と接する領域と、前記ドレイン電極上面の一部と接する領域と、を有し、
    前記第２の絶縁層上面の、前記第２のチャネル形成領域が設けられる部分の二乗平均平方根粗さは、１ｎｍ以下であり、
    前記第２の絶縁層上面の一部と前記ソース電極上面との高低差、または、前記第２の絶縁層上面の一部と前記ドレイン電極上面との高低差は、５ｎｍ未満である半導体装置。
  2. 請求項１において、
    前記ソース電極又は前記ドレイン電極は、前記第１のゲート電極と電気的に接続されている半導体装置。
  3. 請求項１又は２において、
    前記第１の絶縁層は、前記ソース電極の下面と接する領域と、前記ドレイン電極の下面と接する領域と、前記第２の絶縁層の下面と接する領域と、を有する半導体装置。
  4. 基板上にトランジスタを有する半導体装置であって、
    前記基板上の絶縁層と、
    前記絶縁層中に埋め込まれるように配置されたソース電極と、
    前記絶縁層中に埋め込まれるように配置されたドレイン電極と、
    前記絶縁層上面の一部、前記ソース電極上面の一部、および前記ドレイン電極上面の一部と接する酸化物半導体層と、
    前記酸化物半導体層を覆う領域を有するゲート絶縁層と、
    前記ゲート絶縁層上に配置され、前記酸化物半導体層と重なる領域を有するゲート電極と、を有し、
    前記絶縁層上面の、前記トランジスタのチャネル形成領域が設けられる部分の二乗平均平方根粗さは、１ｎｍ以下であり、
    前記絶縁層上面の一部と前記ソース電極上面との高低差、または、前記絶縁層上面の一部と前記ドレイン電極上面との高低差は、５ｎｍ未満であり、
    前記ゲート電極は、前記酸化物半導体層および前記ゲート絶縁層を介して、前記ソース電極の端部または前記ドレイン電極の端部と重なる領域を有する半導体装置。
  5. 基板上にトランジスタを有する半導体装置であって、
    前記基板上の絶縁層と、
    前記絶縁層中に埋め込まれるように配置されたソース電極と、
    前記絶縁層中に埋め込まれるように配置されたドレイン電極と、
    前記絶縁層上面の一部、前記ソース電極上面の一部、および前記ドレイン電極上面の一部と接する酸化物半導体層と、
    前記酸化物半導体層を覆う領域を有するゲート絶縁層と、
    前記ゲート絶縁層上に配置され、前記酸化物半導体層と重なる領域を有するゲート電極と、を有し、
    前記絶縁層上面の、前記トランジスタのチャネル形成領域が設けられる部分の二乗平均平方根粗さは、１ｎｍ以下であり、
    前記絶縁層上面の一部と前記ソース電極上面との高低差、または、前記絶縁層上面の一部と前記ドレイン電極上面との高低差は、５ｎｍ未満である半導体装置。
  6. 基板上にトランジスタを有する半導体装置であって、
    前記基板上の絶縁層と、
    前記絶縁層中に埋め込まれるように配置されたソース電極と、
    前記絶縁層中に埋め込まれるように配置されたドレイン電極と、
    前記絶縁層上面の一部、前記ソース電極上面の一部、および前記ドレイン電極上面の一部と接する酸化物半導体層と、
    前記酸化物半導体層を覆う領域を有するゲート絶縁層と、
    前記ゲート絶縁層上に配置され、前記酸化物半導体層と重なる領域を有するゲート電極と、を有し、
    前記絶縁層上面の、前記トランジスタのチャネル形成領域が設けられる部分の二乗平均平方根粗さは、１ｎｍ以下であり、
    前記絶縁層上面の一部と前記ソース電極上面との高低差、または、前記絶縁層上面の一部と前記ドレイン電極上面との高低差は、５ｎｍ未満であり、
    前記絶縁層上面、前記ソース電極上面、および前記ドレイン電極上面は、実質的に同一平面上に存在する半導体装置。
  7. 請求項４乃至６のいずれか一において、
    前記ソース電極は、前記ドレイン電極と対向する第１の端部と、前記第１の端部と対向する第２の端部とを有し、
    前記ドレイン電極は、前記ソース電極と対向する第３の端部と、前記第３の端部と対向する第４の端部とを有し、
    前記酸化物半導体層は、前記第２の端部を超えて、前記絶縁層上に延在しており、
    前記酸化物半導体層は、前記第４の端部を超えて、前記絶縁層上に延在している半導体装置。
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