JP5046464B2 - 半導体記憶素子の作製方法 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体記憶素子、特に電荷蓄積層を有する薄膜トランジスタに関する。また、電荷蓄積層を有する薄膜トランジスタ、および薄膜トランジスタを絶縁表面を有する基板上に形成してなる半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。これらは不揮発性であるから、半導体メモリを代表するＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。
【０００３】
このように半導体不揮発性メモリは携帯機器に適した特徴を有し、単結晶シリコン基板を用いたメモリチップの携帯機器への応用開発が進められている。例えば、画像や音楽データの格納用として２５６Ｍｂｉｔの大容量ＮＡＮＤフラッシュメモリが、また、小型化を目的としたフラッシュメモリとＳＲＡＭとの積層チップなどが製品化されている。
【０００４】
一方、携帯電話などの表示部を有する携帯機器の普及を背景に、絶縁表面を有する基板上に表示部とロジック回路部を一体形成したシステムオンパネルの要求が強くなっている。これに伴い、絶縁表面を有する基板上に半導体不揮発性メモリを作製する技術も重要になってきた。
【０００５】
【発明が解決しようとする課題】
半導体不揮発性メモリ（以下、単に不揮発性メモリと記す）を、絶縁表面を有する基板上に作製する場合、半導体記憶素子、及びデコーダ回路、書き込み・読み出し回路等の周辺回路を構成する薄膜トランジスタ（以下、ＴＦＴと記す）を多結晶半導体膜で構成する形態が考えられる。
【０００６】
このような絶縁表面を有する基板上の不揮発性メモリを考えた場合、半導体記憶素子の信頼性の改善と、集積密度の向上を重要課題として挙げることができる。
【０００７】
まず、絶縁表面を有する基板上の半導体記憶素子の信頼性に関しては、半導体活性層の表面粗さが重要である。半導体記憶素子への書き込みと消去は、半導体活性層から電荷蓄積層への電荷注入および電荷放出によって行われるが、従来の多結晶半導体膜の作製方法を用いると、半導体活性層表面の凸凹が大きく、半導体記憶素子への書き込み・消去時に、凸部に電界が集中し、半導体活性層と電荷蓄積層に挟まれたゲート絶縁膜において、局所的な劣化が生じてしまう。その結果、半導体記憶素子の信頼性が低くなる。
【０００８】
なお、従来の多結晶半導体膜の作製方法としては、エキシマレーザーによるレーザー結晶化や、熱結晶化などが挙げられる。いずれの場合も、半導体膜を構成する結晶粒の粒界に沿って表面にリッジ（尾根状の凸部）が形成され、半導体活性層表面の凸凹は大きい。
【０００９】
また、絶縁表面上の半導体記憶素子の集積密度に関しては、シリコン基板と比較して素子面積が大きいという問題がある。理由として、絶縁表面を有する基板は、シリコン基板と比較して表面の凹凸やうねりなどが大きく、微細加工が難しいこと、同一サイズのトランジスタにおいて特性が劣ること、が挙げられる。例えば、シリコン基板上ではチャネル長０．１μｍ以下のトランジスタが作製されているのに対し、ガラス基板上ではチャネル長３μｍ程度のＴＦＴが作製されている程度であり、この場合、素子面積は約９００倍となってしまう。このため、絶縁表面上の不揮発性メモリにおいて、集積密度の向上が重要課題となる。
【００１０】
本発明は上記問題点を鑑みてなされたものであり、チャネル領域における活性層表面での極端な電界集中を抑え、かつ微細な半導体記憶素子を実現することで、信頼性が高く小型の不揮発性メモリを有する半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、まず、活性層表面の表面粗さを低減するために、連続発振レーザーを用いたレーザー光照射によって多結晶半導体膜を作製することを特徴とする。また、このようにして得られた、活性層表面が平坦な半導体記憶素子およびＴＦＴの特性を向上するために、レーザー光照射による多結晶半導体膜の作製工程の前に、金属触媒を用いた加熱処理を行うことを特徴とする。
【００１２】
なお、本発明でいう多結晶半導体膜とは、結晶粒の集合してなる半導体膜であり、非晶質半導体膜を公知の方法で結晶化させた膜などが含まれる。代表的には多結晶シリコン膜が適用され、その他に結晶性シリコンゲルマニウム膜、結晶性シリコンカーバイト膜などを適用することもできる。また、非晶質半導体膜とは、狭義の意味で完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶半導体膜、局所的に結晶構造を含む半導体膜を含む。代表的には非晶質シリコン膜が適用さる。
【００１３】
また、半導体記憶素子とは、半導体活性層とゲート電極の間に絶縁膜によって囲まれた電荷蓄積層を有する薄膜トランジスタを指し、例えば、浮遊ゲート電極を有する構造、ＭＮＯＳ構造、あるいはＭＯＮＯＳ構造の薄膜トランジスタをその範疇に含む。
【００１４】
近年、高移動度を実現するＴＦＴ作製工程として、レーザー光の照射による多結晶半導体膜の作製技術が注目されている。本発明においても、レーザー光の照射による多結晶半導体膜の作製を行うが、主たる目的は、高移動度の実現ではなく、半導体膜表面の平坦化であることが特徴である。詳細は実施例に説明するが、具体的には、連続発振レーザーを用い、半導体膜にレーザー光を照射して溶融し、これを連続的に走査して結晶化させる。
【００１５】
本発明において、連続的な走査とは、少なくとも半導体膜表面の平坦化を必要とする半導体素子のチャネル領域を走査する間は連続的に走査することを言う。言い換えると、該チャネル領域にレーザー光が照射されている間は、レーザー光の照射を中断しないことを特徴とする。
【００１６】
このような作製方法を用いると、半導体活性層表面において、従来の多結晶半導体膜において結晶粒界に沿って形成されるリッジが形成されず、粒界は平坦であるか緩やかな凹部を形成していることが確認された。図１、図２には、本発明、及び従来の半導体記憶素子の典型的な構造（模式図）を示す。
【００１７】
図２に示すのは、従来方法として、エキシマレーザーによるレーザー結晶化や、熱結晶化を用いて作製した半導体記憶素子の模式的な構造であり、（１）、（２）はそれぞれ平面図、チャネル方向断面図である。図２において、半導体記憶素子は、絶縁表面を有する基板２０１上に、チャネル領域２０２と、一対の一導電型不純物領域２０３、２０４からなる半導体活性層、第１ゲート絶縁膜２０５、浮遊ゲート電極２０６、第２ゲート絶縁膜２０７、制御ゲート電極２０８が積層された構造となっている。
【００１８】
図２において、平面図に示すように、半導体膜は点線で表された結晶粒が集合して形成され、結晶粒は特に一方向に延在することなくランダムな形状となっている。また、断面図に示されているように結晶粒の境界（以下、結晶粒界と記す）に沿って表面にリッジが形成され、半導体活性層表面の凸凹は大きくなっている。
【００１９】
一方、図１に示すのは、本発明における半導体記憶素子の模式的な構造であり、（１）、（２）はそれぞれ平面図、チャネル方向断面図である。図１において、半導体記憶素子は、絶縁表面を有する基板１０１上に、チャネル領域１０２と、一対の一導電型不純物領域１０３、１０４からなる半導体活性層、第１ゲート絶縁膜１０５、浮遊ゲート電極１０６、第２ゲート絶縁膜１０７、制御ゲート電極１０８が積層された構造となっている。
【００２０】
図１において、半導体膜を構成する結晶粒は一方向に延在した構造となっている。また、結晶粒界に沿って表面にリッジが形成されることはなく、粒界は平坦であるか緩やかな凹部を形成しており、半導体活性層表面は平坦になっている。
【００２１】
なお、結晶粒の延在する方向は、レーザー光を走査する方向と一致する。また、本発明によって作製される半導体活性層を構成する結晶粒の大きさ（以下、グレインサイズとも呼ぶ）は、短手方向に０．５μｍ〜１００μｍ、長手方向に３μｍ〜１００００μｍ程度となる。
【００２２】
なお、レーザーをチャネル方向に平行に走査した場合は、垂直に走査した場合と比較して、ＴＦＴ及び半導体記憶素子の駆動能力は向上する。これは、結晶粒界がレーザーの走査方向とおおむね平行に形成されるため、レーザーをチャネル方向と平行に走査することによって、チャネルを横切る結晶粒界の本数を低減できるためである。
【００２３】
本発明の半導体記憶装置は、半導体記憶素子を形成する基板上に、半導体記憶素子を選択するデコーダ回路、書き込み・読み出し回路等の周辺回路や、他の半導体集積回路を有していてもよい。その場合、メモリの高速動作を実現するために、半導体記憶素子や周辺回路や他の半導体集積回路を構成するＴＦＴでは、レーザー光をチャネル方向に平行に走査することが好ましい。勿論、本発明では、チャネル領域の活性層表面を平坦にする目的において、レーザーの走査方向はチャネル方向に限定されない。
【００２４】
なお、本発明でいう半導体記憶装置とは、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリといった不揮発性メモリ、および、そのような不揮発性メモリを半導体記憶部として有する半導体装置全般を指す。例えば、不揮発性メモリを半導体記憶部として有するマイクロプロセッサ、半導体表示装置（代表的には液晶表示装置およびＥＬ表示装置）をその範疇に含む。
【００２５】
なお、図１及び図２には、一例として、電荷蓄積層からなる浮遊ゲート電極を有する半導体記憶素子の形態を示した。また、不純物領域は、浮遊ゲート電極と重ならない構成を示したが、消去時（或いは書き込み時）に浮遊ゲートから電荷を引き抜く目的で、第１ゲート絶縁膜を介して浮遊ゲート電極と一部重なっていてもよい。
【００２６】
次に、具体的なデータとして、多結晶半導体膜表面のＡＦＭ像および断面ＴＥＭ像を図３、４に示す。
【００２７】
図３（１）には従来の多結晶半導体膜のＡＦＭ像を、また、図３（２）には連続発振レーザーを用いて形成した多結晶半導体膜のＡＦＭ像を示す。
【００２８】
図３において、画像３０１及び３０３は、表面の凹凸をグレースケールで表した、１０μｍ四方の画像である。また、画像３０２及び３０４は、平均の高さを境界として、表面の高さを２値で表した画像と、縦方向および横方向の断面での凹凸を表したグラフである。
【００２９】
図３（１）に示した半導体膜は、触媒元素としてＮｉを用い、熱結晶化（４５０℃、４ｈ）を行った試料である。図３（１）において、多結晶半導体膜は、０．３μｍ程度の形状異方性を持たない結晶粒が集合してなる様子が確認できる。また、図３（２）に示した半導体膜は、Ｎｄ：ＹＶＯ₄レーザーの第２高調波を用い、出力８Ｗ、走査速度７５ｃｍ／ｓでもって走査することで結晶化を行った試料である。図３（２）において、多結晶半導体膜は、短手方向０．２〜２μｍ程度、長手方向１０μｍ以上の横方向に延在した結晶粒が集合してなる様子が確認でききる。
【００３０】
各ＡＦＭ像によって表面粗さを評価すると、熱結晶化による試料では、１０μｍ×１０μｍ内のＰ−Ｖ（peak to valley）値で７３ｎｍ、ｒｍｓ（root mean square）値で１０ｎｍであるが、レーザー結晶化を行った試料では、１０μｍ×１０μｍ内のＰ−Ｖ値で３８ｎｍ、ｒｍｓ値（root mean square）で３．２ｎｍとなっており、レーザー結晶化を行った試料が、熱結晶化を行った試料と比較して、表面が非常に平坦になっていることがわかる。
【００３１】
このように、本発明において、半導体活性層の表面は、Ｐ−Ｖ値で０．１ｎｍ〜６０ｎｍ、好ましくは１〜４０ｎｍを実現することができ、ｒｍｓ値（root mean square）で０．１ｎｍ〜５ｎｍ、好ましくは１〜３．５ｎｍを実現することができる。
【００３２】
また、図４（１）には、従来の多結晶半導体膜の断面ＴＥＭ像を、図４（２）には、連続発振レーザーを用いて形成した多結晶半導体膜の断面ＴＥＭ像を示す。
【００３３】
各ＴＥＭ像は、ともに２０万倍の倍率であり、図４において、薄膜４０１及び４０５は下地膜、薄膜４０２及び４０６は多結晶半導体膜、薄膜４０３、４０７はゲート絶縁膜、黒色の薄膜４０４、４０８はゲート電極である。
【００３４】
また、図４（１）に示した半導体膜は、触媒元素としてＮｉを用い、熱結晶化（４５０℃、４ｈ）を行った試料であり、図３（２）に示した半導体膜は、Ｎｄ：ＹＶＯ₄レーザーの第２高調波を用い、出力７Ｗ、走査速度５０ｃｍ／ｓでもって走査することで結晶化を行った試料である。
【００３５】
レーザー結晶化を行った試料は、多結晶半導体膜に黒っぽい模様の見られる数個所においてわずかな歪みが見られるが、全体的にほぼ平坦であることがわかる。一方、熱結晶化を行った試料は全体に模様が入り、半導体膜表面も全体に凹凸が大きく、上層のゲート酸化膜においても凹凸が反映されている様子が見て取れる。
【００３６】
このように、本発明では、連続発振レーザーを用い、半導体膜にレーザー光を照射して溶融し、これを連続的に走査して結晶化させることによって、チャネル領域において結晶粒界上のリッジが抑えられ、半導体活性層表面を非常に平坦にすることが可能となる。その結果、活性層表面において極端に電界が集中する領域が低減され、第１ゲート絶縁膜の信頼性を向上することが可能となる。
【００３７】
次に、上述した方法によって作製したＴＦＴ及び半導体記憶素子を微細化してゆく場合の問題点について述べる。
【００３８】
微細化を進める際には、加工精度の改善と、微細素子の特性の問題が挙げられるが、加工精度に関しては、液晶ディスプレイに通常用いられる、凹凸やうねりの大きなガラス基板上であっても、分解能の高い露光装置（ｉ線ステッパなど）を用い、露光時の焦点深度を大きくとることで、サブミクロンまでの加工は可能である。一方、上述したレーザー光の照射による結晶化工程を用いて作製したＴＦＴは、勿論プロセス条件にもよるが、ゲート長がサブミクロンに至る前に特性に問題が現れることがわかった。
【００３９】
図５（１）に、上述したレーザーによる結晶化工程を用いて作製したＴＦＴのＶＧ−ＩＤ曲線を示す。本試料は、Ｎｄ：ＹＶＯ₄レーザーの第２高調波を用い、出力７Ｗ、走査速度５０ｃｍ／ｓでもって走査することで結晶化を行ったＴＦＴであり、チャネル長Ｌ＝１．３μｍ、チャネル幅Ｗ＝８μｍ、半導体活性層膜厚５４ｎｍ、ゲート絶縁膜厚５５ｎｍである。また、ＶＤ＝５Ｖである。
【００４０】
図５（１）に示したＴＦＴ特性は、ＶＤ＝１Ｖでは正常な振る舞いが見られるが、ＶＤ＝５Ｖではオフ電流に明らかな異常が見られる。このことは、電源電圧５Ｖでは本試料がスイッチング機能をほとんど有さず、半導体記憶素子あるいはＴＦＴとして使用できないことを意味する。
【００４１】
本発明はこのような特性異常を抑えるために、レーザー光照射による結晶化工程の前に、金属元素を用いた加熱処理を行うことを特徴とする。図５（２）には、そのような方法によって作製したＴＦＴのＶＧ−ＩＤ曲線が示されている。本試料は、レーザー光照射の条件は破線に示した試料と同じであるが、その前に金属触媒としてＮｉを添加した熱処理工程（４５０℃、４ｈ）を行っている。チャネル長Ｌ＝１．３μｍ、チャネル幅Ｗ＝８μｍ、半導体活性層膜厚５４ｎｍ、ゲート絶縁膜厚５５ｎｍである。
【００４２】
図５に見られるように、金属元素を用いた加熱処理を行ったＴＦＴは、これを行わない場合と異なり、ＶＤ＝５Ｖにおいても、オフ電流の異常はなく、正常な電流特性が確認される。
【００４３】
このように、連続発振レーザーを用いた結晶化工程の前に、金属元素を用いた加熱処理を加えることによって、ＴＦＴや半導体記憶素子の微細化に伴って生じる特性異常を抑える効果があることが判明した。その結果、本発明では、より微細なＴＦＴや半導体記憶素子を実現することが可能となる。
【００４４】
勿論、ここで示したチャネル長Ｌ＝１．３μｍは一例である。金属元素を用いた加熱処理を行ったＴＦＴは、主に、チャネル長２μｍ以下において、これを行わない場合と比較して、オフ電流の異常を抑える効果が見られた。従って、本発明において、半導体記憶素子及びＴＦＴのチャネル長はＬ＝０．０１μｍ〜２μｍとすることで効果がある。
【００４５】
また、本発明における半導体記憶素子及びＴＦＴの作製工程では、添加した金属元素を取り除くゲッタリング工程にも依存するが、作製した半導体活性層には、金属元素が１×１０¹⁶／ｃｍ³〜５×１０¹⁸／ｃｍ³の濃度で含まれる場合がある。
【００４６】
本発明の作製方法を用いることで、半導体活性層表面が平坦であり、かつ、微細な半導体記憶素子およびＴＦＴを実現することが可能となる。半導体活性層表面が平坦であることは、半導体記憶素子の書き換え耐性が高いことを意味し、信頼性の高い不揮発性メモリを実現することができる。また同時に微細な半導体記憶素子およびＴＦＴを実現できることで、素子面積を縮小することができ、面積の小さい、あるいは同面積で容量の大きい不揮発性メモリを実現することができる。
【００４７】
本発明によって、絶縁表面を有する基板上に形成され、チャネル領域と一導電型不純物領域からなる半導体活性層、第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、及び制御ゲート電極を備えた半導体記憶素子であって、以下の（１）、（２）、（３）の特徴を同時に有する半導体記憶素子を実現することができる。
【００４８】
（１）前記半導体活性層は金属元素を１×１０¹⁶／ｃｍ³〜５×１０¹⁸／ｃｍ³の濃度で含む、あるいは、前記半導体活性層は金属を添加した半導体膜の加熱処理を行った多結晶半導体膜である、あるいは、前記半導体記憶素子のチャネル長は０．０１μｍ〜２μｍである。
（２）前記チャネル領域は、レーザー光を照射する際に少なくとも同一チャネル領域において連続的に走査することによって結晶化された多結晶半導体膜である、あるいは、前記半導体活性層は同一方向に延在する複数の結晶粒が集合してなる多結晶半導体膜である。
（３）前記半導体活性層を構成する結晶粒の粒界は平坦であるか凹部を形成していること、あるいは、前記チャネル領域の表面粗さがＰ−Ｖ値０．１ｎｍ〜６０ｎｍである、あるいは、前記チャネル領域の表面粗さがｒｍｓ値０．１ｎｍ〜５ｎｍである
ことを特徴とする半導体記憶素子。
【００４９】
なお、前記金属元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｅ、Ｓｎ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることが好ましい。
【００５０】
本発明によって、前記半導体記憶素子がマトリクス状に配置されてなるメモリセルアレイを有することを特徴とする半導体記憶装置が提供される。
【００５１】
本発明によって、前記半導体記憶素子がマトリクス状に配置されてなるメモリセルアレイが、プラスチック基板上もしくはセラミック基板上に形成されていることを特徴とする半導体記憶装置が提供される。
【００５２】
本発明によって、前記半導体記憶素子がマトリクス状に配置されてなるメモリセルアレイを有する不揮発性メモリが積層されてなるＩＣチップを有することを特徴とする半導体記憶装置が提供される。
【００５３】
前記半導体記憶装置として、ゲーム機、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、パーソナルコンピュータ、携帯電話、あるいはカーオーディオが提供される。
【００５４】
本発明によって、絶縁表面を有する基板上の半導体記憶素子の作製方法であって、前記絶縁表面を有する基板上に非晶質半導体膜を形成し、前記非晶質半導体膜に結晶化を助長する金属元素を添加し、前記非晶質半導体膜を加熱処理し、前記非晶質半導体膜にレーザー光を照射し、少なくとも同一チャネル領域において該レーザー光を連続的に走査することによって、多結晶半導体膜を形成し、前記多結晶半導体膜上に第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜に積層して電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極を形成することを特徴とする半導体記憶素子の作製方法が提供される。
【００５５】
【発明の実施の形態】
（実施形態１）
本発明における多結晶半導体膜の作製方法の一形態について説明する。説明には、図６を用いる。
【００５６】
まず図６（Ａ）に示すように、基板６００上に下地膜６０１を成膜する。基板６００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ＳＵＳ基板等を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００５７】
下地膜６０１は基板６００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように成膜した。
【００５８】
なお下地膜６０１は単層であっても複数の絶縁膜を積層したものであっても良い。また、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００５９】
次に下地膜上に半導体膜６０２を形成する。半導体膜６０２の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜６０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【００６０】
次に図６（Ｂ）に示すように、半導体膜６０２の表面に、重量換算で１〜１００ｐｐｍのＮｉを含む酢酸ニッケル塩溶液をスピンコート法で塗布した。なお触媒の添加は上記方法に限定されず、スパッタ法、蒸着法、プラズマ処理などを用いて添加しても良い。
【００６１】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の加熱処理を行った。この加熱処理により、酢酸ニッケル塩溶液が塗布された表面から、基板６００に向かって縦方向に結晶化が促進された半導体膜６０３が形成される（図６（Ｂ））。
【００６２】
なお、本実施の形態では触媒元素としてニッケル（Ｎｉ）を用いているが、その以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。
【００６３】
次に図６（Ｃ）に示すように、半導体膜６０３にレーザー光を照射して結晶化する。多結晶半導体膜を溶融して、これを連続的に走査して結晶化させる手段としては、気体レーザー発振装置、固体レーザー発振装置を光源とする連続発振レーザー光を適用する。照射するレーザー光は光学系にて線状に集光されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良く、光源として用いるレーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。
【００６４】
線状に集光され長手方向に拡張されたレーザー光を非晶質半導体膜あるいは多結晶半導体膜に照射し、且つレーザー光の照射位置と半導体膜が形成された基板とを相対的に動かして、レーザー光が一部又は全面を走査することにより半導体膜を溶融させ、その状態を経て結晶化又は再結晶化を行う。
【００６５】
連続発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を用いることで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ₄レーザーから射出されたレーザー光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザー光を得る。また、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、半導体膜６０３に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に非晶質半導体膜６０４を移動させて照射する。
【００６６】
なお、本発明によって得られる結晶粒は、レーザー光の走査方向に延在した形状を有し、結晶粒径は、短手方向で、０．５μｍ〜１００μｍ、長手方向で、１μｍ〜１００００μｍ程度となる。
【００６７】
上述した半導体膜６０３へのレーザー光の照射により、結晶性がより高められた半導体膜６０５が形成される。
【００６８】
なお、金属元素を用いて加熱処理を行った半導体膜６０５内には、金属元素（ここではＮｉ）がおおよそ１×１０¹⁹atoms/cm³程度の濃度で含まれていると考えられる。次に、半導体膜６０５内に存在する金属元素のゲッタリングを行う。
【００６９】
まず、図６（Ｄ）に示すように半導体膜６０５の表面に酸化膜６０６を形成する。１〜１０ｎｍ程度の膜厚を有する酸化膜６０６を形成することで、後のエッチング工程において半導体膜６０５の表面がエッチングにより荒れるのを防ぐことができる。
【００７０】
酸化膜６０６は公知の方法を用いて形成することができる。例えば、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液や、オゾン水で、半導体膜６０５の表面を酸化することで形成しても良いし、酸素を含む雰囲気中でのプラズマ処理や、加熱処理、紫外線照射等により形成しても良い。また酸化膜を別途、プラズマＣＶＤ法やスパッタ法、蒸着法などで形成しても良い。
【００７１】
次に酸化膜６０６上に、希ガス元素を１×１０²⁰ atoms/cm³以上の濃度で含むゲッタリング用の半導体膜６０７を、スパッタ法を用いて２５〜２５０ｎｍの厚さで形成する。ゲッタリング用の半導体膜６０７は、半導体膜６０５とエッチングの選択比を大きくするため、半導体膜６０５よりも膜の密度の低い方がより望ましい。
【００７２】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。
【００７３】
次にファーネスアニール法やＲＴＡ法を用いて加熱処理を施し、ゲッタリングを行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【００７４】
加熱処理により、半導体膜６０５内の触媒元素が、拡散により矢印に示すようにゲッタリング用の半導体膜６０７に移動し、ゲッタリングされる。
【００７５】
次にゲッタリング用の半導体膜６０７をエッチングして除去する。エッチングは、ＣｌＦ₃によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（（ＣＨ₃）₄ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時酸化膜６０６によって半導体膜６０５がエッチングされるのを防ぐことができる。
【００７６】
次に酸化膜６０６を、フッ酸により除去する。
【００７７】
なお、本発明においてゲッタリング工程は、本実施の形態に示した方法に限定されない。その他の方法を用いて半導体膜中の金属元素を低減するようにしても良い。
【００７８】
次に、図６（Ｅ）に示すように半導体膜６０３をパターニングし、島状の半導体膜６０８〜６１０が形成され、該島状の半導体膜６０８〜６１０を用いて半導体記憶素子やＴＦＴが形成される。
【００７９】
なお、本実施形態のように、レーザー光の照射による結晶化を行うことで、表面が非常に平坦な半導体膜を作製することができる。また、金属元素の添加と熱処理工程によって、これを行わない場合と比較してより微細なＴＦＴを作製することができる。
【００８０】
そして、上記のように作製した半導体膜を、半導体記憶素子およびＴＦＴの活性層として用いることにより、信頼性が高く、小型の不揮発性メモリを有する半導体記憶装置を実現することができる。
【００８１】
（実施形態２）
次に、実施形態１で説明した作製方法に従って形成した島状半導体膜を用いて、不揮発性メモリを作製する一形態について説明する。説明には図７を用いる。
【００８２】
本実施形態では、メモリセルと周辺回路を同時に作製する形態を示し、図面の右側には半導体記憶素子の作製工程を、左側には、周辺回路を代表するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの作製工程を示す。
なお、ＴＦＴはシングルドレイン構造とし、半導体記憶素子には消去時に電荷を引き抜くためのオーバーラップ領域を設ける構造とする。
【００８３】
図７（Ａ）に示す島状半導体膜７０１〜７０３は、実施形態１に従って作製する。このとき、表面粗さの観点からは、レーザー光の走査方向は任意で構わないが、半導体記憶素子やＴＦＴの駆動能力を向上する目的において、レーザー光の走査方向をチャネル方向と平行にすることが好ましい。また、互いのばらつきを抑えたい素子間において、チャネル方向とレーザー光の走査方向のなす角を同一にしておくことが好ましい。
【００８４】
まず、第１ゲート絶縁膜７０４としてプラズマＣＶＤ法またはスパッタ法を用い、１０〜２００nmの酸化珪素膜又は酸窒化珪素膜を形成する。
【００８５】
なお、絶縁表面を有する基板として石英基板を用いる場合には、半導体記憶素子の第１ゲート絶縁膜を、熱酸化工程により形成してもよい。例えば、酸化雰囲気中で９５０℃の加熱処理を加え、１０〜２００nmの熱酸化膜を形成する。これにより、良質な酸化膜と界面準位の少ない半導体／絶縁膜界面が得られ、第１ゲート絶縁膜の高い信頼性が得られる。また、第１ゲート絶縁膜は、酸化珪素膜又は酸窒化珪素膜を形成した後、熱酸化工程を行い、堆積膜と熱酸化膜の積層構造としてもよい。
【００８６】
次に、レジストマスク（図示せず）を形成し、ｎ型を付与する不純物元素を選択的に添加し、半導体記憶素子のオーバーラップ領域として機能するｎ型不純物領域７０５を形成する。ドーピングは、代表的な方法としてフォスフィン（ＰＨ₃）を用いたイオンドープ法で行う。ｎ型不純物元素としては、リン（Ｐ）の他に砒素（Ａｓ）を用いてもよい。
【００８７】
次に、図７（Ｂ）に示すように、第１ゲート絶縁膜７０４上にゲート電極７１１、７１２および浮遊ゲート電極７１３を形成する。ゲート電極７１１、７１２および浮遊ゲート電極７１３はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多結晶シリコンなどで形成すれば良い。
【００８８】
その後、ゲート電極７１１、７１２および浮遊ゲート電極７１３をマスクとして自己整合的にｎ型不純物元素及びｐ型不純物元素をそれぞれ添加し、ｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域７１４〜７１７、及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｐ型不純物領域７１８，７１９を形成する。ｎ型を付与する不純物元素にはリン（Ｐ）あるいは砒素（Ａｓ）を、ｐ型を付与する不純物元素にはボロン（Ｂ）を、それぞれ用いる。
【００８９】
次に、図７（Ｃ）に示すように、第２ゲート絶縁膜７２１として、プラズマＣＶＤ法またはスパッタ法を用い、１０〜２００nmの酸化珪素膜又は酸窒化珪素膜を形成する。なお、第２のゲート絶縁膜７２１として、ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂による積層膜（ＯＮＯ膜と呼ばれる）を用いても良い。
【００９０】
その後、ｎ型またはｐ型不純物元素の活性化を行う。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行う。
【００９１】
次に、２００〜４００nmの導電膜を形成し、パターニングを行い制御ゲート電極７２２を形成する。制御ゲート電極７２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多結晶シリコンなどで形成すれば良い。
【００９２】
その後、図７（Ｄ）に示すように、制御ゲート電極７２２および第２ゲート絶縁膜７２１上に、窒化珪素膜又は酸窒化珪素膜による層間絶縁膜７２３を形成し、層間絶縁膜７２３にコンタクトホールを形成し、ソースまたはドレイン配線７２４〜７２８を形成する。その後、４００〜４５０℃に熱処理をすることにより窒化珪素膜又は酸窒化珪素膜が含有する水素が放出され島状の半導体膜に対する水素化を行うことができる。
【００９３】
こうして、図７（Ｄ）に示すように、半導体記憶素子と、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴからなる周辺回路と、を同時に形成することができる。本作製工程により、ＮＯＲ型、ＮＡＮＤ型といった公知のメモリセルアレイや、ＣＭＯＳ回路あるいは単極性ＴＦＴからなる周辺回路を作製することができる。
【００９４】
また、本実施形態により、周辺回路だけではなく、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴからなるあらゆる回路を作製することが可能となる。特に、ＣＰＵや様々なコントローラを同時に形成することも可能であるし、液晶表示装置あるいは発光装置の画素や駆動回路を同時に形成することも可能となる。
【００９５】
なお、本実施形態では、シングルドレイン構造を作製する場合について説明したが、フォトレジストをマスクとする方法などの公知の方法を用いて、適宜、低濃度ドレイン領域を設けてもよい。
【００９６】
このようして、活性層表面が平坦で、かつ、微細な半導体記憶素子およびＴＦＴを絶縁表面を有する基板上に同時に作製することが可能となる。その結果、信頼性が高く小型で、かつメモリセルアレイ及び周辺回路が同一基板上に形成された不揮発性メモリを有する半導体記憶装置を実現することが可能となる。
【００９７】
（実施例１）
本発明の半導体記憶装置の実施例として、不揮発性メモリの回路構成と動作方法について説明する。
【００９８】
本発明は、半導体記憶素子の構造や半導体活性層、及びその作製方法に特徴があり、メモリセルの回路構成や動作方法には公知の技術を用いることができる。本実施の形態では、ＮＯＲ型フラッシュメモリの典型的な回路構成と動作方法について簡単に説明する。
【００９９】
図８に、ｍ×ｎビットの記憶容量を有するＮＯＲ型フラッシュメモリのブロック回路図を示す。図８に示したＮＯＲ型フラッシュメモリは、複数のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ８０１と、Ｘアドレスデコーダ８０３、Ｙアドレスデコーダ８０２、Ｙセレクタ８０４、書き込み・読み出し回路８０５といった周辺回路によって構成されている。他の周辺回路として、昇圧回路、アドレスバッファ回路等が設けられてもよい。
【０１００】
各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える。ここで、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、ｎチャネル型の半導体記憶素子によって構成される。そして、半導体記憶素子のドレイン電極と制御ゲート電極は、ビット線ＢＬ（ｉ）とワード線ＷＬ（ｊ）にそれぞれ接続されている。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）はＹアドレスデコーダ８０２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）はＸアドレスデコーダ８０３にそれぞれ接続されている。また、全ての半導体記憶素子のソース電極は共通のソース線に接続されており、ソース線電位Ｖｓが与えられている。
【０１０１】
データの書き込みと読み出しは、Ｘアドレスデコーダ８０３およびＹアドレスデコーダ８０２によって選択されたメモリセルにおいて行われる。メモリセル（１、１）を例にとって、ホットエレクトロンによる書き込み動作、読み出し動作ついて説明する。
【０１０２】
まず、半導体記憶素子にデータを書き込む場合は、ソース線をＧＮＤに落し、ビット線ＢＬ（１）およびワード線ＷＬ（１）に、それぞれ正の高電圧（例えば１６Ｖ）を印加する。このような条件下では、半導体記憶素子のドレイン近傍での高電界により、インパクトイオン化が起こる。さらにゲート方向にも高電界が生じるために、発生したホットエレクトロンは浮遊ゲート電極に注入され、書き込みが行われる。半導体記憶素子のしきい値電圧は、浮遊ゲート電極に蓄積された電荷量に応じて変化する。
【０１０３】
半導体記憶素子に格納されたデータを読み出す場合は、ソース線をＧＮＤに落し、ワード線ＷＬ（１）に所定の電圧を印加する。所定の電圧は、書き込み後のしきい値電圧と消去後のしきい値電圧との間に設定すればよい。その結果、消去後の半導体記憶素子のみがオン状態となることを利用して、メモリセル（１、１）に記憶されているデータをビット線ＢＬ（１）から読み出す。
【０１０４】
例えば、半導体記憶素子の２状態のしきい値電圧がそれぞれ２Ｖ以下、および４Ｖ以上である場合には、所定の電圧として３Ｖを用いることができる。
【０１０５】
データの消去は、選択された複数のメモリセルに対して同時に行われる。例えば、第１列目のメモリセル（１，１）〜（ｍ，１）を消去する場合、ソース線およびワード線Ｗ１をＧＮＤに落し、ビット線Ｂ１に正の高電圧（例えば２０Ｖ）を印加する。この時、半導体記憶素子のゲート・ドレイン間に高い電位差が生じるため、浮遊ゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、消去が行われる。このように、半導体記憶素子のドレイン領域から電荷を引き抜く場合には、ドレイン側の高濃度不純物領域と浮遊ゲート電極とが第１ゲート絶縁膜を介して一部重なっていることが好ましい。
【０１０６】
なお、書き込み、読み出しおよび消去時において選択されていない信号線ＢＬ（２）〜ＢＬ（ｎ）、ＷＬ（２）〜ＷＬ（ｍ）の電位は全て０Ｖとすればよい。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【０１０７】
なお、本実施例では、１つの半導体記憶素子に２値（１ビット）の情報を格納する場合を説明したが、しきい値電圧の制御をより正確に行うことによって、１つの半導体記憶素子に３値以上の情報を格納する多値の不揮発性メモリとすることも可能である。また、１つの半導体記憶素子と１つの選択用のＴＦＴでもってメモリセルを構成するタイプの不揮発性メモリであってもよいし、選択用のＴＦＴと半導体記憶素子との役割を合わせ持つスプリットゲート構造の半導体記憶素子でもってメモリセルを構成するタイプの不揮発性メモリであっても構わない。
【０１０８】
（実施例２）
本実施例では、実施例１に示した不揮発性メモリの回路構成とは異なる例として、ＮＡＮＤ型フラッシュメモリの説明を行う。
【０１０９】
図９は、ｎチャネル型半導体記憶素子が縦８個×横ｎ個のマトリクス状に配列されたＮＡＮＤ型のメモリセルアレイの回路図である（両端の列のみ図示）。
【０１１０】
図８において、同じ列に配置された８つの半導体記憶素子（ｉ、１）〜（ｉ、８）（ｉ＝１〜ｎ）は直列に接続されると共に、チャネル形成領域が配線Ｇｉに接続されている。配線Ｇ１〜Ｇｎは共通配線となっており、電位Ｖｂが与えられる。また、同じ行に配置されたｎ個の半導体記憶素子（１、ｊ）〜（ｎ、ｊ）（ｊ＝１〜８）は、制御ゲート電極がワード線Ｗｊに接続されている。
【０１１１】
直列に接続された８つの半導体記憶素子（ｉ、１）〜（ｉ、８）（ｉ＝１〜ｎ）の両端には、選択用ＴＦＴ（ｉ、０）及び（ｉ、９）が直列に接続されている。そして、選択用ＴＦＴ（ｉ、０）のソース電極及びドレイン電極の残る一方にはビット線Ｂｉが接続されており、ゲート電極には選択用ゲート線Ｓ１が接続されている。また、選択用ＴＦＴ（ｉ、９）のソース電極及びドレイン電極の残る一方には共通のソース電位Ｖｓが与えられており、ゲート電極には選択用ゲート線Ｓ２が接続されている。
【０１１２】
ＮＡＮＤ型フラッシュメモリの動作方法について述べる。ここでは、トンネル電流による一括消去と、トンネル電流による一行同時書き込みの方法について説明する。
【０１１３】
本実施例において、"０"の状態とは半導体記憶素子の浮遊ゲート電極に電荷を注入した状態を指し、"１"の状態とは半導体記憶素子の浮遊ゲート電極から電荷が放出された状態を指す。また、"０"の状態の半導体記憶素子のしきい値電圧は０．５Ｖ〜３Ｖであるとし、"１"の状態の半導体記憶素子のしきい値電圧は−１Ｖ以下であるとする。
【０１１４】
まず、一行同時書き込みについて述べる。具体例として、一行目の同時書き込みを考え、半導体記憶素子（１、１）に"０"を、半導体記憶素子（２、１）〜（ｎ、１）に"１"を書き込む場合を説明する。なお、書き込む直前は全て"１"の状態とする。まず、電位Ｖｂとソース電位ＶｓをＧＮＤに落す。また、選択用ゲート線Ｓ１、Ｓ２にそれぞれ２０Ｖ、０Ｖを印加し、選択用ＴＦＴ（１、０）〜（ｎ、０）をオンの状態に、選択用ＴＦＴ（１、９）〜（ｎ、９）をオフの状態にする。そしてワード線Ｗ１に２０Ｖ、ワード線Ｗ２〜Ｗ８に７Ｖを印加すると共に、ビット線Ｂ１に０Ｖ、ビット線Ｂ２〜Ｂｎに７Ｖを印加する。
【０１１５】
その結果、半導体記憶素子（１、１）の浮遊ゲート電極−チャネル形成領域間にのみ高電圧（約２０Ｖ）が印加され、トンネル電流による浮遊ゲート電極への電荷注入が行われる。つまり、"０"が書き込まれる。また、半導体記憶素子（２、１）〜（ｎ、１）の浮遊ゲート電極−チャネル形成領域間には１４Ｖ程度の電位差が生じるのみであり、トンネル電流による浮遊ゲート電極への電荷注入は行われない。つまり、半導体記憶素子（２、１）〜（ｎ、１）は"１"の状態のままとなる。また、一行目以外の半導体記憶素子についても、浮遊ゲート電極−チャネル形成領域間に高々７Ｖの電位差が生じるだけであり、浮遊ゲート電極への電荷注入は行われない。このようにして、一行同時書き込みが行われる。
【０１１６】
半導体記憶素子（１、１）からの読み出しを行う場合は、まず、電位ＶｂをＧＮＤに落し、ワード線Ｗ１に０Ｖ、ワード線Ｗ２〜Ｗ８に５Ｖを印加する。これにより、２行目から８行目の半導体記憶素子は全てオンの状態となる。また、１行目の半導体記憶素子は、"１"の状態であればオンの状態となり、"０"の状態であればオフの状態となる。つまり、直列に接続された８つの半導体記憶素子の導通、非導通は、１行目の半導体記憶素子の状態で決まることになる。そして、選択用ゲート線Ｓ１、Ｓ２に５Ｖを印加し選択用ＴＦＴをオンの状態とすると共に、ソース電位ＶｓをＧＮＤに落すことにより、ビット線Ｂ１を通して、半導体記憶素子（１、１）からのデータの読み出しを行うことが可能となる。
【０１１７】
一括消去を行う場合は、全てのワード線Ｗ１〜Ｗ８を０Ｖとし、電位Ｖｂを２０Ｖとする。その結果、浮遊ゲート電極−チャネル形成領域間に高電圧が印加され、トンネル電流による消去が行われる。なお、選択用ゲート線の電位は自由に決めて良いが、ゲート酸化膜に強い電界が生じないように、電位Ｖｂと同程度の電圧を印加することが好ましい。
【０１１８】
なお、上述した動作電圧の値は、一例であって、その値に限られるわけではない。また、本実施例では、縦８個×横ｎ個のメモリセルアレイについて説明したが、この構成に限定する必要はない。
【０１１９】
本発明は、このようなＮＡＮＤ型フラッシュメモリに対しても適用することができ、信頼性が高く、小型のメモリを実現することができる。
【０１２０】
（実施例３）
本実施例では、結晶化に際し適用することのできるレーザー処理装置の構成の一例を示す。
【０１２１】
図１０はレーザー発振装置１００１ａ、１００１ｂ、シャッター１００２、高変換ミラー１００３〜１００６、シリンドリカルレンズ１００８、１００９、スリット１００７、載置台１０１１、載置台１０１１をＸ方向及びＹ方向に変位させる駆動手段１０１２、１０１３、当該駆動手段をコントロールする制御手段１０１４、予め記憶されたプログラムに基づいてレーザー発振装置１００１や制御手段１０１４に信号を送る情報処理手段１０１５などから成っているレーザー処理装置の構成を正面図と側面図により示すものである。
【０１２２】
レーザー発振装置は矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。或いは、ＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）などの結晶が使用される。その他にも、連続発振可能な気体レーザー発振装置、固体レーザー発振装置を適用することもできる。連続発振固体レーザー発振装置としてはＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。５W以上のより高い出力を得る為には、ダイオード励起の固体レーザー発振装置をカスケード接続しても良い。
【０１２３】
このようなレーザー発振装置から出力される円形状又は矩形状のレーザー光は、シリンドリカルレンズ１００８、１００９により照射面の断面形状において線状に集光される。また、照射面での干渉を防ぐため、高変換ミラーを適宜調節して１０〜８０度の角度を持って斜め方向から入射する構成となっている。シリンドリカルレンズ１００８、１００９は合成石英製とすれば高い透過率が得られ、レンズの表面に施されるコーティングは、レーザー光の波長に対する透過率が９９％以上を実現するために適用される。勿論、照射面の断面形状は線状に限定されず、矩形状、楕円形又は長円形など任意な形状としても構わない。
【０１２４】
また、連続発振レーザー光の波長は、半導体膜の光吸収係数を考慮して４００〜７００nmであることが望ましい。このような波長帯の光は、波長変換素子１０１０を用いて基本波の第２高調波〜４高調波を取り出すことで得られる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ₂ＮａＮｂ₅Ｏ₁₅（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ₃（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ₅などが適用される。特にＬＢＯを用いることが望ましい。
【０１２５】
また、載置台１０１１を駆動手段１０１２、１０１３により二軸方向に動かすことにより基板１０２０のレーザー処理を可能としている。一方の方向への移動は基板１０２０の一辺の長さよりも長い距離を１〜２００cm/sec、好ましくは５〜５０cm/secの等速度で連続的に移動させることが可能であり、他方へは線状ビームの長手方向と同程度の距離を不連続にステップ移動させることが可能となっている。レーザー発振装置１００１ａ、１００１ｂの発振と、載置台１０１１は、マイクロプロセッサを搭載した情報処理手段１０１５により同期して作動するようになっている。
【０１２６】
載置台１０１１は図中で示すＸ方向に直線運動をすることにより、固定された光学系から照射されるレーザー光で基板全面の処理を可能としている。位置検出手段１０１６は基板１０２０がレーザー光の照射位置にあることを検出して、その信号を情報処理手段１０１５に伝送し、情報処理手段１０１５によりレーザー発振装置１００１ａ、１００１ｂの発振動作とのタイミングを同期させている。つまり、基板１０２０がレーザー光の照射位置にない時は、レーザーの発振を止めその寿命を延長させている。
【０１２７】
このような構成のレーザー照射装置により基板１０２０に照射されるレーザー光は、図中に示すＸ方向又はＹ方向に相対移動させることにより半導体膜の所望の領域または全面を処理することができる。
【０１２８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【０１２９】
（実施例４）
本実施例では、連続発振のレーザー光により結晶化した多結晶半導体膜を用いて、半導体記憶素子およびＴＦＴを形成し、転写を行うことでＩＣチップを作製する形態、あるいはプラスチック基板上に転写する形態について説明する。
【０１３０】
まず、スパッタ法を用いて、絶縁表面を有する第１の基板上に金属膜を成膜する。ここでは金属膜にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。なお本実施例では第１の基板上に直接金属膜を成膜するが、例えば酸化珪素、窒化珪素、窒化酸化珪素等の絶縁膜で第１の基板を覆ってから、金属膜を成膜するようにしても良い。
【０１３１】
そして金属膜の成膜後、金属表面を酸化して金属酸化膜を形成し、さらに酸化膜を成膜する。本実施例では、金属酸化膜として酸化タングステンをプレスパッタ法により数ｎｍ形成し、酸化膜として酸化珪素膜を膜厚１５０ｎｍ〜３００ｎｍとなるように成膜する。一連の工程は、スパッタ装置を用いて大気に曝すことなく行った。
【０１３２】
次にプラズマＣＶＤ法を用いて下地膜を成膜する。本工程より先は、実施形態１に説明した作製方法によって、表面が平坦な島状の多結晶半導体膜を形成することができる。
【０１３３】
さらに、実施形態２に説明した作製方法に従って、半導体記憶素子及びＴＦＴを図１４（Ａ）に示すように作製することができる。
【０１３４】
図１４（Ａ）には、絶縁表面を有する基板１４０１上に、金属膜１４０２、金属酸化膜１４０３、酸化膜１４０４、下地膜１４０５が積層され、その上に半導体記憶素子及びＴＦＴ、及び配線１４０７〜１４１１が形成されている。なおＴＦＴの作製方法は、実施形態２に示した工程に限定されない。
【０１３５】
次に、図１４（Ｂ）に示すように、第２の層間絶縁膜１４１２を成膜した後、コンタクトホールを形成し、該コンタクトホールを介して配線１４０７と接続するパッド１４１３を形成する。なお、パッド１４１３とＴＦＴとの電気的な接続の形態は、本実施例に限定されない。
【０１３６】
次に、第２の層間絶縁膜１４１２及びパッド１４１３上に保護層１４１４を形成する。保護層１４１４は、後に第２の基板を張り合わせたり剥離したりする際に、第２の層間絶縁膜１４１２及びパッド１４１３の表面を保護することができ、なおかつ第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層１４１４を形成することができる。
【０１３７】
次に、後の剥離を行い易くするために、金属酸化膜１４０３を結晶化させる。結晶化により、金属酸化膜１４０３が結晶粒界において割れやすくなり、脆性を高めることができる。本実施の形態では、４００℃〜５５０℃、０．５〜５時間程度加熱処理を行い、結晶化を行った。
【０１３８】
次に、金属酸化膜１４０３と酸化膜１４０４の間の密着性、または金属酸化膜１４０３と金属膜１４０２の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行う。具体的には、剥離しようとする領域の周縁に沿って金属酸化膜１４０３にレーザー光を部分的に照射したり、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜１４０３の層内または界面近傍の一部に損傷を与えたりする。例えば、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。
【０１３９】
次いで、図１４（Ｃ）に示すように、両面テープ１４１６を用い、保護層１４１４に第２の基板１４１５を貼り付け、さらに両面テープ１４１７を用い、第１の基板１４０１に第３の基板１４１８を貼り付ける。第３の基板１４１８は、後の剥離工程で第１の基板１４０１が破損することを防ぐ。第２の基板１４１５および第３の基板１４１８としては、第１の基板１４０１よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【０１４０】
次いで、金属膜１４０２と酸化膜１４０４とを物理的に引き剥がす。引き剥がしは、先の工程において、金属酸化膜１４０３の金属膜１４０２または酸化膜１４０４に対する密着性が部分的に低下した領域から開始する。そして第２の基板１４１５側に半導体素子が、第３の基板１４１８側に第１の基板１４０１及び金属膜１４０２が、それぞれ張り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行うことができる。なお、金属酸化膜１４０３と酸化膜１４０４は、第２の基板１４１５側もしくは第３の基板１４１８側に付着する。
【０１４１】
このように準備された半導体記憶素子およびＴＦＴは、さまざまな基板に貼り付けて、第２の基板１４１５を取り除くことで、半導体素子の転写を行うことが可能となる。
【０１４２】
例えばＩＣチップを作製する場合には、図１５（Ａ）に示すように、接着剤１５０２でインターポーザ（プリント配線基板）１５０１と、半導体記憶素子およびＴＦＴが貼り付いた第２の基板１４１５とを接着し、保護層１４１４から両面テープ１４１６と第２の基板１４１５を順に、または同時に剥がす。
【０１４３】
そして図１５（Ｂ）に示すように保護層１４１４を除去し、ワイヤボンディング法を用いて、パッド１４１３と端子１５０３をワイヤ１５０４で接続し、パッケージが完成する。なお、保護層１４１４は、水溶性の樹脂が使われているので、水に溶かして除去することができる。また、必要に応じて電極表面を洗浄処理やＯ₂プラズマ処理を追加してもよい。
【０１４４】
インターポーザ１５０１としては、セラミックス基板、ガラスエポキシ基板、ポリイミド基板等の公知の材料を用いることができる。また、接着剤１５０２としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
【０１４５】
なお、本実施例ではソルダーボール１５０５が設けられたボールグリッドアレイ型のインターポーザを用いるが、本発明はこれに限定されない。端子が周辺に配置されているリードフレーム型のインターポーザであっても良い。
【０１４６】
本実施例では、ＣＳＰ（Chip Sized Package）によるパッケージの例を説明したが、この形態に限られない。さらに別のチップを積層したり、並列に配置することも可能であり、ＭＣＰ（Multi chip Package）によるパッケージを行うこともできる。
【０１４７】
同様にして、プラスチック基板への転写を行うこともできる。
【０１４８】
まず、プラスチック基板と、半導体記憶素子およびＴＦＴが貼り付いた第２の基板１４１５とを接着剤で接着し、保護層１４１４から両面テープ１４１６と第２の基板１４１５を順に、または同時に剥がす。そして保護層１４１４を除去して、プラスチック基板上への転写が完成する。
【０１４９】
プラスチック基板としては、２〜３０Ｗ／ｍＫの高い熱伝導性を有するプラスチック基板を用いることが好ましい。ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、またはポリフタールアミドからなる合成樹脂にセラミックスと鉛フリーハンダを混合させ、セラミックスの粒子間をネットワークのようにつながれたプラスチック基板を用いる事が好ましい。
【０１５０】
以上のようにして、連続発振のレーザー光により結晶化された多結晶半導体膜を用いて、半導体記憶素子およびＴＦＴを形成し、転写を行うことでＩＣチップを作製したり、プラスチック基板上に転写することができる。
【０１５１】
ＩＣチップとしては、特にＭＣＰによる積層型とすることで、複数の不揮発性メモリチップを積層する場合には小型大容量の不揮発性メモリチップを、不揮発性メモリチップと他のＩＣチップを積層する場合には小型で多機能の不揮発性メモリチップを、それぞれ作製することができる。また、プラスチック基板上に形成することで、半導体基板やガラス基板と比較して頑丈であり、かつ軽量という利点がある。さらに放熱性のよい基板であれば、回路の発熱に対しても優れた形態であり好ましい。
【０１５２】
なお、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１５３】
（実施例５）
本発明の半導体記憶装置の例として、不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合について説明する。
【０１５４】
図１１に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア１１０１、フラッシュメモリ１１０４、クロックコントローラ１１０３、キャッシュメモリ１１０２、キャッシュコントローラ１１０５、割り込みコントローラ１１０６、Ｉ／Ｏポート１１０７等から構成される。もちろん、図１１に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１５５】
図１１に示すマイクロプロセッサは、実施形態に示した作製方法によって作製することができる。フラッシュメモリ１１０４のメモリセルには本発明の半導体記憶素子が用いられており、周辺回路、及びＣＰＵコア１１０１を始めとする各ブロックは、半導体記憶素子と同時に形成されるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されている。キャッシュメモリとしては、例えばＳＲＡＭが用いられている。
【０１５６】
このように本発明をマイクロプロセッサに応用することにより、信頼性が高く、小面積（あるいは大容量）の不揮発性メモリを有する半導体記憶装置を実現することができる。
【０１５７】
なお、本実施例は、実施の形態及び実施例１〜４のいずれの構成とも組み合わせることが可能である。
【０１５８】
（実施例６）
本実施例では、絶縁表面を有する基板上に画像表示部（代表的には、液晶表示部あるいはＥＬ表示部）、不揮発性メモリ、および他の半導体集積回路とを一体形成したシステムオンパネルの形態をとる半導体記憶装置の一例を、図１２を用いて説明する。
【０１５９】
図１２において、半導体記憶装置は、画素領域１２００、走査線駆動回路１２０１、信号線駆動回路１２０２、ＶＲＡＭ１２０３、フラッシュメモリ１２０４、ＣＰＵ１２０５、画像処理回路１２０６、ワークメモリ１２０７及びインターフェース回路１２０８が、絶縁表面を有する基板１２１０上に一体形成されてなる。
【０１６０】
図１２に示した半導体記憶装置は、画像データを取り込み、または作製して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体記憶装置としては、例えば、ビデオカメラ、カーナビゲーション、ＰＤＡ、ゲーム機等を考えることができる。
【０１６１】
半導体記憶装置は、それぞれの形態に応じて、入力端子から画像データの基となるデータを受信する。例えば、直接外部端子から信号を入力しても良いし、ＤＶテープやメモリーカードとのインターフェースからの入力データであってもよい。入力端子からは、この他、キーボードからの入力信号や他の制御信号が入力される。入力された画像の基となるデータは、システムバスを介して、フラッシュメモリ１２０４格納にされたり、ワークメモリ１２０７に一時的に格納されたり、あるいは、画像処理回路１２０６によって画像信号に変換され、ＶＲＡＭに格納される。画像処理回路１２０６では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。また、入力された制御信号は、ＣＰＵや画像処理回路の制御に用いられるほか、信号線駆動回路や走差線駆動回路に入力される。
【０１６２】
ＣＰＵ１２０５は、フラッシュメモリ１２０４、ワークメモリ１２０７、インターフェース回路１２０８、および他の回路を制御する。また、画像データの基となるデータを作成したり、加工したりする。フラッシュメモリ１２０４は画像データを作成または加工する場合に必要となる色データや文字データを格納するメモリ領域、あるいはシステム起動時のプログラムなどが格納されるメモリ領域として用いられる。ワークメモリ１２０７は画像データやその基となるデータを格納するメモリ領域、ＣＰＵのワークメモリ領域等として用いられ、ＤＲＡＭやＳＲＡＭが用いられる。
【０１６３】
信号線駆動回路１２０２、走査線駆動回路１２０１、画素領域１２００によって構成される画像表示部は、画像を表示する領域である。信号線駆動回路１２０２および走査線駆動回路１２０１には、外部からインターフェース回路を介して制御信号が入力され、信号線駆動回路１２０２は制御信号に従って、画像処理回路１２０６から出力されＶＲＡＭに格納された画像データを取り込み、画素領域にて画像を表示する。
【０１６４】
図１２に示す半導体記憶装置は、実施形態に示した作製方法によって作製することができる。フラッシュメモリ１２０４のメモリセルには本発明の半導体記憶素子が用いられており、周辺回路、及びＣＰＵ１２０５を始めとする各ブロックは、半導体記憶素子と同時に形成されるｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されている。
【０１６５】
このように本発明を半導体記憶装置に応用することにより、信頼性が高く、小面積（あるいは大容量）の不揮発性メモリを有する半導体記憶装置を実現することができる。
【０１６６】
なお、信号線駆動回路１２０２、走査線駆動回路１２０１、画素領域１２００によって構成される画像表示部と、他の回路によって構成される画像処理部とを、異なる基板上に作製してもよいし、もちろん、複数の基板を実装することで上述した半導体記憶装置を実現することも可能である。
なお、画素領域と一体形成することで、小型化、消費電力やコストの低減といった効果がある。
【０１６７】
本実施例は、実施例１〜４と組み合わせて用いることが可能である。
【０１６８】
（実施例７）
本発明を用いて様々な半導体装置を完成させることができる。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話など)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器などが挙げられる。それらの一例を図１３に示す。
【０１６９】
図１３(Ａ)は本発明を適用してテレビ受像器を完成させる一例であり、筐体１３０１、支持台１３０２、表示部１３０３などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したテレビ受像器を完成させることができる。
【０１７０】
図１３(Ｂ)は本発明を適用してビデオカメラを完成させた一例であり、本体１３１１、表示部１３１２、音声入力部１３１３、操作スイッチ１３１４、バッテリー１３１５、受像部１３１６などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したビデオカメラを完成させることができる。
【０１７１】
図１３(Ｃ)は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体１３２１、筐体１３２２、表示部１３２３、キーボード１３２４などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したパーソナルコンピュータを完成させることができる。
【０１７２】
図１３(Ｄ)は本発明を適用してＰＤＡ(Personal Digital Assistant)を完成させた一例であり、本体１３３１、スタイラス１３３２、表示部１３３３、操作ボタン１３３４、外部インターフェース１３３５などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したＰＤＡを完成させることができる。
【０１７３】
図１３(Ｅ)は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体１３４１、表示部１３４２、操作スイッチ１３４３、１３４４などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したオーディオ装置を完成させることができる。
【０１７４】
図１３(Ｆ)は本発明を適用してデジタルカメラを完成させた一例であり、本体１３５１、表示部(Ａ)１３５２、接眼部１３５３、操作スイッチ１３５４、表示部(Ｂ)１３５５、バッテリー１３５６などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵したデジタルカメラを完成させることができる。
【０１７５】
図１３(Ｇ)は本発明を適用して携帯電話を完成させた一例であり、本体１３６１、音声出力部１３６２、音声入力部１３６３、表示部１３６４、操作スイッチ１３６５、アンテナ１３６６などにより構成されている。本発明によって作製される不揮発性メモリを実装することで、小型で信頼性の高い不揮発性メモリを内蔵した携帯電話を完成させることができる。
【０１７６】
なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【０１７７】
本実施例は、実施例１〜６と組み合わせて用いることが可能である。
【０１７８】
【発明の効果】
本発明によって、半導体活性層表面が平坦であり、かつ、微細な半導体記憶素子およびＴＦＴを実現することが可能となる。
【０１７９】
半導体活性層表面が平坦であることは、半導体記憶素子の書き換え耐性が高いことを意味し、信頼性の高い不揮発性メモリを実現することができる。また同時に微細な半導体記憶素子およびＴＦＴを実現できることで、素子面積を縮小することができるため、面積の小さい不揮発性メモリを実現することができる。
【０１８０】
その結果、信頼性が高く小型の不揮発性メモリを有する半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体記憶素子の平面図及び断面図。
【図２】 従来の半導体記憶素子の平面図及び断面図。
【図３】 半導体膜表面のＡＦＭ像。
【図４】 半導体膜の断面透過電子顕微鏡（ＴＥＭ）写真。
【図５】 本発明における半導体素子の電流特性。
【図６】 本発明の半導体記憶素子の作製工程を説明する断面図。
【図７】 本発明の半導体記憶素子の作製工程を説明する断面図。
【図８】 ＮＯＲ型不揮発性メモリのブロック回路図。
【図９】 ＮＡＮＤ型不揮発性メモリのブロック回路図。
【図１０】 本発明に適用するレーザー照射装置の一態様を示す配置図。
【図１１】 マイクロプロセッサの一例を示す図。
【図１２】 半導体記憶装置の一例を示す図。
【図１３】 半導体記憶装置の一例を示す図。
【図１４】 本発明の半導体記憶素子の作製工程を説明する断面図。
【図１５】 本発明の半導体記憶素子の作製工程を説明する断面図。

Claims (4)

1. チャネル長が０．０１μｍ以上１．３μｍ以下である半導体記憶素子の作製方法であって、
   絶縁表面を有する基板上に半導体膜を形成する第１の工程を行い、
   前記半導体膜にＮｉ元素を添加して加熱処理を行う第２の工程を行い、
   前記半導体膜にＮｄ：ＹＶＯ_４レーザーの第２高調波を用いた連続発振レーザー光を連続的に走査して照射することにより前記半導体膜表面を平坦化する第３の工程を行い、
   前記半導体膜をパターニングして島状の半導体膜を形成する第４の工程を行い、
   前記島状の半導体膜上に第１ゲート絶縁膜を形成する第５の工程を行い、
   前記第１ゲート絶縁膜上に電荷蓄積層を形成する第６の工程を行い、
   前記電荷蓄積層上に第２ゲート絶縁膜を形成する第７の工程を行い、
   前記第２ゲート絶縁膜上に制御ゲート電極を形成する第８の工程を行うことを特徴とする半導体記憶素子の作製方法。
2. 請求項１において、
   前記第３の工程と前記第４の工程との間に、前記半導体膜内に存在する前記Ｎｉ元素をゲッタリングする工程を行うことを特徴とする半導体記憶素子の作製方法。
3. 請求項１又は請求項２において、
   前記第５の工程と前記第６の工程との間に、前記島状の半導体膜に第１の不純物元素を選択的に形成することにより前記電荷蓄積層の一部と重なるオーバーラップ領域を形成する工程を行うことを特徴とする半導体記憶素子の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第６の工程と前記第７の工程との間に、前記電荷蓄積層をマスクとして前記島状の半導体膜に第２の不純物元素を添加する工程を行うことを特徴とする半導体記憶素子の作製方法。

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