KR100856183B1 - 박막 트랜지스터와 그 제조 방법, 표시 장치, 산화막의개질 방법, 산화막의 형성 방법, 반도체 장치, 반도체장치의 제조 방법 및 반도체 장치의 제조 장치 - Google Patents
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Abstract
박막 트랜지스터(1)의 제조 방법에 있어서, 표면에 게이트 산화막(4)을 형성할 피처리 기판(2)을 활성 산화종을 포함하는 산화성 용액에 침지하고, 피처리 기판(2)상의 다결정 실리콘(51)을 직접 산화함으로써 게이트 산화막(4)을 형성하는 산화막 형성 공정을 행하는 것에 의해, 이산화 실리콘막(41)을 피처리 기판(2) 방향으로 성장시키면서 이산화 실리콘막(42)을 형성한다. 이에 따라, 다결정 실리콘(51)과 게이트 산화막(4)의 계면을 청정하게 유지할 수 있고, 절연 내성 등이 뛰어난 고품질 게이트 산화막(4)을 균일하게 형성할 수 있다. 그러므로, 절연 내성 등이 뛰어나고 저온에서 형성 가능하며, 고품질 산화막을 구비한 박막 트랜지스터(1)를 제공할 수 있다.
Description
본 발명은, 예를 들면, 게이트 산화막(특히 이산화 실리콘막) 등과 같은, 특히 고품질·고신뢰성이 요구되는 산화막의 형성에 매우 적합한 산화막 형성 공정을 갖는 박막 트랜지스터(TFT)의 제조 방법 및 그 이용에 관한 것이다.
또한, 본 발명은, 산화막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치에 관한 것으로서, 보다 상세하게는, 예를 들면, 반도체의 표면, 특히 실리콘 기판 등의 표면에 얇은 절연막(이산화 실리콘막)을 저온에서 형성하는데 매우 적합한 반도체 산화막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치에 관한 것이다.
게이트 산화막(게이트 절연막)은, TFT를 구성하는 중요한 절연 박막이다. 일반적으로, TFT에서는 게이트 전극에 비교적 높은 전압을 인가한다. 이 때문에, 게 이트 산화막은 완전한 절연성이 요구된다. 따라서, 게이트 산화막은 리크 전류를 일으키지 않도록, 어느 정도의 막두께(수 10 내지 100㎚ 정도)를 갖고 형성된다. 만일, 리크 전류 밀도의 증대를 일으키면, 디바이스의 사용 전력 증대, 동작 온도의 상승, 안정성의 저하 등 많은 문제를 일으킬 뿐만 아니라, 리크 전류량이 드레인 전류량과 동일한 정도로 되었을 경우에는 디바이스의 동작 자체가 위험해진다.
이와 같이, 게이트 산화막은, TFT를 구비한 각종 디바이스의 성능(신뢰성·특성)에 직접 영향을 주기 때문에, 특히, 고품질·고신뢰성이 요구된다.
TFT에서의 게이트 산화막(예를 들면 이산화 실리콘막)은, 통상, CVD법(화학적 기상 퇴적법)에 의해 형성되는 것이 일반적이다. CVD법은, 유기 실란, 예를 들면 테트라에톡시실란(TEOS) 등을 수백 ℃에서 열분해시켜 기판상에 산화막을 퇴적시킴으로써, 게이트 산화막을 형성하는 방법이다.
상기의 방법 이외에, 산화물을 스퍼터 증착으로 형성하는 스퍼터 증착법, 플라즈마 중에서 기판 표면을 산화시키는 플라즈마 산화법 등의 산화막 형성 방법이 주지되어 있다.
또한, 양극 산화에 의해 기판 표면을 산화시켜 산화막을 형성하는 양극 산화법으로서, 예를 들면, 전해질의 불화수소산 수용액 중에서 실리콘 기판에 전압을 인가하여 실리콘의 다공질 양극 반응막을 형성한 후, 그 다공질 양극 반응막을 실리콘의 양극 산화가 가능한 전해질, 예를 들면 진한 인산 중에서 양극 산화를 행하는 방법이 알려져 있다(예를 들면, 일본 공개 특허 공보인 특개평3-6826호 공보(평성 3년(1991년) 1월 14일 공개), 특개소52-78374호 공보(소화 52년(1977년) 7월 1 일 공개), 특개 2003-133309호 공보(평성 15년(2003년) 5월 9일 공개), 응용 물리 제44권 제5호 497∼506페이지 1975년, 일렉트로닉스 기술 전서 MOS 디바이스(1973년 초판) 토쿠야마 타카시저, 124∼125페이지 참조).
양극 산화에서는, 전압 인가에 의해 실리콘 이온을 실리콘 기판의 표면으로 이동시켜 실리콘 기판 표면에 이산화 실리콘막을 형성한다. 그리고, 이산화 실리콘막의 형성 후는, 형성한 이산화 실리콘막과 전해액의 계면(이산화 실리콘막의 표면)에서 산화 반응을 진행시키는 것을 목적으로, 실리콘 기판으로부터 실리콘 이온을 생성시킨다. 또한, 그 실리콘 이온을 이산화 실리콘막 내를 투과시켜 이산화 실리콘막과 전해액와의 계면(이산화 실리콘막의 표면)으로 유도하기 위해, 통상적으로 100V 이상의 큰 전압의 인가를 필요로 한다(일렉트로닉스 기술 전서 MOS 디바이스(1973년 초판) 토쿠야마 타카시저, 124∼125페이지).
한편, 본 발명자는, 전압 인가에 의한 전기 화학적 산화막 형성 방법이 아니라, 화학적으로 산화막을 형성하는 화학적 산화막 형성 방법을 제안한 바있다(예를 들면, 일본 공개 특허 공보인 특개 2004-47935호 공보(평성 16년(2004년) 2월 12일 공개), 특개평9-45679호 공보(평성 9년(1997년) 2월 14일 공개), 특개 2002-57154호 공보(평성 14년(2002년) 2월 22일 공개), 특개 2002-64093호(평성 14년(2002년) 2월 28일 공개), J. Applied Physics Letters, 81, 18, pp3410-3412(2002) 및 J. Applied Physics Letters, 94, 11, pp7328-7335(2003)). 예를 들면, 실리콘 등의 반도체 기판의 표면에, 진한 질산 등의 산화성이 강한 약액을 이용하여, 1㎚ 정도의 얇은 산화막을 형성하는 것을 제안하고 있다(상기 특개 2004-47935호 공보).
그런데, 플렉시블 액정 디스플레이의 제조에는, TFT 및 그것을 구비한 디바이스를 박형화할 필요가 있다. 이 때문에, 게이트 산화막도, 고품질인 것을 균일하게 형성함으로써 절연성을 유지하면서 박막화할 것이 요구된다.
또한, 플렉시블 액정 디스플레이의 제조에는, TFT를 PET(폴리에틸렌 테레프탈레이트) 등의 유기물의 기판상에 형성할 필요가 있다. 그를 위해서는, TFT를 2OO℃ 이하의 저온에서 형성해야 한다.
그런데, 상기 고온 산화법이나 CVD법에서는, 게이트 산화막을 각각, 800℃ 이상, 400℃ 이상의 조건에서 형성할 필요가 있다. 이 때문에, 플렉시블 액정 디스플레이의 제조에서의 TFT의 형성에는 적합하지 않다. 또한, 고온 열산화법에서는, 고온 가열에 의한 도펀트의 확산이 일어나 얕은 접합이 파괴되는 문제도 있었다.
또한, CVD법은, 기판상에 산화막을 퇴적하는 방법이기 때문에, 요철이나 곡면을 갖는 기판에 균일한 게이트 산화막을 형성할 수 없다. 또한, 열산화성 용액 등의 직접 산화법에 의해 형성된 산화막과 비교하여 막질이 나빠진다. 그러므로, 완전한 절연성을 갖는 신뢰성이 높은 게이트 산화막을 형성할 수 없다. 한편, 전술한 바와 같이, 게이트 산화막이 절연 파괴를 일으키지 않기 위해 어느 정도의 두께가 필요한 것은, 게이트 산화막의 불균일성이 원인이 되고 있다.
또한, CVD법은, 대기중에 방출하면 발화할 위험성이 있는 SiH4 등, 취급에 주의가 필요한 많은 가스를 사용해야만 한다. 이 때문에, CVD법을 행하려면, 가스의 도입에서 배기 처리까지 대대적인 설비가 필요하다. 그러므로, 고품질의 게이트 산화막을 간편하게 형성할 것이 요구되고 있다.
따라서, 품질이 높은 게이트 산화막을 균일하게 형성할 수 있으면, 종래보다 게이트 산화막의 박막화가 가능해진다.
또한, 종래의 양극 산화법에서는, 실리콘 기판의 실리콘 이온을 실리콘 기판으로부터 게이트 산화막(이산화 실리콘막)으로 이동시키기 위해, 높은 전압(통상 100V 이상)이 필요하다. 구체적으로는, 양극 산화법에서는, 전해질 중에서의 실리콘 기판 표면의 이산화 실리콘막(산화막)의 성장은, 실리콘 기판의 실리콘 이온(Si+)을 실리콘 기판-이산화 실리콘막의 계면으로부터 이산화 실리콘막 내를 지나 이산화 실리콘막 표면(이산화 실리콘막-전해질 계면)으로 이동시켜, 이산화 실리콘막 표면에서 산화 반응이 진행하여 일어난다. 이 때문에, 이산화 실리콘막이 형성되고 막두께가 증가함에 따라, 실리콘 기판에 인가하는 전압을 크게 할 필요가 있다. 그런데, 전압을 너무 크게 하면 절연 파괴의 원인이 되기 때문에, 비교적 두껍고 양질인 이산화 실리콘막을 형성하는 것은 곤란하다.
또한, 양극 산화법에서는, 전해액 중의 이온이 산화막 내로 혼입하기 때문에, 고품질의 산화막을 얻는 것은 상당히 곤란하다. 이 때문에, 예를 들면, 전기적 특성의 안정성도 불충분하다. 따라서, 양극 산화법으로 형성한 산화막에 의해 목적하는 품질을 유지하기 위해서는, 산화막을 두껍게 할 필요가 있다. 이 때문에, 양극 산화법으로도 고품질 산화막을 형성할 수 없다. 산화막의 체적 팽창의 응력이 Si 기판에 가해지도록 하는 형상에서는, 응력에 의해 산화막의 성장이 늦어지는 경 우가 있다. 그 결과, 응력이 집중하는 부분의 산화막은 국소적으로 얇아진다. 따라서, 균일한 산화막을 형성하지 못하고 막질이 나빠져 리크 전류가 생긴다.
그런데, 액정 디스플레이의 구동용 스위칭 소자나 주변 드라이버 LSI에는, CG 실리콘(연속 결정립계 실리콘)을 사용한 TFT가 사용된다. CG 실리콘은, 열 어닐링에 의해 형성되지만, 그때에 결정이 서로 부딪쳐 뿔 형상의 돌기가 형성된다. 이 때문에, CG 실리콘의 표면은 복잡한 요철 형상을 갖고 있다. 이 때문에, 그러한 복잡한 표면에 대해 균일하게 산화막을 형성하는 기술이 요구되고 있다.
또한, 일반적으로 제조 과정의 저온화는 신뢰성의 저하로 연결된다. 예를 들면, 산화막 형성에 일반적으로 이용되고 있는 TEOS 산화(CVD법)에서는, 저온화에 수반하여 막질이 현격히 나빠져 리크 전류를 일으킨다. 즉, 저온화하면 산화막의 막질이 한층 나빠진다. 또한, 전술한 바와 같이, 복잡한 표면에 대해 균일한 산화막 형성도 곤란하다.
이와 같이, 플렉시블 액정 디스플레이 등의 개발에서는, 제조 온도의 저온화에 의한 산화막의 성능·신뢰성의 저하를 얼마나 줄일지가 최대의 과제가 된다.
한편, 반도체 장치, 특히 MOS 트랜지스터를 이용하는 반도체 집적회로 등에서는, 고집적화, 고밀도화에 수반하는 회로 요소의 미세화로, 그에 이용되는 절연막의 성능 향상이 중요하다.
이런 종류의 반도체 집적회로에서 MOS 트랜지스터의 게이트 절연막은, 통상적으로, 건조 산소나 수증기 등의 산화성 기체 내에서 800℃ 이상의 고온으로 가열 처리하는, 이른바 고온 열 산화법에 의해 형성하고 있다.
고온 열 산화법 이외에는, 유기 실란, 예를 들면 테트라에톡시실란(TEOS) 등을 수백 ℃에서 열 분해시켜 기판상에 산화막을 퇴적시키는 화학 기상 성장(CVD)법, 산화물을 스퍼터 증착으로 형성하는 스퍼터 증착법, 플라즈마 중에서 기판 표면을 산화시키는 플라즈마 산화법 등의 산화막 형성 방법이 주지되어 있다.
또한, 양극 산화에 의해 기판 표면을 산화시켜 산화막을 형성하는 양극 산화법으로서, 예를 들면, 전해질인 불화수소산 수용액 중에서 실리콘 기판에 전압을 인가하여 실리콘의 다공질 양극 반응막을 형성한 후, 그 다공질 양극 반응막을 실리콘의 양극 산화가 가능한 전해질, 예를 들면 진한 인산 중에서 양극 산화를 행하는 방법이 알려져 있다(일본 공개 특허 공보 특개평3-6826호 공보(공개일: 평성 3(1991)년 1월 14일)).
한편, 본 발명자는, 실리콘 등의 반도체 기판의 표면에, 진한 질산 등의 산화성 약액을 이용하여 얇은 산화막을 형성하는 것을 제안하고 있다(일본 공개 특허 공보 특개 2002-64093호 공보(공개일: 평성 14(2002)년 2월 28일)).
예를 들면, 실리콘 표면에, 자연 산화막을 제거한 후에, 두께가 나노미터(㎚) 혹은 그 이하의 극박 산화막을 형성할 수는 있어도, 그것을 반도체 장치의 절연막으로서 이용할 수 있을 정도로 품질이 제어된, 특히, 리크 전류 밀도가 작은 것을 얻는 것은 상당히 곤란하고, 박막 트랜지스터(TFT)의 게이트 절연막 등에서는, 내압 유지를 위해 수 나노미터(㎚) 혹은 그 이상의 비교적 두꺼운 산화막을 형성할 것이 요구된다.
또한, 액정 디스플레이 등에서 플렉시블 기판, 예를 들면 폴리에틸렌 테레프 탈레이트(PET) 등의 기판을 이용하고 그 기판상에 박막 트랜지스터(TFT)를 형성할 때에는, 그 기판의 온도를 200℃ 이하로 유지하는 것이 필요하며, 이러한 저온의 제조 공정에서도, TFT의 게이트 절연막 등 반도체 장치에도 실용 가능한 고품질의 절연막 형성이 요구된다.
본 발명은, 상기한 문제를 감안하여 이루어진 것으로서, 그 목적은, 특히, 절연 내성 등의 특성이 뛰어난 고품질 게이트 절연막을 구비한 박막 트랜지스터의 제조 방법 및 그 이용 방법을 제공하는 것에 있다. 또한, 본 발명의 목적은, PET 등의 유기물의 기판상에도 산화막을 형성 가능한, 저온에서의 박막 트랜지스터의 제조 방법 및 그 이용 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 상기 PET 등의 기판상에 박막 트랜지스터(TFT)를 형성하는 경우나, MOS 트랜지스터 혹은 그것을 이용하는 대규모 집적회로(LSI) 등을 형성하는데 있어서 그 게이트 절연막에도 이용할 수 있는, 저리크 전류 밀도 특성 등의 성능을 갖는 고품질의 산화막을, 저온에서 두께도 제어하면서 반도체의 표면에 형성하는 것이 가능한 산화막의 형성 방법, 그 산화막을 이용하는 반도체 장치의 제조 방법 및 그 반도체 장치의 제조 장치를 제공하는 것에 있다.
본 발명의 박막 트랜지스터의 제조 방법(본 제조 방법)은, 산화막을 구비한 박막 트랜지스터의 제조 방법에 있어서, 표면에 화학 산화막을 형성할 기판을 활성 산화종을 포함하는 산화성 용액에 침지하여, 상기 기판을 직접 산화함으로써 화학 산화막을 형성하는 산화막 형성 공정을 갖는 것을 특징으로 하고 있다.
또한, 본 제조 방법에서는, 상기 산화막 형성 공정이, 상기 활성 산화종을 산화성 용액의 가열, 혹은 산화성 용액의 전기 분해에 의해 형성하는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정을, 상기 기판을 농도가 상이한 상기 산화성 용액에 침지함과 함께, 상기 산화성 용액의 농도를 저농도 산화성 용액에서 고농도 산화성 용액으로 변화시키는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 저농도 산화성 용액의 농도가 공비(共沸)농도 미만이고, 상기 고농도 산화성 용액의 농도가 공비농도인 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정을, 상기 저농도 산화성 용액을 농축하여 상기 고농도 산화성 용액으로 만드는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정은, 상기 저농도 산화성 용액을 가열하여 상기 고농도 산화성 용액으로 만드는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정이, 상기 산화막을 형성할 기판에 전압을 인가하여 행함으로써 상기 기판 표면에서 산화막을 성장시키는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막을 형성할 기판이, 표면에 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 연속립계 결정 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나를 구비하고 있는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화성 용액이 질산, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 비등수의 군으로부터 선택된 적어도 하나의 용액, 그 기체, 또는 그들의 혼합 용액으로 이루어지는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화성 용액이 공비혼합물인 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화성 용액이, 물과의 공비혼합물인 공비질산(공비농도 68%), 물과의 공비혼합물인 공비황산 및 물과의 공비혼합물인 공비과염소산(공비농도 71%)의 군으로부터 선택된 적어도 하나의 용액으로 이루어지는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정은, 200℃ 이하의 온도에서 행하는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 화학 산화막을 형성 후, 그 화학 산화막 상에 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정은, 공비농도 미만의 산화성 용액에 기판을 침치함으로써 제1 산화막을 형성하는 공정과, 상기 공비농도 미만의 산화성 용액에 기판을 침지시킨 상태로, 상기 공비농도 미만의 산화성 용액을 공비농도(공비 상태에 이를 때까지 가열한 후, 공비농도를 유지함)로 농축함으로써, 제1 산화막 상에 제2 산화막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 화학 산화막을 형성할 기판이 표면에 탄화 실리콘을 구비하고 있는 것을 특징으로 하고 있다. 이 경우, 화학 산화막을 형성할 기판이 탄화 실리콘이라도 무방하다.
또한, 본 제조 방법은, 상기 산화성 용액이 질산인 것을 특징으로 하고 있다.
또한, 본 제조 방법은, 상기 산화막 형성 공정 후에 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것을 특징으로 하고 있다.
상기의 각 구성에 따르면, 산화막을 형성할 기판을 활성 산화종을 포함하는 산화성 용액에 침지하고 있다. 활성 산화종의 산화력은 강하기 때문에, 그 용액에 침지한 기판상의 화학 산화막을 형성할 영역은 활성 산화종에 의해 직접 산화된다. 이에 따라, 그 영역에는 화학 산화막이 형성된다. 이와 같이, 상기의 구성에서는, 기판을 산화성 용액에 침지하여 화학 산화막을 형성하고 있다. 이 때문에, 기판의 표면이 요철이나 곡면을 갖고 있어도 산화성 용액은 균일하게 기판 표면에 고루 퍼진다. 이에 따라, 화학 산화막을 형성할 전 영역에 걸쳐 막두께가 균일한 화학 산화막을 형성할 수 있다.
또한, 상기의 구성에서는, 화학 산화막이 화학 산화막을 형성할 기판 방향으로 성장한다. 이 때문에, 화학 산화막과 기판의 계면이 항상 변화하면서 화학 산화막이 형성됨으로써, 그 계면을 청정하게 할 수 있다.
따라서, 신뢰성이 높은 고품질 화학 산화막을 구비한 고성능 박막 트랜지스터를 제조할 수 있다.
박막 트랜지스터에 있어서, 게이트 산화막의 막질은 박막 트랜지스터의 전기 특성이나 신뢰성을 결정하는 중요한 역할을 담당하고 있다. 즉, 박막 트랜지스터에 있어서, 완전한 절연성이 요구되는 게이트 산화막은 TFT를 구비한 각종 디바이스의 성능(신뢰성·특성)에 직접 영향을 주기 때문에, 특히, 고품질·고신뢰성이 요구된다. 따라서, 상기의 산화막 형성 공정에 의해 게이트 산화막을 형성함으로써, 절연 내성 등의 특성이 뛰어난 신뢰성이 높은 고품질 게이트 산화막을 형성할 수 있다. 이 때문에, 게이트 산화막의 박막화가 가능하다. 또한, 이에 수반하여 박막 트랜지스터의 박형화도 가능하다.
또한, 상기의 구성에서는, 산화력이 강한 활성 산화종을 포함하는 산화성 용액에 의해 화학 산화막을 형성하고 있기 때문에, 예를 들면, 200℃ 이하의 온도라도 화학 산화막의 형성이 가능하다. 따라서, 플렉시블 기판(예를 들면, 플라스틱; 폴리에틸렌 테레프탈레이트(PET))을 갖는 액정 디스플레이의 제조에도 적용 가능한 박막 트랜지스터를 제조할 수 있다. 이에 따라, 예를 들면, 플라스틱 기판상에서도 문턱값이 낮은 플라스틱 박막 트랜지스터를 제조할 수 있다.
본 발명의 박막 트랜지스터는, 상기 어느 하나의 박막 트랜지스터의 제조 방법에 의해 얻어진 박막 트랜지스터로서, 산화성 용액에 의해 산화되어 형성된 화학 산화막을 구비하고 있는 것을 특징으로 하고 있다. 이에 따라, 고품질 산화막(특히 게이트 산화막)을 구비하고 있기 때문에, 고성능 박막 트랜지스터가 된다.
또한, 본 발명의 박막 트랜지스터에서는, 상기 화학 산화막은 기판측이 원자 밀도가 높은 막으로 되어 있는 것을 특징으로 하고 있다.
또한, 본 발명의 박막 트랜지스터는, 상기 화학 산화막이 게이트 산화막인 것을 특징으로 하고 있다.
본 발명의 표시 장치(본 표시 장치)는, 상기 박막 트랜지스터를 구비하고 있는 것을 특징으로 하고 있다. 이에 따라, 예를 들면, 박막 트랜지스터를 스위칭 소자로서 구비함으로써, 표시 장치의 스위칭 특성이 향상된다.
또한, 본 표시 장치에 있어서는, 스위칭 소자를 구동하는 구동 회로를 구비하고, 상기의 박막 트랜지스터를 그 구동 회로를 구성하는 박막 트랜지스터로서 이용하며, 이들 스위칭 소자 및 박막 트랜지스터가 동시에 형성되는 것이 바람직하다.
구동 회로를 구성하는 트랜지스터도, 상기의 박막 트랜지스터로 구성함으로써 표시 장치의 제조 공정의 삭감을 도모할 수 있다.
한편, 표시 장치는, 매트릭스형의 표시 장치인 것이 바람직하다. 또한, "표시 장치"란, 화상 표시용의 액정 디스플레이, 유기 EL 디스플레이, 플랫 패널 디스플레이 등의 각종 디스플레이를 가리킨다.
또한, 본 제조 방법의 이용 방법의 하나인 본 발명의 산화막의 개질 방법은, 막두께가 불균일한 산화막에 대해 상기 어느 하나의 산화막 형성 공정을 행함으로써, 상기 산화막의 막질을 개선하는(막두께가 불균일한 산화막의 막두께를 균일하게 하는) 것을 특징으로 하고 있다.
상기 산화막의 개질 방법은, 막질이 불균일한 산화막에 대해 상기 어느 1항에 기재한 산화막 형성 공정을 행함으로써, 상기 산화막의 막질을 개선하는(막질이 불균일한 산화막의 막질을 균일하게 하는) 것이라도 된다.
상기의 각 구성에 따르면, 본 제조 방법에서의 산화막 형성 공정에 의해 막두께(또는 막질)가 불균일한 산화막을 처리하고 있다. 이에 따라, 활성 산화종을 포함하는 용액에 의해 불균일한 산화막을 산화하여 균일한 화학 산화막을 형성할 수 있다. 따라서, 신뢰성이 높은 고품질 화학 산화막을 형성할 수 있다.
한편, 이러한 산화막의 개질 방법은, 예를 들면, 종래의 방법(특히 CVD법)에 의해 형성된 산화막에 대해 행하는 것이 바람직하다. 또한, CVD법은 퇴적에 의해 산화막을 형성하기 때문에, 형성된 산화막의 막두께 및 막질이 불균일하다. 따라서, 이러한 불균일한 산화막에 대해 산화막 형성 공정의 처리를 행함으로써, 균일한 화학 산화막으로 할 수 있다. 이에 따라, 막두께 및 막질이 불균일한 것이 원인으로 되는, 절연 파괴나 리크 전류 밀도의 증대 등의 각종 특성을 개선하여, 그 특성이 뛰어난 신뢰성이 높은 고품질 화학 산화막을 형성할 수 있다.
예를 들면, CG 실리콘은, 열 어닐링에 의해 형성되는데, 그때에 결정이 서로 부딪쳐 뿔 형상의 돌기가 형성된다. 이 때문에, CG 실리콘의 표면은 복잡한 요철 형상을 갖고 있다. 따라서, 이러한 요철 형상(돌기)을 갖는 복잡한 표면에 대해 상기 산화막의 개질 방법을 실시하면, 막두께 및 막질이 균일한 산화막을 형성할 수 있다.
또한, 상기 산화막의 개질 방법을 실시하는 전 처리(전 산화)를 행함으로써 산화막의 개질을 실시한 후, 통상적인 산화막 형성 공정(공지 또는 본 발명에 따른 산화막 형성 공정)을 실시함으로써, 화학 산화막의 막두께 및 막질의 개선과 함께 신뢰성이 높은 고품질 화학 산화막을 형성할 수 있다.
또한, 예를 들면, 탄소 등의 불순물을 포함하는 불균일층에 대해 상기의 방법을 행함으로써, 균일한 화학 산화막을 형성할 수 있다.
본 발명의 산화막의 형성 방법(본 형성 방법)은, 상기의 과제를 해결하기 위해, 반도체에 공비농도 미만의 산화성 용액 또는 그 기체를 접촉시킴으로써 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정과, 제1 화학 산화막을 형성한 반도체에 공비농도의 산화성 용액 또는 그 기체보다 고농도의 산화성 용액 또는 그 기체를 접촉시킴으로써 제2 화학 산화막을 형성하는 공정을 갖는 것을 특징으로 하고 있다.
또한, 본 형성 방법은, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시킴으로써 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정과, 고농도의 산화성 용액 또는 그 기체를 작용시킴으로써 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 갖는 것을 특징으로 한다고도 할 수 있다.
한편, "제1 화학 산화막 상에 제2 화학 산화막을 형성한다"란, 제1 화학 산화막과 제2 화학 산화막의 적층 구조를 나타내는 것이 아니라, 조성이 동일하되 원자 밀도에 분포가 있는 막 구조로 되어 있는 것을 나타내고 있다.
또한, 본 형성 방법에서는, 제2 화학 산화막의 두께를 제1 화학 산화막보다 두껍게 형성하는 것이라도 된다.
또한, 본 형성 방법에서, 상기 제1 화학 산화막 및 제2 화학 산화막을 형성하는 공정은, 상기 반도체를 상기 산화성 용액에 침지하여 행하는 것이 바람직하다.
또한, 본 형성 방법에서는, 상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나로서, 상기 제1 화학 산화막 및 제2 화학 산화막이 실리콘의 산화막인 것이 바람직하다.
또한, 본 형성 방법에서는, 상기 고농도의 산화성 용액 또는 그 기체가, 공비농도의 산화성 용액 또는 그 기체인 것이 바람직하다.
또한, 본 형성 방법에서는, 상기 산화성 용액 또는 그 기체가, 질산, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 비등수의 군으로부터 선택된 적어도 하나의 용액, 그 기체, 또는 그들의 혼합물로 이루어지는 것이 바람직하다.
또한, 본 형성 방법에서는, 상기 저농도의 산화성 용액 또는 그 기체가 질산 수용액, 황산 수용액 및 과염소산 수용액의 군의 적어도 하나로서 공비농도 미만의 농도의 용액 또는 그 기체로부터 선택되고, 상기 고농도의 산화성 용액 또는 그 기체가 상기 수용액군 중의 적어도 하나로서 공비농도의 용액 또는 그 기체로부터 선택되는 것이 바람직하다.
또한, 본 형성 방법에서는, 상기 반도체의 표면에 화학 산화막을 형성한 후, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법(본 제조 방법)은, 상기의 과제를 해결하기 위해, 상기 어느 하나에 기재한 산화막의 형성 방법에 따라 화학 산화막을 형성하는 산화막 형성 공정을 갖는 것을 특징으로 하고 있다.
즉, 예를 들면, 본 제조 방법은, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또한, 본 제조 방법에서는, 상기 저농도의 산화성 용액 또는 그 기체가 질산, 과염소산, 황산으로부터 선택된 적어도 하나와 물과의 혼합물의 군으로부터 선택되어 공비농도보다 낮은 농도 범위로 선정되고, 상기 고농도의 산화성 용액 또는 그 기체가 상기 혼합물의 군 중으로부터 선택되어 상기 저농도의 농도 범위의 설정치를 초과한 고농도로 선정되는 것이 바람직하다.
또한, 본 제조 방법에서는, 상기 고농도의 산화성 용액 또는 그 기체가 물과의 공비혼합물인 공비질산, 물과의 공비혼합물인 공비황산 및 물과의 공비혼합인 공비과염소산의 군으로부터 선택된 적어도 하나의 용액 또는 그 기체로 이루어지는 것이 바람직하다.
또한, 본 제조 방법에서는, 상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나로 이루어지는 것이 바람직하다.
또한, 본 제조 방법에서는, 상기 반도체의 표면에 화학 산화막을 형성한 후, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것이 바람직하다.
또한, 본 제조 방법에서는, 상기 반도체의 표면에 화학 산화막을 형성한 후, 또는, 상기 화학 산화막을 질화 처리한 후, 화학 기상 성장(CVD)에 의한 산화막, 질화 실리콘막, 고유전체막 및 강유전체막의 적어도 하나의 피막을 형성하는 공정을 갖는 것이 바람직하다.
본 발명의 반도체 장치는, 상기 어느 하나의 반도체 장치의 제조 방법에 따라 얻어진 것으로서, 상기 산화성 용액에 의해 반도체가 산화된 화학 산화막을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 반도체 장치의 제조 장치는, 상기의 과제를 해결하기 위해, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비하고 있는 것을 특징으로 하고 있다.
즉, 본 제조 장치는, 반도체 표면에 화학 산화막을 형성하는 산화막 형성부를 갖는 반도체 장치의 제조 장치에 있어서, 상기 산화막 형성부가 상기 어느 하나에 기재한 산화막의 형성 방법(본 형성 방법), 또는, 상기 어느 하나에 기재한 반도체 장치의 제조 방법(본 제조 방법)에 따라, 반도체 표면에서 화학 산화막을 형성하는 기능을 갖는 것을 특징으로 한다.
상기 각 방법·각 구성에 따르면, 저농도(바람직하게는 공비농도 미만)의 산화성 용액 또는 그 기체를 이용하여, 반도체 표면에 제1 화학 산화막을 형성한 후, 보다 고농도(바람직하게는 공비농도)의 산화성 용액 또는 그 기체를 이용하여, 제2 화학 산화막을 더 형성하고 있다. 제1 화학 산화막의 밀도는 낮고, 이것이 산화 촉매적으로 작용한 결과, 제2 화학 산화막의 형성이 가능하게 된다고 생각된다. 고농도 산화성 용액 또는 기체를 이용하여 산화함으로써, 산화막의 밀도는 증가한다. 이에 따라, 최종적으로 형성된 제1 화학 산화막 및 제2 화학 산화막으로 구성되는 산화막을, 저리크 전류 밀도 특성 등의 성능을 갖는 고품질의 산화막으로 할 수 있다. 또한, 저온(예를 들면 200℃ 이하)에서의 산화막의 형성도 가능하다. 또한, 고농도의 산화성 용액 또는 그 기체의 농도를 조절함으로써, 제2 화학 산화막의 막두께의 제어도 용이해진다.
이와 같이, 제1 화학 산화막 및 제2 화학 산화막을 단계적으로 형성하고, 또한, 제1 화학 산화막의 원자 밀도를 낮게 하며, 제1 화학 산화막보다 제2 화학 산화막의 막두께를 두껍게 함으로써, 원하는 두께의 고품질의 화학 산화막을, 저온에서, 또한, 반도체 표면에 균일하게 형성하는 것이 가능하다. 즉, 화학 산화막의 막질을 향상시킬 수 있어, 리크 전류 밀도가 낮은 고품질의 화학 산화막을 형성할 수 있다. 또한, 이러한 고품질의 화학 산화막을 구비한 고성능 반도체 장치를 제공할 수도 있다.
이상과 같이, 본 발명의 산화막의 형성 방법에 따르면, 반도체에 제1 화학 산화막을 형성한 다음 제2 화학 산화막을 형성하기 위해, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비함으로써, 저온에서 고품질의 상기 화학 산화막을 원하는 두꺼운 피막으로 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 반도체에 제1 화학 산화막을 형성한 다음 제2 화학 산화막을 형성하기 위해, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비함으로써, 상기 제1 화학 산화막을 포함하는 소정의 두꺼운 피막을 가진 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치의 제조 장치에 따르면, 반도체에 제1 화학 산화막을 형성한 다음 제2 화학 산화막을 형성하기 위해, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비함으로써, 상기 반도체를 포함하는 기체(基體)상에 상기 제1 화학 산화막을 포함하는 소정의 두꺼운 피막의 절연막을 형성하여, 고성능이고 안정적인 특성의 반도체 장치를 제조할 수 있다.
또한, 본 발명을 이하와 같이 표현할 수도 있다.
[1] 본 발명의 산화막의 형성 방법은, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체(산화성 기체)를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비한 것을 특징으로 한다.
[2] 본 발명의 산화막의 형성 방법은, 상기 [1]에 기재한 산화막의 형성 방법에 있어서, 상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나로서, 상기 화학 산화막의 주체가 실리콘의 산화막으로 이루어지는 것을 특징으로 한다.
[3] 본 발명의 산화막의 형성 방법은, 상기 [1]에 기재한 산화막의 형성 방법에 있어서, 상기 저농도의 산화성 용액 또는 그 기체가 질산 수용액, 황산 수용액 및 과염소산 수용액의 군의 적어도 하나로서 공비농도 미만의 농도의 용액 또는 그 기체로부터 선택되고, 상기 고농도의 산화성 용액 또는 그 기체가 상기 수용액군 중의 적어도 하나로서 공비농도의 용액 또는 그 기체로부터 선택된 것을 특징으로 한다.
[4] 본 발명의 산화막의 형성 방법은, 상기 [1] 내지 [4] 중 어느 하나에 기재한 산화막의 형성 방법에 있어서, 상기 반도체의 표면에 화학 산화막을 형성한 후, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것을 특징으로 한다.
[5] 본 발명의 반도체 장치의 제조 방법은, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비한 것을 특징으로 한다.
[6] 본 발명의 반도체 장치의 제조 방법은, 상기 [5]에 기재한 반도체 장치의 제조 방법에 있어서, 상기 저농도의 산화성 용액 또는 그 기체가 질산, 과염소산, 황산으로부터 선택된 적어도 하나와 물의 혼합물의 군으로부터 선택되어 공비농도보다 낮은 농도 범위로 선정되고, 상기 고농도의 산화성 용액 또는 그 기체가 상기 군 중으로부터 선택되어 상기 저농도의 농도 범위의 설정치를 초과한 고농도로 선정되는 것을 특징으로 한다.
[7] 본 발명의 반도체 장치의 제조 방법은, 상기 [5] 또는 [6]의 어느 하나에 기재한 반도체 장치의 제조 방법에 있어서, 상기 고농도의 산화성 용액 또는 산화성 기체가 물과의 공비혼합물인 공비질산, 물과의 공비혼합물인 공비황산 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택된 적어도 하나의 용액 또는 그 기체로 이루어지는 것을 특징으로 한다.
[8] 본 발명의 반도체 장치의 제조 방법은, 상기 [5] 내지 [7]의 어느 하나에 기재한 반도체 장치의 제조 방법에 있어서, 상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나로 이루어지는 것을 특징으로 한다.
[9] 본 발명의 반도체 장치의 제조 방법은, 상기 [5] 내지 [8] 중 어느 하나에 기재한 반도체 장치의 제조 방법에 있어서, 상기 반도체의 표면에 화학 산화막을 형성한 다음 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것을 특징으로 한다.
[10] 본 발명의 반도체 장치의 제조 방법은, 상기 [5] 내지 [9] 중 어느 하나에 기재한 반도체 장치의 제조 방법에 있어서, 상기 반도체의 표면에 화학 산화막을 형성한 후 또는 상기 화학 산화막을 질화 처리한 후, 화학 기상 성장(CVD)에 의한 산화막, 질화 실리콘막, 고유전체막 및 강유전체막 중 적어도 하나의 피막을 형성하는 공정을 구비한 것을 특징으로 한다.
[11] 본 발명의 반도체 장치의 제조 장치는, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비한 것을 특징으로 한다.
상기 본 발명의 산화막의 형성 방법에 따르면, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비함으로써, 저온에서 고품질의 상기 화학 산화막을 원하는 두꺼운 피막으로 형성할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법에 따르면, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비함으로써, 상기 제1 화학 산화막을 포함하는 소정의 두꺼운 피막을 가진 반도체 장치를 제조할 수 있다.
상기 본 발명의 반도체 장치의 제조 장치에 따르면, 반도체의 표면에 저농도의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 고농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비함으로써, 상기 반도체를 포함하는 기체(基體)상에 상기 제1 화학 산화막을 포함한 소정의 두꺼운 피막의 절연막을 형성하여, 고성능이고 안정적인 특성의 반도체 장치를 제조할 수 있다.
본 발명의 또 다른 목적, 특징 및 뛰어난 점은, 이하에 기술하는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
도 1은, 본 발명의 일 실시 형태의 박막 트랜지스터의 단면도이다.
도 2a는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 2b는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 2c는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 2d는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 2e는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 2f는, 도 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도이다.
도 3은, 2단계 산화에 의해 제조한 박막 트랜지스터의 용량(C)-전압(V) 특성도이다.
도 4는, 2단계 산화에 의해 제조한 박막 트랜지스터에서의 게이트 산화막(SiO2막)의 XPS 스펙트럼 특성도이다.
도 5는, 2단계 산화에 의해 제조한 게이트 산화막으로서 SiO2막을 갖는 박막 트랜지스터의 I-V 특성도이다.
도 6은, 2단계 산화에 의해 제조한 박막 트랜지스터의 C-V 특성도이다.
도 7은, 2단계 산화에 의해 제조한 박막 트랜지스터의 C-V 특성도이다.
도 8은, 2단계 산화에 의해 제조한 박막 트랜지스터에서의 게이트 산화막(SiO2막)의 성장 막두께-시간 특성도이다.
도 9는, 2단계 산화법에 사용한 제조 장치의 주요부 개략 단면도이다.
도 10은, 본 발명의 실시의 일 형태에 따른 전압 인가법에 사용한 제조 장치의 주요부 구성을 도시하는 개략 단면도이다.
도 11은, 전압 인가법에 따라 제조한 박막 트랜지스터에서의 용량(C)과 전압(V)의 관계를 나타내는 그래프이다.
도 12는, 전압 인가법에 따라 제조한 박막 트랜지스터에서의 게이트 산화막(SiO2막) 성장 막두께와 시간의 관계를 나타내는 그래프이다.
도 13은, 전압 인가법에 따라 제조한 박막 트랜지스터에서의 전류와 전압의 관계를 나타내는 그래프이다.
도 14는, 전압 인가법에 따라 제조한 박막 트랜지스터에서의 리크 전류 밀도와 SiO2막 두께의 상관을 나타내는 그래프이다.
도 15는, 전압 인가법에 따라 제조한 박막 트랜지스터에서의 전류와 전압의 관계 및 용량과 전압의 관계를 나타내는 그래프이다.
도 16은, 도 15의 박막 트랜지스터에서의 게이트 산화막을 200℃로 가열 처리 후 전극을 형성했을 경우의 전류와 전압의 관계를 나타내는 그래프이다.
도 17은, 도 16의 박막 트랜지스터에서의 용량과 전압의 관계를 나타내는 그래프이다.
도 18은, 도 15의 박막 트랜지스터의 게이트 산화막을 600℃로 가열 처리 후 전극을 형성했을 경우의 용량과 전압의 관계를 나타내는 그래프이다.
도 19는, 도 18의 박막 트랜지스터에서의 전류와 전압의 관계를 나타내는 그래프이다.
도 20은, 본 발명 일 실시 형태의 다른 박막 트랜지스터의 단면도이다.
도 21은, 본 발명의 실시 형태에서 사용한 제조 장치의 주요부 개략 단면도이다.
도 22a는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 22b는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 22c는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 22d는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 22e는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 22f는, 본 발명의 실시 형태에서의 MOS 커패시터 제조 공정 플로우 단면도이다.
도 23은, 본 발명의 실시 형태에서 얻은 MOS 커패시터의 용량(C)-전압(V) 특 성도이다.
도 24는, SiO2막의 XPS 스펙트럼 특성도이다.
도 25는, SiO2막을 갖는 MOS 구조 다이오드에서의 I-V 특성도이다.
도 26은, MOS 구조 다이오드에서의 C-V 특성도이다.
도 27은, MOS 구조 다이오드에서의 C-V 특성도이다.
도 28은, SiO2막의 성장 막두께-시간 특성도이다.
도 29는, 연속 산화에 의해 제조한 박막 트랜지스터에서의 게이트 산화막(SiO2막)의 산화 시간과 막두께의 관계를 나타내는 그래프이다.
도 30은, 연속 산화 또는 불연속 산화에 의해 제조한 박막 트랜지스터에서의 게이트 산화막(SiO2막)의 XPS 스펙트럼 특성도이다.
이하, 본 발명을, 실시의 형태에 의해, 도면을 참조하여 상세하게 기술한다.
[제1 실시의 형태]
이하, 본 발명의 실시의 형태에 대해, 도 1 내지 도 20에 기초하여 설명한다. 한편, 본 발명은 이것으로 한정되는 것은 아니다.
이하에서는, 본 발명의 실시의 형태로서 플렉시블 액정 디스플레이나 IC 등에 적용하는 박막 트랜지스터(TFT)를 예로 들어 설명한다. 본 발명의 박막 트랜지스터의 제조 방법(본 제조 방법)은, 활성 산화종을 포함하는 용액에 게이트 산화 막(화학 산화막)을 형성할 기판을 침지하여 그 기판 표면을 직접 산화함으로써, 품질이 높은 산화막을 균일하게 형성하는 방법이다.
우선, 플렉시블 액정 디스플레이나 IC 등에 적용하는 TFT 제조시의 문제점에 대해 설명한다.
플렉시블 액정 디스플레이 등을 제조하기 위해서는, PET 등의 유기물 기판상에 TFT를 형성할 필요가 있다. 이러한 유기물 기판의 융점은 낮아, 높아도 200℃이다. 따라서, 플렉시블 액정 디스플레이 등을 제조하려면, TFT를 200℃ 이하의 저온에서 형성해야 한다.
TFT에 있어서, 게이트 산화막은, TFT를 구비한 각종 디바이스의 성능에 영향을 주는 중요한 산화막이다. 종래, 게이트 산화막은, CVD법에 의한 퇴적에 의해 형성되고 있다. 또한, CVD법의 저온화도 도모되고 있다. 현재, 가장 저온의 CVD법은, 테트라에톡시실란(TEOS)에 오존을 첨가하는 방법이다. 이 방법으로는, 300℃ 내지 400℃에서의 산화막 형성이 가능하다. 따라서, CVD법으로는, TFT를 200℃ 이하의 저온에서 형성할 수 없다.
또한, TFT에서는, 게이트 전극에 비교적 높은 전압을 인가한다. 이 때문에, 게이트 산화막은 완전한 절연성이 요구된다. 게이트 산화막을 형성하는 기판 표면은, 여러 가지의 미세 패턴이 형성되어 있으며 요철을 갖고 있다(평탄하지 않다). 전술한 바와 같이, CVD법은 퇴적에 의해 게이트 산화막을 형성한다. 이 때문에, CVD법에 따라, 요철 형상의 기판에 게이트 산화막을 형성하면, 산화막의 퇴적 상태가 달라져 버린다. 그 결과, 형성된 게이트 산화막은 불균일하게 된다. 이 때문에, 형성된 게이트 산화막은, 완전한 절연성을 확보하지 못하여 리크 전류 밀도가 증대한다. 즉, CVD법에 의해 형성된 게이트 산화막은 품질이나 신뢰성이 낮다.
이 때문에, 종래의 CVD법에 의한 TFT의 게이트 산화막은, 절연 파괴를 일으키지 않고 완전한 절연성을 확보하기 위해, 어느 정도의 두께가 필요하게 된다. 플렉시블 액정 디스플레이로서, 예를 들면, 시트 형상의 액정 디스플레이를 제조하려면, 당연히 TFT의 박막화도 요구된다. 이를 위해, 게이트 산화막의 박막화를 행할 필요가 있다.
그런데, CVD법으로 형성된 게이트 산화막을 현재보다 얇게 하면, 완전한 절연성을 확보할 수 없다. 따라서, CVD법에 따라 형성된 게이트 산화막을 더 이상 박막화할 수 없다.
이와 같이, CVD법으로는, 고품질의 게이트 산화막을 형성할 수 없을 뿐만 아니라, 200℃ 이하의 저온에서 게이트 산화막을 형성할 수도 없다.
따라서, 플렉시블 액정 디스플레이 등을 제조하기 위해서는, 게이트 산화막 형성의 저온화·균일화·고품질화가 중요하게 된다.
이러한 TFT를 제조하기 위해, 본 발명의 박막 트랜지스터의 제조 방법(본 제조 방법)은, 활성 산화종을 포함하는 산화성 용액에 게이트 산화막(화학 산화막)을 형성할 기판을 침지함으로써 그 기판을 직접 산화하는 것에 의해, 200℃ 이하의 저온에서도 품질이 높은 산화막을 균일하게 형성하고 있다. 즉, 본 발명의 박막 트랜지스터는, 품질이 높은 산화막을 구비한 고성능 박막 트랜지스터이다.
다음으로, 본 발명의 TFT의 구성에 대해 설명한다.
도 1에 도시하는 바와 같이, 본 실시의 형태에 따른 박막 트랜지스터(1)는, 피처리 기판(2) 상에, 소스 전극(6), 드레인 전극(7) 및 이들에 접속되는 반도체층(5)이 형성되고, 게이트 산화막(4)을 사이에 두고 그 위에 게이트 전극(3)이 형성되는 스태거형의 구조를 이루고 있다. 또한, 박막 트랜지스터(1)는, 예를 들면, 표시 장치에 이용하는 경우, 게이트 전극(3)이 게이트 산화막(4) 상에 형성된다. 또한, 이 박막 트랜지스터(1)에는 반도체층(5), 소스 전극(6) 및 덮개 보호막(9)이 형성되어 있다.
박막 트랜지스터(1)에서는, 반도체층(5)을 통해 소스 전극(6)·드레인 전극(7) 간에 전류를 흘린다. 이 때문에, 반도체층(5)과 게이트 산화막(4)의 계면을 청정하게 하는 것이 중요하다.
박막 트랜지스터(1)에서는, 게이트 산화막(4)이 반도체층(5)을 직접 산화함으로써 형성된 화학 산화막으로 형성되어 있는 것을 특징으로 하고 있다. 게이트 산화막(4)은, 예를 들면, 후술하는 제조예와 같이, 반도체층(5) 방향으로 화학 산화막을 형성하고 있기 때문에, 항상, 반도체층(5)과 게이트 산화막(4)의 계면이 청정하다. 또한, 게이트 산화막(4)은, 반도체층(5)의 표면 상태에 관계없이 균일하게 형성된 것이기 때문에, 신뢰성이 높은 고품질이다.
게이트 산화막(4)은, 제1 산화막(제1 화학 산화막)(4a) 및 제2 산화막(제2 화학 산화막)을 포함하고 있다. 게이트 산화막(4)의 형성에 대해서는 후술한다. 게이트 산화막(4)은, 반도체층(5)의 재료가 산화된 산화물이다. 즉, 통상적으로, 제1 산화막(4a)과 제2 산화막(4b)의 조성이 동일하여, 각 절연막은 구별할 수 없다. 여 기에서는, 설명의 편의상, 제1 산화막(4a)과 제2 산화막(4b)을 구별하고 있다. 단, 후술하는 바와 같이, 제1 산화막(4a)과 제2 산화막(4b)은, 농도가 상이한 산화성 용액으로 형성된 것이기 때문에 원자 밀도가 상이하다. 이와 같이, 게이트 산화막(4)은, 조성은 동일하지만 원자 밀도에 분포가 있는 구조로 되어 있다. 즉, 게이트 산화막(4)은, 상대적으로 원자 밀도가 낮은 제1 산화막(4a)과, 원자 밀도가 높은 제2 산화막(4b)을 포함하고 있다. 그리고, 피처리 기판(2)에 가까운 측에 원자 밀도가 높은 제2 산화막(4b)이 형성되어 있다. 제2 산화막(4b)은, 반도체층(5) 상에 적층되어 반도체층(5)과 계면을 형성하고 있다.
반도체층(5)은, 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 연속립계 결정 실리콘, 탄화실리콘 및 실리콘·게르마늄 등과 같이, 실리콘을 함유하는 것이 바람직하다.
특히, 반도체층(5)으로서, 다결정 실리콘을 이용한 다결정 실리콘 TFT에서는, 드라이버 회로 등의 주변 회로를 피처리 기판(2) 상에 집적할 수 있다. 이 때문에, 반도체층(5)은 다결정 실리콘으로 이루어지는 것이 바람직하다.
여기에서, 상기와 같이 구성되는 박막 트랜지스터(1)의 제조 방법을, 도 2의 제조 공정도를 이용하여 설명한다. 한편, 이하에서는, 박막 트랜지스터(1)의 반도체층(5)이 다결정 실리콘인 다결정 실리콘 TFT의 제조 방법에 대해 설명한다. 본 제조 방법에 있어서, 특징적인 공정은 게이트 산화막(4)을 형성하는 공정(산화막 형성 공정; 도 2c, 도 2d)이다.
우선, 피처리 기판(2)에, 스퍼터링법에 의해, 예를 들면, ITO(Indium Tin Oxide) 등을 성막하고, 그 ITO막에 포토리소그래피 및 에칭액(염산+질산)에 의한 습식 에칭을 행함으로써, 소스 전극(6), 드레인 전극(7) 및 회소 전극(8)을 동시에 형성한다(도 2a). 피처리 기판(2)은, 절연성을 갖고 있으면 되며, 플라스틱제 기판 등의 플렉시블 기판이나, 플렉시블 기판이 아니라도 그 외에 유리 기판, 석영, 실리콘 기판 등도 이용된다.
계속해서, 반도체 재료로서, 다결정 실리콘(51)을 CVD법에 의해 형성한다(도 2b). 또한, 형성한 다결정 실리콘(51) 표면에 자연 산화막이 형성되어 있을 때는, 공지의 RCA 세정 방법, 즉 암모니아-과산화수소계 수용액으로 세정한 후, 농도 0.5%(용량비, 이하, vol.이라고 기재)의 묽은 불산 용액에 약 5분간 침지하는 것이 바람직하다. 이에 따라, 자연 산화막을 완전하게 제거하여, 다결정 실리콘 표면이 청정한 상태가 된다. 이에 따라, 후속하는 화학 산화막의 막질도 향상된다.
다음으로, 다결정 실리콘을 형성한 피처리 기판(2)을 산화성 용액에 침지한다. 이 공정에서는, 다결정 실리콘을 산화성 용액으로부터 생성되는 산화종에 의해 직접 산화하여, 이산화 실리콘막(41)의 박막을 형성한다(도 2c). 한편, 이 경우, 다결정 실리콘을 형성한 피처리 기판(2)이 화학 산화막을 형성할 기판이 된다. 또한, "직접 산화"란, 예를 들면, 다결정 실리콘(51) 자체를 산화성 용액의 산화종에 의해 산화하여 화학 산화막을 형성하는 것을 나타내는 것으로, CVD법과 같이 퇴적에 의해 산화막을 형성하는 것은 아니다.
계속해서, 또한, 다결정 실리콘(51)을 산화종에 의해 산화하여, 이산화 실리콘막(41)을 피처리 기판(2) 방향으로 성장시켜 가면서 이산화 실리콘막(42)을 성장시킨다(도 2d). 한편, 도 2d에서는, 처음에 형성된 이산화 실리콘막(41)과 성장한 이산화 실리콘막(42)을 구별하기 위해, 별개의 부호를 부여하고 있다.
계속해서, 게이트 전극(3)이 되는 게이트 전극재의 막을 스퍼터링법에 의해 성막한 후, 그 막 위에 게이트 패턴의 레지스트를 포토리소그래피로 형성한다. 그 후, 패터닝하여, 게이트 전극(3)과, 게이트 절연막(4)과, 반도체막(5)을 형성한다(도 2e). 게이트 전극재로는, 예를 들면, 다결정 실리콘, 비정질 실리콘, 연속립계 결정 실리콘(CG 실리콘), 금속(Al, Ti, Ta 등) 등이 이용된다.
마지막으로, P-CVD법에 의해, 질화 실리콘 박막을 성막하고, 이 질화 실리콘 박막에서의 회소 전극(8) 위와 단자부 패드(미도시) 윗부분을 포토리소그래피 및 건식 에칭에 의해 제거함으로써 보호막(9)을 형성하여, 박막 트랜지스터(1)가 완성된다(도 2f).
이 제조 방법에서는, 피처리 기판(2)을 산화성 용액에 침지하여 게이트 산화막(4)을 형성하고 있다. 이 때문에, 기판의 표면이 요철이나 곡면을 갖고 있어도, 산화성 용액은 균일하게 기판 표면에 고루 퍼진다. 이에 따라, 이산화 실리콘막(41·42)을 형성할 전 영역에 걸쳐 막두께가 균일한 이산화 실리콘막(41·42)을 형성할 수 있다. 또한, 이산화 실리콘막(42)이 피처리 기판(2) 방향으로 성장한다. 이 때문에, 이산화 실리콘막(42)과 다결정 실리콘(51)(게이트 산화막(4)과 반도체층(5))의 계면이 항상 변화하면서 화학 산화막이 형성됨으로써, 그 계면을 청정하게 할 수 있다. 게이트 산화막(4)과 반도체층(5)의 계면의 특성이 향상된다. 따라서, 절연 내성 등의 특성이 뛰어난 신뢰성이 높은 고품질 게이트 산화막(4)을 형성 할 수 있다. 이에 따라, 게이트 산화막(4)을 박막화(즉, 박막 트랜지스터(1) 자체의 박막화)가 가능해진다.
또한, 이 제조 방법은, 200℃ 이하의 저온 조건하에서도, 고품질 게이트 산화막(4)의 형성이 가능하다. 또한, 산화성 용액에 피처리 기판(2)을 침지하는 간편한 방법으로 화학 산화막을 형성할 수 있다. 이 때문에, CVD법과 같이, 진공 조건 등의 대규모 장치나 설비가 불필요하다.
이상과 같이, 본 제조 방법에서는, 산화막 형성 공정을 행함으로써, 게이트 산화막(4)을 형성할 전 영역에 걸쳐 막두께가 균일한 게이트 산화막(4)을 형성할 수 있다. 따라서, 신뢰성이 높은 고품질 게이트 산화막(4)을 형성할 수 있다. 또한, 산화막 형성 공정은 200℃ 이하의 저온에서 행할 수 있다. 이 때문에, 플라스틱 기판상에서도 문턱값이 낮은 플라스틱 박막 트랜지스터를 실현할 수 있다. 또한, 이 박막 트랜지스터(1)는, 게이트 산화막(4)의 막두께가 균일하고 고품질이기 때문에, 고성능이고 고신뢰성의 박막 트랜지스터이다.
또한, 본 박막 트랜지스터는, 도 1에 도시하는 정스태거형의 박막 트랜지스터(1) 이외에도, 예를 들면, 도 20에 도시하는 바와 같은 박막 트랜지스터(1')와 같은 구성이라도 된다. 박막 트랜지스터(1')도, 스태거형(정스태거형)의 박막 트랜지스터이다. 도 1의 박막 트랜지스터(1)에서는, 소스 전극(6)과 드레인 전극(7)이 피처리 기판(2) 상에 형성되어 있는 것에 대해, 도 20의 박막 트랜지스터(1')에서는, 소자를 분리하기 위한 절연막(17) 상에 형성되어 반도체층(5)과는 떨어진 위치에 형성되어 있다. 한편, 도 1에서는 도시하지 않았지만, 도 20에서는, 반도체층(5)의 양단에 반도체에 불순물을 도핑한 영역, 소스 영역(16) 및 드레인 영역(18)(예를 들면, n+ 다결정 실리콘(n+p-Si))도 도시하고 있다. 또한, 박막 트랜지스터(1')에서는, 반도체층(5)과 게이트 전극(3) 사이의 게이트 절연막(4)만 반도체층(5)을 직접 산화한 고성능 화학 산화막으로 구성하고 있다. 게이트 절연막(4) 상에는, CVD법 등에 의해 퇴적한 퇴적 SiO2막(19)이 형성되어 있다. 종래에는, 게이트 산화막(4) 및 퇴적 SiO2막(19)의 부분을 CVD법에 따라 형성하였기 때문에, 게이트 산화막(4)의 품질이나 신뢰성이 낮았다. 이에 대해, 박막 트랜지스터(1')와 같이, 게이트 산화막(4)을, 도 2c, 도 2d와 같이, 직접 산화에 의한 화학 산화막으로 구성함으로써 게이트 산화막(4)의 품질이나 신뢰성을 향상할 수 있다.
또한, 상기의 설명에서는, 스태거형의 박막 트랜지스터에 대해 설명하였지만, 역스태거형이라도 무방하다.
다음으로, 본 제조 방법의 특징 부분인 게이트 산화막(4)의 형성(산화막 형성 공정; 도 2c, 도 2d)에 대해, 상세하게 설명한다.
본 제조 방법에서는, 산화막 형성 공정으로서 주로 두 가지의 방법이 있다.
(1) 2단계로 게이트 산화막을 형성하는 방법(2단계 산화법).
(2) 전압을 인가하여 게이트 산화막을 형성하는 방법(전압 인가법).
이하, 이들 방법에 대해 설명한다.
(1) 2단계 산화법
2단계 산화법은, 게이트 산화막(4)을 형성할 피처리 기판(2)을, 농도가 상이 한 활성 산화종을 포함하는 용액에 침지함으로써 제1 산화막(4a)을 형성한(제1 공정) 다음, 제2 산화막(4b)을 형성(제2 공정)하여, 게이트 절연막을 단계적으로 형성하는 방법이다.
2단계 산화법은, 예를 들면, 도 9에 도시하는 장치에서 행할 수 있다. 도 9는, 2단계 산화법을 행하는 장치의 단면도로서, 여기에서는, 피처리 기판(2)이 되는 실리콘 기판(10)상에, 화학 산화막으로서 이산화 실리콘막을 형성하는 장치를 간단하게 도시하고 있다. 즉, 피처리용의 실리콘 기판(10)(도 2의 피처리 기판(2))을, 제1 처리조(20) 내의 저농도 산화성 용액(저농도 산화성 용액)(30)에 침지함으로써 실리콘 기판(10) 표면에 제1 산화막(40)(도 1 및 도 2f의 제1 산화막(4a)에 상당)을 형성한 후에, 제1 산화막(40)을 형성한 피처리용의 실리콘 기판(10)을 제2 처리조(50) 내의 고농도의 산화성 용액(고농도 산화성 용액)(60)에 침지함으로써 제1 산화막(40)에 제2 산화막(도 9에는 미도시; 도 1의 제2 산화막(4b))을 더 형성하고, 이산화 실리콘막(70)(도 1의 게이트 절연막(4)에 상당)을 형성할 수 있도록 구성한 것이다. 즉, 이 제조 장치는, 이하에 상세하게 기술하는, 2단계 산화법에 의한 산화막 형성 공정을 실시하는 산화막 형성부를 구성하고 있다.
2단계 산화법에서의 제1 공정은, 도 1·도 2에서의 게이트 산화막(4)을 형성할 피처리 기판(2)으로서 실리콘 기판을 상대적으로 저농도 산화성 용액을 포함하는 용액에 침지함으로서, 다공질(원자 밀도가 낮음)의 제1 산화막(4a)을 형성하는 공정이다.
한편, 제2 공정은, 제1 산화막(4a)을 형성한 실리콘 기판을 제1 공정보다 고 농도의 활성 산화종을 포함하는 용액(고농도 산화성 용액)에 침지함으로써, 제1 산화막(4a)보다 두꺼운 제2 산화막(4b)을 형성하는 공정이다.
이와 같이, 저농도에서 고농도로, 농도가 상이한 산화성 용액에 피처리 기판(2)을 침지함으로써, 우선, 저농도의 산화성 용액에 의한 산화에 의해 다공질(원자 밀도가 낮음)의 제1 산화막(4a)이 형성된다. 그리고, 고농도의 산화성 용액에 의한 산화에서는, 이 다공질의 제1 산화막(4a)의 촉매 작용에 의해 제2 산화막(4b)의 형성이 촉진된다. 이에 따라, 최종적으로 형성된 게이트 산화막(4)을 균일하게 형성할 수 있다.
2단계 산화법에 의한 상기 산화막 형성 공정에서는, 상기 저농도 산화성 용액의 농도가 공비농도 미만이고, 상기 고농도 산화성 용액의 농도가 공비농도인 것이 바람직하다. 공비농도에서는 용액의 조성이 일정하게 된다. 따라서, 공비농도 미만의 저농도 산화성 용액에 의해 다공질의 제1 산화막(4a)을 형성한 후, 공비농도의 고농도 산화성 용액에 의해 제2 산화막(4b)을 형성하여, 균일한 게이트 절연막(4)을 형성할 수 있다.
2단계 산화법에 의한 상기 산화막 형성 공정은, 상기 저농도 산화성 용액을 가열하여 상기 고농도 산화성 용액으로 만들 수도 있다. 도 9의 구성에서는, 저농도 산화성 용액(30)용의 제1 처리조(20)와, 고농도 산화성 용액(60)용의 제2 처리조(50)를 마련하고 있다. 이에 대해, 저농도 산화성 용액(30)을 고농도 산화성 용액(60)의 농도까지 가열하면 제2 처리조(50)가 불필요해진다. 이 때문에, 2단계 산화법에 의한 산화막 형성 공정을 행하는 산화막 형성부의 구성을 간소화할 수 있다.
이하, 2단계 산화법에 대해, 구체적인 예를 들어 더욱 상세하게 설명한다. 2단계 산화법에서는, 도 2b의 공정에서 처리한 피처리 기판(2)(실리콘 기판(10))을 초순수로 5분간 린스 처리(세정)한 후, 피처리 기판(2)을, 도 9에 도시하는 제1 처리조(20) 내에 채운 저농도 산화성 용액(30)에 침지하였다. 이에 따라, 도 2c에 도시하는 바와 같이, 이산화 실리콘막(41)(제1 산화막(제1 화학 산화막))이 형성된다. 한편, 여기에서는, 침지 시간을 10분간으로 하였다. 이와 같이, 표면을 청정 처리한 피처리 기판(2)을 저농도 산화성 용액(30)에 10분간 침지하여, 도 2c에 도시하는 바와 같은 이산화 실리콘막(41)을 형성하였다. 또한, 이산화 실리콘막(41)은, 산화종에 의해 다결정 실리콘(51)이 산화된 화학 산화막이다.
한편, 저농도 산화성 용액(30)이란, 저농도이고 산화력이 강한 용액(산화성 용액)이다. 여기에서는, 산화성 용액으로서, 농도 40%(중량비; 이하, "wt"라고 함)의 질산 수용액을 이용하였다. 또한, 제1 산화막(4a)의 막두께를 1.1㎚로 하였다.
계속해서, 도 2d에서는, 도 2c의 공정에서 이산화 실리콘막(41)을 형성한 피처리 기판(2)을, 도 9에 도시하는 제2 처리조(50) 내에 채운 고농도 산화성 용액(60)에 침지하였다. 이에 따라, 도 2d에 도시하는 바와 같이, 다결정 실리콘(51)의 산화 반응이 더 진행되어 이산화 실리콘막(42)이 형성된다. 즉, 산화 반응의 진행과 함께, 다결정 실리콘(51)과 이산화 실리콘막(42) 사이의 계면은 항상 새롭게 형성되게 된다. 즉, 이산화 실리콘막(42)과 다결정 실리콘(51)의 계면은 항상 청정하다. 이 이산화 실리콘막(41·42)이, 제1 산화막(4a)·제2 산화막(4b)이 되고, 최종적으로 게이트 산화막(4)이 된다. 즉, 이산화 실리콘막(41·42)은, 형식적으로는 제1 산화막(4a)과 제2 산화막(4b)으로 구성되지만, 모두 다결정 실리콘(51)이 산화된 이산화 실리콘이기 때문에, 실제로는, 한 층의 이산화 실리콘막(게이트 산화막(4))이다. 한편, 여기에서는 침지 시간을 10분간으로 하였다. 이와 같이, 제1 산화막(4a)을 형성한 피처리 기판(2)을, 고농도 산화성 용액(60)에 10분간 침지하여 도 2d에 도시하는 바와 같은 이산화 실리콘막(41·42)을 균일하게 형성하였다. 여기에서는, 이산화 실리콘막(41·42)의 합계 막두께를 10㎚로 하였다.
한편, 고농도 산화성 용액(60)이란, 고농도이고 산화력이 강한 용액(산화성 용액)이다. 여기에서는, 고농도 산화성 용액으로서, 농도 68%(wt)의 공비질산을 이용하였다.
계속해서, 소정의 세정 공정 및 건조 공정을 실시한 후, 이산화 실리콘막(41) 상에 게이트 전극재의 막을 형성하였다. 여기에서는, 이 게이트 전극재로서, 1중량%의 실리콘을 포함하는 알루미늄 합금을 주지의 저항 가열 증착법에 의해 막두께 약 200㎚로 퇴적함으로써 형성하였다(이하, 이런 종류의 금속막 전극을 단순히 Al 전극이라고 칭함). 한편, 게이트 전극재는 Al 전극으로 한정되는 것이 아니라, 예를 들면, 이 게이트 전극재를 대신하여 다결정 실리콘 전극(재)을 부착시켜 이용할 수도 있다.
그 후, 도 2e와 같이, 게이트 전극재를 원하는 형상으로 패터닝하여 게이트 패턴을 제조하였다.
마지막으로, P-CVD법에 의해 질화 실리콘 박막을 성막하고, 이 질화 실리콘 박막에서의 회소 전극(8) 위와 단자부 패드(미도시) 윗부분을 포토리소그래피 및 건식 에칭에 의해 제거함으로써 보호막(9)을 형성하여, 박막 트랜지스터(1)로 하였다(도 2f). 이와 같이 하여 제조한 박막 트랜지스터는 MOS형 트랜지스터이다.
이 박막 트랜지스터는, 도 3에 나타내는 바와 같이, 안정적인 커패시터 용량(정전 용량)을 얻을 수 있다. 도 3은, 본 실시 형태에서 얻은 박막 트랜지스터의 정전 용량(C)과 인가 전압(V)의 관계, 이른바 C-V 특성도이다. 이 특성도에서 볼 수 있듯이, 게이트 전극(3)에 양의 전압을 인가함으로써 반도체층(5)과 게이트 산화막(4)의 계면에 반전층이 유기되어, 안정적인 커패시터 용량(정전 용량)이 얻어지고 있다.
이와 같이, 이 예에서는, 피처리 기판(2)을 농도가 상이한 질산 수용액에 침지함으로써, 피처리 기판(2)에 2단계로 이산화 실리콘막(41·42)을 형성하고 있다. 즉, 피처리 기판(2)에, 농도 40%(wt)의 질산 수용액(저농도의 산화성 용액)을 접촉시킴으로써 피처리 기판(2) 상의 다결정 실리콘(51)(반도체층(5)) 표면에, 제1 산화막(4a)(제1 화학 산화막)을 형성하는 공정과, 제1 산화막(4a)으로부터 피처리 기판(2) 방향으로, 제1 산화막(4a)을 형성하는데 이용한 농도 40%(wt) 이상의 고농도의 질산 수용액(고농도 산화성 용액, 상기에서는 68%(wt)의 질산 수용액)을 접촉시킴으로써 제2 산화막(4b)을 형성하는 공정에 의해, 박막 트랜지스터의 게이트 산화막(4)을 구성하는 이산화 실리콘막(41·42)을 형성하였다.
또한, 이와 같이 하여 형성한 박막 트랜지스터는, 도 3의 C-V 특성도로부터도 알 수 있듯이, 리크 전류 밀도도, 통상의 고온 열 산화법으로 형성한 이산화 실 리콘막을 절연막에 이용하여 형성한 MOS 커패시터의 리크 전류 밀도 특성과 동일한 정도 내지는 그 이상으로, 확실히 고성능이 인정된다.
한편, 상기의 제조예에서는, 이산화 실리콘막(41·42)의 막두께를 10㎚로 하였지만, 그 막두께는 특별히 한정되는 것은 아니다. 피처리 기판(2)을 저농도 산화성 용액(30) 및 고농도 산화성 용액(60)에 침지하는 시간을 조절함으로써, 제1 산화막(4a), 제2 산화막(4b) 및 게이트 산화막(4)의 막두께가 변화한다. 즉, 목적하는 막두께에 따라, 피처리 기판(2)을 산화성 용액에 침지하는 시간을 설정하면 된다. 또한, 산화성 용액의 농도에 의해서도, 각 화학 산화막의 생성 속도도 변화한다. 따라서, 침지 시간은, 산화성 용액의 종류·농도, 형성할 산화막의 막두께에 따라 설정하면 되며, 특별히 한정되는 것은 아니다.
또한, 저농도의 산화성 용액 또는 산화성 기체로서, 농도 40%(wt)의 질산 수용액을 이용한 예를 들어 기술하였지만, 이것을 대신하여, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액 및 왕수의 군으로부터 선택된 적어도 하나의 수용액을 이용할 수도 있고, 더욱 산화력이 있는 비등수를 이용할 수도 있다.
단, 질산은, 할로겐을 포함하지 않기 때문에, 염소 등의 발생에 의한 제조 중의 영향을 막을 수 있다. 이 때문에, 산화성 용액은 질산인 것이 바람직하다. 또한, 이 질산은 순도가 높은 것이 바람직하다. 고순도의 질산을 이용하면, 보다 좋은 화학 산화막을 형성할 수 있다. 이 고순도의 질산은, 예를 들면, 질산에 포함되 는 금속 등의 불순물의 농도가 충분히 낮은 것을 이용하면 된다. 예를 들면, 불순물의 농도가, 10ppb 이하, 바람직하게는 5ppb 이하, 보다 바람직하게는 1ppb 이하의 것을 이용하면 된다.
또한, 본 실시 형태에서는, 고농도의 산화성 용액 또는 산화성 기체로서, 질산 농도가 68%(wt)의 질산 수용액(이른바 공비질산)을 이용하였지만, 이를 대신하여 공비과염소산, 공비황산 및 왕수의 군으로부터 선택되는 적어도 하나의 수용액을 이용할 수도 있다.
또한, 고농도의 산화성 용액으로서 물과의 공비혼합물을 이용하면, 그 용액 및 증기(즉 기체)는 반도체층(다결정 실리콘(51))에 화학 산화막을 형성하는 동안 각각 농도가 일정하게 되어, 화학 산화막의 성장 제어를 시간 관리로 행할 수 있다. 따라서, 고농도의 산화성 용액은 공비혼합물인 것이 바람직하다.
또한, 후술하는 바와 같이, 저농도의 산화성 용액에 의해 형성되는 제1 화학 산화막(제1 산화막(4a))은, 유공(pore)을 갖는 것이 바람직하다. 즉, 제1 화학 산화막은, 비교적 원자 밀도가 낮은 막인 것이 바람직하다. 이에 따라, 고농도의 산화성 용액에 의한 제2 화학 산화막의 형성이 순조롭게 진행된다. 이는, 제1 화학 산화막에 존재하는 포어에 산화성 용액이 작용(접촉)함으로써, 제2 화학 산화막이 형성되기 때문이다. 즉, 포어를 포함하는 낮은 원자 밀도의 제1 화학 산화막이 촉매가 되어, 제2 화학 산화막 형성의 산화 반응이 순차적으로 진행되기 때문에, 한층 더 고품질의 화학 산화막을 형성할 수 있다.
또한, 상기의 설명에서는, 도 9에 도시하는 바와 같이, 제1 처리조(20)와 제 2 처리조(50)에 각각 채운 저농도 산화성 용액(30) 및 고농도 산화성 용액(60)(2 종류의 농도의 산화성 용액)에 의해 화학 산화막을 형성하고 있다. 그러나, 화학 산화막의 형성법은, 이것으로 한정되는 것이 아니라, 예를 들면, 상기 저농도에서 고농도로 다단계(2 종류 이상의 농도의 산화성 용액 또는 그 기체를 준비)로, 순차적으로 고농도로 전환해도 된다.
또한, 산화성 용액의 농도를 저농도에서 고농도로 연속적으로 상승시켜도 된다. 즉, 저농도 용액을 농축함으로써 연속적으로 고농도 용액으로 해도 된다. 예를 들면, 공비농도 미만의 산화성 용액(저농도의 산화성 용액)을 공비농도가 될 때까지 가열하여 농축하면, 그 가열 상태를 유지함으로써 공비농도가 된 산화성 용액은 일정한 용액 조성·증기 조성이 된다. 이에 따라, 화학 산화막의 성장의 제어를 시간 관리로 행할 수 있다. 따라서, 화학 산화막의 형성(두께나 품질)을 보다 고정밀도로 제어하는 것이 가능해진다.
즉, 산화성 용액의 농도를 저농도에서 고농도로 연속적으로 상승시키는 경우, 상기 산화막 형성 공정은, 공비농도 미만의 산화성 용액에 기판을 침지함으로써 제1 산화막을 형성하는 공정과, 상기 공비농도 미만의 산화성 용액에 기판을 침지시킨 상태로 상기 공비농도 미만의 산화성 용액을 공비농도로 농축함으로써, 제1 산화막 상에 제2 산화막을 형성하는 공정을 포함하는 방법이라고 할 수 있다.
이 방법에서는, 우선, 공비농도 미만의 산화성 용액을 이용하여 제1 산화막을 형성한다. 다음으로, 그 산화성 용액에 기판을 침지한 채로, 그 산화성 용액을 공비농도로 농축한다. 이에 따라, 제1 산화막 형성 후, 산화성 용액의 농도를 연속 적으로 높이면서, 제2 산화막이 형성된다. 각 산화막은, 농도가 상이한 산화성 용액으로 형성된 것이기 때문에 원자 밀도가 상이하다. 즉, 공비농도 미만의 저농도의 산화성 용액으로 형성된 제1 산화막의 원자 밀도는, 공비농도의 고농도의 산화성 용액으로 형성된 제2 산화막의 원자 밀도보다 낮다. 따라서, 상기 화학 산화막은 원자 밀도에 분포가 있는 구조이다.
후술하는 바와 같이, 기판을 산화성 용액에 침지한 상태로, 산화성 용액의 농도를 저농도에서 고농도로 연속적으로 상승시켜 화학 산화막을 형성했을 경우, 독립하여 마련한 농도가 상이한 산화성 용액을 이용하여 화학 산화막을 형성했을 경우보다, 단시간에 두꺼운 화학 산화막을 형성할 수 있다.
한편, 상기 저농도 및 고농도의 산화성 용액은, 산화력이 강한 산화종(예를 들면, 산소 이온, 수산화물 이온, 과산화물 이온 등의 산소의 이온이나 라디칼)인 것이 바람직하다. 이에 따라, 200℃ 이하에서의 화학 산화막의 형성이 가능해진다. 따라서, 200℃ 이하에서의 화학 산화막의 형성이 요구되는 플렉시블 액정 디스플레이의 제조에서의 TFT의 형성에도 매우 적합하게 이용할 수 있다.
본 실시 형태에서는, 전술한 이산화 실리콘막(41·42)에 대해, 질소를 포함하는 기체 중, 특히 플라즈마 질화 처리로 표면의 일부를 질화 실리콘으로 전화한 질화 실리콘 함유 이산화 실리콘막을 형성하는 것이나, 전술한 질화 처리 후의 질화 실리콘 함유막상에 겹쳐, CVD법 등으로 두꺼운 SiO2 등의 절연막을 형성하는 것도 가능하다.
질화 화학 산화막은, 기본적으로는, 그 조성에 따라 산화막과 질화막의 중간적인 성질을 갖는다. 예를 들면, 산화막 중에 비해 질화막 중에서는 불순물의 확산 계수가 작기 때문에(열질화), 질화 화학 산화막은 게이트 전극 내에 도핑한 불순물, 특히 붕소의 Si 기판 내로의 외측 확산을 저지하는 능력이 뛰어나다. 이 때문에, 질화 화학 산화막은, 극박 게이트 절연막(예를 들면 4㎚ 이하)을 필요로 하는 박막 트랜지스터에 적용 가능하다.
이와 같이, 질화 처리는, 트랜지스터를 고성능화하기 위한 하나의 수단으로서, 이 질화 처리에 의해 한층 더 화학 산화막의 막질을 향상시킬 수 있다. 따라서, 화학 산화막의 박막화가 가능해진다.
한편, "질화 처리한다"란, 형성한 이산화 실리콘막(41·42)(화학 산화막)의 적어도 일부를 질화하는 것이다. 즉, 질화 처리란, 반도체 표면의 산화에 의해 화학 산화막을 형성한 다음 질화종을 포함한 분위기 중에서 가열함으로써, 화학 산화막의 적어도 일부를 질화하는 처리이다.
질화 처리로서는, 암모니아(NH3) 질화, 아질산(N20) 질화, 일산화 질소(NO) 질화 등을 들 수 있다. 이들 방법에서는, 질화종이 암모니아, 아질산, 일산화 질소가 된다. 한편, NO 질화에 의해 얻어진 질화 화학 산화막은, 특성을 열화시키지 않고 게이트 절연막의 경시 절연 파괴 내성, 핫 캐리어 내성이 뛰어나다.
본 실시 형태의 다른 예로서는, 전술한 이산화 실리콘(SiO2)막(41·42) 상에 고유전체막 예를 들면, 하프늄 옥사이드, 산화 알루미늄 등을 적층한 복합막으로 함으로써, MOS 트랜지스터의 게이트 절연막에 이용할 수 있다. 그 경우는 고유전체막만을 이용하는 경우에 비해, 트랜지스터 특성의 성능 향상(리크 전류의 저감, 계면 준위의 저감 등에 의한 이동도의 향상 등)을 이룰 수 있다. 상기 고유전체막 아래에 형성하는 이산화 실리콘막은 예를 들면 1㎚ 또는 그 이하의 극박막이라도 된다. 한편, 통상의 열 산화법으로 형성하는 이산화 실리콘막은 1㎚ 정도의 것으로는, 리크 전류나 계면 준위가 커 실용적이지 않지만, 본 실시 형태의 이산화 실리콘(SiO2)막(41·42)은, 이 위에 두꺼운 절연막을 형성한 적층 구조의 복합막에도 적합하다. 또한, 상기 고유전체막 뿐만 아니라, 본 실시 형태의 산화막은 강유전체막을 적층하여 형성한 것에도 적용할 수 있다.
한편, 상기의 설명에서는, 게이트 전극(3)으로서 알루미늄을 이용하였지만, 금속 원자를 포함하는 막으로서는, 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티타늄, 및 탄탈륨의 군으로부터 선택되는 금속 원자를 포함하는 막을 들 수 있다. 또한, 금속 원자를 포함하는 막으로서는 활성인 금속 원자를 포함하는 막이 바람직하고, 예를 들면 알루미늄, 마그네슘, 니켈 등의 금속막이나, 실리콘을 포함한 알루미늄 등의 합금막이 바람직하다. 또한, 금속 원자를 포함하는 막으로서는 질화 티타늄이나 질화 탄탈륨 등의 화합물을 이용할 수도 있다. 또한, 니켈 등을 이용한 실리사이드 전극을 이용할 수도 있다.
또한, 본 실시 형태에서 기술한 각 공정은, 유리 기판상이나 PET 등의 기판상에 다결정(미(微)결정을 포함) 실리콘 혹은 비정질 실리콘을 형성하여, 박막 트 랜지스터(TFT)를 형성하는 경우에도 매우 적합하게 이용할 수 있다. 즉, 피처리 기판은 실리콘을 포함하고 있어, 형성하는 화학 산화막이 이산화 실리콘막인 것이 바람직하다.
또한, 피처리 기판은 평면 형상으로 한정되지 않고, 3차원 형상이나 구상의 요철이나 곡면을 갖는 기판으로, 그 요철이나 곡면의 영역을 트랜지스터의 채널에 이용한 것이라도, 본 실시 형태에서 기술한 이산화 실리콘막 등의 절연막을 그 요철이나 곡면에 저온으로 균일하게 형성할 수 있다.
또한, 전술한 각 공정은, 박막 트랜지스터를 제조하는 경우에 한정하지 않고, 대규모 집적회로(LSI), 예를 들면, 플래시 메모리 등의 메모리의 용량 절연막을 제조하는 과정, MOS 커패시터 등에도 적용 가능하다. 한편, 상기의 설명에서는, 화학 산화막으로서 이산화 실리콘막을 형성하였지만, 화학 산화막은 산화되는 반도체층(5)의 재료의 종류에 따라 바뀌는 것으로서 이산화 실리콘막으로 한정되는 것은 아니다.
또한, 상기의 설명에서는, 피처리 기판(2)에 전압을 인가하고 있지 않지만, 전압을 인가하여 이산화 실리콘막을 형성함으로써 산화 반응의 진행을 촉진할 수 있다(이산화 실리콘막의 형성 속도를 상승시킬 수 있다).
또한, 2단계 산화법에서는, 피처리 기판을 저농도 및 고농도 산화성 용액(30·60)에 침지하고 있다. 이 때문에, 매우 간단한 구성으로 산화막의 형성이 가능하다. 그러나, 실리콘 기판(11)을 반드시 침지할 필요는 없고, 피처리 기판에 산화성 용액을 작용시킬 수 있으면 된다. 예를 들면, 저농도 또는 고농도의 산화성 용액의 증기(산화성 기체)에 노출하는 방법을 취할 수도 있다. 이 경우, 전술한 산화성 용액의 증기를 이용하면 된다.
이하, 제조예에 의해 본 발명을 더 상세하게 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.
[제1 제조예]
2단계 용액 산화에 의한 화학 산화막의 형성 방법으로, 3.5㎚의 막두께를 갖는 SiO2막의 형성에 대해 기술한다.
우선, 제1 화학 산화막(이산화 실리콘막(41))을 형성하기 위해, 피처리 기판(2)을 전압 인가를 하지 않은 채로 40%(wt)의 질산 수용액에 침지하여, 포러스(porous) 상태로 비교적 원자 밀도가 낮은, 원자 밀도 2.22×1022원자/㎤의 SiO2막(제1 산화막(4a); 화학 산화막)(41)을 두께 1.1㎚로 형성하였다.
계속해서, 제2 화학 산화막의 형성을 위해, 이산화 실리콘막(41)을 형성한 기판을 상기 40%(wt)의 질산 수용액에 침지한 채로, 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)이 될 때까지 가열하여, 원자 밀도 2.34×1022원자/㎤의 제1 화학 산화막보다 두꺼운 SiO2막(42)을 형성하였다(전체 막두께 3.5㎚).
상기 제1 및 제2의 각 산화 과정(제1 및 제2 화학 산화막의 형성 공정)에서는, 처음의 40%(wt)의 질산 수용액 중에서 형성된 제1 화학 산화막의 SiO2막에 존재하는 포어가 질산 분해의 사이트가 되어, 즉, 이 포어를 포함하는 낮은 원자 밀도 의 상기 SiO2막(41)이 촉매가 되어, SiO2막(42)(제2 화학 산화막)을 형성하는 질산 산화가 순차적으로 진행된 것이라고 생각된다.
도 4는, 상기의 2단계에 의한 질산 산화 과정에서 형성된 SiO2막(41·42)(화학 산화막)의 XPS 스펙트럼 특성도를 나타내며, 뾰족한 2개의 피크가 실리콘 기판으로부터의 Si(2p) 궤도에서 방출된 광전자에 의한 것, 폭이 넓은 피크가 상기 SiO2막(41·42)으로부터 방출되는 광전자에 의한 것이다. 이들 피크의 면적 강도비로부터, 상기 SiO2막(41·42)의 전체 막두께를 3.5㎚로 구할 수 있었다.
이에 대해, 제1 화학 산화막의 형성 없이, 처음부터 상기 제2 화학 산화막의 형성과 동일한 조건으로, 실리콘 기판을 질산 농도 68%(wt)의 공비질산 수용액에 침지한 경우에는, 포어가 없는 원자 밀도가 높은 SiO2막이 형성되고, 막두께도 1.4㎚로 작은 것이 확인되었다.
도 5는, 전술한 2단계에 의한 질산 산화 과정에서 얻은, 막두께 3.5㎚의 SiO2막(41·42)을 갖는 MOS 구조 다이오드의 PMA 처리 전후에서의 I-V 특성도이다. 이것은, MOS 구조 다이오드 상태인 채로 수소 분위기 중 250℃에서 PMA 처리를 실시함으로써, 순바이어스 1V 및 역바이어스 -1V일 때의 리크 전류 밀도가, 각각 1×10-4A/㎠ 및 2×10-6A/㎠가 되어, PMA 처리 전의 각각 1×10-3A/㎠ 및 7×10-4A/㎠의 각 값으로부터 리크 전류 밀도가 확실히 감소된 것을 나타내고 있다.
도 6은, 전술한 2단계에 의한 질산 산화 과정에서 얻은 3.5㎚ 막두께의 SiO2막(41·42)을 갖는 MOS 구조 다이오드의, PMA 처리 전의 C-V 특성도이다. 이 C-V 특성도에는, 계면 준위에서 유래하는 팽창(특성의 부풀음)이 보여질 뿐만 아니라, 히스테리시스가 존재한다. 이 다이오드를, 그대로 수소 분위기 중 250℃에서 가열 처리하는 이른바 PMA 처리를 실시함으로써, 전술한 팽창은 완전하게 소멸하고, 또한 히스테리시스도 거의 없어졌다(도 7).
이 실시예에서는, 막두께 3.5㎚의 SiO2막(41·42) 상에 게이트 전극(3)을 형성하고, 그 후, 수소 분위기 중 250℃에서 가열하는 PMA 처리를 함으로써, 계면 준위나 SiO2 내의 갭 준위가 소멸하고 나아가 SiO2막(41·42)의 밴드 갭이 증대함으로써, 리크 전류 밀도를 현저하게 감소시켜 절연막의 성능 향상이 가능하다는 점을 기술하였지만, 이 예에 한정하지 않고, 경험에 의해 질산 수용액에의 침지 시간을 길게 함으로써, SiO2막(41·42)의 막두께는 이를 초과하여 수십 ㎚의 것도 형성할 수 있을 뿐만 아니라, 전술한 PMA 처리를 수백 ℃(예를 들면 450℃) 정도의 적정치로 선정함으로써, MOS 구조의 전기 특성의 향상, 특히 히스테리시스의 소멸과 리크 전류 밀도의 저감, 절연 파괴 내압의 향상을 실현할 수 있었다.
도 8은, 제1 화학 산화막의 형성으로서, 실리콘 기판(11)을 전압 인가를 하지 않은 채로 40%(wt)의 질산 수용액에 침지하여, 포러스 상태로 비교적 원자 밀도가 낮은, 원자 밀도 2.22×1022원자/㎤의 SiO2막(제1 화학 산화막)(41)을 두께 1.1㎚로 형성하고, 계속해서, 제2 화학 산화막의 형성으로서, 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)에 침지하여 SiO2막(41·42)을 형성했을 경우의, 공비질산에의 침지 시간과 SiO2막(41·42)의 막두께의 관계를 나타낸 것이다. SiO2막(41·42)의 막두께는 침지 시간에 대해 거의 직선적으로 증가하여, 10㎚ 이상의 막두께를 갖는 SiO2막(41·42)도 형성할 수 있다는 것을 알 수 있다.
또한, 전술한 2단계의 질산 산화 과정은, 저농도에서 고농도로의 단계를 2단의 스텝 업으로 전환하는 것 외에, 저농도에서 고농도로 다단계로 순차적으로 전환하는 것, 혹은 저농도에서 고농도로 연속적으로 바꾸는 것, 예를 들면, 40%(wt)의 질산 수용액에 침지하여 비등 상태를 유지한 채로 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)이 될 때까지 계속하는 것도, 본 발명의 실시 형태로서 포함한다.
[제2 제조예]
본 발명의 제2 제조예에 대해 설명한다. 기판상의 다결정 실리콘에 의해 TFT를 형성하는 경우, 그 게이트 절연막에 적층 이산화 실리콘(SiO2)막을 이용한다. 따라서, 여기에서는 그것과 마찬가지로, 기판상의 다결정 실리콘(즉, 실리콘 기판(11)이 다결정 실리콘 기판임)에 이산화 실리콘막을 형성하고, 이것으로 MOS 커패시터(그 용량 절연막)를 제작한 예(제2 제조예)에 대해 기술한다.
이 경우는, 기판상의 다결정 실리콘 표면에, 2단계의 질산 산화 과정으로 이 산화 실리콘(SiO2)막을 형성하는 것이 적당하다.
상기 제1 제조예와 마찬가지로(도 2a 내지 도 2f 참조), 우선, 제1 화학 산화막의 형성으로서, 기판상의 다결정 실리콘층을 전압 인가를 하지 않고 40%(wt)의 질산 수용액에 침지하여(접촉시켜), SiO2막(화학 산화막)(41)을 두께 1.1㎚로 형성하였다(도 2c).
계속해서, 제2 화학 산화막의 형성으로서, 상기 제1 화학 산화막(SiO2막(41))을 갖는 기판상의 다결정 실리콘층을, 비등 상태의 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)에 전압 인가를 하지 않고 침지하여(접촉시켜), 두꺼운 제2 화학 산화막(SiO2)을 생성함으로써, 전체 막두께 약 25㎚의 SiO2막(41·42)(화학 산화막)을 균일하게 형성하였다(도 2d).
이 경우도, 제1 제조예와 마찬가지로, 전술한 제1 및 제2 화학 산화막을 형성하는 각 산화 과정을 통해, 처음의 40%(wt)의 질산 수용액 중에서 형성된 제1 화학 산화막인 SiO2막에 존재하는 포어가 질산 분해의 사이트가 되어, 즉, 포러스 상태로 비교적 원자 밀도가 낮은(원자 밀도 2.22×1022원자/㎤ 정도) 상기 제1 화학 산화막인 SiO2막(41)이 촉매가 되어, 제2 화학 산화막(42)을 형성하는 질산 산화가 순차적으로 진행되어, 제1 화학 산화막보다 조금 밀도가 높고(원자 밀도 2.34×1022원자/㎤ 정도) 제1 화학 산화막보다 두꺼운 제2 화학 산화막(SiO2막(42))이 생성된 다.
계속해서, 이 이산화 실리콘막(화학 산화 SiO2막) 상에 게이트 전극(3)의 재료를 성막하였다. 그 후, 원하는 형상으로 패터닝하여 게이트 전극(3)을 형성함으로써, MOS 커패시터를 제조하였다(도 2f).
제2 제조예에서 얻어진 MOS 커패시터의 여러 특성은, 모두 전술한 제1 제조예의 경우와 마찬가지로 고성능, 고안정성을 나타내는 것이었다.
한편, 산화성 용액으로서는, 질산 수용액을 이용한 예를 들어 기술하였지만, 이를 대신하여, 과염소산과 물의 혼합물인 과염소산 수용액, 황산과 물의 혼합물인 황산 수용액, 왕수 및 이들 혼합 용액(공비혼합물을 포함)의 군으로부터 선택된 적어도 하나의 수용액을 이용할 수도 있다.
한편, 제2 제조예에서는, 전술한 이산화 실리콘막(41·42)(화학 산화막;SiO2막)의 일부를 질화 처리로 두께 O.3 내지 O.5㎚의 질화 실리콘막으로 전화시킨 복합막으로 이용하는 것도 가능하다.
제2 제조예에서는 MOS 커패시터를 예로 기술하였는데, MOS 트랜지스터의 게이트 절연막을 형성하는 경우, 이 이산화 실리콘막, 혹은, 이산화 실리콘막을 질화 처리한 질화 실리콘막을 이용하면 계면 준위가 적은 고성능 절연막을 얻을 수 있어, 예를 들면 대규모 집적회로(LSI)나 전하 결합 디바이스(CCD) 등에 이용할 수 있다. 또한, 다결정 실리콘 전극 재료 등을 배선에 이용하여 형성하는 다층 배선 구조의 층간 절연막 혹은 플래시 메모리 등의 메모리의 용량 절연막으로서 이용할 수 있어, 이들 분야에서의 이용을 충분히 기대할 수 있다.
또한, 제2 제조예에서는, 피처리 기판으로서 다결정 실리콘 기판을 이용하여, MOS 커패시터를 제조하는 예를 들어 설명하였지만, 여기에서 기술한 각 공정은, 단결정 실리콘 기판을 이용하는 경우는 물론, 유리 기판상이나 PET 등의 기판상의 다결정(미결정을 포함) 실리콘 혹은 비정질 실리콘, CG 실리콘(연속 결정립계 실리콘)에 의해 박막 트랜지스터(TFT)를 형성하는 경우에도 적용할 수 있다. 특히, 제2 제조예에서도, 200℃ 이하에서의 화학 산화막의 형성이 가능하기 때문에, 플렉시블 액정 디스플레이의 제조에서의 TFT의 형성에도 매우 적합하게 이용할 수 있다.
또한, 전술한 각 공정은, MOS 커패시터를 제조하는 경우에 한정하지 않고, 게이트 절연막에, 본 실시 형태에서 형성된 이산화 실리콘막, 이 막 위에 CVD법으로 형성된 SiO2막을 갖는 적층 이산화 실리콘막, 혹은 상기 적층 이산화 실리콘막의 중간에 질화 실리콘 함유막을 개재시킨 다층막 중 어느 하나를 이용하는 MOS 트랜지스터, 대규모 집적회로(LSI), 및, 전하 결합 디바이스(CCD) 등에서의 게이트 절연막이나 층간 절연막 등에도 적용 가능하다.
제2 제조예에서는, 전술한 이산화 실리콘막(41·42)의 형성 외에, 표면에의 질화 실리콘 함유막 형성 처리 혹은 질소 플라즈마 중에서의 질화 처리에 의해 상기 이산화 실리콘막(41·42) 표면에 질화 실리콘 함유막을 형성하는 것, 나아가, 상기 이산화 실리콘막(41·42) 위 혹은 상기 질화 실리콘 함유막 위에 겹쳐 CVD법 등으로 두꺼운 SiO2 등의 절연막을 형성하는 것도 가능하다.
(2) 전압 인가법
전압 인가법은, 게이트 산화막(4)을 형성할 피처리 기판(2)(또는 다결정 실리콘(51)(반도체))에 전압을 인가하고, 그 기판을 활성 산화종을 포함하는 용액에 침지함으로써, 게이트 산화막(4)을 형성하는 방법이다.
전압 인가법은, 예를 들면, 도 10에 도시하는 바와 같은 장치에서 행할 수 있다. 도 10은, 전압 인가법을 행하는 장치의 단면도로서, 여기에서는, 피처리 기판(2)이 되는 실리콘 기판(11)에, 화학 산화막으로서 이산화 실리콘막을 형성하는 장치를 간단하게 도시하고 있다. 즉, 피처리용의 실리콘 기판(11)을 처리조(12) 내의 산화성 용액(13)에 침지한 상태에서 실리콘 기판(11)에 전원(14)을 접속하여, 실리콘 기판(11)과 처리조(12) 내에 설치한 대향 전극(15) 사이에 소정의 전압을 인가할 수 있도록 구성한 것이다. 즉, 이 제조 장치는, 이하에 기술하는 전압 인가에 의한 산화막 형성 공정을 실시하는 형성 방법을 실시하는 산화막 형성부를 갖고 있다.
전압 인가법에 의한 산화막 형성 공정은, 도 1·도 2에서의 게이트 절연막(4)을 형성할 피처리 기판(2)에 전압을 인가하여 행한다. 예를 들면, 피처리 기판(2)이 절연성 기판이면, 반도체층(5)에 전압을 인가하고, 피처리 기판(2)이 도전성 물질이면, 피처리 기판(2)에 전압을 인가하면, 게이트 전극(3) 표면에 게이트 산화막(4)을 형성할 수 있다. 피처리 기판(2)이 도전성 물질인 경우, 그 도전성 물 질이 산화성 용액에 의해 산화물을 형성하는 물질로 이루어지는 것이면, 피처리 기판(2) 표면에도 게이트 산화막(4)이 형성된다.
이하, 전압 인가법에 대해, 구체적인 예를 들어 더 상세하게 설명한다. 전압 인가법에서는, 도 2b의 공정에서 처리한 피처리 기판(2)(실리콘 기판(11))을, 초순수로 5분간 린스 처리(세정)한 후, 실리콘 기판(11)을, 도 10에 도시하는 처리조(12) 내에 채운 저농도에서도 산화력이 강한 용액(산화성 용액)에 침지하고, 또한, 그 실리콘 기판(11)에, 전원(14)을 통해 처리조(12) 내에 설치한 대향 전극(15)과의 사이에 10V의 양의 전압을 인가하여 실온에서 약 10분간 유지한다. 여기에서는, 산화성 용액으로서 질산 농도 1몰(mol./l)의 질산 수용액을 이용하여, 도 2c, d와 같이, 다결정 실리콘(51) 상에 두께 약 1O㎚의 이산화 실리콘막(41·42)을 균일하게 형성하였다. 한편, 여기에서는, 피처리 기판(2)으로의 전압 인가에 의해, 소스 전극(6)·드레인 전극(7), 다결정 실리콘(51)에도 전압이 인가되게 된다.
이때의 상기 피처리 기판(2)으로의 전압 인가의 조건은, 가열 온도가 200℃ 이하로 설정되어 있을 때의 온도를 가미하여 선정한다. 일례를 들면, 상기 피처리 기판(2)의 전체 면에 균등 전계가 인가될 수 있도록 하는 전극 배치, 예를 들면 상기 피처리 기판(2)과 이것에 평행 배치한 대향 전극 사이에서, 상기 피처리 기판(2)측에 양전위인 수 10볼트의 범위(직류로 100V 미만)에서 선정하여, 상기 질산 농도 1몰(mol./l)의 질산 수용액의 경우에서는 직류 5 내지 20V의 범위에서 적절하 게 설정하는 것이 좋다. 이 전압 인가에 의해, 활성 산화종인 O-나 OH- 등의 음이온 또는 라디칼이 다결정 실리콘(51) 표면으로 인입되어 이산화 실리콘막(41)이 형성되어도 그것을 통과하여, 다결정 실리콘(51) 표면에서의 산화 반응이 균일하게 가속된다. 이것에 의해, 다결정 실리콘(51) 표면에서 이산화 실리콘막(42)이 생성된다.
한편, 상기 피처리 기판(2)으로의 전압 인가의 조건은, 이것에 음전위를 인가함으로써 산화종이 다결정 실리콘(51) 표면으로 인입되는 것을 억제할 수 있다. 상기 피처리 기판(2)으로의 전압 인가가 없을(즉, 인가 전압치가 0) 때에도, 확산에 의해, 다결정 실리콘(51) 표면에 도래한 산화종에 의해 다결정 실리콘(51) 표면에서는 이산화 실리콘막(42)의 성장이 있기 때문에, 다결정 실리콘(51) 표면에서의 화학 산화막의 성장을 멈추려면 적당한 음전압을 인가하는 것이 좋다. 이것은, 다결정 실리콘(51) 표면에서의 이산화 실리콘막(42)의 성장을 끝내고, 피처리 기판(2)을 처리조(12) 내의 산화성 용액(13)으로부터 취출(분리)할 때에 실시하면 유효하게 기능시킬 수 있다.
계속해서, 이산화 실리콘막(41) 상에 게이트 전극재의 막을 형성하였다. 여기에서는, 이 게이트 전극재로서 1중량%의 실리콘을 포함하는 알루미늄 합금을, 주지의 저항 가열 증착법에 의해 막두께 약 200㎚로 퇴적함으로써 형성하였다(이하, 이 종류의 금속막 전극을 단순히 Al 전극이라고 칭함). 한편, 게이트 전극재는, Al 전극으로 한정되는 것이 아니라, 예를 들면, 이 게이트 전극재를 대신하여, 다결정 실리콘 전극(재)을 부착시켜 이용할 수도 있다.
그 후, 도 2e와 같이, 게이트 전극재를 원하는 형상으로 패터닝하여, 게이트 패턴을 제조하였다.
마지막으로, P-CVD법에 따라 질화 실리콘 박막을 성막하고, 이 질화 실리콘 박막에서의 회소 전극(8) 위와 단자부 패드(미도시) 윗부분을 포토리소그래피 및 건식 에칭에 의해 제거함으로써 보호막(9)을 형성하여, 박막 트랜지스터(1)로 하였다(도 2f). 이와 같이 하여 제조한 박막 트랜지스터는 MOS 트랜지스터이다.
다음으로, 이와 같이 하여 제조한 MOS 트랜지스터의 특성에 대해 설명한다.
도 11은, 전압 인가법으로 얻은 MOS 트랜지스터의 정전 용량(C)과 인가 전압(V)의 관계, 이른바 C-V 특성도이다. 이 특성도에서 볼 수 있듯이, 게이트 전극(3)에 양전압을 인가함으로써, 화학 산화막과 반도체층의 계면에 반전층이 유기되어, 안정적인 커패시터 용량(정전 용량)이 얻어지고 있다.
또한, 전술한 MOS 커패시터는, 도 11의 C-V 특성도로부터도 알 수 있듯이, 리크 전류 밀도도, 통상적인 고온 열 산화법으로 형성한 이산화 실리콘막을 게이트 절연막에 이용하여 형성한 MOS 커패시터의 리크 전류 밀도 특성과 동일한 정도 내지는 그 이상으로, 확실히 고성능이 인정된다.
한편, 상기의 설명에서는, 산화성 용액 또는 산화성 기체로서, 질산 농도 1몰의 질산 수용액을 이용한 예를 들어 기술하였지만, 이를 대신하여, 임의 농도의 질산, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 더욱 산화력이 있는 비등수의 군으로부터 선택된 적어도 하나의 용액, 그 기체, 또는 그들의 혼합물을 이용할 수도 있다. 즉, 이들 산화성 용액 또는 산화성 기체는, 단독으로 이용하여도, 혼합물로 이용하여도 무방하다. 이들 산화성 용액 또는 산화성 기체는, 산화력이 강한 산화종, 예를 들면, 산소 이온, 수산화물 이온, 과산화물 이온 등의 산소의 이온이나 라디칼을 발생한다. 이 때문에, 이산화 실리콘막(41·42)을 형성할 피처리 기판(2)을 양극으로 함으로써, 이산화 실리콘막(41) 형성 후도, 이들 산화종을 다결정 실리콘(51) 표면(다결정 실리콘(51)과 이산화 실리콘막(42)의 계면)으로 유도하는 것이 가능해진다.
산화성 용액으로서 질산 수용액을 이용하는 경우는, 질산 농도가 1 내지 65%(중량비, 이하, wt라고 기재)의 범위의 저농도라도 실리콘에 대한 산화력이 강하여, 실리콘 기판(11)으로의 인가 전압 없이도 전술한 이산화 실리콘막(41·42)의 형성에 매우 적합하다.
또한, 고농도의 산화성 용액, 특히, 질산 농도가 65%(wt)를 초과하는 고농도, 예를 들면, 질산 농도 68%(wt) 이상(공비농도)의 질산 수용액에서는, 실리콘에 대한 산화력이 극히 강하여, 피처리 기판(2)으로의 인가 전압 없이도 균일한 이산화 실리콘막(41·42)이 형성된다. 그리고, 이 질산 수용액에서는, 가열 온도를 120.7℃(이른바 공비온도 이상)로 유지하면 질산과 물이 공비상태로 되고, 그 용액 및 증기(즉 기체)는 각각 농도가 일정하게 되어, 이산화 실리콘막(41·42)의 성장 제어를 시간 관리로 행할 수 있다.
그리고, 그것들은 증기, 즉 산화성 기체라도 강한 산화력이 있기 때문에, 이 증기를 실리콘 기판(11)에 전압 인가 없이 작용시키더라도, 피처리 기판(2)의 표면(보다 상세하게는, 다결정 실리콘(51)의 표면)에 이산화 실리콘막(41·42)을 형성할 수 있다. 이 경우, 피처리 기판(2)의 온도는 적절하게 선정할 수 있다. 그러나, 피처리 기판(2)에 전압을 인가하여 이산화 실리콘막(41·42)을 형성함으로써, 이산화 실리콘막(41·42)의 생성 속도를 높일 수 있다.
또한, 상기의 산화성 용액 또는 그 기체 중에서도, 고농도의 산화성 용액 또는 산화성 기체가, 본 실시 형태에서 이용한 질산과 물의 공비혼합물인 공비질산, 황산과 물의 공비혼합물인 공비황산 및 과염소산과 물의 공비혼합물인 공비과염소산의 군으로부터 선택된 적어도 하나인 경우는, 특히 산화력이 강하여 본 발명에 의한 산화물의 형성에 특히 매우 적합하다. 이들 공비혼합물은, 피처리 기판(2)으로의 인가 전압이 낮아도(인가 전압이 제로라도), 산화막 형성 공정 및 얻어지는 이산화 실리콘막(41·42)의 성능이 모두 안정적이다.
이와 같이, 전압 인가법에서는, 상기 산화성 용액 또는 그 기체가 공비농도의 공비혼합물인 것이 바람직하고, 물과의 공비혼합물인 것이 보다 바람직하고, 물과의 공비혼합물인 공비질산, 물과의 공비혼합물인 공비황산 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택된 적어도 하나의 용액 또는 그 기체로 이루어지는 것이 더욱 바람직하다. 또한, 이들 공비혼합물은, 공비온도 이상으로 가열한 상기 산화성 용액 또는 그 기체를 반도체에 작용시키는 것이 특히 바람직하다.
상기의 설명에서는, 전압 인가법에 따른 산화막 형성 공정을, 1종류의 농도 의 질산 수용액을 이용하여 이산화 실리콘막(41·42)을 형성하고 있지만, 상이한 복수의 농도의 질산 등의 산화성 용액 또는 그 기체를 적용하는 것도 가능하다. 한편, 이 경우, 산화성 용액 또는 그 기체는 공비혼합물인 것이 바람직하다.
즉, 다결정 실리콘(51)에, 공비농도 미만의 산화성 용액 또는 그 기체를 작용시킴으로써, 다결정 실리콘(51) 표면에 제1 이산화 실리콘막(제1 화학 산화막)(41)을 형성하는 제1 공정과, 제1 이산화 실리콘막(41)에 공비농도의 산화성 용액 또는 그 기체를 작용시킴으로써 제1 이산화 실리콘막(41)보다 두꺼운 제2 이산화 실리콘막(제2 화학 산화막)(42)을 형성하는 제2 공정을 갖고, 상기 제1 공정 및 상기 제2 공정의 적어도 한쪽 공정을, 상기의 전압 인가법에 따른 산화막 형성 공정(즉, 실리콘 기판에 전압을 인가한 상태로, 상기 산화성 용액 또는 그 기체를 상기 실리콘 기판에 작용시킴으로써, 상기 실리콘 기판 표면에서 제1 또는 제2 화학 산화막을 형성함)을 행하여도 된다. 즉, 상기 2단계 산화에 의한 제1 공정 또는 제2 공정의 적어도 한쪽의 공정을, 전압 인가법에 의한 산화막 형성 공정에 의해 행할 수도 있다.
이에 따라, 전술한 2단계 산화법의 산화막 형성 공정과 마찬가지로, 원하는 두께의 고품질 화학 산화막을 저온·저전압으로 실리콘 기판 표면에 균일하게 형성할 수 있다. 즉, 이산화 실리콘막(41·42)의 막질을 향상시킬 수 있어, 리크 전류 밀도가 낮은 고품질의 이산화 실리콘막(41·42)을 형성할 수 있다. 따라서, 예를 들면, 이산화 실리콘막을 게이트 절연막(4)으로서 사용하였다고 해도, 그 이산화 실리콘막은 고품질의 절연막으로서 기능하기 때문에 현재의 절연막보다 박막화(예 를 들면 수 ㎚ 이하)가 가능하다.
또한, 특히, 제1 공정을 공비농도 미만, 제2 공정을 공비농도의 산화성 용액 또는 그 기체를 작용시키고 있기 때문에, 제1 이산화 실리콘막은, 제2 이산화 실리콘막에 비해 원자 밀도가 낮은 화학 산화막이 된다. 즉, 제1 공정에서는, 유공(포어)가 존재하는 제1 이산화 실리콘막(41)을 형성할 수 있다. 그리고, 제2 공정에서는, 제1 공정에서 형성된 제1 이산화 실리콘막(41)에 존재하는 포어에 산화성 용액 또는 그 기체가 작용함으로써, 제2 이산화 실리콘막(42)이 형성된다. 즉, 포어를 포함하는 낮은 원자 밀도의 제1 이산화 실리콘막(41)이 촉매가 되어, 제2 이산화 실리콘막(42)의 산화 반응이 순차적으로 진행된다. 이에 따라, 더욱 고품질인 이산화 실리콘막(41·42)을 형성할 수 있다.
한편, 제1 공정 및 제2 공정은, 저농도(바람직하게는 공비농도 미만)와, 고농도(바람직하게는 공비농도)의 2종류의 산화성 용액 또는 그 기체를 준비하여, 제1 및 제2 이산화 실리콘막을 형성해도 되고, 상기 저농도에서 고농도로 다단계(2종류 이상의 농도의 산화성 용액 또는 그 기체를 준비)로 순차적으로 고농도로 전환하여도 된다. 또한, 저농도에서 고농도로 연속적으로 농도를 상승시킬 수도 있다. 예를 들면, 공비농도 미만의 산화성 용액을 공비농도가 될 때까지 가열하면, 그 가열 상태를 유지함으로써 산화성 용액은 일정한 용액 조성·증기 조성이 된다. 이에 따라, 화학 산화막의 성장 제어를 시간 관리로 행할 수 있다. 따라서, 이산화 실리콘막의 형성(두께나 품질)을 보다 고정밀도로 제어하는 것이 가능해진다.
전압 인가법에서는, 실리콘 기판(11)으로의 전압 인가는, 그것에 의해, 실리콘 기판(11) 상에서의 이산화 실리콘막(41·42)의 생성 속도를 높일 뿐만 아니라, 그 막두께를 증대시키는 것에 기여한다. 피처리 기판(2)에 전압을 인가함으로써, 용액 중의 산화종인 O-나 OH- 등의 음이온 또는 라디칼이 다결정 실리콘(51) 표면으로 끌어 당겨지고, 또한 이산화 실리콘막(41)의 형성 후에도 이산화 실리콘막(41) 내를 통과하여 다결정 실리콘(51) 표면에 도착하기 쉬워져, 산화 반응 속도를 높여 두꺼운 이산화 실리콘막(42)을 얻을 수 있다.
전압 인가법에서도, 전술한 이산화 실리콘막(41·42)에 대해, 질화 처리를 행하는 질화 공정을 행하는 것이 바람직하다. 예를 들면, 질화 공정으로서는, 질소를 포함하는 기체 중, 특히 플라즈마 질화 처리로, 이산화 실리콘막(15) 표면의 일부를 질화 실리콘으로 전화한 질화 실리콘 함유 이산화 실리콘막(질화 화학 산화막)을 형성하는 것이나, 전술한 질화 처리 후의 질화 실리콘 함유막 상에 겹쳐, CVD법 등으로 두꺼운 SiO2 등의 절연막(산화막)을 형성하는 것도 가능하다. 이에 따라, 이산화 실리콘막(41·42)은, 질화 실리콘과 이산화 실리콘의 막(질화 화학 산화막)이 된다. 이러한 질화 처리를 행하면, 화학 산화막의 절연 파괴 특성이나 전하 트랩 특성을 향상시킬 수 있다.
또한, 전압 인가법에서도, 전술한 이산화 실리콘(SiO2)막(41) 상에 고유전체막, 예를 들면, 하프늄 옥사이드, 산화 알루미늄 등을 적층한 복합막으로 함으로써, MOS 트랜지스터의 게이트 절연막(4)으로서 매우 적합하게 이용할 수 있다. 그 경우는, 고유전체막만을 이용하는 경우에 비해, 트랜지스터 특성의 성능 향상(리크 전류의 저감, 계면 준위의 저감 등에 의한 이동도의 향상 등)을 얻을 수 있다. 상기 고유전체막의 아래(피처리 기판(2)측)에 형성하는 이산화 실리콘막(41·42)은, 예를 들면 1㎚ 또는 그 이하의 극박막이어도 되며, 전압 인가 없이 형성하여도 된다. 한편, 통상적인 열산화법으로 형성하는 이산화 실리콘막은, 1㎚ 정도의 것으로는 막질이 낮기 때문에, 리크 전류나 계면 준위가 커 실용적이지 않다.
이에 대해, 본 실시 형태의 이산화 실리콘(SiO2)막(41·42)은 고품질이기 때문에, 이산화 실리콘막(41·42) 상에 두꺼운 절연막을 형성한 적층 구조의 복합막에 매우 적합하다. 즉, MOS 트랜지스터의 게이트 절연막(4)에 매우 적합하다. 또한, 상기 고유전체막 뿐만 아니라, 본 실시 형태의 이산화 실리콘막(41·42)은, 강유전체막을 적층하여 형성한 것에도 마찬가지로 적용할 수 있다.
또한, 전압 인가법에서는, 이산화 실리콘막(41·42)을 형성하기 위한 피처리용 기판으로서 단결정 실리콘 기판(11)을 이용하여 MOS 커패시터를 제조하는 예를 들어 설명하였지만, 상기의 각 공정은, 유리 기판상이나 PET 등의 기판상에 다결정(미결정을 포함) 실리콘, 비정질 실리콘, 혹은 CG 실리콘(연속 결정립계 실리콘)을 형성하고, 그러한 기판을 갖는 박막 트랜지스터(TFT)를 형성하는 경우에도 적용할 수 있다.
또한, 본 실시 형태에서는, 균일한 이산화 실리콘막(41·42)을 얻을 수 있기 때문에, 상기 피처리 기판(2)이나 다결정 실리콘(51)(반도체층(5))은 평면 형상으로 한정되지 않고, 3차원 형상이나 구상의 요철이나 곡면을 갖는 기판으로, 그 요 철이나 곡면의 영역을 트랜지스터의 채널에 이용하는 것도 가능하다. 즉, 상기의 방법에 따르면, 형성한 이산화 실리콘막(41·42) 등의 고품질의 절연막을, 피처리 기판(2)이나 다결정 실리콘 등의 요철이나 곡면에 맞추어, 저온에서 균일하게 형성할 수 있다.
또한, 전술한 각 공정은, 반도체 장치로서 박막 트랜지스터를 제조하는 경우로 한정되는 것은 아니다. 한편, 본 실시 형태에서는 박막 트랜지스터를 예로 들어 기술하였지만, 박막 트랜지스터(TFT)의 게이트 절연막을 형성하는 경우, 이 적층 이산화 실리콘막 혹은 적층 이산화 실리콘막의 중간에 질화 실리콘 함유막을 개재시킨 것은, 계면 준위가 적은 고성능 절연막을 얻을 수 있어, 고성능 TFT를 얻을 수 있다. 또한, 대규모 집적회로(LSI)나 전하 결합 디바이스(CCD) 등에 이용할 수 있다. 또한, 다결정 실리콘 전극 재료 등을 배선에 이용하여 형성하는 다층 배선 구조의 층간 절연막 혹은 플래시 메모리 등의 메모리의 용량 절연막으로도 이용할 수 있어, 이 분야에서의 이용을 충분히 기대할 수 있다.
또한, 본 실시 형태에서는, 피처리용 기판으로서, 단결정 실리콘의 실리콘 기판을 이용하여 박막 트랜지스터를 제조하는 예를 들어 설명하였지만, 여기에서 기술한 각 공정은 단결정 실리콘 기판을 이용하는 경우에 한정하지 않고, 유리 기판상이나 PET 등의 기판상의 다결정(미결정을 포함) 실리콘 혹은 비정질 실리콘, CG 실리콘(연속 결정립계 실리콘), 탄화 실리콘, 실리콘·게르마늄 등으로 박막 트랜지스터(TFT)를 형성하는 경우에도, 충분히 적용할 수 있다. 특히, 탄화 실리콘은, 스위칭 속도가 빠른 TFT에 매우 적합하게 이용할 수 있기 때문에 유용성이 높 다.
또한, 본 실시 형태에서는, 피처리 기판(2)에 직류 전압을 인가하고 있지만, 교류 전압을 인가하여도 된다. 교류 전압을 인가하는 경우, 펄스 제어에 의해, 직류 전압의 경우와 마찬가지로 이산화 실리콘막을 형성할 수 있다. 또한, 펄스의 제어에 의해, 형성하는 이산화 실리콘막의 막두께의 제어도 가능해진다.
한편, 상기의 설명에서는, 게이트 전극재로서 알루미늄을 이용하였지만, 금속 원자를 포함하는 막으로서는 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티타늄, 및 탄탈륨의 군으로부터 선택되는 금속 원자를 포함하는 막을 들 수 있다. 또한, 금속 원자를 포함하는 막으로서는 활성인 금속 원자를 포함하는 막이 바람직하고, 예를 들면 알루미늄, 마그네슘, 니켈 등의 금속막이나, 실리콘을 포함한 알루미늄 등의 합금막이 바람직하다. 또한, 금속 원자를 포함하는 막으로서는 질화 티타늄이나 질화 탄탈륨 등의 화합물을 이용할 수도 있다.
한편, 전압 인가법과 종래의 양극 산화법에는, 이하와 같은 차이가 있다.
종래, 반도체에 전압을 인가한 상태로, 그 반도체 표면에 산화막을 형성하는 방법으로서 양극 산화법이 행해지고 있다. 양극 산화법은, 산화막을 녹이지 않는 전해질 내에서의 반도체 성분의 이온의 이동을 전계가 가속함으로써 반도체 표면에 산화막을 형성하는 방법이다.
예를 들면, 양극 산화법에 의해 Si 기판에 SiO2막을 형성하는 경우, Si 기판으로의 전압 인가에 의해 Si 기판 표면으로부터 SiO2막으로 Si+ 이온을 유도한다. 그리고, Si 기판으로부터 이탈한 Si+ 이온이, 형성한 SiO2막 내를 투과하여 이동함으로써, 이탈한 Si+ 이온을 SiO2막 표면으로 유도한다. 그리고, SiO2막 표면의 Si+ 이온의 산화에 의해, SiO2막 표면에 SiO2막을 형성한다. 즉, 양극 산화법에서는, SiO2막의 성장은 SiO2막 표면에서 일어난다. 즉, 양극 산화에서는, SiO2막 표면에 Si+ 이온을 유도함으로써 SiO2막 표면에서 산화 반응이 일어난다.
이에 대해, 본 발명의 산화물의 형성 방법(본 형성 방법)에서는, 산화력이 강한 산화성 용액 또는 그 기체(고산화성 용액 또는 그 기체)를 이용함으로써, 예를 들면, Si 기판에 SiO2막을 형성하는 경우, Si 기판으로의 전압 인가에 의해, 산화성 용액으로부터 해리 산소 이온(0-)이나 산소 원자 등의 활성종(산화종)이 Si 기판 표면에 생성된다. 이 활성종은 SiO2/Si 기판의 계면으로 이동하여, 이 계면에서 Si 기판과 반응하여 SiO2막을 형성한다. 전술한 바와 같이, 본 형성 방법에서는, Si 기판으로의 전압 인가에 의해, Si 기판 표면(Si 기판과 SiO2막의 계면)으로 O- 이온이나 산소 원자 등의 산화종을 유도하고 있다. 따라서, SiO2막의 형성 후, 상기 산화종의 이온 또는 라디칼이 Si 기판 표면(Si 기판과 SiO2막의 계면)의 Si를 산화함으로써 SiO2막을 형성한다. 즉, SiO2막의 성장은 SiO2막 표면이 아니라, Si 기판 표 면(Si 기판과 SiO2막의 계면)에서 일어난다. 즉, 본 형성 방법에서는, Si 기판 표면(Si 기판과 SiO2막의 계면)에 산화종인 이온 또는 라디칼을 유도함으로써, Si 기판 표면(Si 기판과 SiO2막의 계면)에서 산화 반응이 일어난다.
이와 같이, 본 형성 방법에서는, 반도체 표면(반도체와 화학 산화막의 계면)에서 산화 반응이 일어나는데 대해, 양극 산화법에서는, 산화막 표면에서 산화 반응이 일어난다. 따라서, 본 형성 방법과 양극 산화법에서는, 화학 산화막의 성장 부위가 상이하다. 즉, 양극 산화에서는, 계면으로부터 기판과는 반대 측으로 산화막이 형성되어 가는데 비해, 본 형성 방법에서는, 계면으로부터 기판측으로 화학 산화막이 형성되어 간다. 즉, Si 기판과 이산화 실리콘막의 계면은, 산화 반응에 수반하여 실리콘 벌크 측으로 이동하여 항상 청정하게 된다. 따라서, 본 형성 방법에서는 양호한 계면 특성을 얻을 수 있다.
또한, 양극 산화법에서는, 반도체 표면으로부터 산화되는 반도체 성분의 이온을 이탈시켜, 산화막 표면으로 그 반도체 성분의 이온을 유도할 필요가 있기 때문에, 높은 전압이 필요하다. 이에 대해, 본 형성 방법에서는, 반도체 표면(반도체와 화학 산화막의 계면)에서 화학 산화막이 성장하기 때문에, 반도체 표면으로부터 산화되는 반도체 성분의 이온을 이탈시킬 필요가 없다. 따라서, 본 형성 방법에서는, 양극 산화법보다 저전압에서의 화학 산화막의 형성이 가능하다.
또한, 상기 일본 특허공개 평3-6826호 공보에서는, 실리콘 기판 표면에 저전압으로 산화막을 형성하기 위해, 다공질의 산화막을 형성한 후 산화막을 형성하고 있다. 즉, 상기 일본 특허공개 평3-6826호 공보에서는, 다공질의 산화막을 형성하는 것이 필수이다. 또한, 형성한 산화막의 막질도 불충분하다. 이에 대해, 본 형성 방법에서는, 그러한 다공질의 산화막을 형성하는 일 없이 반도체 표면에 화학 산화막을 형성할 수 있다.
또한, 종래의 양극 산화에서는, 저전압에서의 산화 반응을 행하기 위해 다공질 실리콘 기판을 사용하고 있다.
이에 대해, 본 형성 방법에서는, 산화력이 강한 산화성 용액 또는 그 증기를 사용하고 있기 때문에, 반드시 다공질의 처리 기판(예를 들면 다공질 실리콘 기판 등)을 사용할 필요는 없다.
이하, 제조예에 의해 전압 인가법에 대해 더 상세하게 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.
[제3 제조예]
다음으로, 산화성 용액으로서 질산을 이용하여, 실리콘 기판(11)상에 전압 인가법에 의해 이산화 실리콘막(41·42)을 형성한 예를 기술한다.
비저항이 약 10Ω㎝이고 면방위 (100)의 n형 실리콘 웨이퍼를, 주지의 RCA 세정법으로 세정한 후, 웨이퍼 표면의 일부에 오믹 접촉 전극을 마련하고, 이 웨이퍼를 실온 (25℃)에서 농도 1몰(mol./l)의 질산(HNO3) 수용액에 침지하고, 대향 전극(15)의 백금 참조 전극과의 사이에 5 내지 20V의 범위에서 가변인 전원(14)으로부터 전압을 인가하여, 웨이퍼 표면에 이산화 실리콘(SiO2)막(41·42)을 형성하였 다.
도 12는, 인가 전압을 파라미터로 하여 처리 시간(분)과 SiO2막(41·42)의 막두께(㎚)의 관계를 나타내는, SiO2막(41·42)의 성장 막두께-시간 특성도이다. 인가 전압이 5V의 경우에는, 처리 시간에 대해 SiO2막의 막두께가 포물선상으로 증가하고 있어, 이로부터, SiO2막(15)의 성장은 산화종인 O-나 OH- 등의 음이온 또는 라디칼의 확산에 의해 속도 제어되고 있다고 인정된다. 그리고, 인가 전압이 10V의 경우에는, 처리 시간에 대해 SiO2막(41·42) 두께가 직선상으로 증가하고 있어, 반응에 의해 속도 제어되고 있다고 인정된다. 즉, 인가 전압이 높은 경우, 산화종인 O-나 OH- 등의 음이온 또는 라디칼의 SiO2/Si 계면(이산화 실리콘막(41·42)과 다결정 실리콘(51)의 계면)으로의 이동이 촉진되는 결과, 그 계면에서의 산화 반응이 성장 속도를 제어하는 과정으로 된다고 보여진다. 단, 그 어떤 경우도, SiO2막(42)의 성장은 SiO2/Si 계면(다결정 실리콘(51) 표면)에서의 산화 반응에 의한 화학 산화막이다.
이 제조예에 따르면, 피처리 기판(2)으로의 인가 전압을 10V로 설정했을 경우, SiO2막(41·42) 두께와 시간의 관계가 거의 직선 관계가 되기 때문에, 그 시간을 증가시켜 막두께 20 내지 30㎚의 SiO2막(41·42)을 형성하는 것도 충분히 가능하 다.
도 13은, 상기 SiO2막(41·42) 상에 직경 0.3㎜의 알루미늄 전극(게이트 전극(3))을 형성하여 Al/SiO2/Si(100) 구조의 박막 트랜지스터(MOS 다이오드(커패시터))로 하고, 상기 인가 전압 5V, 60분(처리 시간)으로 얻은 SiO2막인 경우의 MOS 다이오드에 의한 전류-전압(I-V) 특성도이다. 이때의 SiO2막(41·42)의 두께는, SiO2막(41·42)의 비유전율을 3.9로 가정하고 전기 용량-전압(C-V)법에 의해 측정한 결과, 약 6.1㎚였다. 또한, 상기 SiO2막(41·42) 상의 게이트 전극에 4V 및 -4V의 각 전압을 인가했을 때의 리크 전류 밀도는, 각각, 8×10-8A/㎠, 9×10-9A/㎠로, 실온에서 형성한 SiO2막(41·42)임에도 불구하고 비교적 낮은 값이었다.
도 14는, 인가 전압 5V, 10V, 15V 및 20V의 각각으로 형성한 SiO2막에 대해, 그 SiO2막 내의 전계 강도를 5MV/㎝로 설정했을 때의 박막 트랜지스터에서의 리크 전류 밀도와 SiO2막 두께의 관계를 랜덤하게 플롯한 상관도이다. 관측한 모든 막두께의 범위에서, 그 리크 전류 밀도는 1×10-7A/㎠ 이하였다.
도 15는, 0.01몰의 과염소산(HClO4) 수용액 중에서 피처리 기판(2)에 10V의 전압을 10분간 인가함으로써 형성한 SiO2막(41·42)을 갖는 박막 트랜지스터의 C-V 특성도이다. 상기 SiO2막(41·42) 상의 게이트 전극에 3V 및 -3V의 각 전압을 인가했을 때의 리크 전류 밀도는, 각각, 7×10-8A/㎠, 8×10-9∼8×10-8A/㎠이고, C-V 특성에서는 거의 0.9V의 히스테리시스가 존재한다. X선 광전자 스펙트럼(XPS: X-ray photoelectron spectrum) 측정 및 C-V 특성으로부터 구한 SiO2막 두께는, 8.5㎚(XPS) 및 6.7㎚(C-V)였다.
이상은 HNO3 수용액 또는 HCl4 수용액 중에서 형성한 SiO2막(41·42)에 어닐링 등의 후 처리를 실시하지 않은 경우의 결과이다. SiO2막(41·42) 형성 후, 이것을 질소 중에서 열 처리(post-oxidation annealing 이하, POA 처리)를 실시함으로써, 이하에 기술하는 바와 같이 전기 특성이 향상되었다.
도 16 및 도 17은, 전술한 0.01몰의 과염소산(HClO4) 수용액 내에서 피처리 기판(2)에 10V의 전압을 10분간 인가함으로써 형성한 SiO2막(41·42)(도 15에 나타내는 것)을, 질소 중 200℃에서 30분간의 가열에 의해 POA 처리한 후, 알루미늄 전극을 형성한 박막 트랜지스터의 I-V 특성도 및 C-V 특성도이다. 여기에 따르면, 상기 SiO2막(41·42) 상의 게이트 전극에 1~3V 및 -1~-3V의 각 전압을 인가했을 때의 리크 전류 밀도는, 각각, 1∼8×10-8A/㎠, 1∼8×10-9A/㎠로, 이 열 처리(POA 처리)에 의해 처리 전의 값의 1/5 내지 1/10 정도로 감소하였다. 또한, C-V 특성에서도, 히스테리시스가 0.4V 정도로서 이 열 처리(POA 처리)로 약 반이 되었다.
또한, 푸리에 적외 흡수(FT-IR) 스펙트럼으로부터, 200℃에서의 열 처리에 의해 SiO2막(41·42) 중의 물 분자의 이탈이 인정되고, 이것으로부터, 전술한 전기 특성의 향상은 트랩 준위로서 작용하는 물 분자의 이탈에 의한 것이라고 볼 수 있다.
XPS 측정으로부터 구한 SiO2막의 두께는 8.5㎚로서 열 처리전과 변화는 없지만, C-V 특성으로부터 구해지는 SiO2막의 두께는 7.6㎚로 열 처리 전보다 조금 증가한 값이 된다. 이것은, 상기 열 처리에 의한 물 분자의 이탈로 유전율이 저감된 것에 의한다고 보여진다. 즉, C-V 특성 및 XPS 측정으로부터 구한 SiO2막(41·42)의 비유전율을 열 처리 전후에서 비교하면, 4.9(처리 전) 및 4.4(처리 후)로 평가되고, 이것은, 처리 전에는 막 중에 극성이 큰 H2O(물 분자)나 OH 이온의 존재로 비유전율이 높고, 처리 후에는 H2O가 이탈하여 비유전율이 저감된 것에 의한다고 생각된다.
도 18 및 도 19는, 1몰의 질산(HNO3) 수용액 중, 인가 전압 20V에서 형성한 SiO2막(15)에 대해, 질소 중 600℃에서 가열 처리한 후, 이것에 MOS 다이오드를 형성하여 얻은 C-V 특성도 및 I-V 특성도이다. 이에 따르면, C-V 특성 중의 히스테리시스는 매우 작아지고, 또한, I-V 특성에서, 전극으로의 인가 전압 10V 및 -10V에서의 리크 전류 밀도는 약 1×10-5A/㎠ 및 6×10-8A/㎠ 정도였다. 질소 중 200℃에서의 열 처리에 의해 SiO2막(41·42) 내의 H2O는 제거되지만, OH 이온은 500℃가 아니면 제거되지 않는다. 따라서, 600℃에서의 가열 처리에 의한 전기 특성의 향상은, OH 이온이 제거된 것에 의한 것이다.
한편, OH 이온은, 수소 분위기 중 200℃에서의 POA 처리, 혹은 게이트 전극 형성 후의 열 처리(post-metallization annealing-이하, PMA 처리라고 함)로 제거되는 것을 확인하였으므로, 상기 열 처리를 수소 분위기 중 200℃에서 실시하는 것이 물 분자 및 OH 이온의 제거에 유효하다는 것을 알 수 있다.
한편, 이상 설명한 전압 인가법 및 2단계 산화법을 조합하여, 게이트 산화막(4)을 형성할 수도 있다. 예를 들면, 2단계 산화법의 적어도 하나의 공정을, 전압을 인가하면서 행하여도 된다.
이상과 같이, 산화막 형성 공정(전압 인가법 및 2단계 산화법)에서는, 피처리 기판(2)을 산화성 용액에 침지하여 게이트 산화막(4)(화학 산화막)을 형성하고 있다. 이 때문에, 기판의 표면이 요철이나 곡면을 갖고 있어도, 산화성 용액은 균일하게 피처리 기판(2) 표면에 고루 퍼진다. 이에 따라, 게이트 산화막(4)을 형성할 전체 영역에 걸쳐 막두께가 균일한 게이트 산화막(4)을 형성할 수 있다. 따라서, 신뢰성이 높은 고품질 게이트 산화막(4)을 구비한 박막 트랜지스터를 제조할 수 있다.
박막 트랜지스터에 있어서, 게이트 산화막(4)의 막질은, 박막 트랜지스터의 전기 특성이나 신뢰성을 결정하는 중요한 역할을 담당하고 있다. 즉, 박막 트랜지 스터에 있어서, 완전한 절연성이 요구되는 게이트 산화막(4)은 박막 트랜지스터를 구비한 각종 디바이스의 성능(신뢰성·특성)에 직접 영향을 주기 때문에, 특히, 고품질·고신뢰성이 요구된다. 따라서, 상기의 산화막 형성 공정에 의해 게이트 산화막(4)을 형성함으로써, 절연 내성 등의 특성이 뛰어난 신뢰성이 높은 고품질 게이트 산화막(4)을 형성할 수 있다. 이 때문에, 게이트 산화막(4)의 박막화가 가능하다. 그 결과, 종래보다 박형화한 박막 트랜지스터를 제조할 수 있다.
또한, 상기의 구성에서는, 산화력이 강한 활성 산화종을 산화성 용액의 가열 또는 전기 분해에 의해 형성하고, 이것에 의해 화학 산화막을 형성하고 있기 때문에, 예를 들면, 200℃ 이하의 온도라도 화학 산화막의 형성이 가능하다. 따라서, 플렉시블 기판(예를 들면, 플라스틱; 폴리에틸렌 테레프탈레이트(PET))를 갖는 액정 디스플레이의 제조에도 적용 가능한 박막 트랜지스터를 제조할 수 있다. 이에 따라, 플라스틱 기판상에서도 문턱값이 낮은 플라스틱 박막 트랜지스터를 제조할 수 있다.
여기에서, "활성 산화종"이란, 통상적인 산소(O2)에 비해 화학 반응을 일으기키 쉬운 산소를 가리킨다. 예를 들면, 원자 상태의 산소, 해리 산소 이온(0-), 준안정 상태의 산소(예를 들면, 통상의 3중항 산소를 여기하여 생성하는 1중항 산소 등), 과산화물 이온(O2 2 -), 초산화물 이온(슈퍼 옥소 이온;O2 -, 오존화물 이온(O3 -), 수산화물 이온(OH-), 퍼히드록시 이온(OOH-), 이들의 라디칼을 가리킨다.
또한, "활성 산화종을 포함하는 산화성 용액"이란, 상기 활성 산화종을 포함하는 용액으로서, 상기 활성 산화종 가운데 적어도 하나를 생성하는 용액이라면, 특별히 한정되는 것은 아니다. 산화성 용액, 질산, 과염소산, 황산 등의 강산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 비등수의 군으로부터 선택된 적어도 하나의 용액, 또는 그들의 혼합물로 이루어지는 것이 바람직하다. 그리고, 산화성 용액은, 할로겐이나 금속을 포함하지 않은 용액인 것이 바람직하다. 할로겐이나 금속은, 형성한 화학 산화막으로부터 제거하는 것이 곤란하고, 막질의 열화로 연결되기 때문이다. 이 때문에, 산화성 용액은 질산인 것이 특히 바람직하다.
한편, 산화성 용액의 농도는, 기판에 화학 산화막을 형성할 수 있을 정도의 농도이면 되고, 화학 산화막이 형성되기 쉬운 정도(산화되기 쉬운 정도)에 따라 상이하다. 고농도일수록 산화력도 강하기 때문에, 화학 산화막이 형성되기 어려운(산화되기 어려운) 경우에는 고농도의 산화성 용액을 이용한다.
본 제조 방법에서는, 화학 산화막을 형성할 기판이 표면에 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 연속립계 결정 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나의 실리콘 화합물을 구비하고 있어, 상기 실리콘 화합물을 직접 산화함으로써, 실리콘 산화막(이산화 실리콘막)을 형성하는 것이 바람직하다. 이산화 실리콘막은, 게이트 산화막을 비롯하여 여러 가지의 용도의 절연 산화막으로서 사용되고 있다. 이 때문에, 상기 산화막 형성 공정을 행함으로 써, 절연 내성 등의 특성이 뛰어난 신뢰성이 높은 고품질 이산화 실리콘막을, 화학 산화막으로서 구비한 박막 트랜지스터를 형성할 수 있다.
다결정 실리콘(폴리 실리콘)은, 게이트 전극 재료로서 셀프 얼라인법을 적용할 수 있는 점에서 우수하다. 이 때문에, 다결정 실리콘을 게이트 전극으로서 이용하는 것은 바람직하다. 그러나, 기판상으로의 다결정 실리콘의 형성은 CVD법에 의한 퇴적에 의해 행해지는데, CVD법으로는 균일한 산화막을 형성하는 것이 곤란하다. 이 때문에, 어느 정도 산화막을 두껍게 형성하지 않으면, 목적하는 산화막의 특성(예를 들면, 리크 전류를 억제하는 등)을 얻을 수 없다. 따라서, 고품질의 산화막을 형성하지 않는 한, 박막 트랜지스터를 더욱 박막화하는 것을 달성할 수 없다. 특히, 기판에 적층되는 실리콘은, 단결정 실리콘에서 다결정 실리콘(폴리 실리콘)으로 이행하고 있다. 그러나, 다결정 실리콘은 CVD법에 의해 기판상에 퇴적하여 형성된다. 이 때문에, 형성된 다결정 실리콘의 표면은 요철 형상이 된다.
또한, 박막 트랜지스터는, 신뢰성이 높은 고품질 게이트 산화막을 구비한 고성능 박막 트랜지스터이다. 또한, 이러한 박막 트랜지스터를 예를 들면, 스위칭 소자나 메모리 셀용의 커패시터에 적용하는 것도 가능하다. 예를 들면, 화소용의 커패시터 등에도 적용할 수 있다. 따라서, 이러한 박막 트랜지스터를 액정 디스플레이, 유기 EL 디스플레이, 플랫 패널 디스플레이 등의 각종 디스플레이에 적용함으로써 용량이나 화소가 안정된 표시 장치를 제공할 수 있다.
한편, 본 제조 방법에서의 상기 산화막 형성 공정은, 예를 들면, 산화막의 개질 방법으로서 이용 가능하다. 구체적으로는, 종래, 게이트 산화막은 CVD법에 의 한 퇴적법이나 열산화법에 의해 형성되어 왔다. 그러나, 이들 방법으로는, 고품질 게이트 산화막을 균일하게 형성할 수 없다. 즉, 종래의 게이트 산화막은 불균일한 산화막이다.
따라서, 이러한 불균일 게이트 산화막에 대해, 전압 인가법 및/또는 2단계 산화법을 행하는 것이 바람직하다. 예를 들면, CVD법 등에 의해 게이트 산화막을 형성한 후, 전압 인가법 및 2단계 산화법의 적어도 한쪽에 의해 그 게이트 산화막을 처리하는 것이 바람직하다. 이에 따라, CVD법 등에 의해 형성된 불균일한 게이트 산화막을 균일화하는 것이 가능해진다. 즉, 전압 인가법 및 2단계 산화법을, 불균일 게이트 산화막의 막질을 개선하는 게이트 산화막의 개질 방법으로서 이용할 수 있다.
이와 같이, 예를 들면, CVD법 등에 의해 형성된 불균일한 산화막에 대해, 상기 본 제조 방법에서의 산화막 형성 공정의 처리를 실시함으로써, 불균일한 산화막의 막두께를 균일하게 할 수 있다. 따라서, 불균일한 산화막을 신뢰성이 높은 산화막으로 개질할 수 있다.
즉, 통상적으로, TFT 등의 트랜지스터의 산화막(예를 들면, 게이트 산화막)은 CVD법에 의해 형성된다. 그런데, CVD법은 기판상에 산화막을 퇴적하는 방법이기 때문에, 특히, 요철 형상을 갖는 기판에 대해 균일한 산화막을 형성할 수 없다. 이 때문에, 종래 사용되고 있는 산화막의 품질은 불충분하다.
따라서, 산화막 형성 공정을 행함으로써, 이러한 불충분한 산화막이 형성된 기판을 활성 산화종을 포함하는 용액에 침지한다. 이에 따라, 상기 기판은, 산화력 이 강한 고산화성 용액에 의해 직접 산화된다. 그 결과, 산화막의 막두께를 균일하게 할 수 있어 신뢰성이 높은 산화막을 형성할 수 있다.
한편, 상기의 설명에서는, 화학 산화막으로서, 특히 절연성을 얻기 위해, 고품질·고신뢰성이 요구되는 게이트 산화막에 대해 설명하였지만, 화학 산화막의 종류는 이것으로 한정되는 것이 아니라, 산화성 용액에 의해 산화물을 형성하는 어떠한 용도의 산화막에도 적용 가능하다.
또한, 상기 산화막 형성 공정에서는, 전압 인가법이나 2단계 산화법에서의, 인가 전압의 크기나 산화성 용액의 농도나 그 공정의 처리 시간을 조절함으로써, 화학 산화막의 막두께의 제어도 가능하다. 상기와 같이, 산화막 형성 공정에서는, 고품질 화학 산화막을 형성할 수 있기 때문에 화학 산화막의 박막화가 가능하다. 따라서, 박막화한 화학 산화막을 구비한 박막 트랜지스터는, 종래보다 구동 전압이 낮아진다.
[제4 제조예]
여기에서는, 제1 제조예와 같이, 제1 화학 산화막(이산화 실리콘막(41))을 형성한 후, 이산화 실리콘막(41)을 형성한 기판을 40%(wt)의 질산 수용액에 침지한 채로 공비질산 수용액이 될 때까지 가열(농축)함으로써, 제2 화학 산화막(이산화 실리콘막(42))을 형성했을 경우(연속 산화)와, 40%(wt)의 질산 수용액과 공비질산 수용액을 독립적으로 마련하고, 40%(wt)의 질산 수용액을 이용하여 제1 화학 산화막(이산화 실리콘막(41))을 형성한 후, 이산화 실리콘막(41)을 형성한 기판을 공비질산 수용액에 침지함으로써, 제2 화학 산화막(이산화 실리콘막(42))을 형성했을 경우(불연속 산화)를 비교하였다.
구체적으로는, 연속 산화에서는, 우선, RCA 세정한 기판을, 40wt% 질산에 10분 침지한다. 그 후, 그 기판을 침지한 채로, 질산이 공비상태가 될 때까지 가열한다. 그리고, 공비질산이 되고 나서 2시간 침지한다.
한편, 불연속 산화에서는, 우선, RCA 세정한 기판을 40wt% 질산에 10분 침지한다. 다음으로, 40wt% 질산으로부터 기판을 취출하고 세정 후, 공비질산에 2시간 침지한다.
이와 같이 하여 형성한 이산화 실리콘막을 비교한 결과, 도 30에 나타내는 바와 같이, 연속 산화에서는 비교적 두꺼운 4㎚ 정도의 이산화 실리콘막이 형성되었는데 비해, 불연속 산화에서는 약 1㎚ 정도의 이산화 실리콘막밖에 형성되지 않았다.
또한, 도 29에 나타내는 바와 같이, 연속 산화에 의한 TFT 다결정 박막의 산화에서는, 불연속 산화의 경우보다 단시간으로 두꺼운 화학 산화막을 형성하는 것이 가능하였다.
본 발명은 전술한 실시 형태로 한정되는 것이 아니라, 청구항에 기술한 범위에서 여러 가지의 변경이 가능하고, 청구항에 개시된 기술적 수단을 적절하게 조합하여 얻을 수 있는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
[제2 실시의 형태]
본 발명의 일 실시 형태에 대해 도 21 내지 도 28에 기초하여 설명하면 이하와 같다. 이하에서는, 실리콘 기판상에 이산화 실리콘막 및 전극이 형성되어 이루 어지는 MOS 커패시터의 제조 방법을 예로 들어 설명한다. 한편, 본 발명은 이것으로 한정되는 것은 아니다.
본 실시 형태에서의 MOS 커패시터(반도체 장치)의 제조 방법은, 농도가 상이한 산화성 용액을 반도체 표면에 접촉시킴으로써, 반도체 표면에 단계적으로 화학 산화막을 형성하는 산화막 형성 공정을 갖는 것을 특징으로 하는 방법이다. 이하, 본 발명의 특징적인 산화막 형성 공정 및 그 공정을 실시하는 반도체의 제조 장치에 대해 설명한다.
도 21은, 본 발명의 제2 실시 형태로서, 실리콘 기판(반도체)상에 이산화 실리콘막을 형성하는 방법에서 사용한 제조 장치의 주요부의 개략 단면도로서, 피처리용의 실리콘 기판(10)을, 제1 처리조(20) 내의 저농도 산화성 용액(30)에 침지함으로써 실리콘 기판(10) 표면에 제1 산화막(제1 화학 산화막)(40)을 형성한 후에, 제1 산화막(40)을 형성한 피처리용의 실리콘 기판(10)을, 제2 처리조(50) 내의 고농도의 산화성 용액(60)에 침지함으로써 제1 산화막(40)에 제2 산화막(제2 화학 산화막; 미도시)을 형성하여, 제1 산화막(40)과 제2 산화막으로 이루어지는 이산화 실리콘막(70)을 형성할 수 있도록 구성한 것이다. 즉, 이 제조 장치는, 이하에 기술하는, 본 발명의 산화막의 형성 방법을 실시하는 산화막 형성부를 구성하고 있다.
도 22a 내지 도 22f는, 상기 도 21에 도시한 제조 장치에 의해, 실리콘 기판(111)상에 이산화 실리콘막(117) 및 전극(118)을 형성하고, MOS 커패시터를 제조하는 방법을 개시하는 공정 플로우 단면도로서, 이하에 본 발명의 일 실시 형태의 방법을 설명한다.
우선, 도 22a와 같이, 실리콘 기판(111)상에, 미리, 분리 영역(112)을 형성한다. 여기에서, 실리콘 기판(111)에는, 비저항이 10 내지 15Ω㎝, 면방위 (100)의 P형 기판을 이용하였다. 그리고, 이 실리콘 기판(111)에 채널 스토퍼인 붕소(B)를 주입한 후, 실리콘 기판(111)의 한쪽 면에 분리 영역(112)으로서 LOCOS(local oxidation of silicon) 기술로 만들어지는 이산화 실리콘막을 약 500㎚의 막두께로 형성하였다. 이 분리 영역(112)은, LOCOS에 한정하지 않고, 예를 들면 실리콘 기판에 매립 이산화 실리콘막을 형성한 것이라도 된다. 또한, 실리콘 기판(111)은, 상기의 특성으로 한정되는 것은 아니다. 한편, 도 22a에 있어서, 자연 산화막(113)이 형성되어 있는 영역이, 이하에 기술하는 공정에서 이산화 실리콘막(116)을 형성할 영역으로서, 활성 영역(114)으로 나타내고 있다. 또한, 도 21에서의 실리콘 기판(10)은, 도 22b에 도시하는 바와 같은 실리콘 기판(111)상에 형성된 분리 영역(LOCOS 산화막)을 포함한 전체를 편리하게 도시한 것이다.
도 22a에 도시하는 바와 같이, 이 과정에서 실리콘 기판(111)의 표면에 자연 산화막(113)이 형성되어 있을 때는, 공지의 RCA 세정 방법, 즉 암모니아-과산화수소계 수용액으로 세정한 후, 농도 0.5%(용량비, 이하, vol.이라 기재)의 묽은 불화수소산 용액에 약 5분간 침지함으로써, 도 22b와 같이, 자연 산화막(113)을 완전하게 제거할 수 있다. 즉, 실리콘 기판(111)의 활성 영역(114)이 노출된다.
다음으로, 실리콘 기판(111)을 초순수로 5분간 린스 처리(세정)한 후, 실리콘 기판(111)을, 도 21에 도시하는 제1 처리조(20) 내에 채운 저농도 산화성 용액(30)에 침지하였다. 이에 따라, 도 22c에 도시하는 바와 같이, 활성 영역(114)에는 제1 산화막(제1 화학 산화막)이 형성된다. 한편, 여기에서는, 침지 시간을 10분간으로 하였다. 이와 같이, 표면을 청정 처리한 실리콘 기판(111)을 저농도 산화성 용액(30)에 10분간 침지하여, 도 22c에 도시하는 바와 같은 제1 산화막(115)을 형성하였다. 또한, 제1 산화막(115)은, 실리콘 기판(111)이 산화된 이산화 실리콘막이다.
한편, 저농도 산화성 용액(30)이란, 저농도이고 산화력이 강한 용액(산화성 용액)이다. 여기에서는, 산화성 용액으로서 농도 40%(중량비; 이하, "wt"로 기재)의 질산 수용액을 이용하였다. 또한, 제1 산화막(115)의 막두께를 1.1㎚로 하였다.
계속해서, 제1 산화막(115)을 형성한 실리콘 기판(111)을, 도 21에 도시하는 제2 처리층(50) 내에 채운 고농도 산화성 용액(60)에 침지하였다. 이에 따라, 도 22d에 도시하는 바와 같이, 실리콘 기판(111)의 산화 반응이 더 진행되고, 제1 산화막(115) 상에 제2 산화막(미도시)이 더 형성되어, 이산화 실리콘막(116)이 된다. 즉, 이산화 실리콘막(116)은, 도 22c의 공정에서 형성한 제1 산화막(115)과, 도 22d의 공정에서 형성한 제2 산화막(미도시)으로 구성되어 있다. 즉, 이산화 실리콘막(116)은, 형식적으로는 제1 산화막(115)과 제2 산화막으로 구성되지만, 어떤 조성도 이산화 실리콘이기 때문에, 실제로는 한 층의 이산화 실리콘막(116)이다. 한편, 여기에서는 침지 시간을 10분간으로 하였다. 이와 같이, 제1 산화막(115)을 형성한 실리콘 기판(111)을 고농도 산화성 용액(60)에 10분간 침지하여, 도 22d에 도시하는 바와 같은 이산화 실리콘막(116)을 균일하게 형성하였다. 여기에서는, 이산화 실리콘(116)의 막두께를 10㎚로 하였다.
한편, 고농도 산화성 용액(60)이란, 고농도이고 산화력이 강한 용액(산화성 용액)이다. 여기에서는, 고농도 산화성 용액으로서 농도 68%(wt)의 공비질산을 이용하였다.
계속해서, 도 22e와 같이, 이산화 실리콘막(116) 및 분리 영역(112) 상에 금속막(금속을 포함하는 막)(117)을 형성하였다. 여기에서는, 이 금속막(117)으로서, 1중량%의 실리콘을 포함하는 알루미늄 합금을, 주지의 저항 가열 증착법에 의해 막두께 약 200㎚로 퇴적함으로써 형성하였다(이하, 이런 종류의 금속막 전극을 단순히 Al 전극이라고 칭함). 한편, 금속막(117)은, Al 전극으로 한정되는 것이 아니라, 예를 들면, 이 금속막(117)을 대신하여 폴리실리콘 전극(재)을 부착시켜 이용할 수도 있다.
그 후, 도 22f와 같이, 금속막(117)을 원하는 형상으로 패터닝하여 전극(118)을 형성함으로써, MOS 커패시터를 제조할 수 있다.
이와 같이 하여 제조한 MOS 커패시터(반도체 장치)는, 도 23에 나타내는 바와 같이, 안정적인 커패시터 용량(정전 용량)이 얻어진다. 도 23은, 본 실시 형태에서 얻은 MOS 커패시터의 정전 용량(C)과 인가 전압(V)의 관계, 이른바 C-V 특성도이다. 이 특성도에서 볼 수 있듯이, 전극(118)에 양의 전압을 인가함으로써 실리콘 기판(111)과 이산화 실리콘막의 계면(실리콘 기판 표면)(산화막과의 계면(반도체 표면))에 반전층이 유기되어, 안정적인 커패시터 용량(정전 용량)이 얻어지고 있다.
이와 같이, 본 실시 형태에서는, 실리콘 기판(111)을 농도가 상이한 질산 수용액에 침지함으로써, 실리콘 기판(111)에 2단계로 이산화 실리콘막(116)을 형성하고 있다. 즉, 실리콘 기판(반도체)(111)에, 농도 40%(wt)의 질산 수용액(제1 농도의 산화성 용액)을 접촉시킴으로써, 실리콘 기판(111) 표면에 제1 산화막(제1 화학 산화막)(115)을 형성하는 공정과, 제1 산화막(115)에, 제1 산화막(115)을 형성하는데 이용한 농도 40%(wt) 이상의 고농도의 질산 수용액(제2 농도의 산화성 용액, 전술에서는 68%(wt)의 질산 수용액)을 접촉시킴으로써, 제1 산화막(115) 상에 제2 산화막을 형성하는 공정에 의해, MOS 커패시터를 구성하는 이산화 실리콘막(116)을 형성하였다.
또한, 이와 같이 하여 형성한 전술한 MOS 커패시터는, 도 23의 C-V 특성도로부터 알 수 있듯이, 리크 전류 밀도도 통상의 고온 열 산화법으로 형성한 이산화 실리콘막을 절연막에 이용하여 형성한 MOS 커패시터의 리크 전류 밀도 특성과 동일한 정도 내지는 그 이상으로서, 확실히 고성능이 인정된다.
한편, 상기의 제조예에서는, 이산화 실리콘막(116)의 막두께를 10㎚로 하였지만, 그 막두께는 특별히 한정되는 것은 아니다. 실리콘 기판(111)을 저농도 산화성 용액(30) 및 고농도 산화성 용액(60)에 침지하는 시간을 조절함으로써, 제1 산화막(115) 및 이산화 실리콘막(116)의 막두께가 변화한다. 즉, 목적하는 막두께에 따라, 실리콘 기판(111)을 산화성 용액에 침지하는 시간을 설정하면 된다. 또한, 산화성 용액의 농도에 따라서도, 제1 산화막(115) 등의 산화막 생성 속도도 변화한다. 따라서, 침지 시간은, 산화성 용액의 종류·농도, 형성하는 산화막의 막두께에 따라 설정하면 되며, 특별히 한정되는 것은 아니다.
한편, 본 실시 형태에서는, 저농도의 산화성 용액 또는 산화성 기체로서, 농도 40%(wt)의 질산 수용액을 이용한 예를 들어 기술하였지만, 이것을 대신하여, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액 및 왕수의 군으로부터 선택된 적어도 하나의 수용액을 이용할 수도 있고, 더욱 산화력이 있는 비등수를 이용할 수도 있다.
또한, 본 실시 형태에서는, 고농도의 산화성 용액 또는 산화성 기체로서, 질산 농도가 68%(wt)의 질산 수용액(이른바 공비질산)을 이용하였지만, 이것을 대신하여 공비과염소산, 공비황산 및 왕수의 군으로부터 선택되는 적어도 하나의 수용액을 이용할 수도 있다.
또한, 고농도의 산화성 용액으로서 물과의 공비혼합물을 이용하면, 그 용액 및 증기(즉 기체)는 반도체에 화학 산화막을 형성하는 동안 각각 농도가 일정하게 되어, 화학 산화막의 성장 제어를 시간 관리로 행할 수 있다. 따라서, 고농도의 산화성 용액은 공비혼합물인 것이 바람직하다.
또한, 후술하는 실시예에 기술하는 바와 같이, 저농도의 산화성 용액에 의해 형성되는 제1 화학 산화막(제1 산화막(115))은, 유공(포어)을 갖는 것이 바람직하다. 즉, 제1 화학 산화막은, 비교적 원자 밀도가 낮은 막인 것이 바람직하다. 이에 따라, 고농도의 산화성 용액에 의한 제2 화학 산화막의 형성이 순조롭게 진행된다. 이것은, 제1 화학 산화막에 존재하는 포어에 산화성 용액이 작용(접촉)함으로써, 제2 화학 산화막이 형성되기 때문이다. 즉, 포어를 포함하는 낮은 원자 밀도의 제1 화학 산화막이 촉매가 되어, 제2 화학 산화막 형성의 산화 반응이 순차적으로 진행되기 때문에, 한층 더 고품질인 화학 산화막을 형성할 수 있다.
또한, 상기의 설명에서는, 도 21에 도시하는 바와 같이, 제1 처리조(20)와 제2 처리조(50)에 각각 채운 저농도 산화성 용액(30) 및 고농도 산화성 용액(60)(2종류의 농도의 산화성 용액)에 의해, 화학 산화막을 형성하고 있다. 그러나, 화학 산화막의 형성법은, 이것으로 한정되는 것이 아니라, 예를 들면, 상기 저농도에서 고농도로 다단계(2종류 이상의 농도의 산화성 용액 또는 그 기체를 준비)로, 순차적으로 고농도로 전환하여도 된다. 또한, 산화성 용액의 농도를 저농도에서 고농도로 연속적으로 상승시켜도 된다. 즉, 저농도 용액을 농축함으로써 연속적으로 고농도 용액으로 하여도 된다. 예를 들어, 공비농도 미만의 산화성 용액(저농도의 산화성 용액)을 공비농도가 될 때까지 가열하여 농축하면, 그 가열 상태를 유지함으로써, 공비농도가 된 산화성 용액은 일정한 용액 조성·증기 조성이 된다. 이에 따라, 화학 산화막의 성장의 제어를 시간 관리로 행할 수 있다. 따라서, 화학 산화막의 형성(두께나 품질)을 보다 고정밀도로 제어하는 것이 가능해진다.
한편, 상기 저농도 및 고농도의 산화성 용액은, 산화력이 강한 산화종(예를 들면, 산소 이온, 수산화물 이온, 과산화물 이온 등의 산소의 이온이나 라디칼)인 것이 바람직하다. 이에 따라, 200℃ 이하에서의 화학 산화막의 형성이 가능해진다. 따라서, 200℃ 이하에서의 화학 산화막의 형성이 요구되는 플렉시블 액정 디스플레이의 제조에서의 TFT의 형성에도 매우 적합하게 이용할 수 있다.
본 실시 형태에서는, 전술한 이산화 실리콘막(116)에 대해, 질소를 포함하는 기체 중, 특히 플라즈마 질화 처리로 표면의 일부를 질화 실리콘으로 전화시킨 질화 실리콘 함유 이산화 실리콘막을 형성하는 것이나, 전술한 질화 처리 후의 질화 실리콘 함유막 상에 겹쳐, CVD법 등으로 두꺼운 SiO2 등의 절연막을 형성하는 것도 가능하다.
질화 화학 산화막은, 기본적으로는, 그 조성에 따라, 산화막과 질화막의 중간적인 성질을 갖는다. 예를 들면, 산화막 내에 비해 질화막 내에서는 불순물의 확산 계수가 작기 때문에(열질화), 질화 화학 산화막은, 게이트 전극 내에 도핑한 불순물, 특히 붕소의 Si 기판 내로의 외측 확산을 저지하는 능력이 뛰어나다. 이 때문에, 질화 화학 산화막은, 극박 게이트 절연막(예를 들면 4㎚ 이하)을 필요로 하는 반도체 장치에 적용 가능하다.
이와 같이, 질화 처리는, 트랜지스터를 고성능화하기 위한 하나의 수단으로서, 이 질화 처리에 의해 화학 산화막의 막질을 더욱 향상시킬 수 있다. 따라서, 화학 산화막의 박막화가 가능해진다.
한편, "질화 처리한다"란, 형성한 이산화 실리콘막(116)(화학 산화막)의 적어도 일부를 질화하는 것이다. 즉, 질화 처리란, 반도체 표면의 산화에 의해 화학 산화막을 형성한 후 질화종을 포함한 분위기 중에서 가열함으로써, 화학 산화막의 적어도 일부를 질화하는 처리이다.
질화 처리로서는, 암모니아(NH3) 질화, 아질산(N20) 질화, 일산화 질소(NO) 질화 등을 들 수 있다. 이들 방법에서는, 질화종이 암모니아, 아질산, 일산화 질소가 된다. 한편, NO 질화에 의해 얻어진 질화 화학 산화막은, 특성을 열화시키지 않고, 게이트 절연막의 경시 절연 파괴 내성, 핫 캐리어 내성이 뛰어나다.
본 실시 형태의 다른 예로서는, 전술한 이산화 실리콘(SiO2)막(116) 상에 고유전체막 예를 들면, 하프늄 옥사이드, 산화 알루미늄 등을 적층한 복합막으로 함으로써, MOS 트랜지스터의 게이트 절연막에 이용할 수 있다. 그 경우는 고유전체막만을 이용하는 경우에 비해, 트랜지스터 특성의 성능 향상(리크 전류의 저감, 계면 준위의 저감 등에 의한 이동도의 향상 등)을 얻을 수 있다. 상기 고유전체막 아래에 형성하는 이산화 실리콘막은 예를 들면 1㎚ 또는 그 이하의 극박막이라도 된다. 한편, 통상의 열 산화법으로 형성하는 이산화 실리콘막은 1㎚ 정도의 것으로는, 리크 전류나 계면 준위가 커 실용적이지 않지만, 본 실시 형태의 이산화 실리콘(SiO2)막(16)은, 이 위에 두꺼운 절연막을 형성한 적층 구조의 복합막에도 적합하다. 또한, 상기 고유전체막 뿐만 아니라, 본 실시 형태의 산화막은 강유전체막을 적층하여 형성한 것에도 적용할 수 있다.
한편, 상기의 설명에서는, 금속막(117)(금속을 포함하는 막)으로서 알루미늄을 이용하였지만, 금속 원자를 포함하는 막으로서는, 알루미늄, 마그네슘, 니켈, 크롬, 백금, 팔라듐, 텅스텐, 티타늄 및 탄탈륨의 군으로부터 선택되는 금속 원자를 포함하는 막을 들 수 있다. 또한, 금속 원자를 포함하는 막으로서는 활성인 금속 원자를 포함하는 막이 바람직하고, 예를 들면 알루미늄, 마그네슘, 니켈 등의 금속막이나, 실리콘을 포함한, 알루미늄 등의 합금막이 바람직하다. 또한, 금속 원자를 포함하는 막으로서는 질화 티타늄이나 질화 탄탈륨 등의 화합물을 이용할 수도 있다.
또한, 본 실시 형태에서는, 피처리용 기판으로서 단결정 실리콘 기판(111)을 이용하여 MOS 커패시터를 제조하는 예를 들어 설명하였지만, 여기에서 기술한 각 공정은, 유리 기판상이나 PET 등의 기판상에 다결정(미결정을 포함) 실리콘 혹은 비정질 실리콘을 형성하여, 박막 트랜지스터(TFT)를 형성하는 경우에도 적용할 수 있다. 즉, 화학 산화막을 형성할 반도체는 실리콘을 포함하고 있어, 형성하는 화학 산화막이 이산화 실리콘막인 것이 바람직하다.
한편, 상기 단결정 실리콘 기판은 평면 형상에 한정되는 일 없이, 3차원 형상이나 구상의 요철이나 곡면을 갖는 기판으로, 그 요철이나 곡면의 영역을 트랜지스터의 채널에 이용한 것이라도, 본 실시 형태에서 기술한 이산화 실리콘막 등의 절연막을 그 요철이나 곡면에 저온으로 균일하게 형성할 수 있다.
또한, 전술한 각 공정은, MOS 커패시터를 제조하는 경우에 한정하지 않고, 게이트 절연막에 이 이산화 실리콘막 등의 절연막을 이용하는 MOS 트랜지스터, 또는 대규모 집적회로(LSI), 예를 들면, 플래시 메모리 등의 메모리의 용량 절연막을 제조하는 과정 등에도 적용 가능하다.
한편, 상기의 설명에서는, 화학 산화막으로서 이산화 실리콘막을 형성하였지만, 화학 산화막은 산화되는 반도체의 종류에 따라 바뀌는 것으로서 이산화 실리콘막으로 한정되는 것은 아니다.
또한, 상기의 설명에서는, 실리콘 기판(111)에 전압을 인가하지 않았지만, 전압을 인가하여 이산화 실리콘막을 형성함으로써, 산화 반응의 진행을 촉진할 수 있다(이산화 실리콘막의 형성 속도를 상승시킬 수 있다).
또한, 상기의 설명에서는, 실리콘 기판(111)을 저농도 및 고농도 산화성 용액(30·60)에 침지하고 있다. 이 때문에, 매우 간단한 구성으로, 산화막의 형성이 가능하다. 그러나, 실리콘 기판(111)을 반드시 침지할 필요는 없고, 실리콘 기판에 산화성 용액을 작용시킬 수 있으면 된다. 예를 들면, 저농도 또는 고농도의 산화성 용액의 증기(산화성 기체)에 노출하는 방법을 취할 수도 있다. 이 경우, 전술한 산화성 용액의 증기를 이용하면 된다.
이하, 실시예에 의해 본 발명을 더 상세하게 설명하지만, 본 발명은 이것으로 한정되는 것은 아니다.
[제1 실시예]
2단계 용액 산화에 의한 화학 산화막의 형성 방법으로, 3.5㎚의 막두께를 갖는 SiO2막의 형성에 대해 기술한다.
우선, 제1 화학 산화막(제1 산화막(115))을 형성하기 위해, 실리콘 기판(111)을 전압 인가를 하지 않은 채 40%(wt)의 질산 수용액에 침지하여, 포러스 상태로 비교적 원자 밀도가 낮은, 원자 밀도 2.22×1022원자/㎤의 SiO2막(제1 산화막(115); 화학 산화막)을 두께 1.1㎚로 형성하였다.
계속해서, 제2 화학 산화막의 형성을 위해, 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)에 침지하여, 원자 밀도 2.34×1022원자/㎤의 제1 화학 산화막보다 두꺼운 SiO2막을 형성하였다(전체 막두께 3.5㎚).
상기 제1 및 제2 각 산화 과정(제1 및 제2 화학 산화막의 형성 공정)에서는, 처음에 40%(wt)의 질산 수용액 내에서 형성된 제1 화학 산화막의 SiO2막에 존재하는 포어가 질산 분해의 사이트가 되어, 즉, 이 포어를 포함하는 낮은 원자 밀도의 상기 SiO2막(제1 산화막(115))이 촉매가 되어, 제2 화학 산화막을 형성하는 질산 산화가 순차적으로 진행된 것이라고 생각된다.
도 24는, 상기의 2단계에 의한 질산 산화 과정에서 형성된 SiO2막(116)(화학 산화막)의 XPS 스펙트럼 특성도를 나타내며, 뾰족한 2개의 피크가 실리콘 기판으로부터의 Si(2p) 궤도에서 방출된 광전자에 의한 것, 폭이 넓은 피크가 상기 SiO2막(116)으로부터 방출되는 광전자에 의한 것이다. 이들 피크의 면적 강도비로부터, 상기 SiO2막(116)의 전체 막두께를 3.5㎚로 구할 수 있었다.
이에 대해, 제1 화학 산화막의 형성 없이, 처음부터 상기 제2 화학 산화막의 형성과 같은 조건으로, 실리콘 기판을 질산 농도 68%(wt)의 공비질산 수용액에 침지한 경우에는, 포어가 없는, 원자 밀도가 높은 SiO2막이 형성되고, 막두께도 1.4㎚로 얇은 것이 확인되었다.
도 25는, 전술한 2단계에 의한 질산 산화 과정에서 얻은, 막두께 3.5㎚의 SiO2막(116)을 갖는 MOS 구조 다이오드의 PMA 처리 전후에서의 I-V 특성도이다. 이것은, MOS 구조 다이오드 상태인 채로 수소 분위기 중 250℃로 PMA 처리를 실시함으로써, 순바이어스 1V 및 역바이어스 -1V일 때의 리크 전류 밀도가, 각각 1×10-4A/㎠ 및 2×10-6A/㎠가 되어, PMA 처리 전의 각각 1×10-3A/㎠ 및 7×10-4A/㎠의 각 값으로부터 리크 전류 밀도가 확실히 감소된 것을 나타내고 있다.
도 26은, 전술한 2단계에 의한 질산 산화 과정에서 얻은 3.5㎚의 막두께의 SiO2막(116)을 갖는 MOS 구조 다이오드의 PMA 처리 전의 C-V 특성도이다. 이 C-V 특성도에는, 계면 준위에서 유래하는 팽창(특성의 부풀음)이 보여질 뿐만 아니라, 히스테리시스가 존재한다. 이 다이오드를, 그대로 수소 분위기 중 250℃로 가열 처리하는, 이른바 PMA 처리를 실시함으로써, 전술한 팽창은 완전하게 소멸하고, 또한 히스테리시스도 거의 없어졌다(도 27).
이 실시예에서는, 막두께 3.5㎚의 SiO2막(116) 상에 Al 전극(117)을 형성하고, 그 후, 수소 분위기 중 250℃로 가열하는 PMA 처리를 함으로써, 계면 준위나 SiO2 내의 갭 준위가 소멸하고, 나아가 SiO2막(116)의 밴드 갭이 증대함으로써, 리크 전류 밀도를 현저하게 감소시켜, 절연막의 성능 향상이 가능한 점을 기술하였지만, 이 예에 한정하지 않고, 경험에 의해, 질산 수용액에의 침지 시간을 길게 함으로써, SiO2막(116)의 막두께는 이를 초과하여, 수십 ㎚의 것도 형성할 수 있을 뿐만 아니라, 전술한 PMA 처리를 수백 ℃(예를 들면 450℃) 정도의 적정치로 선정함으로써, MOS 구조의 전기 특성의 향상, 특히 히스테리시스의 소멸과 리크 전류 밀도의 저감, 절연 파괴 내압의 향상을 실현할 수 있었다.
도 28은, 제1 화학 산화막의 형성으로서, 실리콘 기판(111)을 전압 인가를 하지 않은 채로 40%(wt)의 질산 수용액에 침지하여, 포러스 상태로 비교적 원자 밀도가 낮은, 원자 밀도 2.22×1022원자/㎤의 SiO2막(제1 화학 산화막)을 두께 1.1㎚로 형성하고, 계속해서, 제2 화학 산화막의 형성으로서, 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)에 침지하여 SiO2막(116)을 형성했을 경우의, 공비질산에의 침지 시간과 SiO2막(116)의 막두께의 관계를 나타낸 것이다. SiO2막(116)의 막두께는 침지 시간에 대해 거의 직선적으로 증가하여, 10㎚ 이상의 막두께를 갖는 SiO2막(116)도 형성할 수 있다는 것을 알 수 있다.
또한, 전술한 2단계의 질산 산화 과정은, 저농도에서 고농도로의 단계를 2단의 스텝 업으로 전환하는 것 외에, 저농도에서 고농도로 다단계로 순차적으로 전환하는 것, 혹은 저농도에서 고농도로 연속적으로 바꾸는 것, 예를 들면, 40%(wt)의 질산 수용액에 침지하여 비등 상태를 유지한 채로 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)이 될 때까지 계속하는 것도, 본 발명의 실시 형태로서 포함한다. 즉, 본 실시 형태에 따른 산화는, 제1 실시 형태와 같은 연속 산화라도, 불연속 산화라도 된다.
[제3 실시의 형태]
본 발명의 제3 실시 형태에 대해 설명한다. 기판상의 다결정 실리콘에 의해 TFT를 형성하는 경우, 그 게이트 절연막에 적층 이산화 실리콘(SiO2)막을 이용한다. 따라서, 여기에서는 그것과 마찬가지로, 기판상의 다결정 실리콘(즉, 실리콘 기판(111)이 다결정 실리콘 기판임)에 이산화 실리콘막을 형성하고, 이것으로 MOS 커패시터(그 용량 절연막)를 제작한 예(제2 실시예)에 대해 기술한다.
이 경우는, 기판상의 다결정 실리콘 표면에, 2단계의 질산 산화 과정으로 이산화 실리콘(SiO2)막을 형성하는 것이 적당하다.
상기 [제2 실시의 형태(제1 실시예)]와 마찬가지로(도 22a 내지 도 22f 참조), 우선, 제1 화학 산화막의 형성으로서, 기판상의 다결정 실리콘층을 전압 인가를 하지 않고 40%(wt)의 질산 수용액에 침지하여(접촉시켜), SiO2막(화학 산화막)을 두께 1.1㎚로 형성하였다(도 22c).
계속해서, 제2 화학 산화막의 형성으로서, 상기 제1 화학 산화막(SiO2막)을 갖는 기판상의 다결정 실리콘층을, 비등 상태의 질산 농도 68%(wt)의 공비질산 수용액(비점 120.7℃)에, 전압 인가를 하지 않고 침지하여(접촉시켜), 두꺼운 제2 화학 산화막(SiO2)을 생성함으로써, 전체 막두께 약 25㎚의 SiO2막(116)(화학 산화막)을 균일하게 형성하였다(도 22d).
이 경우도, 제1 실시 형태(제1 실시예)와 마찬가지로, 전술한 제1 및 제2 화 학 산화막을 형성하는 각 산화 과정을 통해, 처음의 40%(wt)의 질산 수용액 중에서 형성된 제1 화학 산화막인 SiO2막에 존재하는 포어가 질산 분해의 사이트가 되어, 즉, 포러스 상태로 비교적 원자 밀도가 낮은(원자 밀도 2.22×1022원자/㎤ 정도) 상기 제1 화학 산화막인 SiO2막이 촉매가 되어, 제2 화학 산화막을 형성하는 질산 산화가 순차적으로 진행되어, 제1 화학 산화막보다 조금 밀도가 높은(원자 밀도 2.34×1022원자/㎤ 정도), 제1 화학 산화막보다 두꺼운 제2 화학 산화막(SiO2막)이 생성된다.
계속해서, 이 이산화 실리콘막(화학 산화 SiO2막) 상에 금속막(Al 전극층)(117)을 형성하였다. 이 Al 전극층(117)은, 1%(wt)의 실리콘을 포함하는 알루미늄을, 주지의 저항 가열 증착법으로 막두께 약 200㎚로 퇴적하였다(도 22e). 이 Al 전극층을 대신하여, 다결정 실리콘(폴리 실리콘)의 전극 재료를 부착시켜 이용할 수도 있다.
그 후, 원하는 형상으로 패터닝하여 Al 전극을 형성함으로써, MOS 커패시터를 제조하였다(도 22f).
본 실시 형태에서 얻어진 MOS 커패시터의 여러 특성은, 모두 전술한 제1 실시 형태(제1 실시예)의 경우와 마찬가지로, 고성능, 고안정성을 나타내는 것이었다.
또한, 산화성 용액으로서는, 질산 수용액을 이용한 예를 들어 기술하였지만, 이를 대신하여, 과염소산과 물의 혼합물인 과염소산 수용액, 황산과 물의 혼합물인 황산 수용액, 왕수 및 이들 혼합 용액(공비혼합물을 포함)의 군으로부터 선택된 적어도 하나의 수용액을 이용할 수도 있다.
한편, 본 실시 형태에서는, 전술한 이산화 실리콘막(116)(화학 산화막;SiO2막)의 일부를 질화 처리로 두께 O.3 내지 O.5㎚의 질화 실리콘막으로 전화시킨 복합막으로 이용하는 것도 가능하다.
본 실시 형태에서는 MOS 커패시터를 예로 들어 기술하였는데, 박막 트랜지스터(TFT)의 게이트 절연막을 형성하는 경우, 이 적층 이산화 실리콘막 혹은 적층 이산화 실리콘막의 중간에 질화 실리콘 함유막을 개재시키면 계면 준위가 적은 고성능 절연막을 얻을 수 있어, 예를 들면 대규모 집적회로(LSI)나 전하 결합 디바이스(CCD) 등에 이용할 수 있다. 또한, 다결정 실리콘 전극 재료 등을 배선에 이용하여 형성하는 다층 배선 구조의 층간 절연막 혹은 플래시 메모리 등의 메모리의 용량 절연막으로서 이용할 수 있어, 이들 분야에서의 이용을 충분히 기대할 수 있다.
또한, 본 실시 형태에서는, 실리콘 기판(111)으로서 다결정 실리콘 기판을 이용하여, MOS 커패시터를 제조하는 예를 들어 설명하였지만, 여기에서 기술한 각 공정은, 단결정 실리콘 기판을 이용하는 경우는 물론, 유리 기판상이나 PET 등의 기판상의 다결정(미결정을 포함) 실리콘 혹은 비정질 실리콘에 의해 박막 트랜지스터(TFT)를 형성하는 경우에도 적용할 수 있다. 특히, 본 실시 형태에서는, 200℃ 이하에서의 화학 산화막의 형성이 가능하기 때문에, 플렉시블 액정 디스플레이의 제조에서의 TFT의 형성에도 매우 적합하게 이용할 수 있다.
또한, 전술한 각 공정은, MOS 커패시터를 제조하는 경우에 한정하지 않고, 게이트 절연막에, 본 실시 형태에서 형성된 이산화 실리콘막, 또는 이 위에 CVD법으로 형성된 SiO2막을 갖는 적층 이산화 실리콘막, 혹은 상기 적층 이산화 실리콘막의 중간에 질화 실리콘 함유막을 개재시킨 다층막 중 어느 하나를 이용하는 MOS 트랜지스터, 대규모 집적회로(LSI), 및 전하 결합 디바이스(CCD) 등에서의 게이트 절연막이나 층간 절연막 등에도 적용 가능하다.
본 실시 형태에서는, 전술한 이산화 실리콘막(116)의 형성 외에, 표면에의 질화 실리콘 함유막 형성 처리 혹은 질소 플라즈마 중에서의 질화 처리에 의해 상기 이산화 실리콘막(116) 표면에 질화 실리콘 함유막을 형성하는 것, 나아가, 상기 이산화 실리콘막(116) 위 혹은 상기 질화 실리콘 함유막 위에 겹쳐, CVD법 등으로 두꺼운 SiO2 등의 절연막을 형성하는 것도 가능하다.
또한, 본 실시 형태에서는, 피처리용 기판으로서 다결정 실리콘으로 이루어지는 실리콘 기판(111)을 이용하여 MOS 커패시터를 제조하는 예를 들어 설명하였지만, 여기에서 기술한 각 공정은, 단결정 실리콘 기판을 이용하는 경우도 물론, 유리 기판상이나 PET 등의 기판상의 다결정(미결정을 포함) 실리콘 혹은 비정질 실리콘, 탄화 실리콘, 실리콘·게르마늄 등으로 박막 트랜지스터(TFT)를 형성하는 경우에도 충분히 적용할 수 있다.
본 발명은 전술한 실시 형태로 한정되는 것이 아니라, 청구항에 기술하는 범 위에서 여러 가지의 변경이 가능하며, 상이한 실시 형태의 각각에 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다. 예를 들면, 제2 및 제3 실시의 형태에 기재한 산화는, 제1 실시의 형태와 같은 연속 산화라도 불연속 산화라도 무방하다.
한편, 발명을 실시하기 위한 최선의 형태의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명히 하는 것으로서, 그러한 구체적인 예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
본 발명의 박막 트랜지스터의 제조 방법은, 이상과 같이, 표면에 화학 산화막을 형성할 기판을, 활성 산화종을 포함하는 산화성 용액에 침지하여 상기 기판을 직접 산화함으로써 화학 산화막을 형성하는 산화막 형성 공정을 갖고 있다. 그러므로, 화학 산화막을 형성할 전체 영역에 걸쳐, 막두께가 균일한 화학 산화막을 형성할 수 있다. 따라서, 신뢰성이 높은 고품질 화학 산화막을 구비한 박막 트랜지스터를 제조할 수 있다.
그러므로, 본 발명에 따르면, 예를 들면, 200℃ 이하의 저온에서 고품질의 게이트 산화막 등의 화학 산화막을 구비한 박막 트랜지스터를 제조할 수 있기 때문에, PET 등의 융점이 낮은 기판을 구비한 플렉시블 기판(예를 들면, 플라스틱; 폴리에틸렌 테레프탈레이트(PET))을 갖는 플렉시블 액정 디스플레이나 IC 등에 이용 하는 것이 가능하고, 광범위한 전기 기계 산업에 있어서 이용할 수 있다.
또한, 본 발명에 따르면, 저온에서 고품질의 화학 산화막을 원하는 두꺼운 피막으로 형성하는 것, 및 그와 같은 화학 산화막을 구비한 반도체 장치를 제조할 수 있기 때문에, 광범위한 전기 기계 산업에 있어서 이용할 수 있다.
Claims (46)
- 산화막을 구비한 박막 트랜지스터의 제조 방법에 있어서,표면에 화학 산화막을 형성할 기판을, 활성 산화종을 포함하는 산화성 용액에 침지하여, 상기 기판을 직접 산화함으로써 화학 산화막을 형성하는 산화막 형성 공정을 갖되,상기 산화막 형성 공정에서는,상기 기판을, 농도가 상이한 상기 산화성 용액에 침지함과 함께,상기 산화성 용액을, 상대적으로 낮은 농도의 저농도 산화성 용액으로부터 상기 저농도 산화성 용액보다 높은 농도의 고농도 산화성 용액으로 변화시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 산화막 형성 공정은, 상기 활성 산화종을, 산화성 용액의 가열, 혹은 산화성 용액의 전기 분해에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 제1항에 있어서,상기 저농도 산화성 용액의 농도가 공비농도 미만이고,상기 고농도 산화성 용액의 농도가 공비농도 이상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 산화막 형성 공정은, 상기 저농도 산화성 용액을 농축하여 상기 고농도 산화성 용액으로 만드는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 산화막을 구비한 박막 트랜지스터의 제조 방법에 있어서,표면에 화학 산화막을 형성할 기판을, 활성 산화종을 포함하는 산화성 용액에 침지하여, 상기 기판을 직접 산화함으로써 화학 산화막을 형성하는 산화막 형성 공정을 갖되,상기 산화막 형성 공정은, 상기 화학 산화막을 형성할 기판에 전압을 인가하여 행함으로써, 상기 기판 표면에서 화학 산화막을 성장시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 화학 산화막을 형성할 기판이, 표면에 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 연속립계 결정 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나를 구비하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 산화성 용액이 질산, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 비등수의 군으로부터 선택된 적어도 하나의 용액, 그 기체, 또는 그들의 혼합 용액으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 산화성 용액이, 공비혼합물인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제9항에 있어서,상기 산화성 용액이, 물과의 공비혼합물인 공비질산, 물과의 공비혼합물인 공비황산 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택된 적어도 하나의 용액으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 산화막 형성 공정은, 200℃ 이하의 온도에서 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 화학 산화막을 형성한 후, 그 화학 산화막 상에 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 산화막 형성 공정은,공비농도 미만의 산화성 용액에 기판을 침지함으로써 제1 산화막을 형성하는 공정과,상기 공비농도 미만의 산화성 용액에 기판을 침지시킨 상태로, 상기 공비농도 미만의 산화성 용액을 공비농도 이상으로 농축함으로써, 제1 산화막 상에 제2 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 화학 산화막을 형성할 기판이, 표면에 탄화 실리콘을 구비하고 있는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 산화성 용액이 질산인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 산화막 형성 공정의 뒤에, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항 또는 제2항에 기재한 박막 트랜지스터의 제조 방법에 따라 얻어진 박막 트랜지스터로서,산화성 용액에 의해 산화되어 형성된 화학 산화막을 구비하고 있는 것을 특징으로 하는 박막 트랜지스터.
- 제17항에 있어서,상기 화학 산화막은 그 두께 방향으로 원자밀도가 다르고, 상기 화학 산화막의 상기 기판측이 상기 화학 산화막의 표면측보다 원자 밀도가 높은 막으로 되어 있는 것을 특징으로 하는 박막 트랜지스터.
- 제17항에 있어서,상기 화학 산화막은, 게이트 산화막인 것을 특징으로 하는 박막 트랜지스터.
- 제17항에 기재한 박막 트랜지스터를 구비한 표시 장치.
- 막두께가 불균일한 산화막에 대해, 제1항 또는 제2항에 기재한 산화막 형성 공정을 행함으로써, 상기 산화막의 막질을 개선하는 것을 특징으로 하는 산화막의 개질 방법.
- 막질이 불균일한 산화막에 대해, 제1항 또는 제2항에 기재한 산화막 형성 공정을 행함으로써, 상기 산화막의 막질을 개선하는 것을 특징으로 하는 산화막의 개질 방법.
- 반도체에 공비농도 미만의 산화성 용액 또는 그 기체를 접촉시킴으로써, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정과,제1 화학 산화막을 형성한 반도체에, 공비농도 이상의 산화성 용액 또는 그 기체를 접촉시킴으로써, 제2 화학 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 산화막의 형성 방법.
- 반도체의 표면에 상대적으로 낮은 농도의 저농도 산화성 용액 또는 그 기체를 작용시킴으로써, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정과,상기 저농도 산화성 용액보다 높은 농도의 고농도 산화성 용액 또는 그 기체를 작용시킴으로써, 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,제2 화학 산화막을 형성하는 공정은, 제1 화학 산화막의 형성에 이용한 산화 성 용액을 농축하면서 행하는 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,제2 화학 산화막의 두께를, 제1 화학 산화막보다 두껍게 형성하는 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,상기 제1 화학 산화막 및 제2 화학 산화막을 형성하는 공정은, 상기 반도체를 상기 산화성 용액에 침지하여 행하는 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나인 것을 특징으로 하는 산화막의 형성 방법.
- 제24항에 있어서,상기 고농도의 산화성 용액 또는 그 기체가, 공비농도 이상의 산화성 용액 또는 그 기체인 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,상기 산화성 용액 또는 그 기체가, 질산, 과염소산, 황산, 오존 용해수, 과산화수소수, 염산과 과산화수소수의 혼합 용액, 황산과 과산화수소수의 혼합 용액, 암모니아수와 과산화수소수의 혼합 용액, 황산과 질산의 혼합 용액, 왕수 및 비등수의 군으로부터 선택된 적어도 하나의 용액, 그 기체, 또는 그들의 혼합물로 이루어지는 것을 특징으로 하는 산화막의 형성 방법.
- 제24항에 있어서,상기 저농도 산화성 용액 또는 그 기체가, 질산 수용액, 황산 수용액 및 과염소산 수용액의 군의 적어도 하나로서 공비농도 미만의 농도의 용액 또는 그 기체로부터 선택되고,상기 고농도 산화성 용액 또는 그 기체가, 상기 수용액군중의 적어도 하나로서 공비농도 이상의 용액 또는 그 기체로부터 선택된 것을 특징으로 하는 산화막의 형성 방법.
- 제23항 또는 제24항에 있어서,상기 반도체의 표면에 화학 산화막을 형성한 후, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 산화막의 형성 방법.
- 제23항 또는 제24항에 기재한 산화막의 형성 방법에 따라 화학 산화막을 형성하는 산화막 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체의 표면에 상대적으로 낮은 농도의 저농도 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 상기 저농도 산화성 용액보다 높은 농도의 고농도 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제34항에 있어서,상기 저농도 산화성 용액 또는 그 기체가, 질산, 과염소산, 황산으로부터 선택된 적어도 하나와 물과의 혼합물의 군으로부터 선택되고 공비농도보다 낮은 농도 범위로 선정되고,상기 고농도 산화성 용액 또는 그 기체가, 상기 혼합물의 군중으로부터 선택되고 상기 저농도 산화성 용액의 농도 범위의 설정치를 초과한 고농도로 선정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제34항 또는 제35항에 있어서,상기 고농도 산화성 용액 또는 그 기체가, 물과의 공비혼합물인 공비질산, 물과의 공비혼합물인 공비황산 및 물과의 공비혼합물인 공비과염소산의 군으로부터 선택된 적어도 하나의 용액 또는 그 기체로부터 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제34항 또는 제35항에 있어서,상기 반도체가 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 탄화 실리콘 및 실리콘·게르마늄으로부터 선택되는 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제34항 또는 제35항에 있어서,상기 반도체의 표면에 화학 산화막을 형성한 후, 상기 화학 산화막을 질화 처리하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제34항 또는 제35항에 있어서,상기 반도체의 표면에 화학 산화막을 형성한 후, 또는, 상기 화학 산화막을 질화 처리한 후, 화학 기상 성장 (CVD)에 의한 산화막, 질화 실리콘막, 고유전체막 및 강유전체막의 적어도 하나의 피막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제34항 또는 제35항에 기재한 반도체 장치의 제조 방법에 의해 얻어진 반도체 장치로서,상기 산화성 용액에 의해 반도체가 산화된 화학 산화막을 구비하고 있는 것을 특징으로 하는 반도체 장치.
- 반도체의 표면에 상대적으로 낮은 농도의 저농도 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 상기 저농도 산화성 용액보다 높은 농도의 고농도 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조 장치.
- 반도체 표면에 화학 산화막을 형성하는 산화막 형성부를 갖는 반도체 장치의 제조 장치에 있어서,상기 산화막 형성부는, 제23항 또는 제24항에 기재한 산화막의 형성 방법, 또는, 제34항에 기재한 반도체 장치의 제조 방법에 의해, 반도체 표면에서 화학 산화막을 형성하는 기능을 갖는 것을 특징으로 하는 반도체 장치의 제조 장치.
- 산화막을 구비한 박막 트랜지스터의 제조 방법에 있어서,표면에 화학 산화막을 형성할 기판을, 활성 산화종을 포함하는 산화성 용액에 침지하여, 상기 기판을 직접 산화함으로써 화학 산화막을 형성하는 산화막 형성 공정을 갖되,상기 산화막 형성 공정에서는,상기 기판을, 농도가 상이한 상기 산화성 용액에 침지함과 함께,상기 산화성 용액을, 공비농도 이상의 산화성 용액으로부터 공비농도의 산화성 용액으로 변화시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 반도체의 표면에 공비농도 이상의 산화성 용액 또는 그 기체를 작용시킴으로써, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정과,공비농도의 산화성 용액 또는 그 기체를 작용시킴으로써, 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 산화막의 형성 방법.
- 반도체의 표면에 공비농도 이상의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 공정 및 공비농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체의 표면에 공비농도 이상의 산화성 용액 또는 그 기체를 작용시켜, 상기 반도체 표면에 제1 화학 산화막을 형성하는 기능 및 공비농도의 산화성 용액 또는 그 기체를 작용시켜 상기 제1 화학 산화막 상에 제2 화학 산화막을 형성하는 기능을 구비하고 있는 것을 특징으로 하는 반도체 장치의 제조 장치.
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