KR100418092B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 커패시터의 하부 전극인 Si 표면에 내산화성과 열적 안정성이 우수한 TaSix막을 형성하므로써 커패시터의 정전 용량 및 누선 전류 특성을 개선하고, MIS(Metal Insulator Silicon) 구조에서의 문제점인 누설 전류 특성도 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 커패시터의 정전용량 및 누설전류 특성을 개선시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
최근 들어, 소자가 점점 고집적화 됨에 따라 커패시터의 사이즈는 줄어드는 반면 안정된 소자동작을 위해서는 셀의 커패시턴스(Capacitance)는 그대로 유지해야 하는 어려움이 있다.
일반적인 커패시터의 제조 공정을 간략하게 설명하면 다음과 같다.
소정의 공정을 통해 비정질 도프트 실리콘(Doped Si)으로 커패시터의 하부 전극을 형성한 후 반구형 폴리실리콘(Metastable Poly Silicon; MPS)을 성장시킨다. 실리콘 원자 이동(Migration)에 의해 형성된 선택적 MPS(Selective MPS)는 인(Phosphorus)이 부족하게 되어 정전 용량(Capacitance) 디플리션(Depletion)이 발생되기 때문에 인을 더 공급해 주기 위하여 PH3처리를 실시한다. 이후 NH3분위기의 급속 열처리(Rapid Thermal Process; RTP)를 통해 하부 전극인 Si에 Si-N을 형성하여 산소 소오스(Oxygen source)를 공급하기 위하여 실시하는 후처리시 하부 전극이 산화되는 것을 방지한다. 하부 전극인 Si에 Si-N이 형성되면, 하부 전극을 포함한 전체 상부 구조에 Ta2O5를 이용하여 유전체막을 형성한다. Ta2O5증착시 부족한 산소 공급 및 카본(Carbon) 제거를 위하여 O2또는 N2O 가스를 이용한 저온 및 고온 열처리를 실시한다. 이후 유전체막 상에 상부 전극을 형성한다.
상기와 같은 방법에서 RTP NH3열처리로는 Si의 표면을 충분히 질화시킬 수 없어 Ta2O5증착 후 실시하는 O2또는 N2O 가스를 이용한 저온 및 고온 열처리산소에의해 하부 전극(Si)이 산화되는 문제가 발생된다.
하부 전극의 산화는 유전 특성을 저하시켜 커패시터의 정전 용량을 감소시킨다. 또한, 고농도로 도핑된 선택적 MPS 상부를 산화시켜 정전 용량의 디플리션을 유발되어 하기의 수학식 1과 같이 델타 C(ΔC)를 증가시킨다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극인 Si 표면에 내산화성과 열적 안정성이 우수한 TaSix막을 형성하므로써 커패시터의 정전 용량 및 누선 전류 특성을 개선하고, MIS(Metal Insulator Silicon) 구조에서의 문제점인 누설 전류 특성도 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 하부 전극 14 : TaSix막
15 : 유전체막 16 : 상부 전극
본 발명에 따른 반도체 소자의 커패시터 제조 방법은 하부 전극의 표면에 TaSix막을 형성한 후 유전체막 및 상부 전극을 순차적으로 형성하는 것을 특징으로 한다.
하부 전극은 폴리실리콘 또는 아몰포스 실리콘으로 형성하며, TaSix막을 형성하기 전에 H2SO4나 SC-1 세정 공정을 실시한 후 마지막 공정으로 HF 세정을 실시한다. 하부 전극의 표면에 선택적 MPS가 형성된다.
TaSix막은 ALD법으로 형성되며, ALD법은 Ta를 포함하는 반응 원료를 공급하여 반응로로 하부 전극의 실리콘과 반응시키는 제 1 단계 및 정화 가스를 이용하여 반응로 내부에서 반응하지 않고 잔류하는 반응 원료 및 반응 부산물을 제거하는 제 2 단계로 이루어지며, 제 1 및 제 2 단계는 반복실시 된다.
이때, 반응 원료는 TaCl5또는 TaH2F7을 사용하며, 약 100 내지 500℃의 온도로 유지되는 기화기에서 기회된 후 반응로로 공급된다. 반응로는 400 내지 650℃를 유지하며, 웨이퍼 가열온도를 350℃ 내지 500℃로 유지하고, 압력은 0.1Torr 내지 10Torr를 유지한다. 정화 가스는 N2가스 또는 아르곤 가스를 이용한다.
유전체막은 Ta205막을 증착하여 형성하고, 이후 저온 O2또는 N2O 플라즈마 처리, 고온의 O2or N2O 열처리, UV-O3를 이용한 후처리를 실시하며, 상기 Ta205증착 조건에 따라 상기의 후처리 공정 중 하나만 실시하거나, 2가지 이상을 선택하여 이중 후처리를 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 층간 절연막(12)을 형성한 후 소정 영역을 식각하여 반도체 기판(11)의 접합 영역을 노출시킨다. 전체 상부에 폴리실리콘(Poly-Si) 또는 아몰포스 실리콘(Amorphous Si; a-Si)을 형성하여 하부 전극(13)을 형성한다. 이후, 식각 공정시 발생된 파티클(Particle)등을 제거하기 위하여 H2SO4나 SC-1 세정을 진행한 후 HF 세정(HF last Cleaning)을 실시한다. 하부 전극(13)이 Si으로 형성되므로, 하부 전극(13)에 자연산화막(도시되지 않음)이 형성되기 때문에 HF 세정으로 제거한다.
하부 전극(13)은 메탈(Metal) 전극으로는 구조를 형성하기 어려우므로 Si으로 하부 전극 구조를 형성하고, a-Si은 선택적 MPS를 형성하여 하부 전극의 면적을 증가시키기 위하여 이용한다. 도 1a는 선택적 MPS를 도시하지 않은 상태이다. 하부 전극(13)은 통상의 공정을 통해 스택 실린더, 실린더, 핀, 스택(Stack Cylinder, Cylinder, Fin, Stack)형 구조 등으로 형성할 수 있으나, 실린더형 구조의 하부 전극(13)을 예로 하여 설명하기로 한다.
이때, 층간 절연막(12)이 식각된 영역에는 반도체 기판(11)의 접합 영역을 상부요소와 전기적으로 연결하기 위하여 콘택 플러그(도시되지 않음)를 형성할 수도 있다.
도 1b를 참조하면, 하부 전극(13)의 표면에 TaSix막(14)을 형성한다.
탄탈륨 실리사이드(TaSix; 14)막은 반응원료로 쓰이는 TaCl5를 약 100 내지 500℃이상으로 유지되는 기화기에서 기화시킨 후 일정량을 반응로에 주입하여 TaCl5에서 분해된 Ta과 하부 전극(13)인 Si과 반응시켜 형성한다. 이때, 반응로의 조건은 웨이퍼 가열온도를 350℃ 내지 500℃로 유지하고, 압력은 0.1Torr 내지 10Torr로 한다. 챔버의 온도는 TaCl의 분해와 Ta-Si의 반응성을 향상시키기 위하여 400 내지 650℃로 유지한다. 이때, 반응 원료를 연속적으로 공급하여 TaSix막을 형성하지 않고, TaCl5를 공급하는 단계와 반응하지 않고 잔류하는 반응 원료 및 반응 부산물을 제거하기 위하여 N2(or Ar Purge) 가스를 공급하는 단계로 이루어지는 2 스텝(Step)을 1 싸이클(Cycle)로 하는 단원자 증착(Atomic Layer Deposition) 방식으로 TaSix막을 형성하므로써 스텝 커버리지(Step coverage) 특성을 개선하고 염소(Cl)를 제거하여 커패시터(Capacitor)의 특성을 개선한다. 상기에서, Ta의 소오스로는 TaCl5대신 TaH2F7을 사용할 수 있다.
하부 전극(13)의 표면에 자연 산화막이 존재하게 되면, 산화막의 Si-O 본드(Bond)는 안정된 구조라 이 본드를 끊기 힘들어 TaSix가 잘 형성되지 않는다. 따라서, TaSix막(14)을 형성하기 전에, 도 1a에서 HF 세정을 마지막으로 진행하여 하부 전극(13) 표면에 산화막을 제거한 상태에서 TaSix막(14)을 형성하므로써 Si의 댕글링 본드(Dangling bond)와 Ta가 쉽게 결합하여 TaSix막(14)을 쉽게 형성한다.이렇게 하부 전극(13)의 표면에 TaSix막(14)을 형성하면 고온의 급속 열처리(RTP) 또는 RTN 처리를 진행할 필요가 없다.
도 1c를 참조하면, TaSix막(14)을 포함한 전체 구조 상부에 유전체막(15) 및 상부 전극(16)을 순차적으로 형성한다.
유전체막(15)은 Ta205막을 증착하여 형성하며, Ta205의 막질 강화와 Ta205에 포함되어 있는 산소 베이컨시(Oxygen Vacancy) 및 카본(Carbon) 계열의 불순물 제거를 위하여 후처리를 실시한다. 후처리 공정은 저온 O2또는 N2O 플라즈마 처리, 고온의 O2or N2O 열처리, UV-O3를 이용한 후처리 등이 있으며, Ta205증착 조건에 따라 상기의 후처리 공정 중 하나만 실시하거나, 2가지 이상을 선택하여 이중 후처리를 실시한다.
상술한 바와 같이, 본 발명은 하부 전극인 Si 표면에 내산화성과 열적 안정성이 우수한 TaSix막을 형성하므로써 커패시터의 정전 용량 및 누선 전류 특성을 개선하고, MIS 구조에서의 문제점인 누설 전류 특성도 향상시킴과 동시에 TaSix막을 단원자 증착법으로 형성하므로써 스텝 커버리지 특성을 향상시켜 커패시터 제조 공정의 신뢰성 및 전기적 특성을 향상시키는 효과가 있다.
Claims (11)
- 하부 전극의 전체 표면에 TaSix막을 형성한 후 유전체막 및 상부 전극을 순차적으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 폴리실리콘 또는 아몰포스 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 TaSix막을 형성하기 전에 H2SO4나 SC-1 세정 공정을 실시한 후 마지막 공정으로 HF 세정을 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 하부 전극은 표면에 선택적 MPS가 형성되는 것을 특징으로 하는 반도체소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 TaSix막은 ALD법으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 5 항에 있어서,상기 ALD법은 Ta를 포함하는 반응 원료를 공급하여 반응로로 하부 전극의 실리콘과 반응시키는 제 1 단계 및 정화 가스를 이용하여 상기 반응로 내부에서 반응하지 않고 잔류하는 반응 원료 및 반응 부산물을 제거하는 제 2 단계로 이루어지며, 상기 제 1 및 제 2 단계를 반복 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 반응 원료는 TaCl5또는 TaH2F7을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 반응원료를 약 100 내지 500℃의 온도로 유지되는 기화기에서 기회된 후 상기 반응로로 공급되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 반응로는 400 내지 650℃를 유지하며, 웨이퍼 가열온도를 350℃ 내지 500℃로 유지하고, 압력은 0.1Torr 내지 10Torr인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 6 항에 있어서,상기 정화 가스는 N2가스 또는 아르곤 가스를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 Ta205막을 증착하여 형성하고, 이후 저온 O2또는 N2O 플라즈마 처리, 고온의 O2or N2O 열처리, UV-O3를 이용한 후처리를 실시하며, 상기 Ta205증착 조건에 따라 상기의 후처리 공정 중 하나만 실시하거나, 2가지 이상을 선택하여 이중 후처리를 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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2001
- 2001-06-29 KR KR10-2001-0038438A patent/KR100418092B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100284132B1 (ko) * | 1994-03-22 | 2001-04-02 | 김영환 | 메모리 소자의 전하저장전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002738A (ko) | 2003-01-09 |
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