KR20000052627A - 고 유전율 실리케이트 재료의 화학 기상 증착 방법 - Google Patents

고 유전율 실리케이트 재료의 화학 기상 증착 방법 Download PDF

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윌크글렌디.
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

반도체 기판 위에 전자 장치를 제작하는 방법은, 반도체 기판 위에 도전성 구조를 형성하는 단계 (도 1의 단계 106); 및 도전성 구조와 반도체 기판 사이에 고 유전율 재료의 층을 형성하는 단계 (도 1의 단계 102)를 포함하며, 기상 실리콘 소스 및 제2 기상 재료 (Hf, Zr, La, Y, Sc, Ce 및 이들의 임의의 조합을 포함하는 군으로부터 선택되는 재료로 이루어짐)를 공급함으로써, 고 유전율 재료의 층이 형성된다.

Description

고 유전율 실리케이트 재료의 화학 기상 증착 방법{CHEMICAL VAPOR DEPOSITION OF SILICATE HIGH DIELECTRIC CONSTANT MATERIALS}
본 발명은 반도체 장치 제조 및 그 공정에 관한 것이며, 특히 실리케이트를 사용하는 고 유전율 재료의 제작 방법에 관한 것이다.
반도체 장치 제작 공정의 경향은 장치를 축소하여 주어진 영역에 더 많은 장치가 제작되도록 하는 것이다. 이 축소는 실질적으로 장치 모두에 영향을 끼쳐서, 각 부분이 축소된다. 용량이 커패시터의 두 판과 유전체 재료의 유효 면적간에 위치한 재료의 유전율에 비례하기 때문에, 이는 특히 게이트 구조와 커패시터에서 문제가 된다. 또한, 구조의 용량은 구조의 두 전극간의 거리에 역비례한다. 현재, SiO2가 게이트 유전체 재료로 선택되기 때문에, 이 층의 두께가 감소하여 커패시터 면적의 축소를 보상한다. 그런데, 이 산화층의 두께 감소는 몇 가지 이유에서 문제가 된다. 첫째, 이산화 실리콘층의 두께가 3 nm 이하로 감소되기 때문에, 산화층을 통한 누수가 과도하게 커진다. 또한, 산화막이 게이트 전극으로 유입되는 불순물을 가두는 효과적인 장벽으로 작용하지 않게 되어 채널 영역으로부터의 게이트 전극의 도전성을 증가시킨다. 둘째, 매우 얇은 층은, 자기 제한적인 공정으로부터 형성되지 않는다면, 재생될 수 있도록 제작되기가 매우 어렵다. 셋째, 얇은 층, 특히 게이트 절연체를, 다른 구조를 에칭하는 후속 공정을 사용하여 에칭하는 것은, 두꺼운 층보다 얇은 층에서 더 많은 부분이 제거되기 때문에, 두꺼운 층보다 얇은 층에 더 극적으로 영향을 미친다.
이 문제를 해결하기 위한 다른 접근 방법으로서, 게이트 절연 재료를 더 높은 유전율의 재료로 바꾸는 것이 있다. 예를 들어, BST, PZT, TiO2및 Ta2O5가 차세대 게이트 절연체로 간주되고 있다. 그런데, 이들 재료를 효과적인 게이트 유전체 재료로 만들기 위해 필요한 공정이 표준 트랜지스터 구조의 공정과 상충하기 때문에, 이들 재료는 각각 문제점을 노출한다. 더 구체적으로, 이들 재료 각각은 일반적으로 산소 대기에서 고온 어닐링함이 필요하여, 이 어닐링으로 인해, 아래의 기판 및 임의의 다른 노출된 산화가능한 구조를 매우 열화시킨다.
따라서 이산화 규소보다 고 유전율이고 (ε3.9) 표준 게이트 구조 공정 기술을 사용하여 처리하기가 비교적 용이한 새로운 재료가 사용될 필요가 있다.
기본적으로, 본 발명은, 게이트 유전체로서 산화층 또는 실리케이트층을 포함하는 게이트 구조 및 화학 기상 성장법(CVD)을 이용하여 이러한 구조를 제작하는 방법을 포함한다. 더 구체적으로, 본 발명의 게이트 절연체는, 바람직하게는 ZrSiOX또는 HfSiOX(여기서 0<X<4)로 이루어지지만, ZrO2또는 HfO2로도 이루어진다. 바람직하게는, 게이트 절연체는 대략 10에서 40 (더 바람직하게는 15에서 30)의 유전율을 갖는다. 다른 실시예에서, 본 발명의 유전체층은 커패시터 유전체로서 사용될 수 있다.
반도체 기판 위에 전자 장치를 제작하는 방법은, 반도체 기판 위에 도전성 구조를 형성하는 단계; 및 도전성 구조와 반도체 기판 사이에 고 유전율 재료를 형성하고, 기상 실리콘 소스 및 제2 기상 재료 (Hf, Zr, La, Y, Sc, Ce 및 이들의 임의의 조합을 포함하는 군으로부터 선택되는 재료로 이루어짐)를 공급하여 고 유전율 재료의 층이 형성되는 단계를 포함한다. 다른 실시예에서, 기체 산소 소스가 또한 공급된다. 또한 본 발명의 방법은 전자 장치를 임의의 대기에서 섭씨 600에서 900도의 온도로 두는 단계를 포함한다. 바람직하게는, 어닐링 단계의 대기는 O2, O3, N2, H2, NH3및 이들의 임의의 조합으로 이루어진다. 기상 실리콘 소스는, 바람직하게는, 실란, 디실란, 디클로로실란, 및 이들의 임의의 조합으로 이루어지고, 또한 캐리어 가스 (He, N2, Ar, 및 Ne)를 포함할 수 있다. 바람직하게는, 제2 기상 재료는 Zr(OC4H9)4, Hf(OC4H9)4, Zr(NO3)4, Hf(NO3)4, ZrCl4, HfCl4, ZrI4, HfI4, ZrBr4, HfBr4, Zr2(OPri)6(tmhd)2, Hf2(OPri)6(tmhd)2, 및 이들의 임의의 조합으로 이루어진다. 전자 장치는 커패시터 또는 트랜지스터일 수 있다.
본 발명의 또 다른 실시예는 반도체 기판 위에 고 유전율 재료를 제작하는 방법이며, 이 방법은, 챔버 내에 기상 실리콘 소스를 제공하는 단계; 및 챔버 내에 제2 기체 소스를 제공하고, 제2 기체 소스는 Hf, Zr, La, Y, Sc, Ce 및 이들의 임의의 조합을 포함하는 군으로부터 선택된 재료로 이루어지는 단계를 포함한다. 본 발명의 방법은 임의의 대기에서 섭씨 600에서 900도 온도에 고 유전율 재료를 두는 단계를 더 포함한다. 바람직하게는, 어닐링 대기는 O2, O3, N2, H2, NH3, 및 이들의 임의의 조합으로 이루어진다. 기상 실리콘 소스는, 바람직하게는, 실란, 디실란, 디클로로실란, 및 이들의 임의의 조합으로 이루어지고, 캐리어 가스 (He, N2, Ar, 및 Ne)를 포함할 수 있다. 바람직하게는, 제2 기상 재료는 Zr(OC4H9)4, Hf(OC4H9)4, Zr(NO3)4, Hf(NO3)4, ZrCl4, HfCl4, ZrI4, HfI4, ZrBr4, HfBr4, Zr2(OPri)6(tmhd)2, Hf2(OPri)6(tmhd)2, 및 이들의 임의의 조합으로 이루어진다. 제2 기상 소스는 산소 소스를 포함할 수 있다.
도 1은 본 발명의 제1 실시예의 방법을 예시하는 흐름도.
도 2a 내지 2c는 도 1에 예시된 본 발명의 방법을 사용하여 부분적으로 제작된 장치의 단면도.
<도면 부호의 주요 부분에 대한 설명>
202 : 반도체 기판
204 : 절연 구조(isolation structure)
206 : 유전체층
본 발명의 다음 설명은 도 1의 방법 및 도 2a 내지 2c의 장치 구조에 중점을 두었지만, 본 발명은 금속 게이트 또는 임의의 다른 유형의 게이트 구조와 함께 사용될 수 있고, 디스포저블 게이트(disposable gate)를 사용하거나 (참조로 포함된 경우에 예시된 바와 같음) 도시된 바와 같은 표준 공정 순서를 사용하여 제작될 수 있다. 본 발명의 유전체층은, 또한, 본 명세서에 참조로써 포함된, 계류 중인 미국 특허 공보 _______ (TI 사에 양도되었고 분류 번호 TI-24776P임)에 예시된 바와 같은 디스포저블 게이트 구조 공정 순서 내의 게이트 유전체로서 사용될 수 있다. 또한, 본 발명의 방법 및 그에 따라 형성된 유전체층이 커패시터의 두 전극간에서 유전체로서 사용될 수 있다.
선행 공정이 본 발명의 방법 이전에 수행될 수 있다. 이 선행 공정은 웨이퍼(202) 표면의 세정, 절연 영역(204)의 형성, 및 웨이퍼 일부의 도핑을 포함할 수 있다. 절연 구조(204)가 쉘로우 트렌치 절연 구조(shallow trench isolation structure; STI)로서 도 2a 내지 c에 도시되어 있으나, 어떤 유형의 절연 구조도 사용될 수 있다. 절연 구조의 예로서, LOCOS, STI, 및 접합 절연 구조를 포함한다.
대부분의 표준 공정 체제에서, 절연 구조의 형성 및 기판 불순물의 주입에 선행하여, 얇은 산화층을 웨이퍼 상에 성장시킨다. 얇은 산화층이 사용되면, 바람직하게는, 단계 102 이전에 제거될 것이다. 바람직하게는, 얇은 산화층의 제거는 산화 에칭 또는 디글레이즈(deglaze) 단계에서 수행된다. 이 공정은, 바람직하게는, 실질적으로 절연 구조(204)에 영향을 미치지 않으면서 보호 산화층을 제거하기 위해 웨이퍼를 HF 솔루션에 주입하는 것을 포함한다.
도 1의 단계 102 및 도 2a를 참조하여, 층(206)이 기판 전체에 걸쳐 형성된다. 단계 102에서, 층(206)은 절연 구조 상에 형성되지 않을 수 있고 (도 2a에 도시됨), 바람직하게는 마스킹 처리에 의해, 절연 구조(204)로부터 선택적으로 제거되거나, 절연 구조(204) 상에 형성되어 (도시 생략) 유지될 수 있다. 바람직하게는, 층(206)은, 천이 금속 (Hf, Zr, La, Y, Sc, 및/또는 Ce 등과 같음), 실리콘 [층(208)이 실리케이트일 때임] 및 잠재적으로 산소 및/또는 질소로 구성될 수 있다. 바람직하게는 층(206)은 HfSiOX, ZrSiOX, LaSiOX, YSiOX, ScSiOX, CeSiOX, Hf, HfSi2, Zr, ZrSi2, La, LaSiX, Y, YSiX, Sc, ScSiX, Ce, 또는 CeSiX로 구성될 수 있고, 바람직하게는 4에서 10 nm 두께 (더 바람직하게는 4에서 6 nm 두께)이다.본 발명의 방법을 사용하여, 층(206)이 화학 기상 성장법으로 형성된다. 본 발명의 몇가지 실시예들은 본 발명의 실리케이트층을 형성하기 위해 사용될 수 있다.
다음 각 실시예에서, 기호 M은 Hf 또는 Zr 또는 Hf 및 Zr과 유사한 원하는 성질을 갖는 금속 (위에 열거한 La, Y, Sc 또는 Ce 등임)을 지칭한다. 각 실시예에서는 캐리어 가스 (헬륨, 질소, 아르곤, 네온, 혹은 이들의 임의의 결합)와 결합되거나 혹은 그렇지 않은 프리커서(precursor)를 이용한다. 바람직하게는 본 실시예의 프리커서는 금속 소스 M, 실리콘 소스 (바람직하게는 실란, 디실란, 및/또는 디클로로실란)로 이루어질 수 있으며, 산소 및/또는 질소 소스로 이루어질 수도 있다. 산소 소스는 O2, O3또는 플라즈마 소스 같은 다른 산소 소스일 수 있다. 산소 및/또는 질소 소스가 프리커서에 제공되지 않는다면, 산소 및/또는 질소를 층(206)에 통합하기 위해 어닐링 단계 104가 수행될 수 있다.
본 발명의 실시예에서, 기상의 실란, 디실란 또는 디클로로실란 (캐리어 가스와 함께 - 바람직하게는 10% 정도 혼합함)과 함께 기상의 M(NO3)4조합이 챔버 내로 주입된다. 바람직하게는, M(NO3)4의 유속은 대략 5에서 20 sccm (더 바람직하게는 10 sccm 정도임)이고 실란 (및 캐리어 가스)의 유속은 대략 1에서 20 sccm (더 바람직하게는 1에서 10 sccm 정도임) 이다. 챔버의 대기 온도는 대략 섭씨 60에서 120도 (더 바람직하게는 섭씨 70도 정도임) 이고, 기판 온도는 대략 섭씨 200에서 600도 (더 바람직하게는 섭씨 300에서도 정도임)이다. 앞서 설명한 본 발명의 장점은 탈탄소 및 과도한 물을 덜 형성할 것 같다는 데 있다.
본 발명의 다른 실시예에서, 가스 형태로 금속과 결합한 t형의 부탄산화물 M(OC4H9)이 (바람직하게는 캐리어 가스와 함께) 가스 형태의 실란과 함께 챔버 내에 제공된다 (바람직하게는 캐리어 가스와 함께- 바람직하게는 10% 캐리어 가스와 90% 실란). 바람직하게는, M(OC4H9)의 유속은 5 내지 15 sccm (좀 더 바람직하게는 대략 10 sccm)이고 실란 (및 캐리어 가스)의 유속은 대략 1 내지 20 sccm (좀 더 바람직하게는 대략 1 내지 10 sccm)이다. 챔버의 대기 온도는 바람직하게는 60 내지 120C (좀더 바람직하게는 70 C)이고 기판 온도는 바람직하게는 400 내지 700 C (좀 더 바람직하게는 450 C 내지 600 C)이다.
본 발명의 다른 실시예에서, 금속 가스 소스는 MCl4, MI4, 또는 MBr4를 포함할 수 있다. 실리콘 가스 소스는 실란, 디실란, 디클로로실란을 포함할 수 있고 He, Ar, N2또는 NE등의 캐리어 가스를 더 포함할 수 있다. 또한, (O2또는 O3등의) 산소 가스 소스가 포함될 수 있고 또는 산소 또는 오존 분위기에서 후속하여 (선택적 어닐링 단계(104)에서와 같은) 어닐링을 실시할 수 있다. 이러한 공정 동안의 기판 온도는 바람직하게는 대개 200 내지 600 C (좀더 바람직하게는 300 내지 500 C)이다. 염소 및 브롬의 반응성이 매우 강하고, 염소가 부식성이 있기 때문에, 이 가스중 하나를 사용한다면, 비강철 반응기 (바람직하게는 석영 반응기)를 사용해야 한다.
본 발명의 다른 실시예에서, 금속 가스 소스는 M2(OPri)(tmhd)2를 포함하고 실리콘 소스는 바람직하게는 실란, 디실란, 또는 디클로로실란을 포함한다. 바람직하게는, 이러한 공정 동안의 기판 온도는 대략 400 내지 700 C (좀더 바람직하게는 450 내지 600 C)이다. 산소 소스가 사용될 수 있거나 산소 또는 오존 분위기에서 어닐링을 수행할 수 있다 (단계 104 등).
도 1 및 도 2b의 단계(104)를 참조하여, 실리콘과 전이 금속의 조성물을 포함하는 층(206)의 전기적 특성을 개선하기 위해, 또는 좀 더 바람직하게는 이미 존재하는 규소층의 품질을 개선하기 위해 어닐링이 수행된다. 예를 들어, 층(206)이 Hf, HfSi2, Zr 또는 ZrSi2을 포함한다면 각각 HfOX, HfSiOX, ZrOX, 또는 ZrSiOx로 또는 좀 더 바람직하게는 층이 이미 HfSiOX라면, 가스 (바람직하게는 90% N2: 10% H2를 사용) 형성 시 어닐링 공정에서 규소막에서의 결함을 제거하게 되므로써, 층의 전기적 특성을 개선한다. 대안적으로, 산소 함유 대기에서의 어닐링은 x값을 증가시킴으로써 규소의 산소 함유량을 증가시킬 것이다. 바람직하게는, 어닐링 공정(104)은 350 내지 500 C 온도 (좀더 바람직하게는 450 C)에서 90% N2대 10% H2분위기에서 10 내지 30분 동안 (좀 더 바람직하게는 30분); 대략 400 내지 900 C 온도의 O2분위기에서 15 내지 60초동안 (바람직하게는 30초); 25 내지 400 C 온도에서 O3분위기에서; 또는 500 내지 600 C 온도에서 N2또는 NH3중 어느 하나로 수행된다. 최선의 결과를 주도록 하는 나머지 온도 및 분위기의 조합을 사용할 수도 있다. 바람직하게는, 층(206)은 어닐링 공정(104)에서 산소 함유 및/또는 질소 함유 대기에서 10 내지 120초 동안 (좀 더 바람직하게는 20 내지 45초 정도- 더 바람직하게는 30초 정도)의 상승된 온도에서 처리된다.
도 1 및 2c의 공정(106)을 참조하면, 도전 게이트 전극층(210)이 형성된다. 바람직하게는, 층(210)은 다결정 실리콘, 다결정 실리콘 게르마늄, 도핑된 다결정 실리콘, 도핑된 다결정 실리콘 게르마늄, 텅스텐, 티타늄, 텅스텐 질화물, 티타늄 질화물, 백금, 알루미늄, 상기 하나 이상을 포함하여 적층된 이들의 조성물을 포함한다. 층(210)은 바람직하게는 기본적인 반도체 공정 단계를 사용하여 형성되고 기준 트랜지스터 형성에 공통적으로 사용된 두께로 된다.
상술한 바와 같이, 본 발명에 따르면, 어닐링으로 인해 아래의 기판 및 임의의 다른 노출된 산화가능한 구조를 열화시키지 않도록, 실리케이트를 사용하여 고 유전율 재료를 제작할 수 있다.
상기에서 본원 발명의 특정한 실시예를 설명하였다 하더라도, 이것이 본 발명의 범주를 제한하는 것으로 간주되어서는 안된다. 당업자라면 방법론적인 견지에서 다양한 실시예들이 가능함을 알 것이다. 본 발명의 범주는 단지 첨부된 청구범위에 의해서만 한정된다.

Claims (17)

  1. 반도체 기판 상에 전자 장치를 제조하는 방법에 있어서,
    상기 반도체 기판 상에 도전성 구조를 형성하는 단계, 및
    상기 도전성 구조와 상기 반도체 기판 사이에 고유전율 재료층을 형성하는 단계- 상기 고유전율 재료층은 가스 실리콘 소스와, Hf, Zr, La, Y, Sc, Ce 및 그 조성물로 구성된 군으로부터 선택된 재료를 포함하는 제2 가스 재료를 공급함으로써 형성됨-
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 고유전율 재료층은 가스 산소 소스를 공급함으로써 형성되는 방법.
  3. 제1항에 있어서, 상기 전자 장치를 600 및 900 C 사이의 분위기에서 처리하는 방법.
  4. 제3항에 있어서, 상기 분위기는 O2, O3, N2, H2, NH3, 및 그 조성물로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  5. 제1항에 있어서, 상기 가스 실리콘 소스는 실란, 디실란, 디클로로실란, 및 그 조성물로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  6. 제5항에 있어서, 상기 가스 실리콘 소스는 캐리어 가스(carrier gas)를 포함하는 방법.
  7. 제6항에 있어서, 상기 캐리어 가스는 He, N2, Ar, 및 Ne로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  8. 제1항에 있어서, 상기 제2 가스 재료는 Zr(OC4H9)4, Hf(OC4H9)4, Zr(NO3)4, Hf(NO3)4, ZrCl4, HfCl4, ZrI4, HfI4,ZrBr4, HfBr4, Zr2(OPri)6(tmhd)2, Hf2(OPri)6(tmhd)2및 그 조성물로 구성된 가스를 포함하는 방법.
  9. 제1항에 있어서, 상기 전자 장치는 캐패시터 또는 트랜지스터인 방법.
  10. 반도체 기판 상에 고유전율 재료를 제조하는 방법에 있어서,
    챔버 내에 실리콘 가스 소스를 제공하는 단계, 및
    상기 챔버 내에 제2 가스 소스를 제공하는 단계- 상기 제2 가스 소스는 Hf, Zr, La, Y, Sc, Ce 및 그 조성물로 구성된 군으로부터 선택된 재료를 포함함-
    를 포함하는 방법.
  11. 제10항에 있어서,
    600 및 900 C 사이의 분위기에서 상기 고유전율 재료를 처리하는 방법.
  12. 제11항에 있어서, 상기 분위기는 O2, O3, N2, H2, NH3, 및 그 조성물로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  13. 제10항에 있어서, 상기 실리콘 가스 소스는 실란, 디실란, 디클로로실란, 및 그 조성물로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  14. 제13항에 있어서, 상기 실리콘 가스 소스는 캐리어 가스를 포함하는 방법.
  15. 제14항에 있어서, 상기 캐리어 가스는 He, N2, Ar 및 Ne로 구성된 군으로부터 선택된 가스를 포함하는 방법.
  16. 제10항에 있어서, 상기 재료는 Zr(OC4H9)4, Hf(OC4H9)4, Zr(NO3)4, Hf(NO3)4, ZrCl4, HfCl4, ZrI4, HfI4,ZrBr4, HfBr4, Zr2(OPri)6(tmhd)2, Hf2(OPri)6(tmhd)2및 그 조성물로 구성된 가스를 포함하는 방법.
  17. 제1항에 있어서, 상기 제2 가스 소스는 산소를 포함하는 방법.
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