KR100520633B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

실리콘기판(10) 상에 게이트절연막(11)을 개재하여 게이트전극(12)이 형성되어 있다. 게이트절연막(11)은 실리콘함유 하프늄 옥사이드막으로 이루어지는 고유전율막(11a)과, 고유전율막(11a)의 하측에 형성되어 있고, 하프늄을 포함하는 실리콘질화산화막으로 이루어지는 하부 배리어막(11b)을 갖는다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 게이트절연막에 이용되는 고유전율막에 관한 것이다.
최근의 반도체장치에서의 고집적화 및 고속화에 대한 기술의 진전에 따라, MOSFET의 미세화가 진행되고 있다. 미세화에 따라 게이트절연막의 박막화를 진행시키면 터널전류에 의한 게이트 누설전류의 증대 등의 문제점이 나타나고 있다. 이 문제점을 억제하기 위해, 하프늄 옥사이드(HfO2)나 지르코늄 옥사이드(ZrO2) 등의 고유전율재료를 이용한 게이트절연막(이하, high-k 게이트절연막이라 함)에 의해, 얇은 SiO2 환산막두께(이하, EOT라 함)를 실현하면서 물리적 막두께를 두껍게 하는 방법이 연구되고 있다.
예를 들면, USP6013553에 기재되어 있는 종래의 high-k 게이트절연막의 형성방법은 다음과 같다. 우선, 실리콘기판 상에 SiO2층 등의 산화물층을 형성한 후, 해당 산화물층 상에 스퍼터법 또는 플라즈마 CVD법 등으로 지르코늄 또는 하프늄으로 이루어지는 금속막을 증착한다. 그 후, 해당 금속막에 대하여, 예를 들어, NO 등의 가스를 이용한 산질화 처리를 행하여, 옥시질화 지르코늄(ZrOxNy) 또는 옥시질화 하프늄(HfOxNy)으로 이루어지는 high-k 게이트절연막을 형성한다.
그러나, 종래의 high-k 게이트절연막에서는 제조프로세스 중의 고온처리에 의한 열이력이 가해진 경우에 게이트절연막을 구성하는 고유전율재료가 결정화되어 버리고, 그 결과로 생긴 결정입계 또는 결함준위를 통한 전기전도에 의해 누설전류의 증가가 발생한다는 문제점이 생긴다. 즉, 종래의 high-k 게이트절연막의 열적 안정성은 불충분하였다.
도 1은 본 발명의 제 1 실시예에 관한 반도체장치의 단면도.
도 2는 HfO2에 첨가하는 Si량과, HfO2의 결정화 온도 및 열적 안정성 보증온도와의 관계를 나타내는 도면.
도 3은 여러가지 프로세스 최고온도에 대응하여 구해진 열적 안정성을 유지할 수 있는 Hf 실리케이트 조성의 허용범위를 나타내는 도면.
도 4는 HfO2막에 첨가하는 Si량과 HfO2막의 비유전율과의 관계를 나타내는 도면.
도 5는 HfO2막에 첨가하는 Si량과 HfO2막의 신뢰성 수명과의 관계를 나타내는 도면.
도 6은 HfO2막에 첨가하는 Si량과 HfO2막의 열적 안정성 및 신뢰성과의 관계를 나타내는 도면.
도 7의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 8의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 9의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에서의 PDA의 작용을 설명하기 위한 도면.
도 10은 열처리에 의해 HfO2막으로부터 탈리되어 가는 수소를 TDS법으로 측정한 결과를 나타내는 도면.
도 11은 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에서의 Hf-t-butoxide를 이용한 CVD법에 의해 형성된 H함유 HfO2막에 대하여 열처리 후에 C-V 측정을 행한 결과를 나타내는 도면.
도 12는 비교예로서 수소를 포함하지 않는 소스를 이용한 CVD법에 의해 형성된 H비함유 HfO2막에 대하여 열처리 후에 C-V 측정을 행한 결과를 나타내는 도면.
도 13은 Si 기판 / Sin막 / HfO2막 / 폴리실리콘막의 적층구조를 갖는 MOS 커패시터에서, H함유 HfO2막(본 발명의 제 2 실시예) 및 H비함유 HfO2막(비교예)을 각각 이용한 경우의 열적 안정성을 비교한 결과를 나타내는 도면.
도 14는 MOS 커패시터의 절연막인 HfO2막에 대하여 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법의 PDA를 행한 경우의 HfO2막 성막 직후의 물리막두께와 MOS 커패시터 완성 후의 누설전류와의 관계를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 20 : 실리콘기판 11, 25 : 게이트절연막
12, 26 : 게이트전극 13, 27 : 불순물확산층
11a : 고유전율막 11b, 21 : 하부 배리어막
11c, 23 : 상부 배리어막 21A : Si3N4막
22A : HfO2막 21B : SiON막
22 : 실리콘함유 HfO2막 24 : 폴리실리콘막
상기를 감안하여 본 발명은 높은 비유전율이 확보되어 있으면서 열적으로 안정된 게이트절연막을 이용한 반도체장치를 실현할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 반도체장치는, 기판 상에 형성된 게이트절연막과, 게이트절연막 상에 형성된 게이트전극을 구비하며, 게이트절연막은 하나의 금속, 산소 및 실리콘을 포함하는 고유전율막과, 고유전율막의 하측에 형성되어 있고, 하나의 금속, 산소, 실리콘 및 질소를 포함하는 하부 배리어막을 가지며, 고유전율막은 비결정상태(amorphous)를 갖는다.
본 발명의 반도체장치에 의하면, 게이트절연막을 구성하는 고유전율막이 실리콘을 포함하기 때문에, 제조프로세스 중의 고온처리(예를 들어, 900℃ 정도의 불순물 활성화 열처리)에 의해 고유전율막이 결정화하는 것을 방지할 수 있다. 이 때문에, 완성 후의 반도체장치에서 고유전율막이 대부분 비결정상태로 유지되므로, high-k 게이트절연막에 누설전류가 생기는 것을 억제할 수 있다. 따라서, high-k 게이트절연막의 열적 안정성이 향상되기 때문에, 내열성이 우수한 반도체장치를 실현할 수 있는 동시에, 반도체장치의 제조에서의 프로세스마진을 크게 할 수 있다.
또, 본 발명의 반도체장치에 의하면, 게이트절연막에서의 고유전율막의 하측에 하부 배리어막이 존재하기 때문에, 고유전율막과 기판이 반응하는 것을 방지할 수 있다. 또, 하부 배리어막에 고유전율막과 동일한 금속이 포함되어 있기 때문에, 하부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
본 발명의 반도체장치에서, 게이트절연막은 고유전율막의 상측에 형성된 상부 배리어막을 갖고, 해당 상부 배리어막은 하나의 금속, 산소 및 질소를 포함하는 것이 바람직하다.
이와 같이 하면, 게이트전극재료와 고유전율막재료가 서로 확산되는 것을 방지할 수 있다. 또, 상부 배리어막에 고유전율막과 동일한 금속이 포함되어 있기 때문에, 상부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
본 발명의 반도체장치에서, 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 고유전율막의 조성을 MxSiyO(단, x > 0 이고 y > 0)로 표기했을 때에,
0.23y / (x + y)0.90인 것이 바람직하다.
이와 같이 하면, high-k 게이트절연막의 비유전율을 충분히 유지하면서, 900℃ 정도의 열처리에 대해서도 high-k 게이트절연막의 열적 안정성을 확실하게 유지할 수 있다.
본 발명의 반도체장치에서, 하나의 금속, 산소 및 실리콘을 각각 M, 0 및 Si로 하여 고유전율막의 조성을 MxSiy0(단, x > 0 이고 y > 0)로 표기했을 때에,
0.23y / (x + y)0.30인 것이 바람직하다.
이와 같이 하면, high-k 게이트절연막의 신뢰성 수명을 충분히 유지하면서 900℃ 정도의 열처리에 대해서도 high-k 게이트절연막의 열적 안정성을 확실하게 유지할 수 있다.
본 발명의 반도체장치에서, 하나의 금속은 하프늄 또는 지르코늄이고, 하나의 금속, 산소, 실리콘 및 질소를 각각 M, O, Si 및 N으로 하여 하부 배리어막의 조성을 MxSiyON(단, x > 0 이고 y > 0)으로 표기했을 때에,
x / (x + y)0.10인 것이 바람직하다.
이와 같이 하면, 하부 배리어막의 비유전율을 확실하게 높게 할 수 있다.
본 발명의 반도체장치에서, 게이트전극은 금속게이트전극이어도 된다.
본 발명에 관한 제 1 반도체장치의 제조방법은 기판 상에 하나의 금속, 산소 및 소정의 물질을 포함하는 고유전율막을 형성하는 공정과, 고유전율막에 대하여 열처리를 행함으로써, 고유전율막에서 소정의 물질을 탈리(脫離)시켜서 고유전율막의 내부에 홀을 형성한 후, 당해 홀을 통해 기판측으로부터 실리콘을 고유전율막 내로 확산시켜 실리콘함유 고유전율막을 형성하는 공정과, 실리콘함유 고유전율막 상에 게이트전극이 되는 도전막을 형성하는 공정을 구비하고 있다.
제 1 반도체장치의 제조방법에 의하면, 소정의 물질을 포함하는 고유전율막에 대하여 열처리를 행함으로써 고유전율막으로부터 소정의 물질을 탈리(脫離)시킬 수 있고, 그로 인하여 형성된 홀을 통해 실리콘을 고유전율막 내로 확산시켜 실리콘함유 고유전율막을 형성할 수 있다. 이 때문에, 고유전율막 내에 실리콘을 효율적으로 포함시킬 수 있는 동시에, 최종적으로 홀이 소실되어 실리콘함유 고유전율막의 치밀화가 진행된다. 여기서, 실리콘함유 고유전율막은 제조프로세스 중의 고온처리에 의해 결정화되기 어렵기 때문에, 실리콘함유 고유전율막이 장치완성 후에도 대부분 비결정상태로 유지된다. 그 결과, 실리콘함유 고유전율막을 갖는 게이트절연막, 즉, high-k 게이트절연막에 누설전류가 생기는 것을 억제할 수 있다. 따라서, high-k 게이트절연막의 열적 안정성이 향상되기 때문에, 내열성이 우수한 반도체장치를 실현할 수 있는 동시에, 반도체장치의 제조에서의 프로세스마진을 크게 할 수 있다.
제 1 반도체장치의 제조방법에서, 소정의 물질은 수소인 것이 바람직하다.
이와 같이 하면, 고유전율막 내로 실리콘을 확실하게 확산시킬 수 있다.
제 1 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정보다 전에, 기판 상에 실리콘, 질소 및 소정의 물질을 포함하는 절연막을 형성하는 공정을 구비하며, 고유전율막에 대하여 열처리를 행하는 공정은 절연막에 포함되는 실리콘을 고유전율막 내로 확산시키는 공정과, 고유전율막에 포함되는 하나의 금속을 절연막 내로 확산시킴으로써 하부배리어막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고유전율막 내에 실리콘을 확실하게 포함시킬 수 있다. 또, 고유전율막 또는 실리콘함유 고유전율막과 기판이 반응하는 것을 방지할 수 있다. 또, 하부 배리어막에 실리콘함유 고유전율막과 동일한 금속을 포함시킬 수 있기 때문에, 하부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
제 1 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 하나의 금속과 소정의 물질을 포함하는 소스프리커서(source precursor)를 이용한 CVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 소정의 물질을 포함하는 고유전율막을 확실하게 형성할 수 있다.
제 1 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 하나의 금속을 포함하는 소스프리커서와, 소정의 물질을 포함하는 소스가스를 이용한 CVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 소정의 물질을 포함하는 고유전율막을 확실하게 형성할 수 있다.
제 1 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 소정의 물질을 포함하는 분위기 중에서 하나의 금속을 포함하는 타겟(target)을 이용한 PVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 소정의 물질을 포함하는 고유전율막을 확실하게 형성할 수 있다.
본 발명에 관한 제 2 반도체장치의 제조방법은, 기판 상에 하나의 금속, 산소 및 수소를 포함하는 고유전율막을 형성하는 공정과, 고유전율막에 대하여 열처리를 행함으로써, 고유전율막에서 상기 소정의 물질을 탈리(脫離)시켜서 상기 고유전율막의 내부에 홀을 형성한 후, 당해 홀을 통해 실리콘을 고유전율막 내로 확산시켜 실리콘함유 고유전율막을 형성하는 공정과, 실리콘함유 고유전율막 상에 게이트전극이 되는 도전막을 형성하는 공정을 구비하고 있다.
제 2 반도체장치의 제조방법에 의하면, 수소를 포함하는 고유전율막에 대하여 열처리를 행함으로써, 고유전율막으로부터 수소를 탈리시킬 수 있고, 그로 인하여 형성된 홀을 통해 실리콘을 고유전율막 내로 확산시켜 실리콘함유 고유전율막을 형성할 수 있다. 이 때문에, 고유전율막 내에 실리콘을 효율적으로 포함시킬 수 있는 동시에, 최종적으로 홀이 소실되어 실리콘함유 고유전율막의 치밀화가 진행된다. 여기서, 실리콘함유 고유전율막은 제조프로세스 중의 고온처리에 의해 결정화되기 어렵기 때문에, 실리콘함유 고유전율막의 대부분이 장치완성 후에도 비결정상태로 유지된다. 그 결과, 실리콘함유 고유전율막을 갖는 게이트절연막, 즉 high-k 게이트절연막에 누설전류가 생기는 것을 억제할 수 있다. 따라서, high-k 게이트절연막의 열적 안정성이 향상되기 때문에, 내열성이 우수한 반도체장치를 실현할 수 있는 동시에, 반도체장치의 제조에서의 프로세스 마진을 크게 할 수 있다.
제 2 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정보다 전에, 기판 상에 실리콘, 질소 및 수소를 포함하는 절연막을 형성하는 공정을 구비하며, 고유전율막에 대하여 열처리를 행하는 공정은 절연막에 포함되는 실리콘을 고유전율막 내로 확산시키는 공정과, 고유전율막에 포함되는 하나의 금속을 절연막 내로 확산시킴으로써 하부 배리어막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 고유전율막 내에 실리콘을 확실하게 포함시킬 수 있다. 또, 고유전율막 또는 실리콘함유 고유전율막과 기판이 반응하는 것을 방지할 수 있다. 또, 하부 배리어막에 실리콘함유 고유전율막과 동일한 금속을 포함시킬 수 있기 때문에, 하부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
제 2 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 하나의 금속과 수소를 포함하는 소스프리커서를 이용한 CVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 수소를 포함하는 고유전율막을 확실하게 형성할 수 있다.
제 2 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 하나의 금속을 포함하는 소스프리커서와 수소를 포함하는 소스가스를 이용한 CVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 수소를 포함하는 고유전율막을 확실하게 형성할 수 있다.
제 2 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정은 수소를 포함하는 분위기 중에서 하나의 금속을 포함하는 타겟을 이용한 PVD법에 의해 고유전율막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 수소를 포함하는 고유전율막을 확실하게 형성할 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 하나의 금속은 하프늄 또는 지르코늄인 것이 바람직하다.
이와 같이 하면, 실리콘함유 고유전율막의 비유전율을 확실하게 높게 할 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 고유전율막에 대하여 열처리를 행하는 공정과 도전막을 형성하는 공정과의 사이에, 실리콘함유 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 게이트전극재료와 고유전율막재료가 서로 확산되는 것을 방지할 수 있다. 또, 상부 배리어막에 고유전율막과 동일한 금속을 포함시킬 수 있기 때문에, 상부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 고유전율막을 형성하는 공정과 고유전율막에 대하여 열처리를 행하는 공정과의 사이에, 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 게이트전극재료와 고유전율막재료가 서로 확산되는 것을 방지할 수 있다. 또, 상부 배리어막에 고유전율막과 동일한 금속을 포함시킬 수 있기 때문에, 상부 배리어막의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막 전체의 비유전율을 높게 할 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 고유전율막에 대하여 열처리를 행하는 공정에서의 열처리온도는 600℃ 이상이면서 850℃ 이하인 것이 바람직하다.
이와 같이 하면, 고유전율막으로부터 소정의 물질 또는 수소를 확실하게 탈리시킬 수 있고, 그로 인하여 고유전율막 내로 실리콘을 확실하게 확산시킬 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 실리콘함유 고유전율막의 조성을 MxSiy0(단, x > O 이고 y > O)으로 표기하는 동시에, 제조프로세스에서의 최고온도를 T[℃]로 표기했을 때에,
T6.69·y/(x+y)+749.4인 것이 바람직하다.
이와 같이 하면, 실리콘함유 고유전율막을 갖는 high-k 게이트절연막의 열적 안정성을 확실하게 유지할 수 있다.
이 경우, 게이트전극은 실리콘을 포함하는 재료로 이루어지고,
y/(x+y)0.30인 것이 바람직하다.
이와 같이 하면, 실리콘함유 고유전율막을 갖는 high-k 게이트절연막의 신뢰성 수명을 충분히 유지할 수 있다.
제 1 또는 제 2 반도체장치의 제조방법에서, 게이트전극은 금속게이트전극이고, 도전막을 형성하는 공정보다 후에 기판에 대하여 열처리를 행하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 실리콘함유 고유전율막을 갖는 high-k 게이트절연막 내의 결함을 한층 더 줄일 수 있다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 관한 반도체장치, 구체적으로는 MISFET에 대하여 도면을 참조하여 설명한다.
도 1은 제 1 실시예에 관한 반도체장치의 단면 구성을 나타낸다.
도 1에 나타내는 바와 같이, 실리콘기판(10) 상에 게이트절연막(11)을 개재하여 게이트전극(12)이 형성되어 있다. 또, 실리콘기판(10)에서의 게이트전극(12)의 양측에는 소스영역 또는 드레인영역이 되는 불순물확산층(13)이 형성되어 있다. 게이트절연막(11)은 절연성 금속산화물로 이루어지는 고유전율막(11a)과, 고유전율막(11a)의 하측에 형성된 하부 배리어막(11b)과, 고유전율막(11a)의 상측에 형성된 상부 배리어막(11c)을 갖고 있다.
구체적으로는, 고유전율막(11a)은 높은 비유전율을 갖는 하프늄 옥사이드(HfO2)에 실리콘이 포함된 물질, 즉 실리콘함유 하프늄 옥사이드(HfxSiy O2(단, x > y >O))로 구성되어 있다. 또, 실리콘기판(10)과 고유전율막(11a)의 반응을 방지하는 하부 배리어막(11b)은 예를 들어, 하프늄을 포함하는 실리콘질화산화막으로 이루어진다. 또, 고유전율막(11a)과 게이트전극(12)의 반응을 방지하는 상부 배리어막(11c)은 예를 들어, 질소를 포함하는 실리콘함유 하프늄 옥사이드막으로 이루어진다. 즉, 하부 배리어막(11b) 및 상부 배리어막(11c)은 고유전율 배리어막이다. 또, 게이트전극(12)은 예를 들어, 인이 도프된 폴리실리콘막으로 이루어진다.
또, 고유전율막(11a)이 질소를 포함하고 있어도 된다. 또, 게이트절연막(11)의 물리적 막두께가 4nm 정도인 경우, 고유전율막(11a)의 물리적 막두께는 2nm 정도이고, 하부 배리어막(11b)의 물리적 막두께는 1nm약(弱)이고, 상부 배리어막(11c)의 물리적 막두께는 1nm강(强)이다. 또, 고유전율막(11a), 하부 배리어막(11b) 및 상부 배리어막(11c)은 모두 비결정상태(amorphous)이다.
본 실시예에서, 고유전율막(11a)이 되는 HfO2막에 실리콘을 포함시킨 이유는 고유전율막(11a)의 열적 안정성을 유지하기 위해서이다. 바꿔 말하면, 실리콘을 포함하는 고유전율막(11a)은 고온의 열처리가 가해진 경우에도 결정화되기 어려우므로(혹은 부분적으로만 결정화되고 비결정상태인 채로 유지되므로), 결정입계 또는 결함준위에 기인한 누설전류의 증가를 억제할 수 있기 때문이다. 이하, 도면을 참조하여 구체적으로 설명한다.
도 2는 HfO2에 첨가하는 실리콘(Si)양과 HfO2의 결정화 온도 및 열적 안정성 보증온도와의 관계를 나타낸다. 여기서, 결정화 온도는 비결정상태에서 결정상태로 변화하기 시작하는 온도이다. 즉, 결정화 온도를 경계로 하여 상태변화가 시작되므로, 결정화 온도를 초과해도 즉시 물체(HfO2) 전체가 결정화되는 것은 아니다.
도 2에서, 횡축은 단위체적의 HfO2에 포함되는 Si 원자의 수(이하, Si 농도라 함)와 단위체적의 HfO2에 포함되는 Hf 원자의 수(이하, Hf 농도라 함)의 합에 대한 Si 농도의 비 X1(%표시)을 나타낸다. 즉, 횡축좌단(X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100 = 0%)은 Si가 전혀 포함되지 않은 HfO2를 나타내며, 횡축우단(X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100 = 100%)은 Hf가 전혀 포함되지 않은 SiO2를 나타낸다. 또, 종축은 온도를 나타낸다.
도 2에 나타내는 바와 같이, 비X1의 증가에 따라, 즉 Si 첨가량의 증가에 따라, HfO2의 결정화 온도 및 열적 안정성 보증온도는 상승한다. 즉, HfO2에 실리콘을 가함으로써, HfO2의 열적 안정성이 증가되어 가는 것을 알 수 있다. 이것은 Si량을 늘림으로써 Si 함유 HfO2 즉, Hf 실리케이트재료가 비결정상태를 유지하기 쉽게 되며, 그 결과 고온 하에서도 HfO2막 전체가 결정화되기 어렵게 되어 비결정상태인 채로 유지되기 때문이다.
여기서, 열적 안정성 보증온도는 HfO2로 이루어지는 절연막을 갖는 MOS 커패시터구조에 대하여 RTP(rapid thermal process) 장치에 의해 1atm의 N2 가스 중에서 30초간의 어닐처리를 행하는 경우에 절연막에 급격한 누설전류의 증대가 생기기 시작하는 어닐온도이다. 따라서, 열적 안정성 보증온도보다 낮은 온도에서는 Si 함유 HfO2막을 이용한 MOS 커패시터구조에서의 누설전류 및 용량은 이상적인 값을 나타낸다. 한편, 열적 안정성 보증온도보다 높은 온도에서는 Si 함유 HfO2막에서의 국소적인 결함의 급증에 기인하여, MOS 커패시터의 누설전류가 급격하게 3자리수 정도나 증가한다. 이 때, C-V(Capacitance-Voltage) 측정에서, Accumulation(축적)상태에서의 용량이 발산되는 결과, MOS 커패시터의 용량측정이 불가능해진다. 즉, 열적 안정성 보증온도보다 높은 온도에서는, Si 함유 HfO2막을 이용한 MOS 커패시터구조는 커패시터로서의 역할을 다하지 않게 된다.
또, 비 X1을 70% 이상으로 하면, Si 함유 HfO2막의 거의 전체를 고온 하에서도 비결정상태로 유지하므로, 1200℃의 고온 프로세스가 가해진 경우에도 누설전류를 억제할 수 있다. 또, 비 X1이 적어도 23% 이상이면, Si 함유 HfO2막이 결정화되었을 때에 생기는 결정은 미세결정상태로서, 막 전체적으로는 비결정상태가 지배적이기 때문에, 900℃의 고온 프로세스가 가해진 경우에도 누설전류를 억제할 수 있다. 여기서, 대상재료의 대부분이 비결정상태인 경우, 혹은, 열적 안정성, 즉 내열성에 거의 영향을 주지 않을 정도의 다소의 미세결정이 대상재료 내에 포함되어 있는 경우도 비결정상태로 간주하고 있다.
또, 도 2에 나타내는 바와 같이, Si 농도/(Si 농도 + Hf 농도) ×100을 X1[%]로 표기하는 동시에, 열적 안정성 보증온도(구체적으로는 폴리실리콘전극을 사용한 경우)를 T[℃]로 표기한 경우, 반도체장치의 제조 프로세스에서 사용할 수 있는 프로세스온도의 범위와 Si 함유 HfO2막에서의 Si 농도의 범위를 나타내는 직선 T = 6.69 ·X1 + 749.4를 정의할 수 있다. 바꿔 말하면, 프로세스온도 및 Si 농도는 T = 6.69 ·X1 + 749.4보다 하측의 범위인 것이 필요하다. 구체적으로는, X1의 값, 즉 Si 함유 HfO2의 조성이 결정되어 있는 경우, 프로세스온도는 X1의 소정값과 대응하는 열적 안정성 보증온도 T 이하의 온도범위여야 한다. 반대로, 프로세스의 최고온도가 결정되어 있는 경우, 해당 최고온도를 열적 안정성 보증온도 T로 했을 때의 X1의 값보다 큰 X1을 갖도록 Si가 첨가된 HfO2막, 즉 Hf 실리케이트막을 선택해야 한다. 도 1에 나타내는 본 실시예의 반도체장치의 구조의 경우, 상술한 바와 같이 Si 농도를 결정하는 대상은 예를 들어, 게이트절연막(11) 전체여도 되고, 게이트전극(12)과의 접촉을 고려하여 게이트절연막(11)에서의 게이트전극(12)과의 계면으로부터 하측 2nm 정도의 범위여도 된다.
도 3은 도 2에 나타내는 관계(실험결과)에 기초하여 여러가지 프로세스 최고온도에 대응하여 구해진, 열적 안정성을 유지할 수 있는 Hf 실리케이트의 조성(X1)의 허용범위를 나타낸다. 도 3에 나타내는 바와 같이, 예를 들어, 프로세스 최고온도가 900℃ 정도인 경우(예를 들어, 전극재료에 폴리실리콘을 사용한 프로세스의 경우), 결함 등에 기인하는 급격한 누설전류증가의 발생을 방지하여 열적 안정성을 유지하기 위해서는 X1은 23% 이상이어야 한다.
도 4는 HfO2막에 첨가하는 Si량과 HfO2막의 비유전율과의 관계를 나타낸다. 도 4에서, 상부의 횡축은 Si량의 목표가 되는, 상술한 X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100을 나타낸다. 또, 하부의 횡축은 Hf량의 목표가 되는 X2 = (Hf 농도 / (Si 농도 + Hf 농도)) ×100을 나타낸다. 또, 종축은 HfO2막의 비유전율을 나타낸다. 또, □는 비유전율의 실측값을 나타낸다.
도 4에 나타내는 바와 같이, HfO2막의 비유전율은 X1이 0%일 때(즉, Si를 전혀 포함하지 않은 HfO2막일 때)가 최고로 약 24이다. 또한, HfO2막 내의 Si량이 늘어남에 따라 비유전율은 감소되지만, X1이 30%에서 90%까지의 사이는 비유전율은 약 11 정도의 거의 일정한 값을 유지한다. 또, HfO2막 내의 Si량이 증가되어 X1이 90%를 초과하면 비유전율은 다시 서서히 감소하기 시작하고, X1이 100%일 때(즉, Hf를 전혀 포함하지 않은 SiO2막일 때), 비유전율은 약 3.9가 된다. 따라서, X1을 90% 이하로 함으로써, 바꿔 말하면 X2를 10% 이상으로 함으로써, 상대적으로 높고 안정된 비유전율을 갖는 Hf 실리케이트막을 실현할 수 있다.
이상 설명한 도 2∼도 4에 나타내는 결과에 의하면, 고유전율막(11a)(고유전율막(11a) 자체 대신에 고유전율막(11a)과 하부 배리어막(11b) 및/또는 상부 배리어막(11c)이 조합된 적층구조여도 됨)이 높은 비유전율을 가지면서 열적 안정성을 유지하기 위해서는, 실리콘함유 HfO2로 이루어지는 고유전율막(11a)에서의 X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100은 23% 이상 90% 이하로 설정되는 것이 중요하다.
또, X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100은 고유전율막(11a)의 조성을 HfxSiyO(단, x > 0 이고 y > 0)로 표기했을 때의 (y / (x + y)) ×100과 같은 의미이다. 마찬가지로, X2 = (Hf 농도 / (Si 농도 + Hf 농도)) ×100은 (x/(x + y)) ×100과 같은 의미이다. 또, X1 및 X2는 Si 농도와 Hf 농도와의 관계를 나타내는 것이므로, 대상이 되는 Hf 실리케이트가 질화 Hf 실리케이트로서 N을 포함하고 있는 경우, 혹은 Cl, F 및 H 등의 다른 원소를 포함하고 있는 경우에도 X1 및 X2를 이용한 이상의 설명은 유효하다.
도 5는 HfO2막에 첨가하는 Si량과 HfO2막의 신뢰성 수명(절연파괴에 도달하기까지의 시간)과의 관계를 나타낸다. 도 5에서, 상부의 횡축은 Si량의 목표가 되는, 상술한 X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100을 나타낸다. 또, 하부의 횡축은 Hf량의 목표가 되는 X2 = (Hf 농도 / (Si 농도 + Hf 농도)) ×100을 나타낸다. 또, 종축은 HfO2막의 신뢰성 수명을 나타낸다. 또, □는 HfO2막의 신뢰성 수명의 실측값을 나타낸다.
구체적으로는, 조성이 다른 Hf 실리케이트막을 갖는 MOS 커패시터의 여러가지 샘플을 준비하여 TDDB(Time Dependent Dielectric Breakdown measurement) 시험을 행함으로써, 불량률 100ppm, 절연막면적(M0S 면적) 0.1㎠, 온도 100℃, 인가전압 VG=-1V, EOT(SiO2 환산막두께)=1.5nm라는 조건 하에서, Hf 실리케이트막의 장기신뢰성 수명을 추정한 결과를 도 5에 나타낸다. 여기서, 각 샘플에서의 Hf 실리케이트막의 조성은 Hf를 포함하지 않는 SiO2부터 Si를 포함하지 않는 HfO2까지의 범위에서 변화한다. 또, 각 샘플은 P형 기판 상에 형성되어 있고, 기판측을 0V로 하여 마이너스의 일정 스트레스전압이 전극에 인가된다.
보다 상세하게는, TDDB 시험에 이용되는 각 샘플의 절연막면적은 3 ×10-7㎠에서 5 ×10-5㎠까지의 범위이고, 절연막 면적 0.1㎠에서의 신뢰성 수명을 구하는 경우에는 절연막 내의 결함이 포아송(Poisson)분포하고 있다는 가정에 기초하는 다음식,
절연막면적 1의 신뢰성 수명
= 절연막면적 2의 신뢰성 수명 ×(절연막면적 2 / 절연막면적 1)(1/β)
(단, β는 와이블(Weibull) 기울기)를 사용하였다. 또, TDDB 시험시의 온도는 실온에서 100℃까지의 범위이고, 온도 100℃에서의 신뢰성 수명을 구하는 경우에는 온도변화에 대하여 미리 구해진 신뢰성 수명의 활성화 에너지를 사용하였다. 또, 불량률 100ppm에서의 신뢰성 수명을 구하는 경우에는 TDDB 시험에 의해 얻어진 와이블 플롯(Weibull Plot)에 기초하여 와이블 기울기 β를 구한 후, 진성 절연파괴의 근사직선을 연장하였다. 또, TDDB 시험에서는 절대값에서 1V보다 큰 VG를 이용하는 한편, VG = -1V에서의 신뢰성 수명을 구하는 경우에는 (VG(TDDB 시험시) - Vfb) / Tph(단, Vfb는 플랫밴드전압, Tph는 절연막 전체의 물리막두께)의 식으로부터 얻어지며, 본래의 전계 Eox(real)와 대응하는 신뢰성 수명의 실험데이터를 직선근사에 의해 연장하였다.
상술한 바와 같은 방법을 이용하여 얻어진 도 5에 나타내는 결과에 의하면, X1(상부의 횡축)을 30% 이하로 함으로써, 바꿔 말하면 X2를 70% 이상으로 함으로써, Hf 실리케이트막의 신뢰성 수명은 10년 이상이 된다. 또, 도 5에서는 본래의 전계 Eox(real)에 대하여, 보다 저전압측으로의 신뢰성 수명을 추정한 결과를 나타내었으나, 그 대신에 TDDB 시험시의 VG 자체에 대하여, 또는 (VG(TDDB 시험시) - Vfb) / E0T의 식으로부터 얻어지는, 유효한 전계 Eox(effective)에 대하여, 보다 저전압측으로의 신뢰성 수명을 추정한 결과에 대해서도 거의 동일한 경향을 나타내었다.
그런데, 도 2∼도 4에 나타내는 결과에 의하면, 열적 안정성과 높은 비유전율을 중요시한 경우, Hf 실리케이트막에서의 X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100은 23% 이상 90% 이하로 설정되는 것이 바람직하였다. 한편, 도 5에 나타내는 결과에 의하면, X1을 30% 이하로 함으로써 신뢰성 수명을 확보할 수 있다. 즉, 열적 안정성 및 높은 비유전율에 덧붙여 신뢰성을 중요시한 경우, X1의 바람직한 범위는 23% 이상 30% 이하가 된다. 단, 리플레이스먼트 게이트 프로세스(더미게이트를 이용함으로써 소스·드레인영역 형성 후에 게이트전극의 형성을 가능하게 하는 프로세스) 등의 게이트절연막 형성 후에 고온처리가 필요없는 프로세스의 경우, 구체적으로는 게이트전극 형성 후에 750℃ 이상의 열처리가 없는 프로세스의 경우, 신뢰성만을 중요시하면 되므로 X1의 바람직한 범위는 30% 이하가 된다.
도 6은 HfO2막에 첨가하는 Si량과 HfO2막의 열적 안정성 및 신뢰성과의 관계를 나타낸다.
도 6에 나타내는 바와 같이, Si를 포함하는 HfO2막으로 이루어지는 high-k 게이트절연막에서의 구조(조성) 또는 프로세스온도의 바람직한 범위는 크게 3가지로 나뉘어진다. 즉, 열적 안정성만을 중요시하는 경우에는, 바람직한 범위는 T = 6.69 ·X1 + 749.4보다 하측의 범위이다. 이 때, 900℃의 프로세스 최고온도에서 비유전율의 크기도 확보하기 위해서는, X1은 23% 이상 90% 이하로 설정되어야 한다. 또, 리플레이스먼트 게이트 등을 사용한 게이트절연막 형성 후에 고온처리가 필요없는 프로세스의 경우, 신뢰성만을 중요시하면 되고, X1은 30% 이하로 설정되면 된다. 또, 종래의 Si 프로세스에서 SiON 대신에 high-k 재료를 게이트절연막재료로서 사용하는 동시에, Poly-Si 또는 SiGe 등을 게이트전극재료로서 사용하는 경우, 즉, 비교적 고온의 불순물 활성화 어닐이 게이트절연막 형성 후에 행해지는 경우, 열적 안정성 및 신뢰성을 모두 중요시할 필요가 있기 때문에, T = 6.69 ·X1 + 749.4보다도 하측이면서 X1은 30% 이하인 범위가 바람직하다. 이 때, 프로세스 최고온도가 900℃라고 하면, X1은 23% 이상 30% 이하로 설정되어야 한다. 또, 900℃는 소스영역, 드레인영역 또는 전극에 포함되는 불순물의 활성화 어닐에서의 전형적인 온도이다.
이상 설명한 바와 같이, 제 1 실시예에 의하면, 게이트절연막(11)을 구성하는 고유전율막(11a)이 실리콘을 포함하는 HfO2막이기 때문에, 제조프로세스 중의 고온처리에 의해 고유전율막(11a)이 결정화되는 것을 방지할 수 있다. 이 때문에, 완성 후의 반도체장치에서, 고유전율막(11a)의 대부분이 비결정상태로 유지되므로, 게이트절연막(11) 즉, high-k 게이트절연막에 누설전류가 생기는 것을 억제할 수 있다. 따라서, 게이트절연막(11)의 열적 안정성이 향상되기 때문에, 내열성이 우수한 반도체장치를 실현할 수 있는 동시에, 반도체장치의 제조에서의 프로세스 마진을 크게 할 수 있다.
또, 제 1 실시예에 의하면, 게이트절연막(11)에서의 고유전율막(11a)의 하측에 실리콘, 질소 및 산소를 포함하는 하부 배리어막(11b)이 존재하기 때문에, 고유전율막(11a)과 실리콘기판(10)이 반응하는 것을 방지할 수 있다. 여기서, 하부 배리어막(11b)은 고유전율막(11a) 중의 산소에 의해 실리콘기판(10)이 산화되는 것을 방지하고 있다. 즉, 실리콘기판(10)의 표면에 SiO2막과 같은 정도의 비유전율을 갖는 산화층이 계면층으로서 형성되면, 게이트절연막(11) 전체의 비유전율이 급격하게 내려가기 때문에 하부 배리어막(11b)을 설치하고 있다.
또, 제 1 실시예에 의하면, 하부 배리어막(11b)에 고유전율막(11a)과 동일한 금속, 구체적으로는 하프늄이 포함되어 있기 때문에, 하부 배리어막(11b)의 비유전율을 통상의 실리콘질화산화막에 비해 높게 할 수 있고, 그로 인하여 게이트절연막(11) 전체의 비유전율을 높게 할 수 있다. 구체적으로는, 도 4에 나타내는 바와 같이, 하부 배리어막(11b)에서 실리콘에 대하여 하프늄을 10% 이상 도입(즉 X2 10%)함으로써, 하부 배리어막(11b)의 비유전율을 효과적으로 크게 할 수 있다. 그것에 대하여, 도 4에 나타내는 바와 같이, 하부 배리어막(11b)에서의 실리콘함유량이 지나치게 커지면(구체적으로는 X1 90%이면) 비유전율이 급격히 저하된다. 즉, 하부 배리어막(11b)에서의 Hf 농도를 X2 = 0%로부터 조금이라도 높게 해 두는 것은 게이트절연막(11) 전체의 EOT를 감소하는 것에 대하여 매우 효과적이다.
또, 제 1 실시예에 의하면, 게이트절연막(11)에서의 고유전율막(11a)의 상측에 상부 배리어막(11c)이 존재하기 때문에, 게이트전극(12) 중의 재료(본 실시예에서는 폴리실리콘)와, 고유전율막(11a) 중의 재료(예를 들어, 하프늄)가 필요 이상으로 혼합되는 것을 방지할 수 있고, 그로 인하여 게이트절연막(11)의 비유전율의 저하를 억제할 수 있다. 여기서, 상부 배리어막(11c)이 질소를 포함함으로써, 상부 배리어막(11c)의 배리어효과가 향상된다. 또, 상부 배리어막(11c)이 고유전율막(11a)과 동일한 하프늄을 포함함으로써, 상부 배리어막(11c)의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막(11) 전체의 비유전율을 높게 할 수 있다.
한편, 제 1 실시예에서, 고유전율막(11a)(고유전율막(11a) 자체 대신에 고유전율막(11a)과 하부 배리어막(11b) 및/또는 상부 배리어막(11c)이 조합된 적층구조여도 됨)에서의 X1 = (Si 농도 / (Si 농도 + Hf 농도)) ×100은 23% 이상 90% 이하로 설정되는 것이 바람직하다. 이와 같이 하면, 고유전율막(11a)의 비유전율을 높게 할 수 있는 동시에, 900℃ 정도의 열처리에 대해서도 고유전율막(11a)의 결정화를 억제하여 결함 등에 기인한 누설전류의 증가를 방지할 수 있다. 즉, 게이트절연막(11)의 비유전율을 충분히 유지하면서 게이트절연막(11)의 열적 안정성을 확실하게 유지할 수 있다. 이 때, 고유전율막(11a)에서의 X1은 23% 이상 30% 이하로 설정되는 것이 더욱 바람직하다. 이와 같이 하면, 상술한 효과에 덧붙여, 고유전율막(11a), 즉 게이트절연막(11)의 신뢰성 수명을 충분히 유지할 수 있다. 또, 리플레이스먼트 게이트 등의 사용에 의해 프로세스 최고온도가 상당히 낮아지는 경우, X1을 30% 이하로 설정하는 것만으로, 게이트절연막(11)의 비유전율 및 신뢰성 수명을 충분히 유지하면서 게이트절연막(11)의 열적 안정성도 유지할 수 있다.
또, 제 1 실시예에서, 게이트절연막(11)을 구성하는 고유전율재료로서 HfO2를 이용했지만, 그 대신에 ZrO2, TiO2, Ta2O5, La2 O3, CeO2, Al2O3 또는 BST(바륨 스트론튬 티타늄 옥사이드) 등을 이용해도 된다. 또는, HfxAlyO2(단, x > O 이고 y > O) 등의 3원계 산화물을 이용해도 된다. 또는, 이상에서 설명한 바와 같은 금속산화물에 Si 원자가 포함된 금속실리케이트를 이용해도 된다.
또, 제 1 실시예에서, 하부 배리어막(11b) 및 상부 배리어막(11c)을 설치하였지만, 게이트전극(12)의 재료 등의 선택에 따라서는 하부 배리어막(11b) 및/또는 상부 배리어막(11c)을 설치하지 않아도 된다.
또, 제 1 실시예에서, 게이트전극(12)으로서 폴리실리콘 전극을 이용했지만, 그 대신에 TiN막과 Al막의 적층막(하층이 TiN막), Ta막, TiN막 또는 TaN막 등의 금속막으로 이루어지는, 소위 금속게이트전극을 이용해도 된다. 금속게이트전극재료로서 TiN막 또는 TaN막 등의 금속막을 이용하는 경우, 해당 금속막에 Si 또는 Ge를 혼합시켜도 된다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법, 구체적으로는 MISFET의 제조방법에 대하여 도면을 참조하여 설명한다.
도 7의 (a)∼(c) 및 도 8의 (a)∼(c)는 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도이다.
우선, 도 7의 (a)에 나타내는 바와 같이, p형 실리콘(100)기판(20) 상에 소자분리절연막(도시생략)을 형성하여 디바이스 형성영역을 구획한 후, 실리콘기판(20)의 표면에 대하여 표준 RCA 세정 및 희석 HF 세정을 행한다. 그 후, 700℃ 정도의 온도 하에서 NH3 가스를 이용하여 두께 0.7nm 정도의 실리콘질화막(Si3N4막)(21A)을 실리콘기판(20) 상에 형성한다. 이 때, Si3N 4막(21A) 중에는 수소가 충분히 도입된다. 한편, Si3N4막(21A)은 최종적으로 하부 배리어막(21)(도 7의 (c) 참조)이 된다.
다음에, 도 7의 (b)에 나타내는 바와 같이, 하프늄을 포함하는 소스프리커서를 이용한 CVD(chemical vapor deposition)법에 의해 두께 5nm 정도의 하프늄 옥사이드(HfO2)막(22A)을 실리콘기판(20) 상에 형성한다. 구체적으로는, 액체 Hf 소스인 Hf-t-butoxide(C16H36HfO4) 중에 캐리어 가스인 질소(N2)가스를 통과시킴으로써, Hf-t-butoxide를 버퍼링시켜 Hf-t-butoxide를 기화시킨다. 그리고, 기화한 Hf-t-butoxide를 포함하는 N2 가스를 산화제인 건조산소(O2)가스와 함께 실리콘기판(20)(웨이퍼)이 배치된 챔버 내로 공급하면서 500℃ 정도의 온도 하에서 RTCVD(rapid thermal CVD) 처리를 행하여 HfO2막(22A)을 형성한다.
이 때, Si3N4막(21A)은 산화제인 O2 가스에 의해 산화되어 SiON막(21B)이 된다. SiON막(21B)은 실리콘기판(20)과 HfO2막(22A)과의 사이의 반응을 방지하는 배리어성을 갖는 동시에, 수소를 충분히 포함하고 있다. 또, 본 실시예에서는 실리콘기판(20) 상에 Si3N4막(21A)을 형성한 후, HfO2막(22A)의 형성시에 Si3 N4막(21A)을 산화하여 SiON막(21B)을 형성하고 있으나, Si3N4막(21A)을 형성하지 않고, HfO2막(22A)의 형성 전에 실리콘기판(20)의 표면을 N2O 가스를 이용하여 질화함으로써 SiON막(21B)을 직접 형성해도 된다.
또, 도 7의 (b)에 나타내는 공정에서, HfO2막(22A) 중에는 Hf 소스 중에 포함되는 수소(H)가 자연스럽게 도입된다. 한편, Hf 소스 중에 포함되는 탄소(C)는 산화제인 O2 가스에 의해 산화되어 CO 또는 CO2가 되어 챔버 내로부터 배기된다. 또, 챔버 내에는 Hf 소스를 구성하는 원소인 Hf, O, C, H에 덧붙여 N2 가스도 존재하지만, 500℃ 정도의 온도 하에서는 N2 가스가 매우 비활성이기 때문에 N2 가스의 기여는 무시할 수 있다.
SIMS법(2차 이온질량분석법)에 의해 HfO2막(22A)을 분석한 바, HfO2막(22A)을 구성하는 주요한 원소는 Hf 및 O였다. 또, HfO2막(22A)에는 3 ×1019∼4 ×1020[atoms/㎤] 정도의 C와, 5 ×1020∼4 ×1021[atoms/㎤]정도의 H가 함유되어 있었다.
다음에, HfO2막(22A)에 대하여 열처리(이하, PDA(post deposition anneal))를 행한다. PDA는 예를 들어, 질소분위기 중에서 700℃ 정도로 30초간 행한다. 여기서, PDA를 행함으로써 SiON막(21B)과 HfO2막(22A)의 적층구조에 생기는 변화를 도 9의 (a)∼(d)를 참조하여 상세히 설명한다. 상술한 바와 같이, PDA 실시 전에는 도 9의 (a)에 나타내는 바와 같이, SiON막(21B) 및 HfO2막(22A)은 각각 수소를 포함하고 있다. 여기서, PDA를 실시하면, 도 9의 (b)에 나타내는 바와 같이, SiON막(21B) 및 HfO2막(22A)으로부터 각각 수소가 수소가스로서 효과적으로 탈리되는 결과, 도 9의 (c)에 나타내는 바와 같이, SiON막(21B) 및 HfO2막(22A) 각각의 내부에 홀(도면 중의 백색 원)을 형성할 수 있다. 그리고, 도 9의 (d)에 나타내는 바와 같이, 이들 홀을 통해 실리콘기판(20) 또는 SiON막(21B)에 포함되는 실리콘이 HfO2막(22A) 내로 확산되는 동시에, HfO2막(22A)에 포함되는 Hf가 SiON막(21B) 내로 확산된다. 그 결과, 도 7의 (c)에 나타내는 바와 같이, 열적 안정성이 높은 실리콘함유 HfO2막(22)이 형성되는 동시에, 비유전율이 높은 Hf 함유 SiON막으로 이루어지는 하부 배리어막(21)이 형성된다. 여기서, 실리콘함유 HfO2막(22)은 HfO2막(22A)이 실리콘의 확산에 의해 치밀화됨으로써 형성되어 있다. 또, 하부 배리어막(21)의 구체적인 조성은 제 1 실시예의 하부 배리어막(11b)과 동일하다.
즉, PDA에 수반되는 HfO2막(22A) 및 SiON막(21B)으로부터의 수소탈리에 의해 형성되는 홀은 Hf와 Si와의 상호확산을 촉진하는 효과를 갖는다． 이 때, PDA의 온도를 700℃ 정도로 설정하는 것은 수소탈리를 현저하게 하여 홀형성을 용이하게 하는 효과 및 Hf 또는 Si의 확산을 용이하게 하는 효과, 즉 이중의 효과를 가져온다. 그 결과, PDA를 1회 행하는 것만으로 HfO2막(22A)에 Si를 도입하여 열적 안정성이 높은 실리콘함유 HfO2막(22)을 형성할 수 있는 동시에, SiON막(21B)에 Hf를 도입하여 비유전율이 높은 하부 배리어막(21)(Hf 함유 SiON막)을 형성할 수 있다. 따라서, 실리콘함유 HfO2막(22) 및 하부 배리어막(21)을 포함하는 게이트절연막(25)(도 8의 (c) 참조) 전체의 열적 안정성도 개선할 수 있는 동시에, 결과적으로 게이트절연막(25) 전체의 비유전율도 증대시킬 수 있다.
다음에, 실리콘함유 HfO2막(22)의 표면을 가볍게 질화함으로써, 도 8의 (a)에 나타내는 바와 같이, 비유전율이 높은 두께 2nm 정도의 상부 배리어막(23)을 형성한다. 즉, 상부 배리어막(23)은 질소를 포함하는 실리콘함유 HfO2막으로 이루어진다. 또, 상부 배리어막(23)의 구체적인 조성은 제 1 실시예의 상부 배리어막(11c)과 동일하다.
다음에, 도 8의 (b)에 나타내는 바와 같이, 상부 배리어막(23) 상에 게이트전극이 되는 폴리실리콘막(24)을 예를 들어, CVD법을 이용하여 형성한다. 그 후, 게이트전극 형성영역을 덮는 마스크패턴(도시생략)을 이용하여 폴리실리콘막(24), 상부 배리어막(23), 실리콘함유 HfO2막(22) 및 하부 배리어막(21)에 대하여 차례로 드라이에칭을 행한다. 이로 인하여, 도 8의 (c)에 나타내는 바와 같이, 하부 배리어막(21), 실리콘함유 HfO2막(22) 및 상부 배리어막(23)의 적층구조를 갖는 게이트절연막(25)을 통해 실리콘기판(20) 상에 게이트전극(26)이 형성된다. 그 후, 게이트전극(26)을 마스크로 하여 실리콘기판(20)에 대하여 이온주입을 행하여, 소스영역 또는 드레인영역이 되는 불순물확산층(27)을 형성한다. 마지막으로, 불순물확산층(27) 중의 불순물을 활성화시키기 위해, 950℃ 정도의 온도 하에서 30초간 정도의 열처리를 행한다. 이상 설명한 공정에 의해, high-k 게이트절연막을 갖는 MIS 형 전계효과 트랜지스터가 완성된다.
이상 설명한 바와 같이, 제 2 실시예에 의하면, 실리콘기판(20) 상에 수소를 포함하는 HfO2막(22A)을 형성한 후, HfO2막(22A)에 대하여 열처리(PDA)를 행하여 수소를 탈리시키고, 그로 인하여 형성된 홀을 통해 실리콘을 HfO2막(22A) 내로 확산시켜 실리콘함유 HfO2막(22)을 형성한다. 이 때문에, HfO2막(22A) 내에 실리콘을 효율적으로 포함시킬 수 있는 동시에, 최종적으로 홀이 소실되어 실리콘함유 HfO2막(22)의 치밀화가 진행된다. 여기에서, 제 1 실시예에서 설명한 바와 같이, 실리콘함유 HfO2막(22)은 제조프로세스 중의 고온처리에 의해 결정화되기 어렵기 때문에, 실리콘함유 HfO2막(22)의 대부분이 장치완성 후에도 비결정상태로 유지된다. 그 결과, 실리콘함유 HfO2막(22)을 갖는 게이트절연막(25), 즉 high-k 게이트절연막에 누설전류가 생기는 것을 억제할 수 있다. 따라서, high-k 게이트절연막의 열적 안정성이 향상되기 때문에, 내열성이 우수한 반도체장치를 실현할 수 있는 동시에, 반도체장치의 제조에서의 프로세스마진을 크게 할 수 있다.
또, 제 2 실시예에 의하면, HfO2막(22A)을 형성하기 전에, 실리콘기판(20) 상에 수소를 포함하는 Si3N4막(21A)을 형성한다. 또, Si3N4막(21A)은 HfO2막(22A)을 형성할 때에 산화되어 SiON막(21B)이 된다. 그 후, HfO2막(22A)에 대하여 PDA를 행할 때에 SiON막(21B)에 포함되는 실리콘을 HfO2막(22A) 내로 확산시킨다. 또, SiON막(21B)으로부터 수소를 탈리시키고, 그로 인하여 형성된 홀을 통해 HfO2막(22A)에 포함되는 Hf를 SiON막(21B) 내로 확산시킴으로써 하부 배리어막(21)을 형성한다. 이 때문에, HfO2막(22A) 내에 실리콘을 확실하게 포함시킬 수 있다. 또, HfO2막(22A) 또는 실리콘함유 HfO2막(22)과 실리콘기판(20)이 반응하는 것을 방지할 수 있다. 또, 하부 배리어막(21)에 실리콘함유 HfO2막(22)과 동일한 Hf를 포함시킬 수 있기 때문에, 하부 배리어막(21)의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막(25) 전체의 비유전율을 높게 할 수 있다.
또, 제 2 실시예에 의하면, HfO2막(22A)에 대하여 PDA를 행하는 공정과, 게이트전극(26)이 되는 폴리실리콘막(24)을 형성하는 공정과의 사이에 실리콘함유 HfO2(22)의 표면을 질화하여 상부 배리어막(23)을 형성한다. 이 때문에, 게이트전극(26) 내의 재료와 실리콘함유 HfO2막(22) 내의 재료가 서로 확산되는 것을 방지할 수 있다. 또, 상부 배리어막(23)에 실리콘함유 HfO2막(22)과 동일한 Hf를 포함시킬 수 있기 때문에, 상부 배리어막(23)의 비유전율을 높게 할 수 있고, 그로 인하여 게이트절연막(25) 전체의 비유전율을 높게 할 수 있다.
또, 제 2 실시예에 의하면, 하프늄과 수소를 포함하는 소스프리커서를 이용한 CVD법에 의해 HfO2막(22A)을 형성하기 때문에, HfO2막(22A)에 수소를 확실하게 포함시킬 수 있다.
이하, HfO2막(22A)에 대하여 PDA를 행하는 공정의 특징(예를 들어, 수소탈리에 의한 Hf 및 Si의 상호확산) 및 효과(예를 들어, 열적 안정성의 개선)에 대하여 실험데이터를 나타내는 도면 등을 참조하여 설명한다.
도 10은 열처리에 의해 HfO2막으로부터 탈리해가는 수소를 TDS(thermal desorption spectroscopy : 승온탈리분광)법에 의해 측정한 결과를 나타낸다. 도 10에서 횡축은 열처리온도를 나타내고, 종축은 TDS법에 의해 측정된 수소가스의 스펙트럼강도를 나타낸다. 도 10에 나타내는 바와 같이, 열처리온도가 400℃ 정도에 도달하면, 우선 HfO2막의 표면에 흡착된 수소가 탈리하기 시작한다. 그 후, 열처리온도가 700℃ 정도에 도달하면, HfO2막 내에 포함되는 수소가 탈리된다. 퇴적 직후의 HfO2막에 포함되어 있으면서 그 후의 열처리에 의해 HfO2막으로부터 최종적으로 탈리한 수소분자의 밀도를 구한 바, 5.6 ×1020[molecules/㎤]라는 높은 결과가 얻어졌다. 또한, 도 10에 나타내는 결과에 의하면, 열처리온도가 700℃ 정도일 때에 탈리수소의 검지량이 가장 많아져 있다. 따라서, PDA의 온도로서는 700℃ 정도가 최적이고, 이와 같이 설정함으로써, HfO2막에 포함되는 과잉 수소를 탈리시켜 HfO2막을 가장 효과적으로 치밀화할 수 있다.
또, 액체 Hf 소스인 Hf-t-butoxide를 이용한 CVD법에 의해 Si 기판 상에 형성된 HfO2막의 샘플에 대하여 초고진공 중에서 가열처리(승온속도 : 10℃/분)를 행하면서 고분해능 단면 TEM(transmission electron microscope)을 이용하여 승온 중의 HfO2막의 변화를 즉석 관찰한 바, 다음과 같은 것이 확인되었다. 즉, 실온(HfO2막의 퇴적 직후)에서는 Si기판 상에 Si 원자가 많고 Hf 원자가 적은 계면층(SiON막(21B)과 대응)이 존재하는 동시에, 해당 계면층 상에 Si 원자가 적고 Hf 원자가 많은 HfO2층이 존재한다. 그 후, 온도를 올려 가면 620℃에서 850℃까지의 온도영역에서, 계면층과 HfO2층과의 사이에 계면층보다 Si원자가 적고 HfO2층보다 Hf 원자가 적은 상호확산층이 명확히 존재하기 시작한다. 최종적으로 860℃에서 고온어닐을 행한 바, HfO2층과 상호확산층의 적층구조(실리콘함유 HfO2막(22)과 대응)의 합계 물리막두께는 퇴적시점(실온)의 HfO2층에 비하여 두껍게 되었다. 즉, 상호확산층의 확대에 의해 계면층이 축소하고, 그 결과, 계면층을 포함하는 Hf 실리케이트 적층구조 전체의 비유전율이 높아졌다.
또, 통상의 PDA의 경우, 승온속도가 50℃/초 정도로 높은 동시에, 700℃ 정도의 열처리온도의 유지시간도 30초 정도로 짧으므로, 상술한 고분해능 단면 TEM에 의한 승온 중의 즉석 관찰에 비하여 서멀버제트(thermal budget)(열부하)가 매우 작다. 이 때문에, PDA에 기인한 Si 기판의 산화는 1nm 이하만 일어나고, 또, 상술한 계면층은 Si 및 Hf의 상호확산에 의해 매우 얇아지는 결과, 최종적인 계면층(하부 배리어막(21)과 대응)의 두께는 0.5nm 정도가 된다. 따라서, 계면층을 포함하는 Hf 실리케이트 적층구조 전체의 비유전율이 높아지는 결과, 해당 적층구조 전체의 EOT는 매우 작아진다. 즉, 수소를 포함하는 Hf 소스를 이용한 CVD법에 의한 HfO2막의 형성은 high-k 게이트절연막의 형성방법으로서 매우 유리하다. 이에 대하여, 수소를 포함하지 않는 통상의 Hf 소스를 이용한 CVD법에 의해 HfO2막을 형성하고, 해당 HfO2막에 대하여, 상술한 고분해능 단면 TEM에 의한 승온 중의 즉석 관찰을 행한 바, 계면층과 HfO2층과의 사이에서 상호확산은 거의 일어나지 않고, 그 결과, HfO2층의 열적 안정성의 개선 혹은 계면층과 HfO2층의 적층구조에서의 비유전율의 증가는 보이지 않았다.
도 11은 Hf-t-butoxide를 이용한 CVD법에 의해 형성된, H를 포함하는 HfO2막에 대하여, 열처리 후에 C-V 측정을 행한 결과를 나타낸다. 구체적으로는, 게이트절연막으로서 물리막두께 3.0∼3.3nm의 HfO2막을 이용하면서 게이트전극으로서 폴리실리콘을 이용한 MOS 커패시터의 샘플에 대하여, 게이트전극에 주입된 불순물을 활성화하기 위한 어닐을 900℃, 950℃ 및 1050℃에서 행한 후에 기판측을 0V로 하여 게이트전압 Vg를 인가하였다. 도 11에서 횡축은 게이트전압(Vg)을 나타내고, 종축은 용량을 나타낸다. 또, ◆은 900℃에서 열처리를 행하였을 때의 용량의 측정값을 나타내며, ■은 950℃에서 열처리를 행하였을 때의 용량의 측정값을 나타내고, ▲은 1050℃에서 열처리를 행하였을 때의 용량의 측정값을 나타낸다.
도 11에 나타내는 바와 같이, Hf-t-butoxide로 형성된, H를 포함하는 HfO2막을 이용한 경우, 활성화 어닐온도를 올린 경우에도 안정된 C-V 곡선을 나타내고 있고, 이상적인 MOS 커패시터로서 견딜 수 있는 온도는 1050℃ 이상에 도달하고 있다. 즉, H를 포함하는 HfO2막에서는 PDA에 의한 수소탈리에 수반하여 Hf 및 Si의 상호확산이 현저히 생기는 결과, 해당 HfO2막의 표면측에도 Si 함유층이 존재하기 때문에, 폴리실리콘을 게이트전극으로서 사용한 경우에도 도 11에 나타내는 바와 같이, 1050℃ 정도에서도 매우 안정된 내열성을 나타낸다.
도 12는 수소를 포함하지 않는 소스, 구체적으로는, Hf-nitrato(Hf(NO3)4)를 이용한 CVD법에 의해 형성된, H를 포함하지 않는 HfO2막에 대하여, 열처리 후에 C-V 측정을 행한 결과를 비교예로서 나타낸다. 구체적으로는, 게이트절연막으로서 물리막두께 3.0∼3.3nm인 HfO2막을 이용하면서 게이트전극으로서 폴리실리콘을 이용한 MOS 커패시터의 샘플에 대하여, 게이트전극에 주입된 불순물을 활성화하기 위한 어닐을 900℃, 950℃ 및 1150℃에서 행한 후에 기판측을 0V로 하여 게이트전압 Vg를 인가하였다. 도 12에서 횡축은 게이트전압(Vg)을 나타내고, 종축은 용량을 나타낸다. 또, ■은 900℃에서 열처리를 행하였을 때의 용량의 측정값을 나타내고, ◆은 950℃에서 열처리를 행하였을 때의 용량의 측정값을 나타내며, ▲은 1150℃에서 열처리를 행하였을 때의 용량의 측정값을 나타낸다.
도 12에 나타내는 바와 같이, Hf-nitrato로 형성된, H를 포함하지 않는 HfO2막을 이용한 경우, 이상적인 MOS 커패시터로서 견딜 수 있는 온도는 900℃ 정도까지이다. 도 11 및 도 12에 나타내는 결과를 종합하면, H를 포함하는 HfO2막을 이용한 경우의 열적 안정성 보증온도는 1050℃ 정도 이상인 한편, H를 포함하지 않는 HfO2막을 이용한 경우의 열적 안정성 보증온도는 900℃ 정도이다. 즉, H를 포함하는 HfO2막을 이용한 경우 쪽이 열적 안정성 보증온도에서 150℃ 이상의 개선이 보였다.
도 13은 Si 기판/SiN막/HfO2막/폴리실리콘막의 적층구조를 갖는 MOS 커패시터에서, H를 포함하는 HfO2막 및 H를 포함하지 않는 HfO2막을 각각 이용한 경우의 열적 안정성을 비교한 결과를 나타낸다. 구체적으로는, 각 MOS 커패시터의 샘플에 대하여, 질소분위기 중에서 900℃에서 1150℃까지의 온도의 활성화 어닐을 30초간 행한 후에 기판측을 0V로 하여 -1.0V의 게이트전압(VG)을 인가하여 누설전류 JG의 측정을 행하였다. 또, H를 포함하는 HfO2막은 Hf-t-butoxide로 형성된 것이며, H를 포함하지 않는 HfO2막은 H를 포함하지 않는 소스로 형성된 것이다. 도 13에서 횡축은 활성화 어닐온도를 나타내고, 종축은 누설전류 JG를 나타낸다. 또, ◆은 H를 포함하지 않는 소스를 이용한 경우의 누설전류 JG의 측정값을 나타내고, □은 Hf-t-butoxide를 이용한 경우의 누설전류 JG의 측정값을 나타낸다.
도 13에 나타내는 바와 같이, Hf-t-butoxide로 형성된, H를 포함하는 HfO2막을 이용한 경우에는, 활성화 어닐온도를 올린 경우라도 누설전류 JG의 증가는 약 한자리수만으로 억제되었다. 이에 대하여, H를 포함하지 않는 HfO2막을 이용한 경우에는 활성화 어닐온도를 올렸을 때에 누설전류 JG가 약 3자리수, 즉 H를 포함하는 HfO2막을 이용한 경우에 비해 1000배 정도나 증가하였다. 바꿔 말하면, H를 포함하는 HfO2막을 이용한 경우에는 H를 포함하지 않는 HfO2막을 이용한 경우에 비해 결함생성확률을 1000분의 1 정도 이하로 줄일 수 있다.
또, 실리콘기판 상에 H를 포함하는 HfO2막 및 H를 포함하지 않는 HfO2막을 각각 동일한 물리막두께(3nm)로 퇴적한 경우에, 계면층을 포함하는 각 HfO2막의 EOT를 측정한 바, H를 포함하는 HfO2막을 퇴적한 경우는 1.1nm이고, H를 포함하지 않는 HfO2막을 퇴적한 경우는 1.6nm였다. 즉, H를 포함하는 HfO2막을 퇴적한 경우의 비유전율은 H를 포함하지 않는 HfO2막을 퇴적한 경우의 비유전율보다 약 1.46배 높았다. 이것은, H를 포함하는 HfO2막을 퇴적한 경우, 계면층과 HfO2층과의 사이에서 Si 및 Hf의 상호확산이 생겨 계면층에 Hf가 포함되는 결과, 계면층부분의 비유전율이 크게 감소됨으로써 발생된다.
또, 실리콘기판 상에 H를 포함하는 두께 3.5nm의 HfO2막을 형성한 후, 해당 HfO2막에 대하여 PDA 처리(800℃, 30초간)를 행하고, 그 후, MgKa선을 이용한 XPS(X-ray photoelectron spectroscopy)법에 의해 HfO2막의 표면측으로부터 Si, O 및 Hf를 측정한 바, PDA 처리 후의 HfO2막의 조성은 Hf가 0.60, Si가 0.49, O가 2.0으로 분석되었다. 또, XPS법에 의한 측정에서는 주로 HfO2막의 표면측을 관찰하기 위해, 기판 표면에 대한 탈출각도가 57도인 광전자를 검출함으로써, 검출깊이를 2∼3nm 정도로 설정하였다. 상술한 결과로부터, PDA 처리 후의 HfO2막에서는 Si가 표면 가까이까지 확산되어 오는 것이 판명되었다.
도 14는 MOS 커패시터의 절연막인 HfO2막(수소함유)에 대하여 PDA를 행한 경우의, HfO2막 성막 직후의 물리막두께와 MOS 커패시터 완성 후의 누설전류와의 관계를 나타낸다. 구체적으로는, CVD법에 의해 H를 포함하는 HfO2막을 성막한 후, 해당 HfO2막에 대하여, 압력 약 60000Pa(450torr)의 질소분위기 중에서 800℃, 30초간의 PDA를 행하고, 그 후, 게이트전극이 되는 폴리실리콘막을 퇴적하였다. 그 후, 폴리실리콘막에 대하여 이온주입을 행한 후, 압력 약 110000Pa(760torr)의 질소분위기 중에서 900℃, 30초간의 활성화 어닐을 행하고, 그 후, 기판측을 0V로 하여 -1.0V의 게이트전압(VG)을 인가하여 누설전류 JG의 측정을 행하였다. 또, HfO2막 성막 직후의 물리막두께는 일립소미터법(ellipsometry)(편광법)을 이용하여 측정된 것이다. 또, 비교를 위해, HfO2막에 대하여 PDA를 행하는 공정을 생략한 MOS 커패시터의 샘플에 대해서도, HfO2막 성막 직후의 물리막두께와 MOS 커패시터 형성 후의 누설전류와의 관계를 조사하였다.
도 14에 나타내는 바와 같이, PDA를 행한 경우의 쪽이 PDA를 행하지 않은 경우에 비해 누설전류 JG를 작게 억제할 수 있다. 이것은 PDA에 의해 HfO2막 내로 Si가 확산되는 결과, 활성화 어닐에 의해 HfO2막이 결정화되는 것을 방지할 수 있기 때문에, 완성 후의 MOS 커패시터에서 HfO2막의 대부분이 비결정상태로 유지되어 게이트 누설전류의 증가를 억제할 수 있었던 것으로 생각된다. 또, Si 함유 HfO2막의 치밀화에 의해, 전극재료와 고유전율막재료의 반응을 억제할 수 있었던 것에 의해서도 게이트 누설전류가 감소되었다고 생각된다. 또, 도 14에 나타내는 바와 같이, PDA를 행한 경우의 게이트 누설전류 억제효과는 HfO2막의 물리막두께가 작아질수록 현저하게 나타나 있다. 이상의 결과로부터, 게이트절연막이 되는 고유전율막을 퇴적한 후, 게이트전극 형성 전에 고유전율막에 대하여 PDA(Post ·Deposition ·Anneal)를 행하는 공정을 설치하는 것은 매우 중요하고, 이로 인하여 누설전류를 매우 효과적으로 저감할 수 있는 것이 확인되었다.
또, 제 2 실시예에서, 게이트전극(26)으로서 폴리실리콘막(24)을 이용했지만, 그 대신에 금속막을 이용해도 된다. 예를 들어, 실리콘함유 HfO2막(22)의 표면을 질화한 후, 게이트전극(26)이 되는 TiN막 및 Al막을 스퍼터링법에 의해 차례로 퇴적해도 된다. 또는, 실리콘함유 HfO2막(22)의 표면을 질화한 후, 게이트전극(26)이 되는 Ta막을 퇴적해도 된다. 또는, 실리콘함유 HfO2막(22)의 표면을 질화하지 않고, TiN막 또는 TaN막 등을 퇴적해도 된다. 이 경우, TiN막 또는 TaN막 등에 Si 또는 Ge를 혼합해도 된다. 또, 이상과 같이 게이트전극(26)으로서 금속막을 이용하는 경우, 금속막 형성 후에, 추가로 열처리(PMA : Post Metalization Anneal)를 가함으로써 게이트절연막(25) 내의 결함을 더욱 줄일 수 있다. 이와 같이 형성된 MOS 구조에 대하여 C-V 측정을 행하면 절연막 내의 결함량과 대응하는 히스테리시스의 감소가 확인된다. 또, PMA의 온도는 700℃ 이상이 유효하다. 또, H를 함유하는 가스 중에서 450℃, 30분간 정도의 어닐을 행하면 게이트절연막(25) 내의 계면준위도 줄일 수 있다.
또, 제 2 실시예에서, 게이트절연막(25)을 구성하는 고유전율재료로서 HfO2를 이용했지만, 그 대신에 ZrO2, TiO2, Ta2O5, La2 O3, CeO2, Al2O3 또는 BST(바륨 스트론튬 티타늄 옥사이드)를 이용해도 된다. 또는, HfxAlyO2(단, x > 0 이고 y > 0) 등의 3원계 산화물을 이용해도 된다. 또는, 이상 설명한 바와 같은 금속산화물에 Si 원자가 포함된 금속실리케이트를 이용해도 된다. 또, 어떤 경우에도 수소를 함유하는 고유전율막에서의 상술한 상호확산의 효과는 고유전율막의 퇴적 시점에서의 조성 또는 구성재료에 관계없이 실현된다.
또, 제 2 실시예에서, 액체 Hf 소스프리커서인 Hf-t-butoxide를 이용한 CVD법에 의해 HfO2막(22A)을 퇴적하였지만, 그 대신에 CVD법을 이용하는 경우에는 수소와 하프늄을 포함하는 다른 Hf 소스프리커서 예를 들어, 테트라키스 디에틸아미도 하프늄(TDEAH : Tetrakis diethylamido hafnium, C16H40N4Hf), 테트라키스 디메틸아미노 하프늄(TDMAH : Tetrakis dimethylamino hafnium, C16H36HfO4) 또는 테트라키스 1-메톡시-2-메틸-2-프로폭시 하프늄(Hf(MMP)4 : Tetrakis 1-Methoxy-2-methl-2-propoxy hafnium, Hf[OC(CH3)2CH2OCH3]4) 등을 이용해도 된다. 혹은, 하프늄을 포함하는 고체 Hf 소스프리커서 예를 들어, Hf-nitrato(Hf(NO3)4)와, 수소를 포함하는 소스가스, 예를 들어, 수소가스를 이용한 CVD법에 의해 HfO2막을 형성해도 된다. 혹은, 스퍼터법 등의 PVD(physical vapor deposition)법을 이용하는 경우에는, 수소를 포함하는 분위기 중에서 하프늄을 포함하는 타겟을 이용해도 된다. 구체적으로는, 산소가스 및 아르곤가스에 수소가스를 가한 분위기 중에서 하프늄 타겟을 이용해도 되고, 아르곤가스에 수소가스를 가한 분위기 중에서 하프늄 옥사이드 타겟을 이용해도 된다. 또, 수소가스는 고유전율막(HfO2막) 내에 수소를 적극적으로 도입시키기 위해 첨가되어 있다.
또, 제 2 실시예에서, HfO2막(22A) 또는 Si3N4막(21A)에 소정의 물질(홀형성용 물질)로서 수소를 도입시켰지만, 그 대신에 예를 들어, 할로겐계 가스를 이용하여 염소, 불소 또는 요오드 등을 도입시켜도 된다. 또, 홀형성용 물질로서는, 600∼850℃ 정도의 온도로 HfO2막(22A) 또는 Si3N4막(21A)으로부터 가스로서 탈리하면서 이로 인하여 형성된 홀을 통해 Hf 또는 Si의 확산을 촉진할 수 있는 것이면 된다. 또, HfO2막(22A) 및 Si3N4막(21A)에 각각 포함되는 홀형성용 물질이 달라도 된다.
또, 제 2 실시예에서, 실리콘기판(20)에 대하여, 질소를 포함하는 가스 중에서 열질화 또는 플라즈마질화 등을 행함으로써 Si3N4막(21A), 즉 하부 배리어막(21)을 형성해도 된다. 또는, Si3N4막(21A)을 형성하지 않고, HfO2막(22A)의 형성 전에 실리콘기판(20)의 표면을 N2O 가스를 이용하여 질화함으로써 SiON막(21B)을 직접 형성해도 된다. 또는, HfO2막(22A)의 증착형성 초기에 질소를 포함하는 가스를 도입함으로써, 하부 배리어막(21)이 되는 질소를 함유한 고유전체 절연막을 실리콘기판(20) 상에 직접 형성해도 된다.
또, 제 2 실시예에서, 실리콘함유 HfO2막(22)에 대하여, 질소를 포함하는 가스 중에서 열질화 또는 플라즈마질화 등을 행함으로써 상부 배리어막(23)을 형성해도 된다. 또는, 게이트전극(26)이 되는 폴리실리콘막(24)의 형성 초기에 질소가스를 도입함으로써, 실리콘함유 HfO2막(22)의 표면을 질화하여 상부 배리어막(23)을 형성해도 된다. 또는, HfO2막(22A)의 증착형성의 최종단계에서 질소를 포함하는 가스를 도입함으로써, HfO2막(22A)의 표면측에 상부 배리어막(23)이 되는 질소함유의 고유전체 절연막을 형성해도 된다.
또, 제 2 실시예에서, HfO2막(22A)에 대하여 PDA를 행하여 실리콘함유 HfO2막(22)을 형성한 후, 실리콘함유 HfO2막(22)의 표면을 질화하여 상부 배리어막(23)을 형성하였지만, 그 대신에, HfO2막(22A)의 표면을 질화하여 상부 배리어막(23)을 형성한 후, HfO2막(22A)에 대하여 PDA를 행하여 실리콘함유 HfO2막(22)을 형성해도 된다.
또, 제 2 실시예에서, 하부 배리어막(21), 실리콘함유 HfO2막(22) 및 상부 배리어막(23)의 적층구조 전체가 질소를 함유하고 있어도 된다.
또, 제 2 실시예에서, 도 7의 (b)에 나타내는 공정에서, 우선, 기화한 Hf-t-butoxide 등의 소스를 챔버 내에 보낸 후, 산소가스를 챔버 내에 공급하고, 그 후, 챔버 내의 온도를 실온으로부터 승온하여 300∼500℃ 정도의 범위 내의 일정온도로 유지하는 것이 바람직하다. 이와 같이 하면, 저온 하에서 실리콘기판(20) 상에 Hf 분자를 빠르게 흡착시킬 수 있기 때문에, HfO2막(22A)을 균일하게 형성할 수 있다. 또, 소스가스의 공급을 시작하고 나서 HfO2의 결정성장이 일어나기까지의 인큐베이션(incubation) 시간을 짧게 할 수 있다. 또, HfO2막(22A)과 실리콘기판(20)과의 사이에 형성되는 계면층(SiON막(21B))을 얇게 할 수 있다.
또, 제 2 실시예에서, 도 7의 (c)에 나타내는 공정에서 이용되는 PDA에서의 열처리온도는 600℃ 이상이면서 850℃ 이하인 것이 바람직하다. 이와 같이 하면, HfO2막(22A)으로부터 수소를 확실하게 탈리시킬 수 있고, 그로 인하여 HfO2막(22A) 내로 실리콘을 확실하게 확산시킬 수 있다.
또, 제 2 실시예에서, 실리콘함유 HfO2막(22)의 조성을 HfxSiyO(단, x > 0 이고 y > O)으로 표기하는 동시에, 제조프로세스에서의 최고온도를 T[℃]로 표기했을 때에,
T6.69·y / (x + y) + 749.4인 것이 바람직하다. 이와 같이 하면, 실리콘함유 HfO2막(22)을 갖는 게이트절연막(25)의 열적 안정성을 확실하게 유지할 수 있다. 또, 게이트전극(26)이 실리콘을 포함하는 재료로 이루어지는 경우에는,
T6.69·y / (x + y) + 749.4 이고 y / (x + y)0.30인 것이 바람직하다. 이와 같이 하면, 실리콘함유 HfO2막(22)을 갖는 게이트절연막(25)의 열적 안정성 및 신뢰성을 확실하게 유지할 수 있다.

Claims (32)

  1. 기판 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성된 게이트전극을 구비하며,
    상기 게이트절연막은,
    하나의 금속, 산소 및 실리콘을 포함하는 고유전율막과,
    상기 고유전율막의 하측에 형성되어 있고, 상기 하나의 금속, 산소, 실리콘 및 질소를 포함하는 하부 배리어막을 가지며,
    상기 고유전율막은 비결정상태(amorphous)인 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 게이트절연막은 상기 고유전율막의 상측에 형성된 상부 배리어막을 갖고,
    상기 상부 배리어막은 상기 하나의 금속, 산소 및 질소를 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 상기 고유전율막의 조성을 MxSiy0(단, x > 0 이고 y > 0)으로 표기했을 때에,
    0.23y/(x + y)0.90인 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 상기 고유전율막의 조성을 MxSiyO(단, x > 0 이고 y > 0)으로 표기했을 때에,
    0.23y/(x + y)0.30인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 하나의 금속은 하프늄 또는 지르코늄이고,
    상기 하나의 금속, 산소, 실리콘 및 질소를 각각 M, O, Si 및 N으로 하여 상기 하부 배리어막의 조성을 MxSiyON(단, x > 0 이고 y > 0)으로 표기했을 때에,
    x / (x + y)0.10인 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 게이트 전극은 금속게이트전극인 것을 특징으로 하는 반도체장치.
  7. 기판 상에 하나의 금속, 산소 및 소정의 물질을 포함하는 고유전율막을 형성하는 공정과,
    상기 고유전율막에 대하여 열처리를 행함으로써, 상기 고유전율막에서 상기 소정의 물질을 탈리(脫離)시켜서 상기 고유전율막의 내부에 홀을 형성한 후, 당해 홀을 통해 상기 기판측으로부터 실리콘을 상기 고유전율막 내에 확산시켜서 실리콘함유 고유전율막을 형성하는 공정과,
    상기 실리콘함유 고유전율막 상에 게이트전극이 되는 도전막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 소정의 물질은 수소인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 하나의 금속은 하프늄 또는 지르코늄인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7항에 있어서,
    상기 고유전율막을 형성하는 공정보다 전에, 상기 기판 상에 실리콘, 질소 및 상기 소정의 물질을 포함하는 절연막을 형성하는 공정을 구비하며,
    상기 고유전율막에 대하여 열처리를 행하는 공정은 상기 절연막에 포함되는 실리콘을 상기 고유전율막 내로 확산시키는 공정과, 상기 고유전율막에 포함되는 상기 하나의 금속을 상기 절연막 내로 확산시킴으로써 하부 배리어막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7항에 있어서,
    상기 고유전율막을 형성하는 공정은 상기 하나의 금속과 상기 소정의 물질을 포함하는 소스프리커서를 이용한 CVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항에 있어서,
    상기 고유전율막을 형성하는 공정은 상기 하나의 금속을 포함하는 소스프리커서와, 상기 소정의 물질을 포함하는 소스가스를 이용한 CVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 7항에 있어서,
    상기 고유전율막을 형성하는 공정은 상기 소정의 물질을 포함하는 분위기 중에서 상기 하나의 금속을 포함하는 타겟을 이용한 PVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 7항에 있어서,
    상기 고유전율막에 대하여 열처리를 행하는 공정과 상기 도전막을 형성하는 공정과의 사이에 상기 실리콘함유 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 7항에 있어서,
    상기 고유전율막을 형성하는 공정과 상기 고유전율막에 대하여 열처리를 행하는 공정과의 사이에 상기 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 7항에 있어서,
    상기 고유전율막에 대하여 열처리를 행하는 공정에서의 열처리온도는 600℃ 이상이고 850℃ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 7항에 있어서,
    상기 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 상기 실리콘함유 고유전율막의 조성을 MxSiyO(단, x > 0 이고 y > 0)으로 표기하는 동시에, 제조프로세스에서의 최고온도를 T[℃]로 표기했을 때에,
    T6.69·y / (x + y) + 749.4인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 게이트 전극은 실리콘을 포함하는 재료로 이루어지고,
    y / (x + y)0.30인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 7항에 있어서,
    상기 게이트 전극은 금속게이트전극이고,
    상기 도전막을 형성하는 공정보다 후에, 상기 기판에 대하여 열처리를 행하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 기판 상에 하나의 금속, 산소 및 수소를 포함하는 고유전율막을 형성하는 공정과,
    상기 고유전율막에 대하여 열처리를 행함으로써, 상기 고유전율막에서 상기 수소를 탈리(脫離)시켜서 상기 고유전율막의 내부에 홀을 형성한 후, 당해 홀을 통해 실리콘을 상기 고유전율막 내로 확산시켜 실리콘 함유 고유전율막을 형성하는 공정과,
    상기 실리콘 함유 고유전율막 상에 게이트전극이 되는 도전막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20항에 있어서,
    상기 하나의 금속은 하프늄 또는 지르코늄인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 20항에 있어서,
    상기 고유전율막을 형성하는 공정보다도 전에, 상기 기판 상에 실리콘, 질소 및 수소를 포함하는 절연막을 형성하는 공정을 구비하며,
    상기 고유전율막에 대하여 열처리를 행하는 공정은 상기 절연막에 포함되는 실리콘을 상기 고유전율막 내로 확산시키는 공정과, 상기 고유전율막에 포함되는 상기 하나의 금속을 상기 절연막 내로 확산시킴으로써 하부 배리어막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 20항에 있어서,
    상기 고유전율막을 형성하는 공정은, 상기 하나의 금속과 수소를 포함하는 소스프리커서를 이용한 CVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 20항에 있어서,
    상기 고유전율막을 형성하는 공정은, 상기 하나의 금속을 포함하는 소스프리커서와, 수소를 포함하는 소스가스를 이용한 CVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 20항에 있어서,
    상기 고유전율막을 형성하는 공정은 수소를 포함하는 분위기 중에서 상기 하나의 금속을 포함하는 타겟을 이용한 PVD법에 의해 상기 고유전율막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 20항에 있어서,
    상기 고유전율막에 대하여 열처리를 행하는 공정과 상기 도전막을 형성하는 공정과의 사이에, 상기 실리콘함유 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 20항에 있어서,
    상기 고유전율막을 형성하는 공정과 상기 고유전율막에 대하여 열처리를 행하는 공정과의 사이에 상기 고유전율막의 표면을 질화함으로써 상부 배리어막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 20항에 있어서,
    상기 고유전율막에 대하여 열처리를 행하는 공정에서의 열처리온도는 600℃ 이상이고 850℃ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 20항에 있어서,
    상기 하나의 금속, 산소 및 실리콘을 각각 M, O 및 Si로 하여 상기 실리콘함유 고유전율막의 조성을 MxSiyO(단, x > 0 이고 y > 0)으로 표기하는 동시에, 제조프로세스에서의 최고온도를 T[℃]로 표기했을 때에,
    T6.69·y / (x + y) + 749.4인 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 29항에 있어서,
    상기 게이트전극은 실리콘을 포함하는 재료로 이루어지며,
    y / (x + y)0.30인 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 20항에 있어서,
    상기 게이트전극은 금속게이트전극이고,
    상기 도전막을 형성하는 공정보다도 후에, 상기 기판에 대하여 열처리를 행하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 1항에 있어서,
    상기 하부 배리어막은 비결정상태인 것을 특징으로 하는 반도체장치.
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