JP3786566B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜等に用いられる絶縁膜として高誘電体薄膜を用いた半導体装置に係わり、特に高誘電体薄膜中に微結晶を析出させた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化は止まるところを知らず、既に０．１μｍのゲート長を目前にしている。これはとりもなおさず、微細化が素子の高速化につながり、更に低消費電力化にもつながるという縮小則が未だ成り立っているためである。また、微細化そのものが素子の占有面積の縮小をもたらし、同じチップ面積により多くの素子を搭載できることからくるＬＳＩそのものの多機能化という側面も満足することからも、微細化の追求が成されていると理解できる。
【０００３】
しかしながら、縮小則の追求は０．１μｍを境に大きな壁にぶつかることが予想されている。その壁とは、ゲート絶縁膜の薄膜化が限界に来るということである。
【０００４】
従来、ゲート電極下のゲート絶縁膜としては、出来上がった膜が固定電荷を殆ど含有しない、更にはチャネル部のＳｉとの境界に殆ど界面準位を形成しない、という素子動作上不可欠な２つの特性を満足できることから、一般にＳｉＯ2 が用いられてきた。この物質はまた、簡単に制御性良く薄い膜を形成できるという特徴も有している。しかし、ＳｉＯ2 の比誘電率（３．９）の低さから０．１μｍ以降の世代では、トランジスタの性能を満足するために３ｎｍ以下の膜厚が要求されることになるが、一方でその膜厚でのキャリアの膜中の直接トンネリング現象によるゲート／基板間のリーク電流増加が問題になることが予測される。このトレードオフ関係は、ＳｉＯ2 をゲート絶縁膜として使用する限り本質的についてまわる問題であり、回避不可能と考えられる。
【０００５】
そこで、ＳｉＯ2 よりも比誘電率が大きい材料を用いて上記のトンネリング現象を回避しようとする動きも活発化している。その材料としてＴａ2 Ｏ5 やＴｉＯ2 等の金属酸化膜が検討されている。これらは、比誘電率が約２０，９０と高いために、ＳｉＯ2 に比べ同じゲート容量を得るのに膜厚を５倍，２０倍程度まで厚くすることができ、そのためにトンネリングを抑えられる有望な材料と考えられている。
【０００６】
しかしながら、従来の如何なる方法で形成されてきた金属酸化物／Ｓｉの構造においても、トランジスタ形成のための熱処理工程（＞８００℃）を経て金属酸化物の多結晶が生じることにより、図９に示すような構造となってしまう。図中の９０はＳｉ基板、９２は高誘電体金属薄膜としてのＴｉＯ2 膜、９４はゲート電極、９５はグレイン境界を示している。
【０００７】
この構造の第１の問題点は、図中の矢印で示すように、グレイン境界９５を通って電流が流れやすく、ゲート／基板間のリーク電流の上昇を招くことである。これは、グレイン中に比べその境界部においては金属−酸素間の結合が不完全であることによると考えられる。また、一旦完全な結合が得られている境界においても、電流を流すことによる疲労が起こりやすく（Stress Induced Leakage Current：ＳＩＬＣ）、リーク電流が上昇しやすいと言われている。
【０００８】
図９のようになることの第２の問題点は、多結晶グレインがランダムに配向することによる実効比誘電率のばらつきである。これは、微結晶化高誘電体が比誘電率εr に異方性を持つためである。例えば、ＴｉＯ2 を例に挙げるとＴｉＯ2 はｃ軸に平行に電極を形成した場合にはεr が８９の値を示すが、ｃ軸に垂直に電極を形成するとεr は１７０という高い値を持つ。
【０００９】
また、通常スパッタやＣＶＤによりＴｉＯ2 を形成し８００℃以上の熱処理を施した場合、グレインサイズは１０〜５０ｎｍになることから、例えばゲート長Ｌｇ＝３０ｎｍのＭＯＳトランジスタを形成した場合には、ランダムに配向したＴｉＯ2 のどの部分にゲート電極が形成されるかによって、図１０（ａ）（ｂ）に示すように、しきい値電圧Ｖth，電流駆動力Ｉt のばらつきを生じることになる。このことは、ＬＳＩ中にＭＯＳトランジスタを形成する場合に致命的な欠点となり、特性の良い回路を形成することは不可能である。
【００１０】
【発明が解決しようとする課題】
このように従来、金属酸化物をゲート絶縁膜として用いたときの問題点は、次の３つに集約される。
【００１１】
(1) グレイン境界におけるリーク電流によって、ゲート電極／基板間のリーク電流が増加すること。
【００１２】
(2) 電流ストレスを印加した後のゲート電極／基板間電流上昇（ＳＩＬＣ）が顕著であること。
【００１３】
(3) 極微細（＜５０ｎｍ）ＭＯＳトランジスタのしきい値，駆動力がばらつくことにより、ＬＳＩの設計が困難になること。
【００１４】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、グレイン境界に起因するリーク電流を低減することができ、且つしきい値，駆動力のばらつきを抑制することができ、ＭＯＳトランジスタ等の特性向上をはかり得る半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１６】
即ち本発明は、半導体基板上に絶縁膜を設けて機能素子を構成してなる半導体装置において、前記絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中には微結晶が形成され、該膜中の最大の微結晶粒の寸法最大値は該膜の膜厚以下であることを特徴とする。
【００１７】
また本発明は、半導体基板上に絶縁膜を設けて機能素子を構成してなる半導体装置において、前記絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中に絶縁性金属酸化物の微結晶粒が分散され、該膜中の最大の微結晶粒の寸法最大値は該膜の膜厚以下であることを特徴とする。
【００１８】
また本発明は、半導体基板上に絶縁膜を設けて機能素子を構成してなる半導体装置において、前記絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中には微結晶が形成され、該膜中の前記微結晶の大きさは、ナノメートルオーダのビーム径を用いた電子線を該膜面に平行に入射した際の回折像として多結晶リングが観察される大きさであることを特徴とする。
【００１９】
また本発明は、半導体基板上に絶縁膜を設けて機能素子を構成してなる半導体装置において、前記絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中には絶縁性金属酸化物の微結晶粒が分散され、該膜中の前記微結晶の大きさは、ナノメートルオーダのビーム径を用いた電子線を該膜面に平行に入射した際の回折像として多結晶リングが観察される大きさであることを特徴とする。
【００２０】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００２１】
(1) 機能素子はＭＯＳＦＥＴであり、絶縁膜はゲート絶縁膜であり、半導体基板上にゲート絶縁膜を介してゲート電極が形成されていること。さらに、ゲート絶縁膜中の微結晶粒の寸法最大値はゲート長よりも小さいこと。
【００２２】
(2) 混合膜は、チタン酸化物とシリコン酸化物との混合膜であること。
【００２３】
(3) 混合膜中の平均のＳｉ構成比（Ｓｉ／（Ｓｉ＋Ｔｉ））が１５％以上であること。より望ましくは、１５％以上で８０％以下であること。さらに望ましくは、１５％以上で６０％以下であること。
【００２４】
(3) 微結晶の粒径は１０ｎｍ以下であること。より望ましくは、１ｎｍ以上で１０ｎｍ以下であること。
【００２５】
また本発明は、絶縁膜として高誘電体薄膜を用いた半導体装置の製造方法において、半導体基板上に、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜を結晶化の生じない温度で形成する工程と、次いで熱処理を施すことにより、前記混合膜中に微結晶の金属酸化物を析出させる工程とを含むことを特徴とする。
【００２６】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００２７】
(1) 微結晶形成のための熱処理を、常温よりも高い圧力雰囲気（例えば、１００ｋＰａよりも高い圧力雰囲気）中で行うこと。これにより、微結晶の粒径を数ｎｍ以下に抑えること。
【００２８】
(2) 熱処理により微結晶が析出された絶縁膜の一部をエッチングして薄膜化すること。
【００２９】
(3) 混合膜形成前に、下地基板（例えばＳｉ）上に酸化防止のための薄膜を予め形成すること。
【００３０】
(4) 混合膜として、チタン酸化物とシリコン酸化物との混合膜を用いること。また、チタン酸化物とシリコン酸化物の混合焼結体をターゲットとしたスパッタ法により混合膜を形成すること。さらに、混合膜中の平均のＳｉ構成比（Ｓｉ／（Ｓｉ＋Ｔｉ））が１５％以上であること。より望ましくは、１５％以上で８０％以下であること。さらに望ましくは、１５％以上で６０％以下であること。
【００３１】
（作用）
本発明は、半導体基板上に高誘電体薄膜からなる絶縁膜を形成した半導体装置であり、特に絶縁膜中に微結晶を析出させたことを特徴としている。
【００３２】
本発明を、ＭＯＳトランジスタに適用すると図１のような構成となる。即ち、Ｓｉ等の半導体基板１０上に高誘電体薄膜から成るゲート絶縁膜１１を形成し、その上にゲート電極１２を形成し、更にゲート電極１２の両側にソース・ドレイン領域１３ａ，１３ｂを形成したものとなる。ここで、ゲート絶縁膜１１は金属酸化物とシリコン酸化物，シリコン窒化物，シリコン酸化窒化物の少なくとも１種との混合膜からなり、該膜は全体がアモルファスからなるものではなく、該膜中に微結晶が析出している。ここで、微結晶とは単結晶のグレインの大きさが非常に小さいものを総じて呼称するものであり、この微結晶の大きさは、膜厚Ｗと同じか或いはＷよりも小さく、ゲート長Ｌｇよりも十分小さくなっている。
【００３３】
薄膜中の結晶が微結晶であるか否かは、次のようにして判定することができる。被測定試料に対し電子線回折（一般にビーム径は数十ｎｍ）を行うと、単結晶の場合はスポット状の回折像が得られ、多結晶の場合はリング状の回折像（多結晶リング）が得られる。ここで、電子線の径をナノメートルオーダ（１ｎｍ〜１０ｎｍ）、例えば５ｎｍ程度に小さくすると、多結晶の場合も回折像はスポットとなり、それよりも小さい微結晶の場合に多結晶リングが見られる。従って、５ｎｍ程度の微小ビーム径を用いた電子線回折によって、多結晶リングが見られるか否かにより微結晶であるか否かを判定することが可能である。
【００３４】
本発明では、高誘電体薄膜から成るゲート絶縁膜中に析出させた結晶は、多結晶ではなく微結晶であり、この微結晶の大きさは膜厚Ｗと同じかそれよりも小さく、且つゲート長Ｌｇよりも十分小さいため、グレイン境界が膜の表裏面に貫通することはない。或いは、グレイン境界にアモルファス材料が入り込んだ構造となる。このため、グレイン境界に基づくリーク電流を抑制することができる。また、ゲート長方向に沿って複数の微結晶が存在することになるので、しきい値や駆動力のばらつきを抑制することもできる。ここで、ゲート絶縁膜としては、少なくとも絶縁性金属酸化物の微結晶が分散されてなることが高誘電率を得る上で望ましい。
【００３５】
また、ゲート絶縁膜としてチタン酸化物とシリコン酸化物との混合膜を用いた場合、膜中のＳｉ含有量を増加させるほどリーク電流は少なくなり、更にＳｉ含有量が多いほど比誘電率が上がる。本発明者らの実験によれば、Ｓｉ含有量が１５％以上になるとリーク電流が十分に減少し、比誘電率も５０以上と高くなるのが確認された。従って、混合膜中の平均のＳｉ構成比（Ｓｉ／（Ｓｉ＋Ｔｉ））は１５％以上にするのが望ましい。
【００３６】
このように、混合膜中の平均のＳｉ構成比（Ｓｉ／（Ｓｉ＋Ｔｉ））は１５％以上に設定するのが望ましく、これにより微結晶化による効果が高くなる。さらに、（Ｓｉ／（Ｓｉ＋Ｔｉ））は８０％以下であることが望ましく、これにより高誘電体膜としての必要な比誘電率（εr ＞１０）が得られる。さらに望ましくは、１５％以上６０％以下である。これにより、より高い比誘電率を得ることができる。
【００３７】
このように本発明によれば、ゲート絶縁膜として絶縁性金属酸化物とシリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種との混合膜から成る高誘電体薄膜を用い、該薄膜中に微結晶を析出させたことにより、グレイン境界に起因するリーク電流を低減することができ、且つしきい値，駆動力のばらつきを抑制することができ、ＭＯＳトランジスタ等の特性向上をはかることが可能となる。
【００３８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３９】
（第１の実施形態）
図２は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００４０】
なお、図２及び後述する図６〜８に示す工程は全てｎチャネルＭＯＳＦＥＴに関する実施形態であるが、実際には同一基板上にｐチャネルＭＯＳＦＥＴも存在し、それについても同様の工程を行うことを念頭に置いている。そのため、特に断らない限りＳｉ基板はｐタイプにドーピングされていることとする。勿論、本発明はＳＯＩ（Silicon On Insulator）のＭＯＳＦＥＴにも使えるし、縦型ＭＯＳ（基板に垂直方向にチャネルがあり、電子や正孔はそれに沿って基板に垂直に走行する）にも応用することができる。
【００４１】
まず、図２（ａ）に示すように、ｐ型Ｓｉ基板２０上にトレンチ素子分離用のＳｉＯ2 膜２１を形成した後、全面にＴｉＯ2 ／ＳｉＯ2 の混合膜２２を結晶化が起こらない温度（例えば室温）にて堆積する。堆積の方法は、蒸着，通常のＲＦスパッタ，ヘリカルコイルを用いたスパッタ法，ゾルゲル法，レーザアプレーション法，ＣＶＤ法の何れを用いてもよいが、それぞれにより当然温度や形成条件は異なってくる。
【００４２】
本実施形態では、堆積の方法としてヘリカルコイルを用いたスパッタ法を使用した。具体的には、ＴｉＯ2 とＳｉＯ2 を粉々に砕き、ある混合比で焼結させることによりターゲットを作製する。ここでは、例えば混合比をＳｉ／（Ｔｉ＋Ｓｉ）＝２０％とする。そして、ターゲットとＳｉ基板を対面させた後、ＡｒとＯ2 との混合雰囲気（Ａｒ：２０ｓｃｃｍ，Ｏ2 ：２ｓｃｃｍ）で１００Ｗのパワーで室温で３０分間スパッタを行い、２０ｎｍの混合膜２２を堆積した。
【００４３】
次いで、Ａｒ雰囲気中で８００℃，３０秒の熱処理を施すことにより、図２（ｂ）に示すように、混合膜２２をナノクリスタル（微結晶）を含有する高誘電体絶縁膜２３に転換する。
【００４４】
次いで、図２（ｃ）に示すように、ゲート電極として例えばＳｉＧｅ膜２４を１００ｎｍの厚さに、ＳｉＨ４とＧｅＨ４の混合ガス中５５０℃において堆積する。続いて、フォトリソグラフィを行うことによりレジストをパターニングし、このレジストをマスクにＣＦ4 ＋Ｏ2 の雰囲気中で酸性イオンエッチングを行うことにより、ＳｉＧｅ膜２４をゲート電極形状に加工する。その後、ＡＦを含有する溶液を用いることによりナノクリスタルを含有する高誘電体絶縁膜２３を加工する。
【００４５】
次いで、図２（ｄ）に示すように、ＳｉＧｅ膜２４をマスクとして用い、Ａｓを３００ｅＶで１×１０14ｃｍ-2イオン注入する。続いて、ＳｉＮ膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＮ膜２５を厚さ１０ｎｍ形成する。その後、ＳｉＧｅ膜２４及び側壁ＳｉＮ膜２５をマスクに再びイオン注入（Ａｓ：１０ｋｅＶ，１×１０15ｃｍ-2）を行い、９００℃，３０秒のＲＴＡ（短時間高温アニール）を行うことで、ソース・ドレイン領域２６ａ，２６ｂを形成すると共に、ゲート電極と成るＳｉＧｅ膜２４にｎ型不純物を添加する。
【００４６】
次いで、図２（ｅ）に示すように、Ｃｏの堆積／熱処理／エッチングにより、ＣｏＳｉ2 膜２７をソース，ドレイン，ゲート上にそれぞれ堆積する。最後に、ＴＥＯＳ等を用いて層間絶縁膜としてのＳｉＯ2 膜２８を全面堆積し、ソース・ドレイン領域上にコンタクト孔をそれぞれ形成する。そして、各々のコンタクト孔につながるようにＡｌ／ＴｉＮ／Ｔｉ或いはＣｕ／ＴｉＮ／Ｔｉの配線層２９を形成する。これ以降は、更に２層目以上の配線工程を行うことにより、ＬＳＩが完成することになる。
【００４７】
図３は、膜中のＳｉ含有量を上げることにより１００ｎｍのＴｉＳｉＯ膜のリーク電流の変化を見たものである。Ｓｉの含有量が１５％を越え、更に増加していく程にリーク電流が減少してくることが分かる。このことは、多結晶状態で前記図９のような柱状を成していたＴｉＳｉＯ膜が、Ｓｉ含有量１５％以上ではナノサイズのナノクリスタルにより構成されるためであり、本発明者らは高分解の電子顕微鏡によってこれを確認している。
【００４８】
また、図４は予想されるしきい値電圧のばらつきを２つのＴｉＯ2 の結晶粒径について計算したものである。ゲート電極の大きさが小さくなるに従い、通常の５０ｎｍの粒径により構成された膜を用いた場合、しきい値は０．１２〜０．３６Ｖと大きくばらついているのに対し、５ｎｍまで粒径が小さくなると、０．２４Ｖ±０．０４Ｖまで集まってきていることが分かる。このことは、ＴｉＯ2 の結晶軸方向による比誘電率の異方性の影響が粒の微細化により抑制されるためであることが分かる。
【００４９】
また、本発明者らの研究により、図５に示すように、ナノクリスタルにより構成されたＴｉＯ2 ／ＳｉＯ2 の混合膜は、Ｓｉ含有量１５％以上で非常に高い比誘電率を示すことが見出された。このことは、より先の世代、例えばＬｇ＝１０ｎｍのＬＳＩ作成においても、リーク電流（つまりＬＳＩの消費電力）を抑えながら、ゲート／基板間の容量を上昇させることができる点において非常に有効である。
【００５０】
このように本実施形態によれば、ゲート絶縁膜２３としてＳｉ含有量２０％のＴｉＯ2 ／ＳｉＯ2 の混合膜を用い、該膜中にナノクリスタルを析出させているので、該膜内で膜厚方向及びゲート長方向に多数のナノクリスタルを存在することになり、グレイン境界が膜の表裏面に貫通することはない。そして、グレイン境界にアモルファス材料が入り込んだ構造となっている。このため、グレイン境界に基づくリーク電流を抑制することができる。また、ゲート長方向に沿って複数のナノクリスタルが存在することになるので、５０ｎｍ以下の極微細ＭＯＳトランジスタにおいても、しきい値，駆動力のばらつきを抑制することができる。さらに、電流ストレスを印加した後のＳＩＬＣも抑制することが可能であった。
【００５１】
（第２の実施形態）
本実施形態は第１の実施形態の変形例であり、第１の実施形態とはナノクリスタルの形成工程が異なっている。本実施形態の工程断面図は前記図２と実質的に同じであるのであるので、省略する。
【００５２】
前記図２（ａ）に示すように、素子分離用のＳｉＯ2 膜２１を形成したｐ型Ｓｉ基板２０上にＴｉＯ2 とＳｉＯ2 の混合膜２２を結晶化が起こらない温度にて堆積するまでは、第１の実施形態と同様である。
【００５３】
次いで、図２（ｂ）に示す工程において、１０ＭＰａの高圧下において６００℃，３０ｓｅｃの熱処理を施すことにより、より低温でナノクリスタル含有の高誘電体絶縁膜２３を形成した。こうすることにより、チャネル部の不純物の拡散が抑制されると共に、高誘電体絶縁膜２３中のナノクリスタルをより細かい粒子にすることが可能となる。これ以降は、第１の実施形態と同様の工程（図２（ｃ）〜（ｅ））を行うことによりＬＳＩを形成する。
【００５４】
このような工程であっても、先の第１の実施形態と同様の効果が得られる。これに加え本実施形態では、ナノクリスタル形成のための熱処理を高圧下で行うことにより、不純物の拡散を抑制してナノクリスタルの粒径をより小さくすることができる。本発明者らの実験によればこの効果は、熱処理時の圧力を１００ｋＰａ以上に設定することにより認められた。
【００５５】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図６中の６０〜６９は図２中の２０〜２９に対応している。
【００５６】
まず、図６（ａ）に示すように、素子分離用のＳｉＯ2 膜６１を形成したｐ型Ｓｉ基板６０上にＴｉＯ2 とＳｉＯ2 の混合膜６２を結晶化が起こらない温度にて堆積する。ここまでは第１の実施形態と同様であるが、本実施形態においては混合膜６２の膜厚を１００ｎｍと厚くした。
【００５７】
次いで、Ａｒ雰囲気中で８００℃，３０ｓｅｃの熱処理を施すことにより、図６（ｂ）に示すように、混合膜６２をナノクリスタルＴｉＯ2 を含む高誘電体絶縁膜６３に転換した。続いて、図６（ｃ）に示すように、ＨＦを含有する溶液、例えばＨＦ（４７％）１：１０Ｈ2 Ｏにより５分間処理することにより、高誘電体絶縁膜６３を２０ｎｍの厚さまで薄膜化する。
【００５８】
次いで、図６（ｄ）に示すように、ゲート電極として例えばＳｉＧｅ膜６４をＣＶＤ法により１００ｎｍの厚さに堆積し、フォトリソグラフィを行うことによりＳｉＧｅ膜６４をゲート電極形状に加工する。さらに、第１の実施形態と同様に、ゲート側壁ＳｉＮ膜６５を形成し、ソース・ドレイン領域６６ａ，６６ｂを形成する。
【００５９】
これ以降は、図６（ｅ）に示すように、第１の実施形態と同様に、層間絶縁膜としてのＳｉＯ2 膜６８を全面堆積し、コンタクト孔を形成し、更にＡｌ／ＴｉＮ／Ｔｉ或いはＣｕ／ＴｉＮ／Ｔｉの配線層６９を形成することにより、ＭＯＳトランジスタが完成することになる。
【００６０】
本実施形態で述べたナノクリスタル含有の高誘電体絶縁膜６３のエッチバック工程は、全面一様に行われる場合の他、一部、例えばｐチャネルＭＯＳのみ行う場合、或いは混載ＬＳＩにおいて論理ＬＳＩに相当する部分のみ行うこと、或いはメモリＬＳＩに相当する部分のみ行うことが可能である。
【００６１】
図７は、同一基板上にｐチャネル及びｎチャネルのＭＯＳＦＥＴが配置された素子構造を示す断面図であり、７００はＳｉ基板、７０１は素子分離絶縁膜、７０８は層間絶縁膜、７０９は配線層、７１０はｐウェル、７２０はｎウェル、７１３，７２３はゲート絶縁膜、７１４，７２４はゲート電極、７１６，７２６はソース・ドレイン領域を示しており、７１０〜７１６からｎチャネルＭＯＳＦＥＴが形成され、７２０〜７２６からｐチャネルＭＯＳＦＥＴが形成されている。
【００６２】
ナノクリスタル含有高誘電体絶縁膜のエッチバックをｎチャネルのみ行う場合は、以下のような場合である。ゲート電極の仕事関数がＳｉのバンドギャップの真性フェルミレベルＥｉよりも価電子帯側にある場合、ｐチャネルのしきい値｜Ｖthp｜に比べｎチャネルのしきい値｜Ｖthn｜が大きくなってしまうことにより、ＣＭＯＳロジックのタイミングが不均衡になる。
【００６３】
この場合に、ｎチャネルＭＯＳのｎチャネル側だけゲート絶縁膜を薄膜化することによって、ｎチャネルの｜Ｖthn｜を小さくし、この不均衡を緩和することができる。勿論、電極８６の仕事関数がＥｉに対しＥｃに近い側にあるときはｐチャネルの方のゲート絶縁膜を薄膜化することになる。また一方、スピードが要求される論理ＬＳＩおいてはゲート絶縁膜の薄膜化が行われ、リーク電流を最小にすることが優先されるメモリＬＳＩにおいては厚い膜を用いることも考えられる。
【００６４】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図８中の８０〜８９は図２中の２０〜２９に対応している。
【００６５】
まず、図８（ａ）に示すように、ｐ型Ｓｉ基板８０上に素子分離用のＳｉＯ2 膜８１を形成した後、ＭＯＳトランジスタのしきい値を制御するイオン注入を行い、８１上以外の酸化膜を完全に除去した後、ＮＯガスを用いた８５０℃，５ｓｅｃの熱処理により０．７μｍの酸窒化膜８０２を形成する。続いて、ＴｉＯ2 ／ＳｉＯ2 の混合膜８２を形成するが、酸窒化膜８０２の存在によりＯ2 が入った雰囲気でスパッタを行ってもＳｉ表面のこれ以上の酸化は抑制されることになる。
【００６６】
次いで、図８（ｂ）に示すように、Ａｒ雰囲気中で８００℃，３０ｓｅｃの熱処理を施すことにより、ナノクリスタルＴｉＯ2 を含む高誘電体絶縁膜８３を形成する。これ以降は、図８（ｃ）（ｄ）に示すように、ゲート電極８４，側壁ＳｉＮ膜８５の形成、ソース・ドレイン形成のためのイオン注入、層間絶縁膜８８，配線層８９の形成を第１の実施形態と同様に行うことにより、ＬＳＩが完成することになる。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１〜第４の実施形態は、単独で用いるのは勿論のことこれらを適宜組み合わせて用いることも可能である。
【００６８】
実施形態では、ソース・ドレインのエクステンション（ＳｉＮ側壁下の浅い接合部）をイオン注入のみにより形成していたが、一旦ＳｉＨ4 等によるソース・ドレイン上への選択ＣＶＤ法により２０ｎｍ程度のＳｉを基板上に成長させてからイオン注入を行うことにより、加速エネルギーを例えば１０ｋｅＶまで上昇させることができ、イオン注入の効率を向上させることが可能である。また、ゲート電極としてのＳｉＧｅ膜２４上にもサリサイド工程によりＣｏＳｉ膜２７が形成されているが、予めＷＳｉ2 等をＳｉＧｅ膜２７の堆積直後に全面堆積し、加工することによって、初めからゲートの低抵抗化を行っておくことも可能である。また、ＴｉＳｉＯ膜の堆積は１回で行っているが、混合比を変えた膜を数回に分けて堆積することも勿論可能である。
【００６９】
ゲート電極としてＳｉＧｅを用いることを述べたが、勿論多結晶シリコンを用いてもよいし、あるゆる金属或いは金属シリコンサイドゲート材料との組合せも可能である。
【００７０】
絶縁膜を構成する混合物の一方としての金属酸化物としてＴｉＯ2 について述べたが、これに限定されるものではなく、ＴａＯ5 ，Ｙ２Ｏ3 ，Ａｌ2 Ｏ3 ，ＺｒＯ2 ，Ｌａ2 Ｏ3 ，ＨｆＯ3 ，Ｎｂ2 Ｏ5 ，等を用いることが可能である。勿論これら材料によりナノクリスタルの形成温度は異なる。ここで、下地として重要なことは必ず結晶性を持たないか、或いはその金属酸化物と格子ミスマッチが大きい材料により構成される表面を用いることである。そうでない場合、下地から優先的に結晶成長が起こり、ナノクリスタル化は達成されない。勿論、Ｓｉ（１００）そのものがそれら金属酸化物と大きな格子ミスマッチを持つ場合には、その心配はなく直接形成することが可能である。
【００７１】
また、もう一方の混合物であるＳｉＯ2 もこれに限定されるものではなく、ＳｉＯＮ或いはＳｉＮ等を用いることが可能である。但し、ＴｉＮのように導電性物質が出来てしまう組合せにおいてはＳｉＯＮは可能だがＳｉＮとの組合せがあり得ないことは当然である。
【００７２】
配線材料については２つの候補を記したが、これに限定されることはなく、低抵抗の材料、例えばＡｇを用いることも可能である。それらの下地層として、ＴｉＳｉＮやＷＳｉＮ，ＴａＳｉＮ等を用いることも含まれる。勿論、コンタクト孔をＷやＮｉＳｉやＡｌやＣｕにより埋め込むことも可能である。
【００７３】
また、実施形態ではＭＯＳトランジスタについて説明したが、本発明は高誘電体絶縁膜を用いる各種の半導体装置に適用することが可能であり、例えばＭＯＳキャパシタに適用することもできる。さらに、第１の実施形態でも説明したように、本発明はＳＯＩのＭＯＳＦＥＴにも適用できるし、縦型ＭＯＳにも応用することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７４】
【発明の効果】
以上詳述したように本発明によれば、ゲート絶縁膜として、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜からなり、該膜中に微結晶（結晶粒の寸法最大値が膜厚よりも小さく、且つゲート長よりも小さい）を形成した高誘電体絶縁膜を用いることにより、（発明が解決しようとする課題）の項で述べた３つの問題を回避することができる。従って、グレイン境界に起因するリーク電流を低減することができ、且つしきい値，駆動力のばらつきを抑制することができ、ＭＯＳトランジスタ等の特性向上をはかることが可能となり、その有用性は大である。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の基本構造を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】ゲート絶縁膜中のＳｉ含有量の上昇に伴うリーク電流の抑制を示す図。
【図４】予想されるしきい値ばらつきと本発明の適用によるその抑制を示す図。
【図５】ゲート絶縁膜中のＳｉ含有量と比誘電率との関係を示す特性図。
【図６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第３の実施形態の変形例を示す素子構造断面図。
【図８】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】従来の問題点を説明するための断面図。
【図１０】従来の問題点を説明するための特性図。
【符号の説明】
１０，２０，６０，８０…ｐ型Ｓｉ基板（半導体基板）
２１，６１，８１…ＳｉＯ2 膜（素子分離用絶縁膜）
２２，６２，８２…ＴｉＯ2 ／ＳｉＯ2 の混合膜
１１，２３，６３，８３…微結晶を含有する薄膜（高誘電体絶縁膜）
１２，２４，６４，８４…ＳｉＧｅ膜（ゲート電極）
２５，６５，８５…ＳｉＮ膜（側壁絶縁膜）
１３，２６，６６，８６…ソース・ドレイン領域
２７，８７…ＣｏＳｉ2 膜
２８，６８，８８…ＳｉＯ2 膜（層間絶縁膜）
２９，６９，８９…Ａｌ／ＴｉＮ／Ｔｉ層（配線層）
８０２…酸窒化膜

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を設けて構成され、ゲート長Ｌｇ＜５０ｎｍであるＭＯＳＦＥＴを有する半導体装置において、
    前記ゲート絶縁膜は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物の少なくとも一種と絶縁性金属酸化物との混合膜であり、該膜中には微結晶が形成され、該膜中の最大の微結晶粒の寸法最大値は該膜の膜厚以下、かつ前記ゲート長Ｌｇより小さいことを特徴とする半導体装置。
  2. 半導体基板上にゲート絶縁膜を介してゲート電極を設けて構成され、ゲート長Ｌｇ＜５０ｎｍであるＭＯＳＦＥＴを有する半導体装置において、
    前記ゲート絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中に絶縁性金属酸化物の微結晶粒が分散され、該膜中の最大の微結晶粒の寸法最大値は該膜の膜厚以下、かつ前記ゲート長Ｌｇより小さいことを特徴とする半導体装置。
  3. 半導体基板上にゲート絶縁膜を介してゲート電極を設けて構成され、ゲート長Ｌｇ＜５０ｎｍであるＭＯＳＦＥＴを有する半導体装置において、
    前記ゲート絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中には微結晶が形成され、該膜中の前記微結晶の大きさは、ナノメートルオーダのビーム径を用いた電子線を該膜面に平行に入射した際の回折像として多結晶リングが観察される大きさであり、該膜の膜厚以下、かつ前記ゲート長Ｌｇより小さいことを特徴とする半導体装置。
  4. 半導体基板上にゲート絶縁膜を介してゲート電極を設けて構成され、ゲート長Ｌｇ＜５０ｎｍであるＭＯＳＦＥＴを有する半導体装置において、前記ゲート絶縁膜は、シリコン酸化物，シリコン窒化物，シリコン酸窒化物の少なくとも１種と絶縁性金属酸化物との混合膜であり、該膜中には絶縁性金属酸化物の微結晶粒が分散され、該膜中の前記微結晶の大きさは、ナノメートルオーダのビーム径を用いた電子線を該膜面に平行に入射した際の回折像として多結晶リングが観察される大きさであり、該膜の膜厚以下、かつ前記ゲート長Ｌｇより小さいことを特徴とする半導体装置。
  5. 前記混合膜は、チタン酸化物とシリコン酸化物との混合膜であることを特徴とする請求項１〜４の何れかに記載の半導体装置。
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