JP2002314070A

JP2002314070A - 半導体装置及びその製造方法

Info

Publication number: JP2002314070A
Application number: JP2001118250A
Authority: JP
Inventors: Akio Kaneko; 明生金子; Akira Nishiyama; 彰西山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-04-17
Filing date: 2001-04-17
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】絶縁膜中の電荷のトラップをなくして、しき
い値，駆動力のばらつきを抑制することができ、ＭＯＳ
トランジスタの特性向上に寄与する。【解決手段】半導体基板上に高誘電体からなるゲート
絶縁膜を有するＭＯＳ型半導体装置の製造方法におい
て、Ｓｉ基板３０上に、ＳｉＯ₂とＴｉＯ₂との混合膜
３２をスパッタ法により結晶化の生じない温度で厚さ５
ｎｍに形成した後、Ａｒ雰囲気中で８００℃，３０秒の
熱処理を施すことにより、混合膜３２中にＴｉＯ₂微結
晶を析出させ、かつ微結晶の膜厚方向の寸法が混合膜３
２の膜厚と同じとなるように成長し、しかるのち混合膜
３２上にゲート電極となるＳｉＧｅ層３４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート絶縁膜等に
用いられる絶縁膜として高誘電体膜を用いた半導体装置
に係わり、特に高誘電体膜中に微結晶を析出させた半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高集積化，高速化のため
に素子の微細化が進んでおり、それに伴ってキャパシタ
或いはトランジスタの構成要素であるＭＯＳ構造におい
ては、シリコン酸化膜の更なる薄膜化が要求されてい
る。しかし、シリコン酸化膜の膜厚が３ｎｍ以下になる
と、デバイスが動作する電場領域において電子がダイレ
クトトンネリングを起こすようになるので、リーク電流
が増大しデバイスの消費電力を増大させる等の問題を招
く。

【０００３】そのため、シリコン酸化膜に置き換わる次
世代のゲート絶縁膜が求められ、高誘電体膜が注目され
るようになった。その理由は、高誘電体膜であれば、シ
リコン酸化膜と同一の容量をシリコン酸化膜よりも厚い
膜厚で得られることにある。そして、絶縁膜の膜厚を厚
くすることで電子が絶縁膜をトンネリングする確率を抑
え、リーク電流を低減させることが可能となる。

【０００４】高誘電体膜として金属酸化物を用いた金属
酸化物／Ｓｉの構造において、トランジスタ形成のため
の熱処理工程（＞８００℃）を経ると、金属酸化物の多
結晶が生じ、図４に示すような構造となってしまう。な
お、図中の４０はＳｉ基板、４２は結晶粒界、４３は高
誘電体金属薄膜としての多結晶ＴｉＯ₂膜、４４はゲー
ト電極を示している。また、各結晶の縞の目がｃ軸方向
を表している。

【０００５】この構造の第１の問題点は、比誘電率ε_r
の異方性に依存した実効比誘電率のバラツキである。例
えば、ＴｉＯ₂のｃ軸方向のε_rは８９で、ｃ軸に垂直
方向のε_rは１７０である。ＴｉＯ₂形成後に８００℃
以上の熱処理を施した場合、結晶粒径は１０〜５０ｎｍ
になることから、例えばゲート長Ｌｇ＝３０ｎｍのＭＯ
Ｓトランジスタを形成した場合には、ランダムに配向し
たＴｉＯ₂のどの部分にゲート電極が形成されるかによ
って、しきい値電圧，電流駆動力のばらつきを生じるこ
とになる。

【０００６】第２の問題点は、図４中の矢印で示すよう
に、結晶粒界を通って電流が流れやすく、ゲート／基板
間のリーク電流の上昇を招くことである。これは、結晶
中に比べその境界部においては金属−酸素間の結合が不
完全であることによると考えられる。

【０００７】これに対し本発明者らは、ＴｉＯ₂とＳｉ
Ｏ₂から成る混合膜をゲート絶縁膜として用いる方法を
既に提案している（特願２０００−１９３２１５号）。
図５は、この混合膜を用いた場合の微結晶の様子を示す
模式図であり、図中の５２は微結晶、５３は混合膜を示
している。例えば、清浄なＳｉ基板上に、ＴｉＯ₂とＳ
ｉＯ₂の混合焼結体をターゲットとしてスパッタ法で約
１００ｎｍ成膜し、Ａｒ雰囲気中において８００℃で３
０秒間アニールする。このとき、ＴｉＯ₂の微結晶５２
が析出する。混合膜５３中のＳｉＯ₂濃度を上げること
で、ＴｉＯ₂の結晶粒径を小さくできるので、ゲート長
Ｌｇ＝３０ｎｍのＭＯＳトランジスタを形成する場合に
も、上述のε_rの異方性に依存したしきい値電圧，電流
駆動力のばらつきを小さくできる。同時にＳｉＯ₂濃度
を上げることで、結晶粒界を通るリーク電流も抑制でき
る。

【０００８】しかしながら、本発明者らの更なる研究に
よれば、微結晶を含む混合膜では、膜中に電荷のトラッ
プが発生し、ＭＯＳＦＥＴのしきい値変動やゲート絶縁
膜の信頼性劣化を招く可能性があるのが分かった。電荷
のトラップが生じるのは、ＴｉＯ₂微結晶５２は、周辺
のシリコン酸化物が多い領域の準位よりも低いことに起
因している。即ち、ＴｉＯ₂微結晶５２の膜厚方向の大
きさが混合膜５３の膜厚以下であると、ＴｉＯ₂微結晶
５２は周辺の準位よりも低いため、量子井戸が形成され
る。そして、この量子井戸に電子がトラップされる。ま
た、正孔がトラップされることも考えられる。

【０００９】図６は、このときのＴｉＯ₂微結晶５２と
その周囲の混合膜５３における、膜厚方向の準位を模式
的に示したものである。このような現象は、ＴｉＯ₂に
限らず、熱処理後に相分離する高誘電性金属酸化物とシ
リコン酸化物の混合膜でも同様に生じ得ると考えられ
る。

【００１０】

【発明が解決しようとする課題】このように従来、ＭＯ
Ｓ構造におけるゲート絶縁膜としてシリコン酸化膜に置
き換わる次世代のゲート絶縁膜が求められ、金属酸化物
等の高誘電体膜が注目されるようになった。しかし、金
属酸化物／Ｓｉの構造においては、金属酸化物の多結晶
が生じ、しきい値電圧や電流駆動力のばらつきを生じた
り、ゲート／基板間のリーク電流の上昇を招く問題があ
った。

【００１１】また、本発明者らが既に提案した特願２０
００−１９３２１５号においては、結晶粒界を通るリー
ク電流を効果的に抑制できるものの、膜中に電荷のトラ
ップが発生し、ＭＯＳＦＥＴのしきい値変動やゲート絶
縁膜の信頼性劣化を招くおそれがあった。

【００１２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、結晶粒界に起因するリ
ーク電流を低減することができ、かつ膜中の電荷のトラ
ップをなくしてしきい値，駆動力のばらつきを抑制する
ことができ、ＭＯＳトランジスタ等の特性向上に寄与し
得る半導体装置及びその製造方法を提供することにあ
る。

【００１３】

【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。

【００１４】即ち本発明は、半導体基板上に絶縁膜を設
けて機能素子を構成してなる半導体装置において、前記
絶縁膜は、シリコンの酸化物，窒化物，酸窒化物の少な
くとも１種類と、シリコン以外の金属の酸化物，窒化
物，酸窒化物の少なくとも１種類との混合膜であり、こ
の混合膜中に複数の微結晶が形成され、該微結晶の周辺
部の一部は前記絶縁膜の界面からの距離が０．７ｎｍ以
内に位置することを特徴とする。

【００１５】ここで、複数の微結晶のうち必ずしも全部
が上記の条件を満たしている必要はないが、複数の微結
晶の大部分はその周辺部の一部が前記絶縁膜界面から
０．７ｎｍ以内の距離に位置することが望ましい。より
具体的には、複数の微結晶のうち体積比で５割以上は、
周辺部の一部が前記絶縁膜界面から０．７ｎｍ以内の距
離に位置することが望ましい。

【００１６】また本発明は、半導体基板上に絶縁膜を設
けて機能素子を構成してなる半導体装置において、前記
絶縁膜は、シリコンの金属の酸化物，窒化物，酸窒化物
の少なくとも１種類と、シリコン以外の金属の酸化物，
窒化物，酸窒化物の少なくとも１種類との混合膜であ
り、この混合膜中に複数の微結晶が形成され、該微結晶
の膜厚方向の寸法は前記混合膜の膜厚と同じであること
を特徴とする。

【００１７】ここで、複数の微結晶のうち必ずしも全部
が上記の条件を満たしている必要はないが、複数の微結
晶の大部分は膜厚方向の寸法が前記混合膜の膜厚と同じ
であることが望ましい。より具体的には、複数の微結晶
のうち体積比で５割以上は、膜厚方向の寸法が前記混合
膜の膜厚と同じであることが望ましい。

【００１８】また、本発明のより望ましい実施態様とし
ては次のものが挙げられる。

【００１９】(1) 微結晶は絶縁性金属酸化物であり、か
つ分散された状態であること。

【００２０】(2) 機能素子はＭＯＳＦＥＴであり、絶縁
膜はゲート絶縁膜であり、半導体基板上にゲート絶縁膜
を介してゲート電極が形成されていること。また、半導
体基板及びゲート電極の両方とゲート絶縁膜との界面に
シリコン酸化物を主成分とする層が存在し、微結晶の周
辺部と半導体基板又はゲート電極の少なくとも一方との
距離が０．７ｎｍ以内であること。

【００２１】(3) 混合膜はシリコン酸化物（ＳｉＯ₂）
とチタン酸化物（ＴｉＯ₂）とから成り、微結晶はチタ
ン酸化物である。

【００２２】(4) 微結晶の面内方向の粒径は１０ｎｍ程
度以下であり、望ましくは１ｎｍ以上で１０ｎｍ以下で
ある。これにより、極微細（＜５０ｎｍ）ＭＯＳトラン
ジスタのしきい値、駆動力ばらつきを抑制できる。

【００２３】(5) 混合膜中の平均のＳｉ構成比（Ｓｉ／
（Ｓｉ＋Ｔｉ））は１５％以上にするのが望ましい。結
晶が微細化されるために、混合膜中の平均のＳｉ構成比
（Ｓｉ／（Ｓｉ＋Ｔｉ））は１５％以上にするのが望ま
しい。より望ましくは、１５％以上で８０％以下であ
り、さらに望ましくは１５％以上で６０％以下である。

【００２４】また本発明は、半導体装置の製造方法にお
いて、半導体基板上に、シリコンの酸化物，窒化物，酸
窒化物の少なくとも１種類と、シリコン以外の金属の酸
化物，窒化物，酸窒化物の少なくとも１種類と、の混合
膜を結晶化の生じない温度で形成する工程と、次いで熱
処理を施すことにより、前記混合膜中に金属酸化物の微
結晶を複数個析出させ、かつ該微結晶の周辺部の一部が
前記絶縁膜の界面から０．７ｎｍ以内の距離に位置する
ように該微結晶を成長させる工程とを含むことを特徴と
する。

【００２５】また本発明は、半導体装置の製造方法にお
いて、半導体基板上に、シリコンの酸化物，窒化物，酸
窒化物の少なくとも１種類と、シリコン以外の金属の酸
化物，窒化物，酸窒化物の少なくとも１種類と、の混合
膜を結晶化の生じない温度で形成する工程と、次いで熱
処理を施すことにより、前記混合膜中に金属酸化物の微
結晶を複数個析出させ、かつ該微結晶の膜厚方向の寸法
が前記混合膜の膜厚と同じとなるように該微結晶を成長
させる工程とを含むことを特徴とする。

【００２６】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。

【００２７】(1) 混合膜を結晶化の生じない温度で形成
する工程として、シリコン酸化物（ＳｉＯ₂）とチタン
酸化物（ＴｉＯ₂）との混合焼結体をターゲットとした
スパッタ法により混合膜を形成する。

【００２８】(2) 熱処理により混合膜中に微結晶の金属
酸化物を析出させる工程として、ＳｉＯ₂とＴｉＯ₂か
ら成る混合膜を形成後、Ａｒ雰囲気中の常圧下でアニー
ルする。他の例としては、常圧よりも高い圧力雰囲気
（例えば、１００ｋＰａよりも高い圧力雰囲気）中でア
ニールを行っても良い。

【００２９】(3) 微結晶を生成する際のアニール条件
は、常圧下で８００〜１０００℃の範囲であること。ま
た、１０ＭＰａ程度の高圧力雰囲気中で６００〜１００
０℃の範囲であること。

【００３０】(4) 混合膜形成前に、下地基板（例えばＳ
ｉ）上に酸化防止のための薄膜を予め形成しておく。こ
の酸化防止膜が十分機能すれば、更に酸素含有雰囲気中
で高温アニールを行うことも可能である。

【００３１】(5) 熱処理により微結晶が析出された絶縁
膜の一部をエッチングして所望の厚さまで薄膜化する。

【００３２】（作用）本発明をＭＯＳトランジスタに適
用すると、図１（ａ）のような構成となる。即ち、Ｓｉ
等の半導体基板１０上に高誘電体膜から成るゲート絶縁
膜１３を形成し、その上にゲート電極１４を形成し、さ
らにゲート電極１４の両側にソース・ドレイン領域１６
ａ，１６ｂを形成したものとなる。ここで、ゲート絶縁
膜１３は、金属酸化物とシリコン酸化物，シリコン窒化
物，シリコン酸窒化物の少なくとも１種類との混合膜か
らなり、この混合膜は全体がアモルファスからなるもの
ではなく、該膜中に多数の微結晶１２が析出している。
ここで、全ての微結晶が混合膜１３の上下を貫通するよ
うに形成されるのが最も好ましいが、必ずしも全てがそ
うではなく、大部分がそうであればよい。より具体的に
は、体積比で５０％以上の微結晶が貫通するように形成
されていれば十分な効果が得られる。

【００３３】なお、微結晶とは単結晶の結晶の大きさが
非常に小さいものを総じて呼称するものであり、この微
結晶の大きさは１０ｎｍ程度以下であり、ゲート長Ｌｇ
よりも十分小さくなっている。薄膜中の結晶が微結晶で
あるか否かは、次のようにして判定することができる。
被測定試料に対し電子線回折（ＥＤ、一般にビーム径は
数十ｎｍ）を行うと、単結晶の場合はスポット状の回折
像が得られ、多結晶の場合はリング状の回折像（多結晶
リング）が得られる。ここで、電子線の径をナノメート
ルオーダ（１ｎｍ〜１０ｎｍ）、例えば５ｎｍ程度に小
さくすると、多結晶の場合も回折像はスポットとなり、
それよりも小さい微結晶の場合には多結晶リングが見ら
れる。従って、５ｎｍ程度の微小ビーム径を用いた電子
線回折によって多結晶リングが見られるか否かにより、
微結晶であるか否かを判定することができる。

【００３４】ＳｉとＳｉＯ₂を接触させた場合、Ｓｉの
波動関数はＳｉＯ₂へ０．７ｎｍ程度染み出す（D.A.Mu
ller et al,NATURE,399(1999)758）。これは、量子力学
により説明される。従って、多結晶Ｓｉをゲート電極と
し、ＳｉＯ₂が主要な媒体にそれよりも準位の低い物
質、例えばＴｉＯ₂結晶粒が析出した混合膜において、
ＴｉＯ₂結晶粒は０．７ｎｍ程度のＳｉＯ₂に囲まれて
いても良い。図１（ｂ）はこのような場合の構成を示し
ている。さらに、ＭＯＳデバイスにおいて、Ｓｉ基板と
ゲート絶縁膜との界面、又はゲート電極とゲート絶縁膜
との界面にＳｉＯ ₂の主要な界面層があっても、どちら
かがこの膜厚以下であれば良い。図１（ｃ）はこのよう
な場合の構成を示している。

【００３５】なお、ゲート電極や基板の材料がＳｉでな
い場合や、混合膜がＴｉＯ₂，ＳｉＯ₂以外から成れ
ば、波動関数の染み出す長さも変わる。例えば、ＳｉＯ
₂が準位のより低い材料に置き換わると、Ｓｉの波動関
数が染み出す距離は長くなる。この場合は、微結晶と混
合膜界面との距離は０．７ｎｍ以内に限るものではな
く、波動関数の染み出す長さに応じて長くすることがで
きる。

【００３６】このように本発明では、高誘電体膜からな
るゲート絶縁膜中に析出させた結晶は、多結晶ではなく
単結晶であり、かつゲート長Ｌｇよりは十分小さい。ま
た、結晶粒界にアモルファス材料が入り込んだ構造とな
る。このため、結晶粒界に基づくリーク電流を抑制する
ことができる。しかも、ゲート長方向に沿って複数の微
結晶が存在することに加え、微結晶の大きさは膜厚Ｗと
同じ程度であり、結晶粒界が膜の表裏面に貫通している
ため、膜中の微結晶の準位に依存したトラップ密度を大
幅に低減することが可能となる。ここで、ゲート絶縁膜
としては、少なくとも絶縁性金属酸化物の微結晶が分散
されてなることが高誘電率を得る上で望ましい。

【００３７】図２は、微結晶を含む混合層のＣ−Ｖ（容
量−ゲート電圧）曲線である。上述のようにして、ｎ型
Ｓｉ基板上に絶縁膜として、膜厚約３ｎｍ，５ｎｍ，１
０ｎｍのＳｉＯ₂／ＴｉＯ₂混合膜を作製した。図２
（ａ）に示すように、ＳｉＯ₂が７５％の場合、膜厚が
薄いほどヒステリシスが小さくなった。この場合、微結
晶の平均粒径は約２ｎｍであった。微結晶の粒径が混合
膜厚よりも十分小さいために、結晶粒近傍で準位の窪み
が形成され、そこに電荷がトラップされる現象を表して
いる。

【００３８】一方、図２（ｂ）に示すように、ＳｉＯ₂
が２６％の場合、ヒステリシスは殆ど無かった。これ
は、微結晶の平均粒径が１０ｎｍ程度であり、（ａ）の
現象は起こらないためである。なお、膜厚が３ｎｍや５
ｎｍの場合は、微結晶の水平方向の寸法は１０ｎｍ程度
であるが、微結晶の膜厚方向の寸法は当然のことながら
膜厚程度となる。

【００３９】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。

【００４０】（第１の実施形態）図３は、本発明の第１
の実施形態に係わる半導体装置の製造工程を示す断面図
である。

【００４１】なお、図３はｎチャネルＭＯＳＦＥＴに関
する実施形態であるが、実際には同一基板上にｐチャネ
ルＭＯＳＦＥＴも存在し、それについても同様の工程を
行うことを念頭に置いている。勿論、本発明はＳＯＩ
（Silicon On Insulator）のＭＯＳＦＥＴにも使える
し、縦型ＭＯＳ（基板に垂直方向にチャネルがあり、電
子や正孔はそれに沿って基板に垂直に走行する）にも応
用することができる。

【００４２】まず、図３（ａ）に示すように、ｐ型Ｓｉ
基板３０上にトレンチ素子分離用のＳｉＯ₂膜３１を埋
め込み形成した後、全面にＴｉＯ₂／ＳｉＯ₂の混合膜
３２を結晶化が起こらない温度（例えば室温）にて堆積
する。堆積の方法としては、蒸着、通常のＲＦスパッ
タ、ヘリカルコイルを用いたスパッタ法、ゾルゲル法、
レーザアブレーション法、ＣＶＤ法の何れを用いても良
い。それぞれの堆積方法により、当然温度や形成条件は
異なってくる。

【００４３】例えば、ヘリカルコイルを用いたスパッタ
法では、ＴｉＯ₂とＳｉＯ₂を粉々に砕き、ある混合比
で焼結させることによりターゲットを作製する。その混
合比は、例えばＳｉ／（Ｔｉ＋Ｓｉ）＝２０％とする。
そして、ターゲットとＳｉ基板を対面させた後、Ａｒと
Ｏ₂との混合雰囲気（Ａｒ：２０sccm，Ｏ₂：２sccm）
で１００Ｗのパワーで室温で１０分間スパッタを行い、
５ｎｍの混合膜３２を堆積する。

【００４４】次いで、Ａｒ雰囲気中で８００℃，３０秒
の熱処理を施すことにより、図３（ｂ）に示すように、
混合膜３２を微結晶を含有する高誘電体絶縁膜３３に転
換する。ここで、微結晶の粒径はその大部分が５ｎｍ程
度となるようにし、前記図１（ａ）に示す状態を狙っ
た。これにより、膜中に電荷がトラップされる問題を回
避することができる。また、熱処理温度が８００〜１０
００℃であれば、十分大きな微結晶を成長させることが
できた。

【００４５】ここで、微結晶の全ての膜厚程度の寸法で
あれば最も好ましいが、必ずしも全ての微結晶の寸法が
膜厚程度である必要はなく、一部に寸法の小さな微結晶
があってもその量が少なければ問題ない。より具体的に
は、体積比で微結晶の５０％以上が膜厚程度の寸法であ
れば十分な効果が得られることを確認している。なお、
寸法が膜厚程度である微結晶の割合（体積比）は、ＴＥ
Ｍ観察により、各結晶の大きさと絶縁膜界面からの距離
を測定することで、求めることができる。

【００４６】或いは、結晶の形を球と仮定して、Ｘ線回
折測定により粒径と頻度（A.Benedetti et al, J.Appl.
Cryst.,21(1988),543）、及び絶縁膜厚の平均を求め
る。絶縁膜厚から１．４ｎｍ引いた値以上大きい結晶の
合計の体積を求める。個々の結晶の、絶縁膜界面からの
距離を求めることが難しいが、絶縁膜厚よりも１．４ｎ
ｍ小さい結晶が、周辺部の一部が絶縁膜界面から０．７
ｎｍ以上離れた位置になるためには、絶縁膜のちょうど
中心に位置しなければらならない。より大きい結晶は、
必ず周辺部の一部が絶縁膜界面から０．７ｎｍ以内に位
置する。なお、Ｃ−Ｖ曲線に現れるヒステリシスは、お
よそトラップされた電荷の数に比例する。結晶粒の所だ
けにトラップされる場合、トラップされ得る電荷の数
は、およそ結晶粒の堆積に比例する。従って、周辺部の
一部が絶縁膜界面から０．７ｎｍ未満離れた結晶の合計
体積を半分にすればヒステリシスも半分になり、ＭＯＳ
ＦＥＴなどの改善が期待できる。

【００４７】また、微結晶は必ずしも膜を貫通して設け
られるものでなくてもよく、前記図１（ｂ）（ｃ）のよ
うに、界面に薄いＳｉＯ₂膜が形成される場合であって
も、このＳｉＯ₂膜の膜厚が０．７ｎｍ以下であれば、
微結晶の粒径が十分大きいので、大部分の微結晶におい
て混合膜３２の界面からの距離は０．７ｎｍ以下とな
り、電荷がトラップされる不都合は生じない。

【００４８】次いで、図３（ｃ）に示すように、ゲート
電極として例えばＳｉＧｅ層３４を１００ｎｍの厚さ
に、ＳｉＨ₄とＧｅＨ₄の混合ガス中５５０℃において
堆積する。続いて、フォトリソグラフィを行うことによ
りレジストをパターニングし、このレジストをマスクに
ＣＦ₄＋Ｏ₂の雰囲気中で酸性イオンエッチングを行う
ことにより、ＳｉＧｅ膜３４をゲート電極形状に加工す
る。その後、ＨＦを含有する溶液を用いることにより微
結晶を含有する高誘電体絶縁膜３３を加工する。

【００４９】次いで、図３（ｄ）に示すように、ＳｉＧ
ｅ膜３４をマスクとして用い、Ａｓを３００ｅＶで１×
１０¹⁴ｃｍ^-2イオン注入する。続いて、ＳｉＮ膜を全面
堆積した後に全面ＲＩＥエッチバックを行うことによ
り、ゲート側壁ＳｉＮ膜３５を厚さ１０ｎｍ形成する。
その後、ＳｉＧｅ膜３４及び側壁ＳｉＮ膜３５をマスク
に再びイオン注入（Ａｓ：１０ｋｅＶ，１×１０¹⁵ｃｍ
^-2）を行い、９００℃，３０秒間のＲＴＡ（短時間高温
アニール）を行うことで、ソース・ドレイン領域３６
ａ，３６ｂを形成すると共に、ゲート電極となるＳｉＧ
ｅ膜３４にｎ型不純物を添加する。

【００５０】次いで、図３（ｅ）に示すように、Ｃｏの
堆積／熱処理／エッチングにより、ＣｏＳｉ₂膜３７を
ソース，ドレイン，ゲート上にそれぞれに堆積する。最
後に、ＴＥＯＳ等を用いて層間絶縁膜としてのＳｉＯ₂
膜３８を全面堆積し、ソース・ドレイン領域上にコンタ
クト孔につながるようにＡｌ／ＴｉＮ／Ｔｉ或いはＣｕ
／ＴｉＮ／Ｔｉの配線層３９を形成する。これ以降は、
さらに２層目以上の配線工程を行うことにより、ＬＳＩ
が完成することになる。

【００５１】かくして作成された半導体装置において
は、ゲート絶縁膜である高誘電体膜３３中の微結晶が５
ｎｍ程度の直径を有しており、該絶縁膜３３の上下に実
質的に貫通して存在することになる。従って、前記図６
に示したようなトラップ準位が生じることはなく、しき
い値，駆動力のばらつきを抑制することができ、ＭＯＳ
トランジスタ等の特性向上に寄与することができる。

【００５２】（第２の実施形態）本発明の第２の実施形
態は、第１の実施形態における混合膜のアニール方法を
改良した方法である。

【００５３】ＴｉＯ₂／ＳｉＯ₂の混合膜３２を結晶化
が起こらない温度（例えば室温）にて堆積するまでは、
第１の実施形態と同様である。次いで、１０ＭＰａの高
圧下において６００℃，３０ｓｅｃの熱処理を施すこと
により、ナノクリスタル含有の高誘電体絶縁膜を形成し
た。この場合も、第１の実施形態と同様に粒径５ｎｍ程
度の微粒子を形成することができた。これ以降は、第１
の実施形態と同様の工程（図３（ｃ）から（ｅ））を行
うことにより、ＬＳＩが完成することになる。

【００５４】このように本実施形態によれば、混合膜３
２中に直径５ｎｍ程度の微粒子を成長させることがで
き、膜を貫通する状態で微粒子を形成できるので、第１
の実施形態と同様の効果が得られる。これに加えて本実
施形態では、高圧下で熱処理を行うことによって、微結
晶作成のためのアニールをより低温で行うことができる
という効果が得られる。ちなみに本発明者らの実験によ
れば、１０ＭＰａの高圧下であれば熱処理温度６００〜
１０００℃の範囲で、本発明に必要とする微結晶を形成
することができた。

【００５５】（第３の実施形態）本発明の第３の実施形
態は、第１の実施形態における混合膜の形成方法を改良
した方法である。

【００５６】ＴｉＯ₂／ＳｉＯ₂の混合膜３２を結晶化
が起こらない温度（例えば室温）にて堆積するまでは、
第１の実施形態と同様であるが、本実施形態において
は、混合膜３２を１００ｎｍと厚く堆積する。次いで、
Ａｒ雰囲気中で８００℃，３０ｓｅｃの熱処理を施すこ
とにより、混合膜をＴｉＯ₂微結晶を含む高誘電体絶縁
膜に転換する。ここで、微結晶の粒径は第１の実施形態
と同様に、その大部分が５ｎｍ程度となるようにした。

【００５７】次いで、ＨＦを含有する溶液、例えばＨＦ
（４７％）１：１０Ｈ₂Ｏにより５分間処理することに
より、高誘電体絶縁膜３３を５ｎｍの厚さまで薄膜化す
る。高誘電体絶縁膜のエッチバック工程は、全面一様に
行われる他、一部、例えばｐチャネルＭＯＳのみ、或い
は部分的にしきい値電圧を変えたい部分のみ、或いは混
載ＬＳＩにおいて論理ＬＳＩに相当する部分のみ行うこ
と、或いはメモリＬＳＩに相当する部分のみ行うことも
可能である。これ以降は、第１の実施形態と同様の工程
（図３（ｃ）から（ｅ））を行うことによりＬＳＩを形
成する。

【００５８】このように本実施形態においても、混合膜
３２中に直径５ｎｍ程度の微粒子を成長させることがで
き、膜を貫通する状態で微粒子を形成できるので、第１
の実施形態と同様の効果が得られる。

【００５９】（第４の実施形態）本実施形態では、ゲー
ト絶縁膜とすべき混合膜を形成する前に、ＮＯガスを用
いた８５０℃，５ｓｅｃの熱処理により、Ｓｉ基板３０
上に厚さ０．７μｍの酸窒化膜（図示せず）を形成す
る。続いて、第１の実施形態と同様にして、酸窒化膜上
にＴｉＯ₂／ＳｉＯ₂の混合膜３２を５ｎｍの厚さに形
成する。

【００６０】これ以降は、第１の実施形態と同様の工程
（図３（ｂ）から（ｅ））を行うことによりＬＳＩを形
成する。

【００６１】本実施形態においても、混合膜３２中に直
径５ｎｍ程度の微粒子を成長させることができ、膜を貫
通する状態で微粒子を形成できるので、第１の実施形態
と同様の効果が得られる。また本実施形態では、Ｓｉ基
板３０上にＴｉＯ₂／ＳｉＯ ₂の混合膜３２を形成する
前に酸窒化膜を形成しているので、混合膜３２を酸素含
有雰囲気中で成膜やアニールを行っても、酸素のＳｉ基
板側への拡散を抑制することができる。

【００６２】（変形例）なお、本発明は上述した各実施
形態に限定されるものではない。第１〜第４の実施形態
は、単独で用いても良いし、適宜組み合わせても良い。
さらに、以下の方法と組み合わせても良い。

【００６３】混合膜の作製方法は、次のようにしても良
い。清浄なＳｉ基板に、例えばスパッタ法，蒸着，ＣＶ
Ｄ，プラズマＣＶＤなどによりＴｉ層を成膜し、不活性
雰囲気で基板をアニールすることによって、基板上に珪
化チタンを形成する。反応しなかったＴｉを剥離しても
良い。その後、酸素含有雰囲気中でアニールする。酸素
含有雰囲気にはＨ₂Ｏ，Ｏ₃、プラズマ状のＯやＮやＯ
Ｈなどが含まれても良い。Ｔｉは酸化され易いので、大
気中又は酸素分圧１０ｋＰａ以下の雰囲気中で、又は１
００℃以下でアニールを行っても良い。この後、例えば
Ａｒ雰囲気中で８００℃でアニールすることで、微結晶
を析出させる。

【００６４】上記の変形例として、Ｔｉ層の成膜を酸素
含有雰囲気中で行い、少なくとも部分的にＴｉを酸化し
ておいても良い。また、酸化シリコン膜上にＴｉ成膜を
行い、アニールによって少なくとも部分的にＴｉを酸化
しても良い。この後、必要に応じて酸化し、アニールす
ることで微結晶を析出させる。

【００６５】Ｔｉ，Ｓｉ，ＴｉとＳｉの化合物、前記３
種類のうち少なくとも１つの酸化物を適宜組み合わせ、
同時にスパッタ法，蒸着などにより成膜しても良い。混
合膜の堆積は１回でなくても、混合比が同じ又は異なる
膜を、同一又は異種の雰囲気中で数回に分けて堆積する
こともできる。この後、必要に応じて酸化し、アニール
することで微結晶を析出させる。

【００６６】また、実施形態では微結晶としてＴｉＯ₂
を例に挙げたが、これに限らず、周囲よりも準位の低い
アモルファス状の層が析出するような場合も、同様の方
法を適用できる。さらに、ゲート電極としてＳｉＧｅを
用いたが、多結晶シリコン，金属，珪化金属，或いはそ
れらの組み合わせでも良い。

【００６７】また、絶縁膜を構成する混合膜の一方とし
ての金属酸化物としてＴｉＯ₂について述べたが、Ｔ
ａ，Ｙ，Ａｌ，Ｚｒ，Ｌａ，Ｈｆ，Ｎｂなどの酸化物、
窒化物、更には酸窒化物を用いることも可能である。但
し、微結晶が形成される温度は材料に依存する。但し、
ＴｉＮのように導電性物質ができてしまう組み合わせに
おいては、酸窒化膜は可能だが、窒化膜との組み合わせ
があり得ないことは当然である。また、もう一方の混合
物であるＳｉＯ₂もこれに限らず、シリコン窒化膜，シ
リコン酸窒化膜などを用いることができる。

【００６８】また、配線としては低抵抗の材料、例えば
Ａｇを用いても良い。さらに、下地層としてはＴｉＳｉ
ＮやＷｓｉＮ、ＴａＳｉＮなどを用いることも含まれ
る。コンタクト孔をＷ，ＮｉＳｉ，Ａｌ，Ｃｕにより埋
め込んでも良い。

【００６９】また、実施形態ではＭＯＳトランジスタに
ついて説明したが、本発明は高誘電体絶縁膜を用いる各
種の半導体装置に適用することが可能であり、例えばＭ
ＯＳキャパシタに適用することもできる。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

【００７０】

【発明の効果】以上詳述したように本発明によれば、半
導体基板上に絶縁膜を設けて機能素子を構成してなる半
導体装置において、絶縁膜として、シリコンの酸化物，
窒化物，酸窒化物の少なくとも１種類と、シリコン以外
の金属の酸化物，窒化物，酸窒化物の少なくとも１種類
との混合膜を用い、混合膜中に複数の微結晶を形成し、
微結晶の周辺部の一部を絶縁膜の界面からの距離が０．
７ｎｍ以内に位置させること、又は微結晶の膜厚方向の
寸法を混合膜の膜厚と同じにすることにより、結晶粒界
に起因するリーク電流を低減することができ、かつ膜中
の電荷のトラップをなくしてしきい値，駆動力のばらつ
きを抑制することができ、ＭＯＳトランジスタ等の特性
向上に寄与することが可能となる。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の基本構造を示す断
面図。

【図２】Ｃ−Ｖ（容量−ゲート電圧）特性の膜厚依存性
を示す図。

【図３】実施形態に係わる半導体装置の製造工程を示す
断面図。

【図４】従来の半導体装置の問題点を説明するための断
面図。

【図５】混合膜中の微結晶の様子を模式的に示す断面
図。

【図６】図５の状態における膜厚方向の準位を模式的に
示す図。

【符号の説明】

１０，３０…Ｓｉ基板（半導体基板）１２…ＴｉＯ₂微結晶１３，３３，５３…微結晶を含有する薄膜（高誘電体絶
縁膜）１４，３４…ＳｉＧｅ膜（ゲート電極）１６，３６…ソース・ドレイン領域３１…ＳｉＯ₂膜（素子分離膜）３２…ＴｉＯ₂／ＳｉＯ_２混合膜３５…ＳｉＮ膜（側壁絶縁膜）３７…ＣｏＳｉ₂膜３８…ＳｉＯ₂膜（層間絶縁膜）３９…Ａｌ／ＴｉＮ／Ｔｉ層（配線層）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F038 AC02 AC15 EZ14 EZ20 5F058 BC02 BC03 BC04 BF02 BF07 BF12 BF17 BH01 BJ01 5F110 AA06 AA30 CC02 DD05 DD13 EE05 EE09 EE32 EE45 FF06 FF21 FF28 FF29 FF35 FF36 GG02 GG12 HJ01 HJ13 HL01 HL02 HL03 HL04 HL05 HL12 HM15 NN02 NN23 NN35 QQ11 5F140 AA06 AA24 AC23 AC36 BA01 BD13 BD15 BD17 BE01 BE09 BE10 BE14 BE16 BE17 BF01 BF04 BF08 BG14 BG28 BH15 BK02 BK13 CA02 CA03 CB04 CC03 CC12

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を設けて機能素子を
構成してなる半導体装置において、前記絶縁膜は、シリコンの酸化物，窒化物，酸窒化物の
少なくとも１種類と、シリコン以外の金属の酸化物，窒
化物，酸窒化物の少なくとも１種類との混合膜であり、前記混合膜中に複数の微結晶が形成され、該微結晶の周
辺部の一部は前記絶縁膜の界面からの距離が０．７ｎｍ
以内に位置することを特徴とする半導体装置。
【請求項２】半導体基板上に絶縁膜を設けて機能素子を
構成してなる半導体装置において、前記絶縁膜は、シリコンの酸化物，窒化物，酸窒化物の
少なくとも１種類と、シリコン以外の金属の酸化物，窒
化物，酸窒化物の少なくとも１種類との混合膜であり、前記混合膜中に複数の微結晶が形成され、該微結晶の膜
厚方向の寸法は前記混合膜の膜厚と同じであることを特
徴とする半導体装置。
【請求項３】前記機能素子は電界効果型半導体デバイス
であり、前記絶縁膜はゲート絶縁膜であり、前記半導体
基板に前記ゲート絶縁膜を介してゲート電極が形成され
ており、前記半導体基板及びゲート電極の両方と前記ゲ
ート絶縁膜との各界面にシリコン酸化物を主成分とする
層が存在し、前記微結晶の周辺部と前記半導体基板又は前記ゲート電
極の少なくとも一方との距離が０．７ｎｍ以内であるこ
とを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】前記混合膜は、シリコン酸化物とチタン酸
化物との混合膜であることを特徴とする請求項１〜３の
何れかに記載の半導体装置。
【請求項５】半導体基板上に、シリコンの酸化物，窒化
物，酸窒化物の少なくとも１種類と、シリコン以外の金
属の酸化物，窒化物，酸窒化物の少なくとも１種類と、
の混合膜を結晶化の生じない温度で形成する工程と、次いで熱処理を施すことにより、前記混合膜中に金属酸
化物の微結晶を複数個析出させ、かつ該微結晶の周辺部
の一部が前記絶縁膜の界面から０．７ｎｍ以内の距離に
位置するように該微結晶を成長させる工程とを含むこと
を特徴とする半導体装置の製造方法。
【請求項６】半導体基板上に、シリコンの酸化物，窒化
物，酸窒化物の少なくとも１種類と、シリコン以外の金
属の酸化物，窒化物，酸窒化物の少なくとも１種類と、
の混合膜を結晶化の生じない温度で形成する工程と、次いで熱処理を施すことにより、前記混合膜中に金属酸
化物の微結晶を複数個析出させ、かつ該微結晶の膜厚方
向の寸法が前記混合膜の膜厚と同じとなるように該微結
晶を成長させる工程とを含むことを特徴とする半導体装
置の製造方法。