KR101036425B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 용량 기억 장치의, 특히 오산화 니오븀을 이용한 캐패시터의 구조와 그 형성 방법에 관한 것이다. 오산화 니오븀은 결정화 온도가 600℃ 이하로 낮기 때문에, 열처리에 의한 하부 전극 및 배리어 메탈의 산화를 억제할 수 있다. 그러나, 오산화 니오븀막은 결정립계에 기인하는 누설 전류 밀도가 크다고 하는 과제가 있었다. 캐패시터의 절연체막으로서, 다결정 오산화 니오븀의 결정립 사이에 비정질 산화물이 존재하는 유전체막을 이용한다. 그에 따라, 오산화 니오븀의 결정립계를 흐르는 누설 전류를 저감하여, 고유전율화와 저온 결정화를 실현하는 기술을 제공한다.
플러그, 다결정 실리콘, 누설 전류

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 오산화 니오븀막이 오산화 탄탈막에 비하여 결정화 온도가 낮은 것을 설명하는 X선 회절 도형으로, 도면에서 피크에 붙어 있는 숫자는 오산화 탄탈과 오산화 니오븀에 대응하는 격자면을 지시하는 것을 나타내는 도면.
도 2는 다결정 오산화 니오븀막이 다결정 오산화 탄탈막보다 누설 전류 밀도가 큰 것을 설명하는 도면.
도 3은 본 발명의 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막의 미세 구조를 나타내는 도면으로, (a)는 표면 구조, (b)는 단면 구조.
도 4는 본 발명의 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막의 누설 전류 저감 효과를 설명하는 도면으로, (a)는 다결정 오산화 니오븀막, (b)는 다결정 오산화 탄탈막, (c)는 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막의 누설 전류 밀도.
도 5는 본 발명의 제1 실시예를 설명하는 공정의 종단면도.
도 6은 본 발명의 제2 실시예를 설명하는 공정의 종단면도.
도 7은 본 발명의 제3 실시예를 설명하는 공정의 종단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 플러그
2 : 배리어 메탈
3 : 층간 절연막
4 : 실리콘 질화막
5, 11 : 실리콘 산화막
6 : 하부 전극
7 : 유전체막
8 : 상부 전극
9 : 반도체 기판
10 : 홈
12 : 게이트 절연막
13 : 게이트 전극
14, 16 : 반도체 영역
15 : 측벽 스페이서
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 캐패시터를 갖는 반도체 장치, 예를 들면 DRAM(Dynamic Random Access Memory), 및 그 제조 방법에 적용함에 있어서 유효한 기술에 관한 것이다.
반도체 장치의 고집적화 등을 위해서, 캐패시터 유전체막 재료로서 지금까지 사용되어 온 실리콘 산화막(비유전률: 약 4)이나 실리콘 질화막(비유전률: 약 7) 대신에, 비유전률이 수십이나 큰 오산화 탄탈막을 채용하는 것이 알려져 있다(예를 들면, 특허 문헌 1 참조).
그 오산화 탄탈막을 갖는 캐패시터를 제조하는 방법으로서, 캐패시터 하부 전극 상에 오산화 탄탈막을 형성한 후, 열처리를 행하여 그 막을 결정화하고, 그 위에 캐패시터 상부 전극을 형성하는 방법이 있다. 오산화 탄탈막을 열처리하는 이유는, 결정화되면 유전율이 커지는 오산화 탄탈막의 특성을 이용하여, 정전 용량이 큰 캐패시터를 얻기 위함이다. 그러나, 이 제조 방법에 있어서, 오산화 탄탈막을 충분히 결정화시키기 위해서는 750℃ 이상의 고온에서의 열처리가 필요하게 되는 것이 알려져 있다(예를 들면, 특허 문헌 2 참조). 이하, 유전체막을 결정화하기 위해서 행하는 열처리의 온도를 결정화 열처리 온도라고 한다.
[특허 문헌 1]
일본 특개평8-139288호 공보
[특허 문헌 2]
일본 특개2000-12796호 공보
[특허 문헌 3]
일본 특개2000-82639호 공보
[특허 문헌 4]
일본 특개2002-164516호 공보
[특허 문헌 5]
일본 특개2001-77108호 공보
[특허 문헌 6]
일본 특개평5-345663호 공보
[특허 문헌 7]
일본 특개평10-12043호 공보
[특허 문헌 8]
일본 특개2001-284158호 공보
[특허 문헌 9]
일본 특개평8-31951호 공보
[특허 문헌 10]
일본 특개평11-330415호 공보
[비특허 문헌 1]
저널 버큠 사이언스 앤드 테크놀러지(Journal Vacuum Science & Technology A, Vol.12(1994)), A12권, p.135
결정화에 비교적 고온인 750℃ 이상에서의 열처리를 필요로 함에 따른 문제점을 설명하기 전에, 캐패시터의 구조에 대하여 설명해 둔다.
오산화 탄탈막을 유전체에 이용하는 캐패시터는 크게, 다결정 실리콘막을 하부 전극에 이용하는 MIS(Metal-Insulator-Semiconductor) 구조와, 금속막을 하부 전극에 이용하는 MIM(Metal-Insulator-Metal) 구조로 나뉜다. MIS 구조와 MIM 구조의 차이로서, 하부 전극 재료가 다른 점 외에, MIM 구조에 있어서는 배리어 메탈이 필요해지는 점을 들 수 있다. 배리어 메탈은 하부 전극과 하부 전극에 접속되는 플러그 사이에 형성되며, 하부 전극과 플러그의 반응을 방지하기 위해서 필요한 것이다. 플러그와 하부 전극이 반응하면, 전기적 도통에 악영향을 끼친다. 배리어 메탈의 예로서, 다결정 실리콘으로 이루어지는 플러그와, 루테늄으로 이루어지는 하부 전극과의 사이에 형성되는 질화 티탄을 들 수 있다.
여기에서, 오산화 탄탈막을 형성하는 프로세스 상에 있어서, 결정화에 비교적 고온인 750℃ 이상에서의 열처리를 필요로 하는 문제점에 대하여 설명한다. MIS 구조에 있어서는 이 열처리에 의해 하부 전극의 실리콘이 산화되어, 용량이 저하된다. 그 이유는, 실리콘은 탄탈보다 열역학적으로 산화되기 쉬워, 오산화 탄탈막의 결정화 열처리 중에 실리콘이 오산화 탄탈막을 환원시키는 결과, 비유전률이 작은 실리콘 산화막이 형성되기 때문이다. 이 캐패시터 용량 저하의 문제는, 실리콘의 산화 방지를 위해서, 하부 전극 계면에 실리콘 질화막을 형성한 경우에 있어서도 발생한다. 왜냐하면, 마찬가지의 이유에 의해, 실리콘 질화막이 산화하여, 캐패시터 용량의 저하를 초래하기 때문이다. 또한, MIM 구조에 있어서는 금속 전극 자신에게 산화의 문제가 없다고 해도, 전극 내를 확산한 산소에 의해, 배리어 메탈이 산화되는 결과, 전기적 도통이 손상된다. 그 이유는, 예를 들면 하부 전극이 루테늄인 경우, 루테늄막은 산소 투과성이 좋아, 오산화 탄탈막의 형성 과정에서 하부 전극 중에 산소가 용존하므로, 후의 유전체막의 결정화 열처리 중에, 이 용존 산소에 의해 배리어 메탈이 산화되기 때문이다.
이들 MIS 구조, MIM 구조에 있어서의 각각의 문제는, 결정화 열처리 시의 분위기에는 의존하지 않는다. 오산화 탄탈막을 이용한 캐패시터의 형성 시에, 산소 분위기 중에서 열처리를 행하는 경우가 있지만, 이 산화 열처리 온도를 저온화함으로써, 하부 전극 및 배리어 메탈의 산화를 억제할 수 있었다고 해도, 결정화 온도를 저온화할 수 없으면 문제점의 근본적인 해결책은 되지 않는다.
캐패시터 유전체막으로서 오산화 탄탈막을 이용하는 이상, 그 결정화 온도를 750℃ 이하로 저온화하는 것은 매우 곤란하다.
따라서, 우리는 오산화 탄탈막을 결정화하기 위한 비교적 높은 열처리 온도에 기초하는 과제를 해결하기 위해서, 캐패시터 유전체막으로서 오산화 니오븀막의 적용을 시도했다. 오산화 니오븀막은 오산화 탄탈막의 결정화 온도보다 100℃ 이상 낮은 600℃ 이하로 결정화하는 것이 알려져 있기 때문이다. 오산화 니오븀막의 결정화 온도에 대해서는, 예를 들면 비특허 문헌 1에 기재되어 있다. 또한, 오산화 니오븀은 차세대의 컨덴서 재료로서 적용이 검토되고 있으며, 예를 들면 특허 문헌 3에 기재되어 있다.
실험 방법을 설명한다. 백금 하부 전극 상에, 산화물 타깃을 이용하는 RF 스퍼터링법에 의해 오산화 탄탈막과 오산화 니오븀막을 형성했다. 형성 조건은 10mTorr의 N2/O2 혼합 가스(압력비 N2/O2=1/1), 기판 온도는 300℃, 막 두께는 20㎚이다. 유전체막의 형성 후, 질소 내 500℃ 내지 800℃의 범위에서 1분간 열처리하 고, 그 후 산소 내 500℃에서 2분간 열처리했다.
도 1에 X선 회절 도형의 열처리 온도 의존을 도시한다. 2θ가 40° 부근인 피크는 백금 하부 전극의 111 회절선이다. 또한, 2θ이 38° 부근으로 보이는 반치폭이 작은 피크는 상부 전극으로서 형성한 금의 111 회절선이다. 오산화 탄탈막을 열처리하면(도 1의 (a)), 750℃ 이상에서 22∼23° 및 36∼37° 부근에, 오산화 탄탈막의 결정화에 기인하는 001 및 101 회절선이 관찰된다. 즉, 본 실험의 조건 하에서는, 오산화 탄탈막의 결정화 온도는 750℃인 것을 알 수 있다. 한편, 도 1의 (b)로부터, 오산화 니오븀막의 결정화 온도는 500℃ 이하로, 오산화 탄탈막에 비하여 200℃ 이상 낮다고 결론지을 수 있다.
다음으로, 도 2에 각각의 유전체막의 전기적 특성을 비교한 것을 도시한다. 열처리 온도는 750℃으로 했다. 횡축은 전압을 나타내고 있으며, 종축은 누설 전류 밀도를 나타내고 있다. 오산화 니오븀막의 누설 전류 밀도는 오산화 탄탈막에 비하여 매우 큰 것을 알 수 있다. 또, 오산화 니오븀막의 유전율은 약 100으로, 오산화 탄탈막의 약 50에 비하여 2배 정도 크다.
여기서, 오산화 니오븀막의 누설 전류가 큰 원인에 대하여 설명해 둔다. 오산화 니오븀은 비정질에서는 오산화 탄탈과 같은 정도로 누설 전류가 낮지만, 결정화하면 누설 전류가 급격히 증대한다. 그 결과, 오산화 니오븀막의 누설 전류는 결정립계에 기인하는 것을 나타낸다. 특히, 반도체 장치의 캐패시터에서는 두께가 20㎚ 이하인 매우 얇은 유전체막을 이용하기 때문에, 결정립계에 의한 누설 전류는 큰 문제가 된다.
이상과 같이 오산화 탄탈막을 유전체막에 채용할 때의 비교적 높은 열처리 온도를 회피하기 위해서, 결정화 온도가 낮은 오산화 니오븀막의 적용이 유효하지만, 오산화 니오븀막은 결정립계에 기인하는 누설 전류 밀도가 크다고 하는 과제를 발견했다.
상기한 과제를 해결하기 위한 대표적인 수단을 이하에 설명한다.
본 발명은 다결정 오산화 니오븀의 결정립 사이에 비정질 산화물이 존재하는 유전체막을 이용한다. 이 수단에 따르면, 오산화 니오븀의 결정립계를 흐르는 누설 전류를 저감할 수 있기 때문에, 오산화 니오븀막은 누설 전류 밀도가 크다고 하는 과제를 해결 가능하다. 그 결과, 결정화 온도가 낮고, 유전율이 크고, 누설 전류가 낮다고 하는 이상적인 캐패시터 유전체막을 실현할 수 있다.
비정질 산화물은 오산화 니오븀과는 다른 물질로 구성된다. 후술하는 제조 방법에 따르면, 오산화 니오븀보다 결정화 온도가 높은 산화물일 필요가 있으며, 탄탈 산화물, 실리콘 산화물, 티탄 산화물, 및 텅스텐 산화물을 예시할 수 있다.
오산화 니오븀의 결정립 사이에 존재하는 산화물은 비정질일 필요가 있다. 결정화한 산화물에서는 오산화 니오븀의 결정립계를 완전하게는 매립할 수 없기 때문에, 결정립계에 기인하는 누설 전류를 억제할 수 없기 때문이다.
비정질 산화물은 오산화 니오븀의 결정립을 유전체막 내에서 매립하고 있으면 된다. 예를 들면, 상부 전극이나 하부 전극에 접하는 결정립이 있었다고 해도, 전극과 결정립과의 사이에 비정질 산화물이 존재할 필요는 없다. 또한, 오산화 니 오븀의 결정 입경이 유전체막의 막 두께보다 큰 경우, 상하부 전극의 양방에 접하는 결정립이 존재하는 것이 예상되지만, 비정질 산화물은 이들 결정립 사이에 존재하면 되고, 전극과 결정립과의 사이에 존재할 필요는 없다.
다결정 오산화 니오븀과 비정질 산화물의 비율에 대하여 설명해 둔다. 오산화 니오븀이 높은 유전율을 살리기 위해서는 비정질 산화물의 비율을 낮게 할 필요가 있다. 반대로, 비정질 산화물의 비율을 높게 하면, 누설 전류를 보다 억제할 수 있다. 다결정 오산화 니오븀과 비정질 산화물의 비율에 관해서는, 캐패시터에 요구되어 있는 정전 용량이나 누설 전류 밀도 등의 사양에 따라 결정하면 된지만, 비정질 산화물의 함유율은 5% 이상 50% 이하인 것이 바람직하다. 그렇게 생각되는 이유는, 비정질 산화물의 함유율이 5%보다 적으면 다결정 산화물의 결정립계를 비정질 산화물로 완전하게는 매립할 수 없어, 다결정 산화물의 결정립계를 통과하는 누설 전류가 증가하여 캐패시터 전체의 누설 전류의 허용 범위를 초과한다고 생각되기 때문이다. 또한, 예를 들면 비정질 산화물이 오산화 탄탈인 경우에는 오산화 탄탈막의 유전율은 비정질 상태에서는 약 20으로 작기 때문에, 비정질 산화물의 함유율이 50%보다 많으면 캐패시터의 평균 유전율이 내려가게 되어, 평균 유전율은 다결정 오산화 탄탈막과 거의 동등해진다고 생각된다. 이 때문에, 비유전률의 관점에서는 비정질 산화물로서 오산화 탄탈을 이용한 경우에는, 다결정 산화물로서 오산화 니오븀을 이용해도, 오산화 니오븀이 높은 비유전률의 산화물을 이용하는 효과를 상실한다고 생각되기 때문이다.
또, 오산화 탄탈과 오산화 니오븀의 고용체에 대해서는, 예를 들면 특허 문 헌 4에 기재되어 있다. 또한, 탄탈-텅스텐이나 탄탈-몰리브덴의 복합 산화물에 대해서는, 예를 들면 특허 문헌 5에 기재되어 있다. 그러나, 어느 공지예도, 결정립계를 매립하는 것이 목적이 아니고, 막 전체를 결정화하는 점이 본 발명과는 다르다.
또한, 결정립계에 절연층을 형성하는 수단에 대해서는, 예를 들면 특허 문헌 6, 특허 문헌 7, 특허 문헌 8, 특허 문헌 9, 및 특허 문헌 10에 기재되어 있다. 그러나, 어느 공지예도, 세라믹 컨덴서에 관한 것으로, 이용되는 재료나 제조 방법이 본 발명과는 다르다.
다음으로, 본 발명의 반도체 장치의 제조 방법을 설명한다.
여기서는 비정질 산화물로서 오산화 탄탈을 이용하는 방법을 설명하지만, 후술하는 바와 같이 본 발명은 이에 한정되는 것이 아님을 미리 예고해 둔다.
우선, 니오븀의 유기 화합물과 탄탈의 유기 화합물을 원료로 하는 CVD법에 의해, 오산화 니오븀과 오산화 탄탈의 혼합막으로 이루어지는 유전체막을 하부 전극 상에 퇴적한다.
다음으로, 오산화 니오븀의 결정화 온도보다 높고, 오산화 탄탈의 결정화 온도보다 낮은 온도로 열처리한다. 이 열처리에 의해, 오산화 니오븀은 결정화하고, 오산화 탄탈은 오산화 니오븀의 결정립의 주위에 편석하여, 비정질 상태로 남는다. 그 결과, 다결정 오산화 니오븀의 결정립 사이에 비정질 오산화 탄탈이 존재하는 유전체막이 된다.
상기 비정질 산화물은 오산화 니오븀과는 다른 물질로 구성된다. 오산화 니 오븀보다 결정화 온도가 높은 산화물이면 되고, 탄탈 산화물 외에, 실리콘 산화물, 티탄 산화물, 및 텅스텐 산화물을 예시할 수 있다.
오산화 니오븀의 원료는 니오븀을 포함하는 것이면 되고, 예를 들면 펜타에톡시 니오븀[Nb(C2H5O)5]을 예시할 수 있다. 또한, 오산화 탄탈의 원료는 탄탈을 포함하는 것이면 되고, 예를 들면 펜타에톡시 탄탈[Ta(C2H5O)5]을 예시할 수 있다. 양원료를 독립적인 2계통으로 공급해도, 임의 조성의 혼합 원료를 이용해도 상관없다. 실리콘 산화물, 티탄 산화물, 및 텅스텐 산화물의 원료에 대해서도 마찬가지로, 실리콘, 티탄, 및 텅스텐을 포함하는 것이면 되고, 이들 원료와 니오븀의 원료의 독립적인 2계통으로 공급해도, 임의 조성의 혼합 원료를 이용해도 상관없다.
니오븀의 원료와 그 밖의 산화물의 원료의 비율에 대하여 설명해 둔다. 니오븀의 원료의 비율을 높게 하면, 형성되는 유전체막 내에서의 다결정 오산화 니오븀의 비율이 높아지고, 반대로 니오븀의 원료의 비율을 낮게 하면, 비정질 산화물의 비율이 높아진다. 비정질 산화물의 함유율은 5% 이상 50% 이하인 것이 바람직하므로, 원료의 비율도 마찬가지로 5% 이상 50% 이하인 것이 바람직하다.
열처리 온도에 대해서는 오산화 니오븀의 결정화 온도보다 높고, 그 밖의 산화물의 결정화 온도보다 낮은 온도이면 된다. 예를 들면, 400℃ 이상 700℃ 이하의 조건을 예시할 수 있다. 400℃보다 낮은 온도에서는 오산화 니오븀이 결정화하지 않고, 700℃보다 높은 온도에서는 오산화 니오븀뿐만 아니라 오산화 탄탈도 결정화하므로, 본 발명의 효과를 발휘할 수 없기 때문이다.
하부 전극에 대해서는 MIM 구조의 캐패시터이면, 루테늄, 백금, 구리, 질화 티탄, 질화 탄탈, 질화 텅스텐을 이용할 수 있다. MIS 구조의 캐패시터이면, 다결정 실리콘을 이용할 수 있다. 다결정 실리콘을 이용하는 경우, 유전체막의 형성 중 및 열처리 중에 다결정 실리콘 표면이 산화되기 때문에, 유전체막과 하부 전극 사이에 실리콘 산화막이 형성된다.
유전체막의 막 두께는 캐패시터의 사양에 따라 결정하면 되지만, 막 두께가 얇으면 누설 전류 밀도가 커지고, 막 두께가 두꺼우면 정전 용량이 작아지기 때문에, 5㎚ 이상 20㎚ 이하로 하는 것이 바람직하다.
본 발명의 효과를 검증하기 위해서, 다결정 오산화 탄탈막, 다결정 오산화 니오븀막, 및 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막을 형성하여, 특성을 비교했다.
오산화 탄탈막은 펜타에톡시 탄탈을 원료로 하는 CVD법에 의해 형성하고, 750℃의 열처리를 행하였다. 오산화 니오븀막은 펜타에톡시 니오븀을 원료로 하는 CVD법에 의해 형성하고, 600℃의 열처리를 행하였다. 오산화 니오븀과 오산화 탄탈의 혼합막은, 펜타에톡시 탄탈과 펜타에톡시 니오븀의 칵테일 원료를 이용하는 CVD법에 의해 형성하고, 600℃의 열처리를 행하였다.
하부 전극은 루테늄을 이용했다. 유전체막의 막 두께는 10㎚로 했다.
오산화 니오븀막과 오산화 탄탈의 혼합막을 전자 현미경으로 관찰한 바, 도 3에 도시한 바와 같았다. (a)는 표면에서 본 도면, (b)는 단면에서 본 도면이다. 결정화한 부분과 비정질 부분으로 나뉘어져 있다. 원소 분석의 결과, 결정화한 부 분은 니오븀 산화막, 비정질 부분은 산화 탄탈인 것을 알 수 있었다. 즉, 오산화 니오븀 결정립의 사이, 즉 결정립계가 비정질의 오산화 탄탈로 매립되어 있는 구조로 되어 있다. 이것은 오산화 니오븀의 결정화 온도보다 높고, 오산화 탄탈의 결정화 온도보다 낮은 온도로 열처리함으로써, 오산화 니오븀은 결정화하고, 오산화 탄탈은 오산화 니오븀의 결정립의 주위에 편석하여 비정질 상태로 남기 때문이라고 생각된다.
도 4에 누설 전류 밀도의 비교를 도시한다. 횡축은 전압을 나타내고 있으며, 종축은 누설 전류 밀도를 나타내고 있다. (a)는 다결정 오산화 니오븀막, (b)는 다결정 오산화 탄탈막, (c)는 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막의 누설 전류 밀도이다. 다결정 오산화 니오븀막의 누설 전류는 다결정 오산화 탄탈막에 비하여 매우 크다. 그러나, 본 발명의 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막은 다결정 오산화 탄탈막보다 누설 전류 밀도가 낮다. 또한, 비유전률은 다결정 오산화 탄탈막이 약 50인 반면, 본 발명의 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막은 약 95로, 오산화 니오븀막의 약 100과 거의 같은 정도이었다.
즉, 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막을 이용함으로써, 오산화 니오븀의 결정립계를 흐르는 누설 전류가 억제되는 결과, 오산화 니오븀막과 동등한 정도의 높은 비유전률과 낮은 결정화 온도가 얻어지고, 동시에 오산화 탄탈막보다 낮은 누설 전류 밀도를 갖는 캐패시터를 실현할 수 있었다.
여기서는 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막을 이용한 예 를 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 오산화 니오븀에 혼합하는 산화물로서 오산화 니오븀보다 결정화 온도가 높은 산화물을 이용하여, 오산화 니오븀의 결정화 온도보다 높고, 혼합하는 산화물의 결정화 온도보다 낮은 온도로 열처리하면, 상기한 특성을 갖는 캐패시터를 실현할 수 있다.
〈제1 실시예〉
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다.
도 5를 참조하여 발명의 제1 실시예를 설명한다. 이것은 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 유전체막을 이용한 MIM 캐패시터를 갖는 반도체 기억 장치, 특히 DRAM에 적용한 경우이다.
이하, 그 캐패시터의 제조 공정을 설명한다.
우선, 다결정 실리콘으로 이루어지는 플러그(1)와 질화 티탄으로 이루어지는 배리어 메탈(2) 및 실리콘 산화막으로 이루어지는 층간 절연막(3) 위에, 실리콘 질화막(4)과 실리콘 산화막(5)을 형성한다.
다음으로, 배리어 메탈(2)이 노출되도록 실리콘 질화막(4)과 실리콘 산화막(5)에 홈을 형성한다. 홈은 포토레지스트막 또는 텅스텐막을 마스크로 한 드라이 에칭에 의해 가공한다.
다음으로, 루테늄으로 이루어지는 하부 전극(6)을 퇴적한다. 스퍼터링법으로 루테늄막의 기본층을 형성한 후, CVD법으로 막 두께가 20㎚인 루테늄막을 퇴적 한다. 이 CVD법에 의한 루테늄막은 유기 금속착체 Ru(C2H4C2H5) 2(비스에틸시클로펜타디에닐 루테늄)를 (C2H4)2O(테트라히드로푸란)에 0.1mol/l의 농도로 용해한 용액을 액체 반송하여 형성한다. 기판과 대면하는 샤워 헤드 내에서, 액체 원료를 산소 가스 및 질소 가스와 혼합하여, 기판으로 내뿜었다. 기판 온도는 290℃, 압력은 5Torr이다. 여기서, 후의 열처리에 의해 루테늄막이 변형하는 것을 방지하기 위해서, 소결해 두는 것이 바람직하다. 구체적으로는, 불활성 분위기 중 또는 환원 분위기 중, 예를 들면 아르곤 중에서, 600℃, 1분간의 열처리를 행하면 된다.
다음으로, 기판의 전면에 절연막(도시 생략)을 퇴적한다. 절연막은 매립성 및 실리콘 산화막(5)과의 에칭 선택성을 고려하여 SOG막으로 하는 것이 바람직하다. 여기서, 실리콘 산화막(5)의 상면의 루테늄막을 제거한다. 이들 제거에는 에치백법 또는 CMP법을 이용할 수 있다. 홈의 내부에 잔존하는 절연막(도시 생략)은 웨트 에칭에 의해 제거할 수 있다. 이와 같이 하여 루테늄으로 이루어지는 하부 전극(6)이 형성된다.
다음으로, 오산화 니오븀과 오산화 탄탈의 혼합막으로 이루어지는 유전체막(7)을 CVD법으로 퇴적한다. 전구체로서 펜타에톡시 탄탈[Ta(C2H5O)5 ]과 펜타에톡시 니오븀[Nb(C2H5O)5]의 칵테일 원료를 이용했다. 혼합 비율은 펜타에톡시 탄탈이 10%, 펜타에톡시 니오븀이 90%이다. 형성 조건은 0.5Torr의 N2/O2 혼합 가스 중(압력비:N2/O2=2/1), 기판 온도 430℃, 막 두께 10㎚이다.
다음으로, 유전체막(7)을 질소 분위기 중 600℃에서 2분간, 산소 분위기 중 500℃에서 1분간 열처리한다. 이 조건에서, 오산화 니오븀은 편석하여 결정화하고, 오산화 탄탈은 오산화 니오븀의 결정립의 주위에 비정질 상태로 남는다. 그 결과, 다결정 오산화 니오븀의 결정립 사이에 비정질의 오산화 탄탈이 존재하는 유전체막이 된다.
다음으로, 유전체막(7) 상에 질화 티탄으로 이루어지는 상부 전극(8)을 CVD법으로 퇴적한다. 다음으로, 상부 전극 상에 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 하여 상부 전극(8) 및 유전체막(7)을 드라이 에칭함으로써 원하는 형상으로 가공한다.
이와 같이 하여 루테늄으로 이루어지는 하부 전극(6), 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 유전체막(7), 및 질화 티탄으로 이루어지는 상부 전극(8)으로 구성되는 MIM 구조 캐패시터를 형성한다. 이 캐패시터와, 이에 직렬 접속된 메모리 셀 선택용 MISFET로 DRAM의 메모리 셀이 형성된다.
제1 실시예에 따르면, 캐패시터 유전체막의 결정화 온도를 저온화할 수 있기 때문에, MIM 구조의 캐패시터로 문제가 되는 배리어 메탈의 산화를 억제할 수 있다. 그 결과, 캐패시터의 특성을 종합적으로 양호하게 하여 DRAM의 성능 및 신뢰성을 향상할 수 있다.
상술한 예에서는 배리어 메탈이나 상부 전극으로서 질화 티탄을 이용한 반도체 장치의 제작 공정을 나타내었다. 그러나, 재료의 선택지는 넓어, 질화 티탄 대신에 배리어 메탈에는 질화 탄탈, 알루미늄 첨가 질화 티탄, 실리콘 첨가 질화 탄 탈 등을 이용해도 마찬가지의 효과가 얻어진다. 또한, 상부 전극에는 루테늄, 백금, 구리, 질화 탄탈, 질화 텅스텐을 이용해도 마찬가지의 효과가 얻어진다.
유전체막(7)의 열처리는 600℃에 한정되지 않고, 오산화 니오븀의 결정화 온도보다 높고, 오산화 탄탈의 결정화 온도보다 낮은 온도이면 된다. 즉, 400℃ 이상 700℃ 이하의 온도 범위에서 열처리를 행하면, 마찬가지의 효과가 얻어진다.
펜타에톡시 탄탈에 혼합하는 펜타에톡시 니오븀의 비율은 10%에 한정되지 않고, 5% 이상 50% 이하이면 된다. 이 범위이면, 비정질 오산화 탄탈의 함유율이 5% 이상 50% 이하가 되므로, 낮은 누설 전류와 높은 유전율이 양립될 수 있다.
또한, 제1 실시예의 캐패시터는, DRAM뿐만 아니라 DRAM을 혼재한 모든 반도체 장치, 또는 캐패시터를 갖는 모든 반도체 장치에 적용할 수 있다.
또, 본 발명에 따르면, 상술한 실시예에 한정되지 않고, 본원 명세서의 과제를 해결하는 수단의 란에 기재한 각종 수단이 각각 적용 가능한 것은 물론이다.
〈제2 실시예〉
도 6을 참조하여 발명의 제2 실시예를 설명한다. 이것은 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 유전체막을 이용한 MIS 캐패시터를 반도체 기억 장치, 특히 DRAM에 적용한 예이다.
이하, 그 캐패시터의 제조 공정을 설명한다.
우선, 다결정 실리콘으로 이루어지는 플러그(1)와 실리콘 산화막으로 이루어지는 층간 절연막(3) 위에, 실리콘 질화막(4)과 실리콘 산화막(5)을 형성한다.
그 후, 제1 실시예와 마찬가지로 플러그(1)가 노출되도록 실리콘 질화막(4) 과 실리콘 산화막(5)에 홈을 형성한다.
다음으로, 막 두께 20㎚의 도전성의 비정질 실리콘막을 홈의 내면 및 실리콘 산화막(5)의 상면에 걸쳐 형성하고, 포토리소그래피법 및 드라이 에칭법에 의해 실리콘 산화막(5)의 상면의 비정질 실리콘막을 제거하여, 깊은 홀의 내면에만 비정질 실리콘막을 남긴다. 홈 내 표면에 실리콘의 접합 처리를 한 후, 630℃에서 열처리하여 결정화함과 동시에 표면을 요철화하여 다결정 실리콘으로 이루어지는 하부 전극(6)을 형성한다.
다음으로, 다결정 실리콘으로 이루어지는 하부 전극(6)의 표면에 PH3을 이용하여 P를 도핑한 후, 암모니아 분위기 중에서 열처리하여 표면에 질화 실리콘막을 형성한다. 막 두께는 2㎚ 정도로 매우 얇기 때문에, 도 6에는 도시하지 않는다. 이 실리콘 질화막은 유전체막의 형성 시 및 열처리 시에, 하부 전극의 다결정 실리콘막이 산화되는 것을 억제하는 효과가 있다.
다음으로, 오산화 니오븀과 오산화 탄탈의 혼합막을 퇴적한다. 혼합막의 퇴적은 제1 실시예와 마찬가지로 행한다. 또한, 제1 실시예와 마찬가지로 열처리를 행하여, 다결정 오산화 니오븀의 결정립 사이에 비정질의 오산화 탄탈이 존재하는 유전체막(7)을 형성한다.
다음으로, 제1 실시예와 마찬가지로 상부 전극(8)을 퇴적하여, 원하는 형상으로 가공한다.
이와 같이 하여 다결정 실리콘막으로 이루어지는 하부 전극(6), 다결정 오산 화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 유전체막(7), 및 질화 티탄으로 이루어지는 상부 전극(8)으로 구성되는 MIS 구조 캐패시터를 형성한다. 이 캐패시터와, 이에 직렬 접속된 메모리 셀 선택용 MISFET로 DRAM의 메모리 셀이 형성된다.
제2 실시예에 따르면, 캐패시터 유전체막의 결정화 온도를 저온화할 수 있기 때문에, MIS 구조의 캐패시터로 문제가 되는 하부 전극의 산화에 의한 용량의 저하를 억제할 수 있다. 그 결과, 캐패시터의 특성을 종합적으로 양호하게 하여 DRAM의 성능 및 신뢰성을 향상할 수 있다.
상술한 예에서는 상부 전극으로서 질화 티탄을 이용한 반도체 장치의 제작 공정을 나타내었다. 그러나, 재료의 선택지는 넓어, 질화 티탄 대신에, 루테늄, 백금, 구리, 질화 탄탈, 질화 텅스텐을 이용해도 마찬가지의 효과가 얻어진다.
또한, 제2 실시예의 캐패시터는, DRAM뿐만이 아니라 DRAM을 혼재한 모든 반도체 장치, 또는 캐패시터를 갖는 모든 반도체 장치에 적용할 수 있다.
또, 본 발명에 따르면, 상술한 실시예에 한정되지 않고, 본원 명세서의 과제를 해결하는 수단의 란에 기재한 각종 수단이 각각 적용 가능한 것은 물론이다.
〈제3 실시예〉
도 7은 제3 실시예의 반도체 장치인 MISFET의 단면도이다. 이것은 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 유전체막을 MISFET의 게이트 절연막으로서 이용한 예이다.
우선, 반도체 기판(9)의 주면에 소자 분리 영역의 홈(10) 및 그 홈(10) 내에 실리콘 산화막(11)을 형성한다.
다음으로, 오산화 니오븀과 오산화 탄탈의 혼합막을 퇴적한다. 혼합막의 퇴적은 제1 실시예와 마찬가지로 행한다. 또한, 제1 실시예와 마찬가지로 열처리를 행하여, 다결정 오산화 니오븀의 결정립 사이에 비정질의 오산화 탄탈이 존재하는 유전체막을 형성한다. 이 유전체막은, 후에 설명하는 바와 같이 MISFET의 게이트 절연막이 되는 것이다.
다음으로, 유전체막 상에 다결정 실리콘막을 퇴적하고, 포토레지스트막을 마스크로 하여 이 다결정 실리콘막과 유전체막을 에칭하여 제거한다. 이에 의해, 다결정 실리콘막으로 이루어지는 게이트 전극(13), 및 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막으로 이루어지는 게이트 절연막(12)을 형성한다.
다음으로, 포토레지스트막 및 게이트 전극(13)을 마스크로 하여 불순물을 저농도로 이온 주입하여, 반도체 영역(14)을 형성한다. 또한, 전면에 실리콘 질화막 또는 실리콘 산화막을 형성하고, 이를 이방성 에칭함으로써, 게이트 전극(13)의 측벽에 측벽 스페이서(15)를 형성한다. 또한, 포토레지스트막, 게이트 전극(13) 및 측벽 스페이서(15)를 마스크로 하여 불순물을 고농도로 이온 주입하여, 반도체 영역(16)을 형성한다. 반도체 영역(14, 16)은, 소위 LDD 구조의 소스·드레인 영역을 구성한다.
이와 같이 하여 MISFET가 형성된다. 이 후, 층간 절연막을 형성하고, 반도체 영역(16)에 접하는 제1 층 배선을 형성한다. 또한, 상층의 배선을 층간 절연막을 개재하여 형성한다.
제3 실시예에 따르면, 캐패시터 유전체막의 결정화 온도를 저온화할 수 있기 때문에, 실리콘 기판(9)의 산화를 회피할 수 있다. 그 결과, 게이트 절연막의 용량을 증대할 수 있기 때문에, 게이트 절연막의 막 두께를 두껍게 하여, 누설 전류를 저감할 수 있다. 즉, 반도체 장치의 고집적화 시에 트랜지스터의 특성을 유지하기 위해서는, 종래의 실리콘 산화막으로 실현하고자 하면, 막 두께를 얇게 하여 용량을 유지해야 하고, 터널 전류가 증가하지만, 다결정 오산화 니오븀과 비정질 오산화 탄탈의 혼합막에 의한 게이트 절연막을 이용하면, 용량이 동일하면 막 두께를 두껍게 할 수 있으므로, 터널 전류를 일으키는 경우가 적은 MISFET를 실현할 수 있다.
상술한 예에서는 게이트 전극(13)에 다결정 실리콘을 이용했지만, 이에 한정될 필요는 없고, 질화 티탄, 텅스텐, 질화 텅스텐 등의 금속 전극을 이용할 수 있다.
또한, 게이트 절연막(12)을 형성하기 전에, 반도체 기판(9)의 표면에 실리콘 질화막을 형성해도 된다. 예를 들면, 암모니아 분위기 중에서 열처리하여 표면에 질화 실리콘막을 형성한다. 이 실리콘 질화막은 유전체막의 형성 시 및 열처리 시에, 채널 영역인 다결정 실리콘이 산화되는 것을 억제하는 효과가 있다. 게이트 절연막(12)을 반도체 기판(9) 기판과 게이트 전극(13)으로 끼운 부분은, 소위 MIS 구조의 캐패시터로 되어 있으며, 그 부분에 여러가지의 캐패시터를 적용하여, 각각의 캐패시터에 의한 효과를 발휘할 수 있다.
또한, 제3 실시예에서 설명한 MISFET는 모든 반도체 장치, 예를 들면 SRAM, 전기적 재기입이 가능한 일괄 소거형의 판독 전용 메모리, 예를 들면 DRAM의 메모리 셀 선택용 MISFET나, 주변 회로의 MISFET에 적용할 수 있다.
또, 본 발명에 따르면, 상술한 실시예에 한정되지 않고, 본원 명세서의 과제를 해결하는 수단의 란에 기재한 각종 수단이 각각 적용 가능한 것은 물론이다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본 발명의 대표적인 실시예에 따르면, 캐패시터 유전체막의 열처리 온도를 저온화할 수 있으므로, 다결정 실리콘 하부 전극의 산화에 의한 용량의 저하(MIS 구조)나, 배리어 메탈의 산화에 의한 컨택트 저항의 증대(MIM 구조)의 억제가 가능하게 된다. 즉, 반도체 용량 소자의 미세화에 따른 고집적화, 공정 간략화 및 고신뢰화에 따른 수율의 향상 등을 실현할 수 있다.
또한, 오산화 탄탈막에 비하여 유전율을 크게 할 수 있다. 이에 의해, 신호량을 증대시켜 디바이스 동작의 신뢰성을 향상시킬 수 있다. 또는, 캐패시터 높이를 저감하여 프로세스 부하를 저감할 수 있다.

Claims (19)

  1. 반도체 기판 상에 형성된 제1 도전막과,
    상기 제1 도전막 상에 퇴적된 유전체막과,
    상기 유전체막 상에 형성된 제2 도전막을 구비하고,
    상기 유전체막은 복수의 결정립으로 이루어지는 다결정 산화물 및 상기 결정립 사이에 형성된 간극에 존재하는 비정질 산화물로 구성되고,
    상기 다결정 산화물은 오산화 니오븀이고, 비정질 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 형성된 제1 도전막과,
    상기 제1 도전막 상에 퇴적된 유전체막과,
    상기 유전체막 상에 형성된 제2 도전막을 구비하고,
    상기 유전체막은 복수의 결정립으로 이루어지는 제1 결정화 온도를 갖는 다결정 산화물 및 상기 결정립 사이에 형성된 간극에 존재하는 상기 제1 결정화 온도보다 높은 결정화 온도를 갖는 비정질 산화물로 구성되고,
    상기 다결정 산화물은 오산화 니오븀이고, 비정질 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 형성된 제1 도전막과,
    상기 제1 도전막 상에 퇴적된 유전체막과,
    상기 유전체막 상에 형성된 제2 도전막을 구비하고,
    상기 유전체막은 복수의 결정립으로 이루어지는 제1 유전율 및 제1 결정화 온도를 갖는 다결정 산화물 및 상기 결정립 사이에 형성된 간극에 존재하는 상기 제1 유전율보다 낮은 유전율로 상기 제1 결정화 온도보다 높은 결정화 온도를 갖는 비정질 산화물로 구성되고,
    상기 다결정 산화물은 오산화 니오븀이고, 비정질 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치.
  4. 캐패시터를 갖는 반도체 장치로서,
    반도체 기판 상에 형성된 제1 도전막으로 이루어지는 상기 캐패시터의 제1 전극과,
    상기 제1 전극 상에 퇴적된 유전체막과,
    상기 유전체막 상에 형성된 제2 도전막으로 이루어지는 상기 캐패시터의 제2 전극을 구비하고,
    상기 유전체막은 복수의 결정립으로 이루어지는 다결정 산화물 및 상기 결정립 사이에 형성된 간극에 존재하는 비정질 산화물로 구성되고,
    상기 다결정 산화물은 오산화 니오븀이고, 비정질 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치.
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  12. 캐패시터를 갖는 반도체 장치의 제조 방법으로서,
    반도체 기판 상에 상기 캐패시터의 제1 전극을 형성하는 공정과,
    상기 제1 전극 상에, 제1 결정화 온도를 갖는 제1 산화물과 상기 제1 결정화 온도보다 높은 제2 결정화 온도를 갖는 제2 산화물을 포함하는 유전체막을 퇴적하는 공정과,
    상기 유전체막을 상기 제1 결정화 온도보다 높고, 상기 제2 결정화 온도보다 낮은 온도를 이용하여 열처리함으로써, 상기 제1 산화물을 다결정화하고, 상기 제2 산화물을 비정질화하는 공정을 포함하고,
    상기 제1 산화물은 오산화 니오븀이고, 상기 제2 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 캐패시터를 갖는 반도체 장치의 제조 방법으로서,
    반도체 기판 상에 상기 캐패시터의 제1 전극을 형성하는 공정과,
    상기 제1 전극 상에, 제1 결정화 온도를 갖는 제1 산화물과 상기 제1 결정화 온도보다 높은 제2 결정화 온도를 갖는 제2 산화물을 포함하는 유전체막을 퇴적하는 공정과,
    상기 유전체막을 상기 제1 결정화 온도보다 높고, 상기 제2 결정화 온도보다 낮은 온도를 이용하여 열처리하는 공정과,
    상기 유전체막 상에 상기 캐패시터의 제2 전극을 형성하는 공정을 포함하고,
    상기 제1 산화물은 오산화 니오븀이고, 상기 제2 산화물은 오산화 탄탈인 것을 특징으로 하는 반도체 장치의 제조 방법.
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