KR102382148B1 - 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법 - Google Patents

3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법 Download PDF

Info

Publication number
KR102382148B1
KR102382148B1 KR1020200143763A KR20200143763A KR102382148B1 KR 102382148 B1 KR102382148 B1 KR 102382148B1 KR 1020200143763 A KR1020200143763 A KR 1020200143763A KR 20200143763 A KR20200143763 A KR 20200143763A KR 102382148 B1 KR102382148 B1 KR 102382148B1
Authority
KR
South Korea
Prior art keywords
thin film
dielectric
silicon substrate
capacitor
manufacturing
Prior art date
Application number
KR1020200143763A
Other languages
English (en)
Inventor
안지환
김사라은경
고도현
신정우
Original Assignee
서울과학기술대학교 산학협력단
앨로힘 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울과학기술대학교 산학협력단, 앨로힘 주식회사 filed Critical 서울과학기술대학교 산학협력단
Priority to KR1020200143763A priority Critical patent/KR102382148B1/ko
Priority to PCT/KR2021/001601 priority patent/WO2022092449A1/ko
Application granted granted Critical
Publication of KR102382148B1 publication Critical patent/KR102382148B1/ko
Priority to US18/172,014 priority patent/US20230197352A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/085—Vapour deposited
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1272—Semiconductive ceramic capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H01G4/306—Stacked capacitors made by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

본 발명은 3차원 구조물 상 증착 박막에 기반한 실리콘 커패시터 및 그의 제조방법에 관한 것으로서, 3차원 구조로 식각되어 표면적이 증가된 실리콘 기판과, 상기 실리콘 기판 상에 단일 성분의 유전체가 결정 구배형으로 형성된 유전 박막이 구비된 커패시터, 및 이를 제조하는 방법에 관한 것이다.
본 발명은 ALD 및 PEALD 공정을 활용한 캐패시터 수동소자 제작 기술로서, 이는 기존 기술에 비해 소자의 주요 성능인 유전 용량(nF/mm2), 누설 전류 밀도(A/cm2), 항복 전압(MV/cm)을 개선시킬 수 있으며, 구체적으로, 제조시에 플라즈마를 이용함으로써 불순물이 적고 결정성이 높은 박막을 증착할 수 있어 유전율 및 유전 용량을 향상시킬 수 있다. 또한, 본 발명은 박막의 두께와 조성을 정밀하게 조절할 수 있어서, 유전용량, 누설 전류, 항복 전압 면에서 최적 성능을 보이는 소재 또는 구조에 대한 조합 구현이 가능하고, 대면적을 균일하게 증착할 수 있어 추후 양산 공정 대응이 간편한 효과가 있다.

Description

3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법{SILICON BASED CAPACITOR BASED ON DEPOSITION THIN FILM ON A THREE DIMENSIONAL STRUCTURE AND ITS MANUFACTURING METHOD}
본 발명은 실리콘 커패시터 및 그의 제조방법에 관한 것으로서, 보다 구체적으로, 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법에 관한 것이다.
최근 4차 산업의 구조에서는 스마트폰, 웨어러블 기기들과 같은 다기능 복합기능을 하는 이동 기기의 수요 증가로 인해 SIP(System In Package) 기술들이 상용화되고 있다. 현대 SIP 기술은 다층 PCB(printed circuit board) 기판에 다수의 IC(integrated circuit)를 적층하고 와이어 본딩(wire-bonding)을 이용해 단순하게 연결하는 수준을 벗어나서, 좀더 복잡한 시스템 구현을 위한 새로운 솔루션들이 채택되고 있는 실정이다.
한편, 인공지능과 같은 시스템 반도체 산업은 일반적인 메모리 반도체 산업과 달리 IC 집적화에 집중되는 고정비 부담 완화를 위해 후공정 기술, 특히 반도체 패키지 기술에 대한 의존도가 증가하고 있다. 또한, IC 스케일링(IC scaling)으로 인한 I/0의 사이즈 및 피치(Pitch) 감소로, 웨이퍼 레벨뿐만 아니라 팬-아웃 WLP(Fan-Out wafer-level packaging)에 이르기까지 반도체 시장의 미세화가 후공정 기반의 기술 미세화를 이끌고 있다. 이에 따라, 이를 이용한 신규한 공정인 TSV나 3D 집적 공정 기술에 필연적으로 초박막 공정 기반 캐패시터가 필요한 상황이다.
세계적으로, 반도체 시장에서 수동소자(passive element)의 내장화와 관련된 기술개발 경쟁이 가속화되고 있다. 그러나, 국내에서는 MEMS(Micro Electro Mechanical System) 기반의 인덕터나 저항 개발이 활발한 반면, 실리콘 캐패시터의 경우, GaAs MMIC(Monolithic microwave integrated circuit) 등에 로우 프로파일(Low Profile)용 와이어 본딩 기반의 기술을 바탕으로 한 캐패시터 소자를 수입하여 적용한 예가 있는 정도이다.
이와 같은 방향의 기술 개발은 시스템 칩의 성능 및 초고집적을 이루는데 필연적인 초박막 캐패시터의 사용화가 시급한 실정이다. 국내의 기술은 기초 소재 및 공정의 개발 및 평가만 이루어져 있는 상태이다.
특히, 고-k 3D 캐패시터의 고종횡비를 가지는 트렌치(trench) 구조에서 유전 용량을 향상시키기 위해서는 유전막의 두께를 감소시킨다. 그러나, 이러한 유전막 두께의 감소는 유전용량(capacitance)를 증가시키지만 일정 두께 이하에서는 터널링 전류(tunneling current)에 의한 누설전류의 증가 현상 및 항복 전압 저하 현상이 나타나는 문제가 있다.
당해 분야에서는 유전율(dielectric constant) 및 누설전류(leakage current)는 박막의 결정성(crystallinity)과 관련이 있다는 것이 보고되어 있다[도 1 참조]. 도 1을 통하여 알 수 있는 바와 같이, 대체적으로 결정성이 높을수록 유전율이 증가하지만, 결정립계(grain boundary)가 전도 경로(conduction path)의 역할을 하여 누설전류가 높아지는 경향이 있다. 결정질 박막의 누설전류를 낮추기 위해 상대적으로 저-K 박막(예를 들어, Al2O3) 등이 중간에 삽입된 형태로 복합 박막을 제작할 수 있으나, 이는 전체적인 유전 용량을 저하하는 요인이 되고, 이종 박막간 계면에서 상호 확산(interdiffusion) 등으로 인한 부작용이 생길 수 있다.
이에, 본 발명자들은 종래 문제점을 개선하고자 노력한 결과, 단층 또는 샌드위치 구조를 가지는 박막 내에서 다양한 결정성을 가지는 부분을 결합하는 구조를 구현하는 실리콘 커패시터를 제공하고, 상기 실리콘 커패시터가 종래의 커패시터보다 인덕턴스가 낮고, 1 mm2 단위면적당 전기용량(capacitance) 100 이상을 만족하는 실리콘 기반의 초소형 고용량 커패시터 제작을 확인함으로써, 본 발명을 완성하였다.
대한민국특허 제1790097호 (2017.10.26 공고) 대한민국공개특허 제2019-0008399 (2019.1.23 공개)
본 발명의 목적은 높은 유전율 및 낮은 누설전류 값은 갖는 유전 박막을 가지는, 3차원 구조물 상 증착 박막을 기반한 실리콘 캐패시터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 3차원 구조물 상 증착 박막을 기반한 캐패시터의 제조방법을 제공하는 것이다.
본 발명은 3차원 구조로 식각되어 표면적이 증가된 실리콘 기판과, 상기 실리콘 기판 상에 단일 성분 또는 이종 성분의 유전체가 결정 구배형으로 형성된 유전 박막이 구비된, 실리콘 커패시터를 제공한다.
또한, 본 발명은 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계; 상기 식각된 실리콘 기판 상에 비정질 박막을 저온 증착하는 제2단계; 상기 저온 증착된 비정질 박막 내에 결정질 그레인을 임베디드하는 제3단계; 및 상기 제2단계 및 제3단계를 수 내지 수십 회 반복하는 제4단계를 포함하는 3차원 결정질 유전 박막 커패시터의 제조방법을 제공한다.
본 발명은 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계; 상기 식각된 실리콘 기판 상에 비정질 박막을 저온 증착하는 제2단계; 및 상기 저온 증착된 비정질 박막 상에 결정질 층을 적층하는 제3단계를 포함하는 3차원 결정질 유전 박막 커패시터의 제조방법을 제공한다.
본 발명에서는 실리콘 커패시터의 최종 제품에서 인덕턴스를 낮추고 성능을 높이기 위해 실리콘 기판에 제작된 커패시터를 와이어 본딩이 아닌 플립 칩 본딩 기술로 패키징하여 제공한다.
또한, 본 발명의 실리콘 커패시터를 포함하는 반도체 또는 MEMS에 적용되는 전자 디바이스를 제공한다.
본 발명은 ALD 및 PEALD 공정을 활용한 실리콘 캐패시터 수동소자 제작 기술로서, 이는 기존 기술에 비해 소자의 주요 성능인 유전 용량(nF/mm2), 누설 전류 밀도(A/cm2), 항복 전압(MV/cm)을 개선시킬 수 있으며, 구체적으로, 제조시에 플라즈마를 이용함으로써 불순물이 적고 결정성이 높은 박막을 증착할 수 있어 유전율 및 유전 용량을 향상시킬 수 있다.
또한, 본 발명은 박막의 두께와 조성을 정밀하게 조절할 수 있어서, 유전용량, 누설 전류, 항복 전압 면에서 최적 성능을 보이는 소재 또는 구조에 대한 조합 구현이 가능하고, 대면적을 균일하게 증착할 수 있어 추후 양산 공정 대응이 간편한 효과가 있다.
또한, 실리콘 기판에 단위 면적당 높은 전기용량(capacitance)를 가지는 3차원 구조와 플립 칩 범프를 이용한 패키징으로 성능 향상의 효과를 돕는다.
도 1은 결정 구배형 고전율전율/저누설전류 유전박막 구조 및 제작 공정을 도시한 것으로서, 상부 도면은 박막 결정성에 따른 유전율 및 누설전류 변화를 도시한 것이며, 하부 도면은 유전율 및 누설전류를 최적화할 수 있는 박막 구조를 도시한 것이다.
도 2는 본 발명에 따라 조건에 따라 생성된 박막에 대하여, (a) 증착시 막, (b) 매 ALD 사이클 당 2분 플라즈마, 및 (c) 막 증착 후 180분 플라즈마 처리한 사진을 도시한 것이다.
도 3은 3차원 실리콘 커패시터의 디자인을 도시한 것이다.
도 4는 도 3의 디자인에 따른 3차원 표면적 계산 결과(단위 면적 = 1 mm2, L/S = 1 ㎛/1 ㎛)를 예로 나타낸 그래프이다.
도 5는 3차원 구조 깊이에 따른 표면적 계산의 예를 나타낸 그래프로서, 정사각형 디자인과 원형 2 디자인을 비교한 것이다.
도 6은 본 발명에 따른 3차원 실리콘 커패시터의 구조를 예로 나타낸 FIB(Focused Ion Beam)으로 촬영한 이미지이다.
도 7은 본 발명에 따른 실리콘 기판에 제조된 실리콘 커패시터 및 플립 칩 범프를 이용하여 제조된 제품의 단면을 도식적으로 나타낸 것이다.
도 8은 박막 내 다양한 결정성을 가지는 부분을 결합하는 단층 또는 샌드위치 구조의 일례를 도시한 것이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실 시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명을 상세히 설명한다.
본 발명은 3차원 실리콘 커패시터로서, 보다 구체적으로, 3차원 구조로 식각되어 표면적이 증가된 실리콘 기판과, 상기 실리콘 기판 상에 단일 성분 또는 이종 성분의 유전체가 결정 구배형으로 형성된 유전 박막이 구비된, 실리콘 커패시터를 제공한다.
이때, 도 8은 박막 내 다양한 결정성을 가지는 부분을 결합하는 단층 또는 샌드위치 구조의 일례를 도시한 것이다.
여기서, “결정 구배형”이라는 표현은 도 1의 하부의 혼합층 및 이중층으로 도시된 바와 같이 비정질 박막 내에 결정질 그레인이 임베디드되거나 비정질 박막 상에 결정질 층이 적층되어 있는 것으로 이해되어야 한다.
먼저, 본 발명의 3차원 실리콘 커패시터의 제1 구성으로서 3차원 구조로 식각되어 표면적이 증가된 실리콘 기판을 포함한다.
당해 분야에서 단위 면적당 커패시턴스(capacitance)를 증가시키기 위해 (1) 유전체의 두께를 줄이거나, (2) 표면적으로 늘리거나, (3) 유전상수가 높은 유전체(고-k) 소재를 사용할 수 있다. 이 중에서 본 발명에서는 단위 면적당 표면적을 늘리기 위해 다양한 디자인을 갖는 3차원 구조로 식각된 실리콘 기판을 사용한다. 이러한 디자인의 구성은 동일한 면적이라도 커패시턴스 이외에 전기적 특성의 예로서 누출과 같은 특성을 맞추는 디자인을 선택하는 것이 중요하다.
본 발명에서 바람직한 3차원 구조는 정사각형(square), 직사각형(square), 대각선(diagonal), 원형 1(circle 1), 원형 2(circle 2), 티에이치이(THE) 및 부메랑(boomerang) 및 도그본(Dogbone)으로 이루어진 군에서 선택된 어느 하나이다. 이는 도 3에 구체적으로 도시되어 있으며, 도 3에서 칼라를 갖는 부분은 실리콘 기판에서 식각(etching)되어 홀(hole)로 될 수도 있고, 반대로 칼라를 갖지 않는 부분이 식각되어 기둥처럼 올라와 있을 수도 있다.
도 3의 디자인별 3차원 구조의 표면적을 계산하면 도 4와 같다. 이러한 계산은 단위 면적 1mm2을 기준으로 하였고, 식각되는 라인의 폭과 라인간 공간을 각각 1㎛으로 계산한 것이다.
또한, 도 5는 3차원 구조의 깊이에 따른 표면적을 계산한 것이다. 도 5를 통하여 알 수 있는 바와 같이, 깊이(depth)가 깊어질수록 표면적이 증가하며, 깊이가 깊어질수록 종횡비(aspect ratio, AR)가 높아짐을 알 수 있다.
본 발명에서는 식각된 실리콘 기판의 3차원 구조는 깊이에 따라 종횡비 3:1 내지 25:1로 설계되는 것이 바람직하며, 종횡비가 이보다 높은 경우에는 실리콘 식각과 측면 증착이 어려울 수 있어서 바람직하지 않다.
또한, 본 발명의 3차원 실리콘 커패시터의 제2 구성으로서 상기 실리콘 기판 상에 단일 성분의 유전체가 결정 구배형으로 형성된 유전 박막을 포함한다.
본 발명의 유전 박막은 높은 유전율 및 낮은 누설전류 값을 가져서 고성능 실리콘 커패시터를 제공할 수 있다. 상술한 바와 같이, 당해 분야에서는 유전율 및 누설전류는 박막의 결정성과 관련이 있다는 것이 보고되어 있다[도 1 참조]. 도 1을 통하여 알 수 있는 바와 같이, 대체적으로 결정성이 높을수록 유전율이 증가하지만, 결정립계가 전도 경로의 역할을 하여 누설전류가 높아지는 경향이 있다. 결정질 박막의 누설전류를 낮추기 위해 상대적으로 저-K 박막(예를 들어, Al2O3) 등이 중간에 삽입된 형태로 복합 박막을 제작할 수 있으나, 이는 전체적인 유전 용량을 저하하는 요인이 되고, 이종 박막간 계면에서 상호 확산(interdiffusion) 등으로 인한 부작용이 생길 수 있다.
이에 본 발명은 두 성능을 최적화하기 위해 단일 성분 또는 이종 성분으로 형성된 단층 또는 샌드위치 구조를 가지는 박막 내에서 다양한 결정성을 갖는 부분을 결합하는 구조, 즉, 유전체가 결정 구배형으로 형성된 구조를 고려하였으며, 이를 공정 상에서 구현하기 위해 PEALD의 박막 증착 공정 중에 쓰이는 플라즈마 공정을 이용하였다. 일반적으로 저온에서 증착되는 ALD에서는 비정질의 박막이 증착되며, 이후 플라즈마 처리를 이용하여 결정핵 생성 유도 및 결정성을 유발할 수 있다는 것을 확인하였다.
이러한 PEALD의 플라즈마 공정을 이용하여 유전율 및 누설전류를 최적화할 수 있도록 하기와 같이 두께 방향으로 선택적으로 결정화된 구조를 갖는 박막을 형성할 수 있다. 일 예로서, 본 발명의 유전 박막은 비정질 층 상에 결정질 그레인이 임베딩된 것이거나, 비정질 층 상에 결정질 층이 적층된 이중층 구조인 것일 수 있다.
도 2를 통하여 알 수 있는 바와 같이, 도 2(a)는 증착시 막을 나타낸 SEM 사진으로서, 이는 비정질 ALD 박막을 도시한 것이다. 도 2(b)는 매 ALD 사이클 당 2분 동안 플라즈마 처리된 박막을 나타낸 사진으로서, 이는 결정부분이 임베디드된 비정질 매트릭스 박막을 도시한 것이다. 도 2(c)는 막 증착 후 180분 동안 플라즈마 처리된 막을 나타낸 결과로서, 이는 결정화층과 비정질층의 조합 구조를 갖는 박막을 도시한 것이다.
도 6은 본 발명의 3차원 결정질 유전 박막 커패시터의 구조를 예로 나타낸 FIB으로 찍은 이미지 사진이다. 보다 구체적으로, 도 6의 도면은 도 3의 디자인 중에서 직사각형 구조의 실리콘 식각 후 전극 및 유전체를 증착한 FIB 이미지이다.
또한, 본 발명의 3차원 결정질 유전 박막 커패시터를 실리콘 기판에 제조하고 플립 칩 범프를 이용하여 제조한 제품을 나타내면 도 7과 같다.
도 7에서 좌측 도면은 Cu pillar/Sn cap 캡 범프 구조를 나타낸 것이며, 우측 도면은 솔더 범프 구조를 나타낸 것이다. 또한, 범프 구조가 도 7과 같이 상단에 위피하지 않고 TSV(through Si via)를 이용하여 하단에 위피하는 경우도 포함하고 있다.
본 발명의 3차원 결정질 유전 박막 커패시터는 하기와 같은 방법으로 제조할 수 있다.
보다 구체적으로, 본 발명은 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계;
상기 식각된 실리콘 기판 상에 비정질 박막을 저온 증착하는 제2단계;
플라즈마 처리를 수행하여 상기 저온 증착된 비정질 박막 내에 결정질 그레인을 임베디드하는 제3단계; 및
상기 제2단계 및 제3단계를 수 내지 수십 회 반복하는 제4단계를 포함하는 3차원 결정질 유전 박막 커패시터의 제조방법을 제공한다.
제1단계에서 실리콘 기판을 식각하여 얻어진 3차원 구조는 도 3에 도시된 바와 같은 디자인으로 형성될 수 있으며, 깊이에 따라 종횡비를 3:1 내지 25:1를 갖는 것이 바람직하다.
제2단계에서 저온 증착은 통상적으로 비정질 박막을 형성하기 위해 이용 가능한 저온 증착을 모두 사용할 수 있으며, 일례로서, ALD의 방법을 이용할 수 있다. 이때, 증착 온도는 소재에 따라 차이가 있을 수 있으나, 더욱 바람직하게는 300℃ 미만의 온도에서 ALD 공정으로 진행된다.
제3단계에서 플라즈마 처리는 결정화를 위한 것으로서, 이는 PEALD의 플라즈마 공정을 이용하여 수행될 수 있으며, 이때 플라즈마 처리 시간은 수 분 내지 수십 분 정도이고, 바람직하게는, 1분 내지 30분이며, 플라즈마 출력은 100W 내지 1kW 범위에서 조절될 수 있다.
이에 따라 생성된 박막은 도 2(b)와 같다.
대안적으로, 본 발명은 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계;
상기 식각된 실리콘 기판 상에 비정질 박막을 저온 증착하는 제2단계; 및
플라즈마 처리를 수행하여 상기 저온 증착된 비정질 박막 상에 결정질 층을 적층하는 제3단계를 포함하는 3차원 결정질 유전 박막 커패시터의 제조방법을 제공한다.
제1단계에서 실리콘 기판을 식각하여 얻어진 3차원 구조는 도 3에 도시된 바와 같은 디자인으로 형성될 수 있으며, 깊이에 따라 종횡비를 3:1 내지 25:1를 갖는 것이 바람직하다.
제2단계에서 저온 증착은 통상적으로 비정질 박막을 형성하기 위해 이용 가능한 저온 증착을 모두 사용할 수 있으며, 일 예로서, ALD의 방법을 이용할 수 있다.
제3단계에서 플라즈마 처리는 결정화를 위한 것으로써, 이는 PEALD의 플라즈마 공정을 이용하여 수행될 수 있으며, 플라즈마 처리는 매 ALD 사이클마다 수행되거나 모든 ALD 증착이 끝난 이후 최외각 표면에 수행될 수 있다. 이때, 플라즈마 출력은 100W 내지 1kW에서 조정될 수 있으며, 플라즈마 처리 시간은 매 ALD 사이클 이후 처리 시 바람직하게는 10초 내지 1분이며, 모든 ALD 증착 완결 후 처리 시 1분 내지 30분으로 수행된다.
이에 따라 생성된 박막은 도 2(c)와 같다.
이러한 본 발명의 상기 실리콘 커패시터 및 상기 제조방법에 의해 제조된 실리콘 커패시터는 반도체 또는 MEMS에 적용되는 전자 디바이스에 포함된다.
이상으로 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고 다른 구체적인 형태로 실시할 수 있다는 것을 이해할 수 있을 것이다. 따라서 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 이에 한정하지 아니한다.

Claims (10)

  1. 3차원 구조가 깊이에 따라 종횡비 3:1 내지 25:1로 식각되어 표면적이 증가된 실리콘 기판과,
    상기 실리콘 기판 상에 단일 성분의 유전체가 결정 구배형으로 형성된 유전 박막이 구비되고,
    상기 유전 박막이 비정질 층 내에 결정질 그레인이 임베디드된 구조 또는 비정질 층 상에 결정질 층이 적층된 이중층(bilayer) 구조이며,
    상기 3차원 구조는,
    티에이치이(THE), 부메랑(boomerang) 및 도그본(Dogbone)으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는, 실리콘 커패시터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계;
    상기 식각된 실리콘 기판 상에 단일 성분의 유전체를 300℃ 미만의 온도에서 증착하여 비정질 박막을 형성하는 제2단계;
    상기 비정질 박막에 플라즈마 처리 시간 1분 내지 30분 동안 플라즈마 출력 100W 내지 1kW 범위에서 조절되는 플라즈마 처리를 수행하여 상기 비정질 박막 내에 결정질 그레인을 임베디드하는 제3단계; 및
    상기 제2단계 및 제3단계를 반복하는 제4단계를 포함하고,
    상기 제1단계에서는,
    티에이치이(THE), 부메랑(boomerang) 및 도그본(Dogbone)으로 이루어진 군에서 선택된 어느 하나인 3차원 구조가 깊이에 따라 종횡비 3:1 내지 25:1로 식각되는 것을 특징으로 하는, 3차원 결정질 유전박막 커패시터의 제조방법.
  6. 삭제
  7. 3차원 구조 형성을 위하여 실리콘 기판을 식각하는 제1단계;
    상기 식각된 실리콘 기판 상에 단일 성분의 유전체를 300℃ 미만의 온도에서 증착하여 비정질 박막을 형성하는 제2단계;
    상기 비정질 박막에 플라즈마 출력 100W 내지 1kW 범위에서 매 사이클마다 플라즈마 처리 시간 10초 내지 1분동안 수행되는 플라즈마 처리에 의해 상기 비정질 박막 상에 결정질층을 적층하는 제3단계를 포함하고,
    상기 제3단계의 플라즈마 처리 이후에 모든 증착 완결 후 수행되는 단계로,
    플라즈마 출력 100W 내지 1kW 범위에서 플라즈마 처리 시간 1분 내지 30분동안 최외곽 표면에 수행되는 단계를 더 포함하는, 3차원 결정질 유전 박막 커패시터의 제조방법.
  8. 삭제
  9. 삭제
  10. 제1항의 실리콘 캐패시터 및 플립 칩 범프를 포함하는 반도체 또는 MEMS에 적용되는 전자 디바이스.
KR1020200143763A 2020-10-30 2020-10-30 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법 KR102382148B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200143763A KR102382148B1 (ko) 2020-10-30 2020-10-30 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법
PCT/KR2021/001601 WO2022092449A1 (ko) 2020-10-30 2021-02-08 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법
US18/172,014 US20230197352A1 (en) 2020-10-30 2023-02-21 Silicon capacitor with thin film deposition on 3d structure and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200143763A KR102382148B1 (ko) 2020-10-30 2020-10-30 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR102382148B1 true KR102382148B1 (ko) 2022-04-04

Family

ID=81182754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200143763A KR102382148B1 (ko) 2020-10-30 2020-10-30 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법

Country Status (3)

Country Link
US (1) US20230197352A1 (ko)
KR (1) KR102382148B1 (ko)
WO (1) WO2022092449A1 (ko)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990005439A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 강유전체 캐패시터 및 그 제조방법
JP2006261416A (ja) * 2005-03-17 2006-09-28 Denso Corp 半導体キャパシタ
KR20060135193A (ko) * 2005-06-24 2006-12-29 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20070050163A (ko) * 2005-11-10 2007-05-15 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
KR101036425B1 (ko) * 2003-04-23 2011-05-23 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR101790097B1 (ko) 2011-04-18 2017-10-26 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20190008399A (ko) 2015-12-29 2019-01-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스캘롭 프로파일을 가지는 딥 트렌치 커패시터

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120069797A (ko) * 2010-12-21 2012-06-29 한국과학기술원 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990005439A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치의 강유전체 캐패시터 및 그 제조방법
KR101036425B1 (ko) * 2003-04-23 2011-05-23 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2006261416A (ja) * 2005-03-17 2006-09-28 Denso Corp 半導体キャパシタ
KR20060135193A (ko) * 2005-06-24 2006-12-29 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20070050163A (ko) * 2005-11-10 2007-05-15 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
KR101790097B1 (ko) 2011-04-18 2017-10-26 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20190008399A (ko) 2015-12-29 2019-01-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스캘롭 프로파일을 가지는 딥 트렌치 커패시터

Also Published As

Publication number Publication date
US20230197352A1 (en) 2023-06-22
WO2022092449A1 (ko) 2022-05-05

Similar Documents

Publication Publication Date Title
KR101300811B1 (ko) 연결 구조물의 구현 방법
US9318465B2 (en) Methods for forming a semiconductor device package
US7211469B2 (en) Semiconductor wafer having electrically connected passive device chips, passive devices and semiconductor package using the same
TWI573236B (zh) 以晶圓等級接合不同尺寸的半導體晶粒之半導體元件及方法
JP5246831B2 (ja) 電子デバイス及びそれを形成する方法
US8810008B2 (en) Semiconductor element-embedded substrate, and method of manufacturing the substrate
US8748284B2 (en) Method of manufacturing decoupling MIM capacitor designs for interposers
TW200805616A (en) Integrated circuit device and method of forming one or more passive components on a plurality of substrates
TWI362710B (en) Method for forming metal electrode of system in package
US20110215457A1 (en) Dummy TSV to Improve Process Uniformity and Heat Dissipation
US20120292777A1 (en) Backside Power Delivery Using Die Stacking
CN1638124A (zh) 射频半导体器件及其制造方法
US11133304B2 (en) Packaging scheme involving metal-insulator-metal capacitor
US9691745B2 (en) Bonding structure for forming a package on package (PoP) structure and method for forming the same
US20080061443A1 (en) Method of manufacturing semiconductor device
US20150076700A1 (en) System-in-packages containing embedded surface mount devices and methods for the fabrication thereof
TW200816437A (en) An electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US20200185307A1 (en) Semiconductor structure and method for manufacturing the same
JP2021136271A (ja) 半導体装置およびその製造方法
KR102382148B1 (ko) 3차원 구조물 상 증착 박막을 기반한 실리콘 커패시터 및 그의 제조방법
CN109712961B (zh) 三维集成电路及其制造方法
KR100744464B1 (ko) 집적형 인덕터 및 그 제조방법
KR100833250B1 (ko) 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로
KR20230015409A (ko) 플립-칩 적층 구조 및 이를 형성하기 위한 방법
JP6716967B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法

Legal Events

Date Code Title Description
GRNT Written decision to grant