KR101790097B1 - 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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Abstract

커패시터 형성 방법에서, 기판 상에 비정질 실리콘, 도핑된 비정질 실리콘, 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 몰드막을 형성한다. 상기 몰드막을 관통하여 상기 기판 일부를 노출시키는 개구를 형성한다. 상기 개구의 측벽 상에 배리어막 패턴을 형성한다. 상기 노출된 기판 및 상기 배리어막 패턴 상에 하부 전극을 형성한다. 상기 몰드막 및 상기 배리어막 패턴을 제거한다. 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다. 상기 커패시터는 높은 종횡비를 가지며 우수한 특성을 갖는다.

Description

커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법{METHOD OF FORMING A CAPACITOR AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 고집적화 경향에 따라, 높은 전기 용량의 필요성에도 불구하고 커패시터의 면적이 감소하고 있다. 이에, 상기 커패시터의 종횡비(aspect ratio)를 증가시킴으로써 전기 용량을 증가시키고 있다.
한편, 상기 커패시터 형성 시, 몰드막에 개구를 형성한 후 상기 개구의 측벽 상에 스토리지 전극을 형성하는데, 상기 몰드막이 산화물로 형성된 경우, 상기 개구의 측벽은 수직으로 형성되지 않고 경사를 갖게 된다. 이에 따라, 상기 개구의 측벽을 수직하게 형성하기 위한 추가 식각 공정이 요구된다. 하지만, 상기 추가 식각 공정을 통해서도 수직한 측벽을 갖는 개구를 형성하는 것이 용이하지는 않으며, 특히 커패시터의 종횡비가 증가됨에 따라 이와 같은 현상은 더욱 심화된다.
이에, 상기 몰드막의 재료로서 산화물 이외의 물질을 사용함으로써, 수직한 측벽을 갖는 커패시터를 형성하는 방법이 개발되고 있다.
본 발명의 일 목적은 수직한 측벽을 가지며 우수한 특성을 갖는 커패시터 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 커패시터 형성 방법을 이용하여 반도체 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 커패시터 형성 방법에서, 기판 상에 비정질 실리콘, 도핑된 비정질 실리콘, 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 몰드막을 형성한다. 상기 몰드막을 관통하여 상기 기판 일부를 노출시키는 개구를 형성한다. 상기 개구의 측벽 상에 배리어막 패턴을 형성한다. 상기 노출된 기판 및 상기 배리어막 패턴 상에 하부 전극을 형성한다. 상기 몰드막 및 상기 배리어막 패턴을 제거한다. 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 상기 몰드막을 형성하는 단계 이전에, 상기 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하는 콘택 플러그를 형성할 수 있다. 상기 하부 전극은 상기 콘택 플러그에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은, 상기 개구의 저면 및 측벽과 상기 몰드막의 상면에 배리어막을 형성하고, 상기 배리어막을 이방성 식각함으로써 상기 개구의 저면 및 상기 몰드막 상면에 형성된 상기 배리어막 부분을 제거함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 분자 빔 에피택시(molecular beam epitaxy) 공정 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 혹은 게르마늄 탄질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 수 내지 수십 옹스트롱의 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 상기 개구에 의해 노출된 상기 몰드막 측벽 상에 산화 공정(oxidation process)을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 산화 공정은 래디컬 산화(radical oxidation) 공정, 오존 플러싱(ozone flushing) 공정, 열산화(thermal oxidation) 공정 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 상기 개구에 의해 노출된 상기 몰드막의 측벽 상에 질화 공정(nitridation process)을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 질화 공정은 NH3 플라즈마 질화 공정, 질소 플라즈마 질화 공정, 열질화 공정 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 개구 내에 형성된 실린더 형상(OCS) 또는 상기 개구를 채우는 필라 형상을 갖는 하부 전극을 형성할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 형성한다. 상기 기판 상에 상기 트랜지스터를 커버하는 층간 절연막을 형성한다. 상기 층간 절연막을 관통하는 콘택 플러그를 형성한다. 상기 층간 절연막 및 상기 콘택 플러그 상에 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 몰드막을 형성한다. 상기 몰드막을 관통하여 상기 콘택 플러그 및 상기 층간 절연막 일부를 노출시키는 개구를 형성한다. 상기 개구의 측벽 상에 배리어막 패턴을 형성한다. 상기 콘택 플러그, 상기 노출된 층간 절연막 및 상기 배리어막 패턴 상에 하부 전극을 형성한다. 상기 몰드막 및 상기 배리어막 패턴을 제거한다. 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 상기 개구의 저면 및 측벽과 상기 몰드막의 상면에 배리어막을 형성하고, 상기 배리어막을 이방성 식각함으로써 상기 개구의 저면 및 상기 몰드막 상면에 형성된 상기 배리어막 부분을 제거함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 분자 빔 에피택시(molecular beam epitaxy) 공정 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 혹은 게르마늄 탄질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴은 상기 개구에 의해 노출된 상기 몰드막의 측벽 상에 산화 공정(oxidation process)을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 배리어막 패턴을 형성하는 단계는 상기 개구에 의해 노출된 상기 몰드막의 측벽 상에 질화 공정(nitridation process)을 수행함으로써 형성될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 비정질 실리콘, 도핑된 비정질 실리콘, 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 몰드막을 형성하고 상기 몰드막을 관통하는 개구를 형성한 후, 하부 전극을 형성하기 이전에 상기 개구 측벽 상에 배리어막을 형성함으로써, 상기 하부 전극과 상기 몰드막이 반응하여 금속 실리사이드막이 생성되는 것을 억제할 수 있다. 이에 따라, 높은 종횡비를 가지면서도 우수한 특성을 갖는 커패시터를 형성할 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 13은 다른 실시예들에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 19는 다른 실시예들에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(110)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 다양한 형태의 반도체 기판일 수 있다. 또한, 기판(100)에는 n형 혹은 p형 불순물이 도핑될 수 있다.
층간 절연막(110)은 실리콘 산화물을 사용하여 형성할 수 있다. 예를 들어, 층간 절연막(110)은 비피에스지(BPSG), 유에스지(USG), 에스오지(SOG) 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 층간 절연막(110)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성할 수 있다.
이후, 층간 절연막(110)을 관통하는 플러그(120)를 형성한다. 구체적으로, 층간 절연막(110)을 관통하면서 기판(100)을 노출시키는 홀(도시하지 않음)을 형성하고, 상기 홀을 매립하는 도전막을 기판(100) 및 층간 절연막(110) 상에 형성한다. 상기 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층(ALD) 공정 등을 통해 형성할 수 있다. 이후, 기계 화학적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정을 통해, 층간 절연막(110)이 노출될 때까지 상기 도전막의 상부를 제거함으로써, 상기 홀을 매립하는 플러그(120)를 형성할 수 있다.
도 2를 참조하면, 층간 절연막(110) 및 플러그(120) 상에 식각 저지막(130) 및 몰드막(140)을 순차적으로 형성한다.
식각 저지막(130)은 실리콘 질화물을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 증착 공정 등을 수행함으로써 형성할 수 있다. 식각 저지막(130)은 이후 개구(145) 형성 공정 시, 식각 종말점으로서 사용될 수 있다.
예시적인 실시예들에 따르면, 몰드막(140)은 비정질 실리콘, 불순물이 도핑된 비정질 실리콘, 폴리실리콘, 불순물이 도핑된 폴리실리콘, 게르마늄 혹은 불순물이 도핑된 게르마늄 등을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정 등을 수행함으로써 형성할 수 있다. 상기 불순물은 탄소, 붕소, 인, 질소, 알루미늄, 티타늄, 산소, 비소 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 몰드막(150)은 1μm 이상의 두께로 형성될 수 있다.
도 3을 참조하면, 몰드막(140) 및 식각 저지막(130) 일부를 제거하여 플러그(120)를 노출시키는 개구(145)를 형성한다.
구체적으로, 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 식각 저지막(130)이 노출될 때까지 몰드막(140) 일부를 제거하고, 이후 노출된 식각 저지막(130) 부분을 제거함으로써 개구(145)를 형성할 수 있다. 예시적인 실시예들에 따르면, 몰드막(140)을 제거하는 식각 공정은 HF, HBr, CF4, C2F6, CHF3, CH2F2, CH3Br, CClF3, CBrF3, CCl4, SF6, Cl2, HBr, NF3 등을 포함하는 식각 가스를 사용하여 수행될 수 있으며, 식각 저지막(130)을 제거하는 식각 공정은 CH3F, CHF3, CF4, C2F6, NF3 등을 포함하는 식각 가스를 사용하여 수행될 수 있다. 이때, 몰드막(140)이 산화물이 아닌 폴리실리콘 혹은 도핑된 폴리실리콘을 포함하므로, 개구(145)는 수직한 측벽을 갖도록 형성될 수 있다. 이와는 달리, 상기 몰드막(140) 일부는 불산 용액, NH4OH, KOH, NaOH 등을 포함하는 용액 또는 버퍼 산화막 식각액(Buffered Oxide Etch: BOE)을 식각액으로 사용하여 습식 식각 공정을 통해 제거될 수도 있다.
한편, 개구(145)에 의해 플러그(120) 상면 및 층간 절연막(110)의 상면 일부가 노출될 수 있다.
도 4를 참조하면, 개구(145)의 저면 및 측벽 상에 배리어막을 형성하고, 상기 배리어막을 이방성 식각함으로써 개구(145)의 측벽 상에 배리어막 패턴(150)을 형성한다.
구체적으로, 상기 배리어막은 화학 기상 증착 공정, 원자층 적층 공정, 분자 빔 에피택시(molecular beam epitaxy) 공정 등을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 배리어막은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 및 게르마늄 탄질화물을 사용하여 형성될 수 있다. 이들은 단독 또는 조합하여 사용될 수 있다. 예시적인 실시예들에 따르면, 배리어막 패턴(150)은 수 내지 수십 옹스트롱의 두께를 갖도록 형성될 수 있다.
도 5를 참조하면, 개구(145)의 저면 및 배리어막 패턴(150)의 측벽 상에 컵 형상 혹은 실린더 형상의 하부 전극(160)을 형성하고, 개구(145)의 나머지 부분을 채우는 희생막 패턴(165)을 형성한다.
구체적으로, 먼저 개구(145)를 매립하는 하부 전극막을 플러그(120), 층간 절연막(110) 및 희생막(140) 상에 형성한다. 일 실시예에 따르면, 상기 하부 전극막은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 상기 하부 전극막은 티타늄, 탄탈륨, 루테늄, 텅스텐, 알루미늄, 구리 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 이후, 상기 하부 전극막 상에 희생막을 형성한다. 예시적인 실시예들에 따르면, 상기 희생막은 프로필렌 산화물(POX), 피테오스(PTEOS), 비피에스지(BPSG), 피에스지(PSG) 등과 같은 산화물을 사용하여 형성할 수 있다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 사용하여 몰드막(140)이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 제거함으로써, 하부 전극(160) 및 희생막 패턴(165)을 형성할 수 있다.
이와는 달리, 희생막 패턴(165)을 형성하지 않고, 개구(145) 전체를 채우도록 하부 전극(160)을 형성할 수도 있으며, 이때 상기 커패시터는 필라(pillar) 형상을 가질 수 있다.
도 6을 참조하면, 몰드막(140), 희생막 패턴(165) 및 배리어막 패턴(150)을 제거한다. 예시적인 실시예들에 따르면, 습식 식각 공정을 수행함으로써 몰드막(140), 희생막 패턴(165) 및 배리어막 패턴(150)을 제거할 수 있다. 한편, 상기 식각 공정 시, 식각 저지막(130)도 함께 제거될 수 있다.
도 7을 참조하면, 하부 전극(160)을 커버하는 유전막(170)을 층간 절연막(110) 상에 형성하고, 유전막(170) 상에 상부 전극(180)을 형성한다.
유전막(170)은 실리콘 산화물, 실리콘 질화물 또는 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(170)은 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 통해 형성할 수 있다.
상부 전극(180)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(180)은 도시된 것과는 달리, 유전막(170) 상에 박막의 형태로 형성될 수도 있다.
전술한 공정을 수행함으로써 상기 커패시터가 완성된다.
본 발명의 실시예들에 따른 커패시터의 형성 방법에서, 몰드막(140)에 형성된 개구(145) 내에 배리어막 패턴(150)을 형성한 후 배리어막 패턴(150) 상에 하부 전극(160)을 형성함으로써, 폴리실리콘을 포함하는 몰드막(140)과 금속을 포함하는 하부 전극(160)이 직접 접촉하지 않는다. 이에 따라, 몰드막(140)과 하부 전극(160) 사이의 반응에 의한 금속 실리사이드막 형성이 방지될 수 있다. 상기 금속 실리사이드막이 형성된 경우, 불균일한 표면에 의해 상부에 형성되는 유전막(170)이 불균일한 두께를 가지므로 커패시터의 특성이 저하될 수 있으며, 또한, 개구(145) 입구가 좁아져 유전막(170) 형성 자체가 어려울 수 있다.
하지만, 본 발명의 실시예들에 따른 커패시터는, 폴리실리콘 등을 포함하는 몰드막(140)에 개구(145)를 형성하고 개구(145) 측벽에 하부 전극(160)을 형성함으로써, 높은 종횡비에서도 수직한 측벽을 가질 뿐만 아니라, 배리어막 패턴(150)에 의해 하부 전극(160) 측벽에 금속 실리사이드막이 형성되지 않으므로 전기적으로 우수한 특성을 가질 수 있다.
도 8 내지 도 13은 다른 실시예들에 따른 커패시터의 형성 방법을 설명하기 위한 단면도들이다. 상기 커패시터 형성 방법은, 배리어막의 형성 방법을 제외하고는 도 1 내지 도 7을 참조로 설명한 커패시터의 형성 방법과 실질적으로 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 8을 참조하면, 기판(100) 상에 층간 절연막(110)을 형성하고, 층간 절연막(110)을 관통하는 플러그(120)를 형성한다. 이후, 층간 절연막(110) 및 플러그(120) 상에 식각 저지막(130) 및 몰드막(140)을 순차적으로 형성한다.
층간 절연막(110)은 비피에스지, 유에스지, 에스오지 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 플러그(120)는 층간 절연막(110)을 관통하면서 기판(100)을 노출시키는 홀을 형성하고, 상기 홀을 매립하는 도전막을 기판(100) 및 층간 절연막(110) 상에 형성한 후, 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해, 층간 절연막(110)이 노출될 때까지 상기 도전막의 상부를 제거함으로써 형성할 수 있다.
식각 저지막(130)은 실리콘 질화물 등과 같이 층간 절연막(110)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 몰드막(140)은 비정질 실리콘, 불순물이 도핑된 비정질 실리콘, 폴리실리콘, 불순물이 도핑된 폴리실리콘, 게르마늄, 불순물이 도핑된 게르마늄 등을 사용하여 형성할 수 있다. 상기 불순물은 탄소, 붕소, 인, 질소, 알루미늄, 티타늄, 산소, 비소 등을 포함할 수 있다.
도 9를 참조하면, 몰드막(140)의 일부를 제거하여 개구(145)를 형성한다.
구체적으로, 몰드막(140) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 식각 저지막(130)이 노출될 때까지 몰드막(140) 일부를 제거함으로써 개구(145)를 형성할 수 있다.
도 10을 참조하면, 개구(145)가 형성된 몰드막(140) 표면에 산화 공정을 수행함으로써 몰드막(140) 측벽에 배리어막(152)을 형성한다. 이때, 배리어막(152)은 폴리실리콘을 포함하는 몰드막(140) 표면의 산화 공정에 의해 생성되는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 산화 공정은 래디컬 산화(radical oxidation) 공정, 오존 플러싱(ozone flushing) 공정, 열산화(thermal oxidation) 공정, 건식 산화 공정 등에 의하여 수행될 수 있다. 예를 들어, 폴리실리콘을 포함하는 몰드막(140) 상에 래디컬 산화 공정을 수행함으로써 몰드막(140) 측벽 및 상면에 두께가 균일한 실리콘 산화물이 형성될 수 있다. 실리콘 산화물을 포함하는 배리어막(152)은 수 내지 수십 옹스트롱의 두께로 형성될 수 있다. 예를 들어, 질소 및 산소를 포함하는 소스 가스를 사용하여 챔버 압력 0.1 내지 1 torr의 조건으로 래디컬 산화 공정을 수행할 수 있다.
도 11을 참조하면, 개구(145) 저면에 노출된 식각 저지막(130) 부분을 제거함으로써 플러그(120) 상면을 노출시킨다.
예시적인 실시예들에 따르면, 상기 식각 저지막(130) 부분은 CH3F, CHF3, CH4, C2F6, NF3 등을 포함하는 식각 가스를 사용하는 건식 식각 공정을 수행함으로써 제거될 수 있다. 다른 실시예들에 따르면, 상기 식각 저지막(130) 부분은 황산, 인산 등을 포함하는 식각액을 사용하여 습식 식각 공정을 수행함으로써 제거될 수 있다.
이때, 상기 산화 공정을 수행한 이후 상기 식각 저지막(130) 부분을 제거함으로써, 플러그(120) 상에 산화막이 형성되는 것을 방지할 수 있다.
한편, 이와는 달리 몰드막(140) 상면에 형성된 배리어막(152) 부분을 제거하는 식각 공정을 추가로 수행함으로써, 개구(145) 측벽에 배리어막 패턴(도시되지 않음)이 형성될 수도 있다.
도 12를 참조하면, 개구(145)의 저면 및 배리어막(152) 측벽 상에 하부 전극(160)을 형성하고, 개구(145)의 나머지 부분을 채우는 희생막 패턴(165)을 하부 전극(160) 상에 형성한다.
도 13을 참조하면, 몰드막(140), 희생막 패턴(165) 및 배리어막(152)을 제거한다. 이때, 식각 저지막(130)도 함께 제거될 수 있다.
이후, 하부 전극(160)을 커버하는 유전막(170) 및 상부 전극(180)을 층간 절연막(110) 상에 순차적으로 형성함으로써, 상기 커패시터가 완성된다.
도 14 내지 도 19는 다른 실시예들에 따른 커패시터의 형성 방법을 설명하기 위한 단면도들이다. 상기 커패시터 형성 방법은, 배리어막의 형성 방법을 제외하고는 도 1 내지 도 7을 참조로 설명한 커패시터의 형성 방법과 실질적으로 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 14를 참조하면, 기판(100) 상에 층간 절연막(110)을 형성하고, 층간 절연막(110)을 관통하는 플러그(120)를 형성한다. 이후, 층간 절연막(110) 및 플러그(120) 상에 식각 저지막(130) 및 몰드막(140)을 순차적으로 형성한다.
도 15를 참조하면, 몰드막(140)의 일부를 제거하여 개구(145)를 형성한다. 구체적으로, 몰드막(140) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 식각 저지막(130)이 노출될 때까지 몰드막(140) 일부를 제거함으로써 개구(145)를 형성할 수 있다.
도 16을 참조하면, 개구(145)가 형성된 몰드막(140) 표면에 질화 공정을 수행함으로써 몰드막(140) 측벽에 배리어막(154)을 형성한다. 이때, 배리어막(154)은 폴리실리콘을 포함하는 몰드막(140) 표면의 질화 공정에 의해 생성되는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 질화 공정은 암모니아(NH3)를 사용한 플라즈마 질화 공정, 질소(N2)를 사용한 플라즈마 질화 공정, 열질화(thermal nitridation) 공정 등에 의하여 수행될 수 있다. 예를 들어, 폴리실리콘을 포함하는 몰드막(140) 상에 암모니아를 사용한 플라즈마 질화 공정을 수행함으로써 몰드막(140) 측벽 및 상면에 두께가 균일한 실리콘 산화물이 형성될 수 있다. 실리콘 질화물을 포함하는 상기 배리어막은 수 내지 수십 옹스트롱의 두께로 형성될 수 있다. 예를 들어, 질소를 소스 가스로 사용하여 20℃ 내지 1000℃의 온도 및 10mTorr 내지 10Torr의 압력에서 플라즈마 질화 공정을 수행할 수 있다.
도 17을 참조하면, 개구(145) 저면에 노출된 식각 저지막(130) 부분을 제거함으로써 플러그(120) 상면을 노출시킨다. 이때, 몰드막(140) 상면에 형성된 배리어막(154) 부분도 함께 제거될 수 있으며, 이에 따라 개구(145) 측벽에 배리어막 패턴(156)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막(130) 부분은 CH3F, CHF3, CH4, C2F6, NF3 등을 포함하는 식각 가스를 사용하는 건식 식각 공정을 수행함으로써 제거될 수 있다. 다른 실시예들에 따르면, 상기 식각 저지막(130) 부분은 황산, 인산 등을 포함하는 식각액을 사용하여 습식 식각 공정을 수행함으로써 제거될 수 있다.
이때, 상기 질화 공정을 수행한 이후 상기 식각 저지막(130) 부분을 제거함으로써, 플러그(120) 상에 질화막이 형성되는 것을 방지할 수 있다.
도 18을 참조하면, 개구(145)의 저면 및 배리어막 패턴(156) 측벽 상에 하부 전극(160)을 형성하고, 개구(145)의 나머지 부분을 채우는 희생막 패턴(165)을 하부 전극(160) 상에 형성한다.
도 19를 참조하면, 몰드막(140), 희생막 패턴(165) 및 배리어막 패턴(156)을 제거한다. 이때, 식각 저지막(130)도 함께 제거할 수 있다.
이후, 하부 전극(160)을 커버하는 유전막(170) 및 상부 전극(180)을 층간 절연막(110) 상에 순차적으로 형성함으로써, 상기 커패시터가 완성된다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 기판(200)에 소자 분리막(205)을 형성한다. 예시적인 실시예들에 따르면, 소자 분리막(205)은 얕은 트렌치 소자 분리(STI) 공정을 통해 형성될 수 있다.
기판(200) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(200) 상에 순차적으로 적층된 게이트 절연막 패턴(212), 게이트 전극(214) 및 하드 마스크(216)를 각각 포함하는 복수 개의 게이트 구조물들(210)을 형성한다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물들(210)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(210)에 인접한 기판(200) 상부에 제1 및 제2 불순물 영역들(207, 209)을 형성한다. 제1 및 제2 불순물 영역들(207, 209)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
게이트 구조물(210) 및 불순물 영역들(207, 209)은 상기 트랜지스터를 형성할 수 있다. 한편, 게이트 구조물들(210)의 측벽들에는 실리콘 질화물을 사용하여 스페이서들(218)을 형성할 수 있다.
도 21을 참조하면, 게이트 구조물들(210) 및 스페이서들(218)을 커버하는 제1 층간 절연막(220)을 기판(200) 상에 형성한다. 제1 층간 절연막(220)을 부분적으로 식각하여 불순물 영역들(207, 209)을 노출시키는 제1 홀들(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 상기 제1 홀들은 게이트 구조물들(210) 및 스페이서들(218)에 자기 정렬될 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전막을 제1 층간 절연막(220) 상에 형성하고, 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(220)이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 플러그(227) 및 제2 플러그(229)를 형성한다. 제1 플러그(227)는 제1 불순물 영역(207)에 접촉할 수 있고, 제2 플러그(229)는 제2 불순물 영역(209)에 접촉할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제1 플러그(227)는 비트 라인 콘택으로 기능할 수 있다.
제1 플러그(227)에 접촉하는 제2 도전막(도시하지 않음)을 제1 층간 절연막(220) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 이후, 상기 비트 라인을 커버하는 제2 층간 절연막(230)을 제1 층간 절연막(220) 상에 형성한다. 제2 층간 절연막(230)을 부분적으로 식각하여 제2 플러그(229)를 노출시키는 제2 홀들(도시하지 않음)을 형성하고, 상기 제2 홀들을 매립하는 제3 도전막을 제2 플러그(229) 및 제2 층간 절연막(230) 상에 형성한다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(230)이 노출될 때까지 상기 제3 도전막 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 제3 플러그(235)를 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제2 및 제3 플러그들(229, 235)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(229)를 별도로 형성하지 않고, 제3 플러그(235)가 제2 불순물 영역(209)에 직접 접촉하도록 형성하여, 단독으로 상기 커패시터 콘택의 기능을 하게 할 수도 있다.
도 22를 참조하면, 제2 층간 절연막(230) 및 제3 플러그(235) 상에 식각 저지막(240) 및 몰드막들(250, 270, 290)을 순차적으로 형성할 수 있다. 이때, 몰드막들(250, 270, 290) 사이에 지지막 패턴들(260, 280)을 더 형성할 수 있다. 도 16에는 제1 지지막 패턴(260) 및 제2 지지막 패턴(280)이 형성된 희생막을 도시하였으나, 커패시터의 종횡비에 따라 지지막 패턴들의 개수가 달라질 수 있다. 지지막 패턴들(260, 280)은 이웃하는 커패시터들을 일정한 간격을 갖도록 연결함에 따라, 커패시터가 기울어지거나(lean) 쓰러지는 것을 방지할 수 있다.
구체적으로, 제2 층간 절연막(230) 및 제3 플러그(235) 상에 식각 저지막(240)이 형성되고, 식각 저지막(240) 상에 제1 희생막(250)을 형성한다. 제1 몰드막(250) 상에 제1 지지막을 형성한 후 패터닝함으로써 제1 지지막 패턴(260)을 형성한다. 이후, 제1 지지막 패턴(260) 및 제1 몰드막(250) 상에 제2 몰드막(270), 제2 지지막 패턴(280) 및 제3 몰드막(290)을 형성한다. 몰드막들(250, 270, 290)은 폴리실리콘, 불순물이 도핑된 실리콘, 게르마늄 등을 사용하여 형성할 수 있고, 상기 불순물은 게르마늄, 탄소, 붕소, 인, 질소, 알루미늄, 티타늄, 산소, 비소 등을 포함할 수 있다. 지지막 패턴들(260, 280)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등 몰드막들(250, 270, 290)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 또한, 지지막 패턴들(260, 280)은 후속 공정에서 형성될 배리어막 패턴(300)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
도 23을 참조하면, 제1 내지 제3 몰드막들(250, 270, 290), 제1 내지 제2 지지막 패턴들(260, 280) 및 식각 저지막(240) 일부를 제거하여 제3 플러그(235) 상면을 노출시키는 개구(도시되지 않음)를 형성한다. 이후, 상기 개구의 저면 및 측벽 상에 배리어막을 형성하고, 상기 배리어막을 이방성 식각함으로써 상기 개구의 측벽 상에 배리어막 패턴(300)을 형성한다.
예시적인 실시예들에 따르면, 상기 배리어막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄탈륨 산화물 등을 사용하여 화학 기상 증착 공정, 원자층 적층 공정, 분자 빔 에피택시 공정 등을 통해 형성할 수 있다.
이와는 달리, 상기 배리어막은 실리콘을 포함하는 희생막들(250, 270, 290) 상에 산화 공정을 수행함으로써 개구(295)의 내벽 상에 생성되는 실리콘 산화물을 포함할 수 있다. 다른 실시예들에 따르면, 상기 배리어막은 실리콘을 포함하는 희생막들(250, 270, 290) 상에 질화 공정을 수행함으로써 개구(295)의 내벽 상에 생성되는 실리콘 질화물을 포함할 수 있다.
한편, 산화 공정 또는 질화 공정을 수행하는 경우에는 식각 저지막(240)을 제거하기 전에 산화 공정 또는 질화 공정을 수행하고, 이후 식각 저지막(240)을 제거하여 제3 플러그(235) 상면을 노출시킨다. 따라서, 제3 플러그(235) 상에 실리콘 산화막 또는 실리콘 질화막이 형성되는 것을 방지할 수 있다.
상기 개구의 저면 및 배리어막 패턴(300)의 측벽 상에 컵 형상 혹은 실린더 형상의 하부 전극(310)을 형성하고, 상기 개구의 나머지 부분을 채우는 희생막 패턴(315)을 형성한다.
구체적으로, 상기 개구를 매립하는 하부 전극막을 제3 플러그(235), 층간 절연막(230), 희생막들(250, 270, 290) 및 지지막 패턴들(260, 280) 상에 형성한다. 이후, 상기 하부 전극막 상에 희생막을 형성한다. 기계 화학적 연마 공정 및/또는 에치 백 공정을 사용하여 제3 몰드막(290)이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 제거함으로써, 하부 전극(310) 및 희생막 패턴(315)을 형성할 수 있다.
이와는 달리, 희생막 패턴(315)을 형성하지 않고, 상기 개구 전체를 채우도록 하부 전극(310)을 형성할 수도 있으며, 이때 상기 커패시터는 필라(pillar) 형상을 가질 수 있다.
도 24를 참조하면, 몰드막들(250, 270, 290), 희생막 패턴(315) 및 배리어막 패턴(300)을 제거한다. 한편, 상기 식각 공정시 식각 저지막(240)도 함께 제거될 수 있다. 이후, 하부 전극(310)을 커버하는 유전막(320)을 제2 층간 절연막(230) 상에 형성하고, 유전막(320) 상에 상부 전극(330)을 형성한다. 한편, 상부 전극(330)은 도시된 것과는 달리, 유전막(320) 상에 박막의 형태로 형성될 수도 있다.
전술한 공정을 수행함으로써 상기 반도체 장치가 완성된다.
100, 200: 기판 110, 220, 230: 층간 절연막
120, 227, 229, 235: 플러그 130, 240: 식각 저지막
140, 250, 270, 290: 희생막 145: 개구
152, 154: 배리어막 150, 156, 300: 배리어막 패턴
160, 310: 하부 전극 170, 320: 유전막
180, 330: 상부 전극
260, 280: 지지막 패턴

Claims (10)

  1. 기판 상에 비정질 실리콘, 도핑된 비정질 실리콘, 폴리실리콘 혹은 도핑된 폴리실리콘을 사용하여 몰드막을 형성하는 단계;
    상기 몰드막을 관통하여 상기 기판 일부를 노출시키는 개구를 형성하는 단계;
    상기 개구의 측벽 상에 배리어막 패턴을 형성하는 단계;
    상기 노출된 기판 및 상기 배리어막 패턴 상에 하부 전극을 형성하는 단계;
    상기 몰드막 및 상기 배리어막 패턴을 동시에 제거하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하며,
    상기 배리어막 패턴은 상기 몰드막과 상기 하부 전극이 반응하는 것을 방지하는 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 몰드막을 형성하는 단계 이전에,
    상기 기판 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하는 콘택 플러그를 형성하는 단계를 더 포함하며,
    상기 하부 전극은 상기 콘택 플러그에 접촉하도록 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  3. 제1항에 있어서, 상기 배리어막 패턴을 형성하는 단계는,
    상기 개구의 저면 및 측벽과 상기 몰드막의 상면에 배리어막을 형성하는 단계; 및
    상기 배리어막을 이방성 식각함으로써 상기 개구의 저면 및 상기 몰드막 상면에 형성된 상기 배리어막 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  4. 제1항에 있어서, 상기 배리어막 패턴을 형성하는 단계는 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 분자 빔 에피택시(molecular beam epitaxy) 공정 등을 사용하여 수행되는 것을 특징으로 하는 커패시터 형성 방법.
  5. 제4항에 있어서, 상기 배리어막 패턴은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 게르마늄 산화물, 게르마늄 질화물, 게르마늄 산질화물 및 게르마늄 탄질화물로 구성되는 군으로부터 선택된 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  6. 제4항에 있어서, 상기 배리어막 패턴은 수 내지 수십 옹스트롱의 두께로 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  7. 제1항에 있어서, 상기 배리어막 패턴을 형성하는 단계는 상기 개구에 의해 노출된 상기 몰드막 측벽 상에 산화 공정(oxidation process)을 수행하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  8. 제7항에 있어서, 상기 산화 공정은 래디컬 산화(radical oxidation) 공정, 오존 플러싱(ozone flushing) 공정, 열산화(thermal oxidation) 공정 등을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  9. 제1항에 있어서, 상기 배리어막 패턴을 형성하는 단계는 상기 개구에 의해 노출된 상기 몰드막의 측벽 상에 질화 공정(nitridation process)을 수행하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  10. 제9항에 있어서, 상기 질화 공정은 NH3 플라즈마 질화 공정, 질소 플라즈마 질화 공정, 열질화 공정 등을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
KR1020110035878A 2011-04-18 2011-04-18 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 KR101790097B1 (ko)

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