KR20230015409A - 플립-칩 적층 구조 및 이를 형성하기 위한 방법 - Google Patents

플립-칩 적층 구조 및 이를 형성하기 위한 방법 Download PDF

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KR20230015409A
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stepped
layer
stepped layer
chip
top surface
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KR1020227044884A
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신루 정
펑 천
멍 왕
바오화 장
휴더 조우
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시는 입력/출력 접촉부(contact)와 접촉하는 제1 표면, 및 제1 표면과 반대인 제2 표면을 가지는 재분배 층(RDL)을 포함하는 반도체 패키지를 포함한다. 반도체 패키지는 또한, RDL의 제2 표면 상에 형성되고 RDL과 전기적으로 접속된 계단형 상호접속 구조를 포함한다. 계단형 상호접속 구조는 계단형 층을 포함하고, 계단형 층은 제1 계단형 층, 및 제1 계단형 층의 상단 표면 상에 적층된 제2 계단형 층을 포함한다. 제2 계단형 층은 제1 계단형 층의 상단 표면의 일부분을 덮고, 제1 계단형 층의 상단 표면의 나머지 부분이 노출된다. 집적 회로 칩은 계단형 상호접속 구조를 통해 RDL에 전기적으로 접속된다. IC 칩의 제1 IC 칩은 제1 계단형 층의 상단 표면의 나머지 부분을 통해 RDL에 전기적으로 접속된다.

Description

플립-칩 적층 구조 및 이를 형성하기 위한 방법
본 개시는 일반적으로 반도체 기술의 분야, 더 상세하게는, 멀티-칩 패키징을 위한 방법에 관한 것이다.
칩 패키징(chip packaging)은 최신 반도체 소형화의 중요한 양상이다. 다수의 집적 회로(IC: integrated circuit)는 동종(homogeneous) 또는 이종(heterogeneous chip) 칩 집적을 완수하기 위하여 단일 패키지 내로 패킹된다. 예를 들어, 메모리 칩 및 제어 로직은 더 낮은 제조 비용, 감소된 디바이스 풋프린트(footprint), 및 개선된 디바이스 성능을 달성하기 위하여 단일 패키지 내로 집적될 수 있다. 평면형 메모리 셀에서의 밀도 제한을 해결하기 위하여, 3 차원(3D: three-dimensional) 메모리 아키텍처가 개발되고 있다. 그러나, 디바이스 특징부 크기 및 패키지 크기가 하부 한계에 접근함에 따라, 충분한 수의 입력/출력(I/O : input/output) 접촉부(contact)를 생성하는 것은 특히, 워드 라인(word line) 및 비트 라인(bit line)의 어레이(array)를 통해 메모리 비트를 어드레싱하는 평면형 메모리 칩 또는 3D 메모리 칩에 대하여, 점점 더 도전이 되고 있다.
본 개시는 입력/출력 접촉부와 접촉하는 제1 표면, 및 제1 표면과 반대인 제2 표면을 가지는 재분배 층(RDL: redistribution layer)을 포함하는 반도체 패키지를 포함한다. 반도체 패키지는 또한, RDL의 제2 표면 상에 형성되고 RDL과 전기적으로 접속된 계단형 상호접속 구조(staircase interconnect structure)를 포함한다. 계단형 상호접속 구조는 계단형 층을 포함하고, 계단형 층은 제1 계단형 층, 및 제1 계단형 층의 상단 표면(top surface) 상에 적층된 제2 계단형 층을 포함한다. 제2 계단형 층은 제1 계단형 층의 상단 표면의 일부분을 덮고, 제1 계단형 층의 상단 표면의 나머지 부분이 노출된다. 집적 회로 칩은 계단형 상호접속 구조를 통해 RDL에 전기적으로 접속된다. IC 칩의 제1 IC 칩은 제1 계단형 층의 상단 표면의 나머지 부분을 통해 RDL에 전기적으로 접속된다.
본 개시는 또한, 반도체 패키지 구조를 형성하기 위한 방법을 포함한다. 방법은 캐리어 기판을 제공하는 단계, 및 캐리어 기판 상에 계단형 상호접속 구조를 형성하는 단계를 포함한다. 계단형 상호접속 구조를 형성하는 단계는 제1 계단형 층을 형성하는 단계, 및 제1 계단형 층의 상단 표면 상에 제2 계단형 층을 형성하는 단계를 포함한다. 제2 계단형 층은 제1 계단형 층의 상단 표면의 일부분을 덮고, 제1 계단형 층의 상단 표면의 나머지 부분이 노출된다. 방법은 또한, 캐리어 기판 상부에 그리고 계단형 상호접속 구조 상에 집적 회로(IC) 칩을 플립-장착(flip-mounting)하는 단계를 포함한다. IC 칩을 플립-장착하는 단계는 IC 칩의 제1 IC 칩을 제1 계단형 층의 상단 표면의 나머지 부분을 통해 제1 계단형 층에 전기적으로 접속하는 단계를 포함한다. 방법은 또한, 캐리어 기판을 재분배 층(RDL)으로 대체하는 단계를 포함한다. 방법은 제1 IC 칩을 제1 계단형 층의 상단 표면의 나머지 부분을 통해 RDL에 전기적으로 접속함으로써, IC 칩을 계단형 상호접속 구조를 통해 RDL에 전기적으로 접속하는 단계를 더 포함한다.
본 개시의 양태는 첨부 도면으로 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 보편적인 실무에 따르면, 다양한 특징부는 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부의 치수는 예시 및 논의의 명확함을 위하여 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따라, 적층된 플립-칩 패키지를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 2 내지 도 12는 본 개시의 일부 실시예에 따라, 적층된 칩의 하나의 단부 상에 형성된 계단형 상호접속 구조를 통합하는 적층된 플립-칩 패키지의 단면도를 예시한다.
도 13 및 도 14는 본 개시의 일부 실시예에 따라, 적층된 칩의 양쪽 단부 상에 형성된 계단형 상호접속 구조를 통합하는 적층된 플립-칩 패키지의 단면도를 예시한다.
도 15 및 도 16은 본 개시의 일부 실시예에 따라, 계단형 상호접속 구조들 사이에 형성된 접촉 패드를 통합하는 적층된 플립-칩 패키지의 단면도를 예시한다.
예시적인 실시예는 첨부 도면을 참조하여 지금부터 설명될 것이다. 도면에서, 유사한 참조 번호는 일반적으로, 동일하고, 기능적으로 유사하고, 및/또는 구조적으로 유사한 엘리먼트(element)를 지시한다.
구체적인 구성 및 배열이 논의되지만, 이것은 오직 예시적인 목적을 위하여 행해진다는 것이 이해되어야 한다. 관련된 기술분야에서의 통상의 기술자는 본 개시의 사상 및 범위로부터 이탈하지 않으면서, 다른 구성 및 배열이 이용될 수 있다는 것을 인식할 것이다. 본 개시는 또한, 다양한 다른 애플리케이션에서 채용될 수 있다는 것이 관련된 기술분야에서의 통상의 기술자에게 명백할 것이다.
"하나의 실시예(one embodiment)", "실시예(an embodiment", "예시적인 실시예(an example embodiment)", "일부 실시예(some embodiments)" 등에 대한 명세서에서의 지칭은, 설명된 실시예가 특정한 특징부, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 특정한 특징부, 구조, 또는 특성을 반드시 포함하지는 않을 수 있다는 것을 지시한다는 것이 주목된다. 또한, 이러한 어구는 동일한 실시예를 반드시 지칭하지는 않는다. 또한, 특정한 특징부, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되든지 또는 그렇지 않든지 관계없이, 다른 실시예와 관련하여 이러한 특징부, 구조, 또는 특성을 달성하는 것은 관련된 기술분야에서의 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 기술용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 이용된 용어 "하나 이상(one or more)"은 적어도 부분적으로 문맥에 따라, 임의의 특징부, 구조, 또는 특성을 단수의 의미로 설명하기 위하여 이용될 수 있거나, 특징, 구조, 또는 특성의 조합을 복수의 의미로 설명하기 위하여 이용될 수 있다. 유사하게, 다시 "하나(a)", "하나(an)", 또는 "상기(the)"와 같은 용어는 적어도 부분적으로 문맥에 따라, 단수의 사용을 전달하거나 복수의 사용을 전달하도록 이해될 수 있다.
본 개시에서의 "상(on)", "위에(above)", 및 "상부에(over)"의 의미는, "상(on)"이 어떤 것의 "바로 상(directly on)"을 의미할 뿐만 아니라, 그들 사이에 중간 특징부 또는 층을 갖는 어떤 것의 "상"의 의미를 포함하도록 가장 넓게 해독되어야 한다는 것과, "위에(above)" 또는 "상부에(over)"가 어떤 것의 "위에(above)" 또는 "상부에(over)"의 의미를 의미할 뿐만 아니라, 그것이 그들 사이에 중간 특징부 또는 층을 갖지 않는(즉, 어떤 것의 바로 상) 어떤 것의 "위에(above)" 또는 "상부에(over)"에 있다는 의미를 포함할 수도 있다는 것이 용이하게 이해되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "하단(bottom)", "위에(above)", "상부에(over)", "상부(upper)", "상단(top)" 등과 같은 공간적으로 상대적인 용어는 도면에서 예시된 바와 같이, 또 다른 엘리먼트(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본 명세서에서 이용될 수 있다. 예를 들어, 상단 및 하단 표면은 엘리먼트의 대향하는 면들 상에 형성된 제1 및 제2 주요 표면을 각각 지칭할 수 있다. 공간적으로 상대적인 용어는 도면에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향으로 회전)될 수 있고, 본 명세서에서 이용된 공간적으로 상대적인 설명어는 이에 따라 마찬가지로 해독될 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "기판(substrate)"은 추후의 재료 층이 그 상으로 추가되는 재료를 지칭한다. 기판은 상단 기판 및 하단 기판을 포함한다. 기판의 상단 표면은 반도체 디바이스가 형성되는 곳이고, 그러므로, 반도체 디바이스는 기판의 상단 면에서 형성된다. 하단 표면은 상단 표면과 반대이고, 그러므로, 기판의 하단 면은 기판의 상단 면과 반대이다. 기판 자체는 패턴화될 수 있다. 기판의 상단 상에 추가된 재료는 패턴화될 수 있거나, 비패턴화된 상태로 유지될 수 있다. 또한, 기판은 실리콘(silicon), 게르마늄(germanium), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide) 등과 같은 반도체 재료의 넓은 어레이를 포함할 수 있다. 대안적으로, 기판은 유리(glass), 플라스틱(plastic), 또는 사파이어 웨이퍼(sapphire wafer)와 같은, 전기적으로 비-전도성 재료로 이루어질 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역(region)을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓이거나 위에 놓인 구조의 전체 상부에서 연장될 수 있거나, 아래에 놓이거나 위에 놓인 구조의 규모보다 작은 규모를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 가지는 동종(homogeneous) 또는 비동종(inhomogeneous) 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상단 표면 및 하단 표면 사이 또는 이들에서의 임의의 쌍의 수평 평면 사이에서 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 페이퍼진 표면(tapered surface)을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 (접촉부, 상호접속 라인, 및/또는 비아(via)가 형성되는) 접촉 층 및 하나 이상의 유전체 층(dielectric layer)을 포함할 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "명목상/명목상으로(nominal/nominally)"는 희망된 값 초과 및/또는 미만인 값의 범위와 함께, 제품 또는 프로세스의 설계 단계 동안에 설정된, 컴포넌트(component) 또는 프로세스 동작에 대한 특성 또는 파라미터의 희망된 또는 타깃 값을 지칭한다. 값의 범위는 제조 프로세스에서의 경미한 변동 또는 공차에 기인할 수 있다. 본 명세서에서 이용된 바와 같이, 용어 "약(about)"은 대상 반도체 디바이스와 연관된 특정한 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 지시한다. 특정한 기술 노드에 기초하여, 용어 "약(about)"은 예를 들어, 값의 10 내지 30%(예컨대, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변동되는 주어진 수량의 값을 지시할 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "3D NAND 메모리 디바이스"("메모리 디바이스(memory device)"로서 본 명세서에서 지칭됨)는 횡방향으로-배향된 기판 상에 3D NAND 메모리 셀 트랜지스터의 수직으로-배향된 스트링(vertically-oriented string)(NAND 스트링 또는 3D NAND 스트링과 같은 "메모리 스트링(memory string)"으로서 본 명세서에서 지칭됨)을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 이용된 바와 같이, 용어 "수직/수직으로(vertical/vertically)"는 기판의 횡방향 표면에 명목상으로 수직인 것을 의미한다.
본 명세서에서 이용된 바와 같이, 용어 "배치된(disposed)"은 예를 들어, 증착(depositing), 부착(attaching), 또는 배치(placing)와 같은 방법에 의해 형성되거나, 또는 이와 다르게 생성되거나 위치되는 것을 지칭한다.
본 개시에서, 용어 "수평/수평으로(horizontal/horizontally)"는 기판의 횡방향 표면에 대해 명목상으로 평행한 것을 의미한다.
집적 회로 패키징은 종종, 반도체 디바이스 제조의 최종적인 스테이지이다. 다수의 집적 회로(예컨대, 칩)는 동종 또는 이종 칩 집적을 완수하기 위하여 단일 패키지 내로 패킹된다. 패키징은 패키지 내에 동봉된 내용물에 대한 보호를 제공하고, 외부 회로부로 그리고 외부 회로부로부터 전력 및 신호에 대한 액세스를 가능하게 한다. 팬-아웃 웨이퍼 레벨 패키징(FOWLP : Fan-Out Wafer Level Packaging) 및 팬-아웃 패널 레벨 패키징(FOPLP : Fan-Out Panel Level Packaging)과 같은 팬-아웃 패키징 기술은 더 낮은 제조 비용, 감소된 디바이스 풋프린트(footprint), 및 개선된 디바이스 성능을 달성하도록 개발된다. FOWLP 프로세스에서, 개별적인 칩은 추가적인 입력/출력(I/O) 접속 포인트에 대하여 각각의 다이(die) 사이에 할당된 공간으로 웨이퍼-형상 기판 상에 배치된다. 칩은 그 다음으로, 몰드 화합물로 구체화된다. 재분배 층(RDL)은 주변부 내의 몰드 화합물 영역으로부터 칩 상의 I/O 접속을 리-라우팅(re-route)하도록 형성된다. 다이싱 소우(dicing saw)는 개별적인 반도체 패키지를 형성하기 위하여 웨이퍼-형상 기판 상에 형성된 완성된 패키지의 어레이로부터 칩을 분리시킬 수 있다. 그러나, 규칙적인 대형 웨이퍼는 약 300 mm이므로, 웨이퍼 상에서 제조되고 패키징될 수 있는 반도체 디바이스의 양은 제한된다. FOPLP 프로세스는 FOWLP 프로세스와 비교하여, 증가된 패키징 능력을 제공하도록 개발된다. FOPLP 프로세스에서, 칩은 패키징 능력을 증가시키기 위하여 웨이퍼-형상 기판이 아니라 기판 레벨 패널 상에 배치된다. 예를 들어, 기판 레벨 패널은 길이에 있어서 500 mm 또는 600 mm인 변을 갖는 정사각형-형상 패널일 수 있다.
FOWLP 및 FOPLP 프로세스의 둘 모두에 대하여, 3D NAND 메모리 칩과 같은 적층된 메모리 디바이스를 위한 I/O 접속의 양을 지원하는 것은 점점 더 도전이 되고 있다. 더 높은 저장 용량에 대한 수요가 계속 증가함에 따라, 메모리 셀 및 계단형 구조의 수직 레벨의 수가 또한 증가한다. 예를 들어, 64-레벨 3D NAND 메모리 디바이스는 하나가 다른 것의 상단 상에 형성된 2개의 32-레벨 계단형 구조를 포함할 수 있다. 유사하게, 128-레벨 3D NAND 메모리 디바이스는 2개의 64-레벨 계단형 구조를 포함할 수 있다. 디바이스 임계 치수가 계속해서 축소됨에 따라, 팬=아웃 패키징에서 메모리 칩을 위한 충분한 양의 I/O 접속을 제공하는 것은 점점 더 많은 과제이다.
본 개시에서 설명된 다양한 실시예는 팬-아웃 패키징에서 메모리 칩을 위한 적층된 계단형 상호접속 구조를 통합한다. 적층된 계단형 상호접속 구조는 적층된 계단형 상호접속 구조의 각각의 레벨 상에 형성된 필러 범프(pillar bump)를 통해 적층된 IC 칩의 각각의 IC 칩에 대한 전기적 접속을 제공할 수 있고, 이것은 궁극적으로, I/O 접속 포인트들의 수를 증가시킨다. 본 명세서에서 설명된 실시예는 팬-아웃 패키징(fan-out packaging)을 예로서 이용하고, 다른 패키징 기술에 적용될 수 있다.
도 1은 일부 실시예에 따라, 계단형 상호접속 구조를 통합하는 멀티-칩 패키징을 제조하기 위한 방법(100)의 흐름도이다. 예시적인 목적을 위하여, 도 1에서 예시된 동작은 도 2 내지 도 12에서 예시된 바와 같이 패키징 구조(200)를 제조하기 위한 예시적인 제조 프로세스, 및 도 13 및 도 14에서의 패키징 구조(1300)를 참조하여 설명될 것이다. 동작은 상이한 순서로 수행될 수 있거나, 구체적인 애플리케이션에 따라 수행되지 않을 수 있다. 방법(100)은 완전한 반도체 디바이스를 생성하지 않을 수 있다는 것이 주목되어야 한다. 따라서, 추가적인 프로세서는 방법(100) 전에, 방법(200) 동안에, 그리고 방법(200) 후에 제공될 수 있고, 일부 다른 프로세스는 오직 본원에서 간략하게 설명될 수 있다는 것이 이해된다.
도 1을 참조하면, 동작(105)에서, 접촉 패드는 일부 실시예에 따라, 캐리어 기판 상에 형성된다. 예를 들어, 접촉 패드(208)는 도 2에서 예시된 패키징 구조(200)를 참조하여 설명된 바와 같이, 캐리어 기판(202) 상에 형성된다. 예시의 명확함을 위하여, 도 2는 패키징 구조(200)의 다양한 도면을 포함한다. 예를 들어, 도 2는 접촉 패드(208) 및 기판(202)을 예시하는 측면도(200) 및 대응하는 평면도(220)를 포함한다. 접촉 패드(208)는 패키징 구조(200)의 제1 패키지(204) 및 제2 패키지(206) 내에 배치될 수 있다. 제1 및 제2 패키지(204 및 206)는 패키지 경계(205)에서 분리될 수 있다. 추가적인 IC 칩은 패키징 구조(200) 상에 배치될 수 있고, 단순화를 위하여 도 2에서 예시되지 않는다. 일부 실시예에서, 제1 및 제2 패키지(204) 내에 포함된 IC 칩은 디바이스 설계 및 희망된 기능에 따라, 동일하거나 상이할 수 있다.
캐리어 기판(202)은 반도체 패키징을 위한 임의의 적당한 재료를 포함할 수 있다. 예를 들어, 기판 캐리어는 유리, 갈륨 질화물(gallium nitride), 갈륨 비화물, III-V 화합물, 유리, 플라스틱 시트, 실리콘, 실리콘 게르마늄, 실리콘 탄화물(silicon carbide), 실리콘 온 인슐레이터(SOI : silicon on insulator), 게르마늄 온 인슐레이터(GOI : germanium on insulator), 임의의 다른 적당한 재료, 및/또는 그의 조합을 포함할 수 있다.
접촉 패드(208)는 전도성 재료(conductive material)를 이용하여 형성될 수 있고, 캐리어 기판(202)의 상단 표면 상에 형성될 수 있다. 접촉 패드(208)는 I/O 접속을 추후에 형성하기 위하여 이용될 수 있다. 일부 실시예에서는, 접촉 패드(208)가 하나 이상의 행(row)으로 형성될 수 있다. 예로서, 도 2에서의 평면도(200)에서 도시된 바와 같이, 제1 패키지(204)는 적어도 3개의 행(208a, 208b, 및 208c)의 접촉 패드를 포함하는 반면, 제2 패키지(206)는 적어도 2개의 행(208c 및 208d)의 접촉 패드를 포함한다. 일부 실시예에서, 접촉 패드(208)는 캐리어 기판(202)에서 구체화될 수 있고, 여기서, 접촉 패드(208)의 상단 표면 및 캐리어 기판(202)의 상단 표면은 실질적으로 동일평면이다. 일부 실시예에서, 접촉 패드(208)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 도핑된 실리콘(doped silicon), 실리사이드(silicide), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 임의의 적당한 재료, 및/또는 그의 조합으로 형성될 수 있다. 일부 실시예에서, 접촉 패드(208)는 블랭킷 증착(blanket deposition) 프로세스와, 그 다음으로, 패턴화(patterning) 프로세스에 의해 배치될 수 있다. 일부 실시예에서, 접촉 패드(208)는 도 2에서 도시된 바와 같이, 제1 및 제2 패키지(204 및 206)의 중심을 향해 연장되는 주변 영역으로부터 배치될 수 있다. 도 2에서 도시되지 않은 일부 실시예에서, 접촉 패드(208)는 제1 및 제2 패키지(204 및 206)의 중앙 영역에서 형성될 수 있다. 일부 실시예에서, 접촉 패드(208)는 제1 패키지(204)의 주변 영역에서 형성될 수 있고, 제2 패키지(206)의 중심 영역에서 형성될 수 있다. 일부 실시예에서, 접촉 패드(208)는, 화학적 기상 증착(CVD: chemical vapor deposition), 유동가능한 CVD(FCVD: flowable CVD), 스퍼터링(sputtering), 금속-유기 CVD(MOCVD : metal-organic CVD), 플라즈마-강화형 CVD(PECVD: plasma-enhanced CVD), 저압 CVD(LPCVD: low pressure CVD), 물리적 기상 증착(PVD : physical vapor deposition), 고밀도 플라즈마(HDP: high-density plasma), 임의의 적당한 증착 기법, 및/또는 그의 조합을 포함하지만, 이것으로 제한되지는 않는 증착 기법을 이용하여 배치될 수 있다.
도 1을 다시 참조하면, 동작(110)에서, 유전체 층 및 차단 층은 일부 실시예에 따라, 캐리어 기판 상에 형성된다. 예를 들어, 도 3에서 도시된 바와 같이, 유전체 층(310) 및 차단 층(314)은 패키징 구조(200)의 제1 패키지(204) 및 제2 패키지(206) 내의 캐리어 기판(202) 상에 형성될 수 있다.
유전체 층(310)은 캐리어 기판(202)의 상단 표면 및 접촉 패드(208)의 노출된 표면을 포함하는 캐리어 기판(202) 상에 유전체 재료를 블랭킷 증착(blanket depositing)함으로써 배치될 수 있다. 패턴화 프로세스는 유전체 재료의 나머지 부분이 유전체 층(310)을 형성할 수 있도록, 블랭킷-증착된 유전체 재료의 부분을 제거하기 위하여 이용될 수 있다. 일부 실시예에서, 유전체 층(310)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 질산화물(silicon oxynitride), 실리콘 옥시카바이드(silicon oxycarbide), 임의의 적당한 절연 재료, 및/또는 그의 조합과 같은 절연 재료로 형성될 수 있다. 일부 실시예에서, 유전체 층(310)을 배치하는 것은 CVD, FCVD, 스퍼터링, MOCVD, PECVD, LPCVD, PVD, HDP, 임의의 적당한 증착 기법, 및/또는 그의 조합을 포함하지만, 이것으로 제한되지는 않는 임의의 적당한 증착 기법을 포함할 수 있다.
차단 층(314)은 유전체 층(310) 사이와, 캐리어 기판(202) 및 접촉 패드(208)의 상단 표면 상에 배치될 수 있다. 일부 실시예에서, 차단 층(314)은 유전체 층(310), 캐리어 기판(202)의 상단 표면, 및 접촉 패드(208)의 노출된 표면(예컨대, 상단 표면 및 측벽) 상에 유전체 재료를 블랭킷 증착함으로써 배치될 수 있다. 패턴화 프로세스 또는 연마 프로세스는 증착된 재료가 인접한 유전체 층(310) 사이에 남아 있도록, 그리고 차단 층(314) 및 유전체 층(310)의 상단 표면이 실질적으로 평면이 되도록 수행될 수 있다. 예를 들어, 화학적 물리적 연마(CMP: chemical mechanical polishing) 프로세스가 이용될 수 있다. 일부 실시예에서, 차단 층(314) 및 유전체 층(310)은 상이한 재료로 형성된다. 예를 들어, 차단 층(314) 및 유전체 층(310)은 서로에 대해 (예컨대, 약 10보다 큰) 높은 에칭 선택성을 가지는 재료를 이용하여 배치될 수 있다. 예를 들어, 차단 층(314)은 실리콘 산화물을 이용하여 형성될 수 있고, 유전체 층(310)은 실리콘 질산화물을 이용하여 형성될 수 있다. 일부 실시예에서, 차단 층(314)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 옥시카바이드, 임의의 적당한 절연 재료, 및/또는 그의 조합과 같은 절연 재료로 형성될 수 있다. 일부 실시예에서, 차단 층(314)의 증착 프로세스는, CVD, FCVD, 스퍼터링, MOCVD, PECVD, LPCVD, PVD, HDP, 임의의 적당한 증착 기법, 및/또는 그의 조합을 포함하지만, 이것으로 제한되지는 않는 임의의 적당한 증착 기법을 포함할 수 있다. 일부 실시예에서, 차단 층(314)은 포토레지스트(photoresist) 재료로 형성될 수 있고, 스핀-온(spin-on) 프로세스에 의해 증착될 수 있다. 일부 실시예에서, 어닐(aneal) 프로세스는 그 물리적 내구성을 강화하기 위하여 증착된 포토레지스트 재료에 적용될 수 있다.
도 1을 다시 참조하면, 동작(115)에서, 제1 계단형 층의 수직 상호접속부는 일부 실시예에 따라, 유전체 층 내에 형성된다. 예를 들어, 도 4에서 도시된 바와 같이, 수직 상호접속부(418)는 패키징 구조(200)의 제1 패키지(204) 및 제2 패키지(206) 내의 유전체 층(310) 내에 배치될 수 있다.
수직 상호접속부(418)는 유전체 층(310) 내에 개방부(opening)를 에칭하고 개방부 내에 전도체 재료를 증착함으로써 배치된 전도성 라인일 수 있다. 일부 실시예에서, 수직 상호접속부(418)는 다마신(damascene) 또는 이중 다마신(dual damascene) 프로세스에 의해 배치될 수 있다. 일부 실시예에서, 수직 상호접속부(418)는 구리, 코발트, 텅스텐, 알루미늄, 금, 은, 임의의 적당한 전도성 재료, 및 그의 조합과 같은 전도성 재료로 형성될 수 있다. 일부 실시예에서, 전도성 재료는 개방부가 채워질 때가지 블랭킷 증착될 수 있다. 평탄화 프로세스(예컨대, CMP 프로세스)는 나머지 전도성 재료 및 유전체 층(310)의 상단 표면이 실질적으로 동일평면이 되도록 이용될 수 있다.
도 1을 다시 참조하면, 동작(120)에서, 제1 계단형 층을 위한 수평 상호접속부는 일부 실시예에 따라, 유전체 층 내에 형성된다. 예를 들어, 도 5에서 도시된 바와 같이, 수평 상호접속부(518)는 패키징 구조(200)의 제1 패키지(204) 및 제2 패키지(206) 내의 유전체 층(514) 내에 배치될 수 있다. 수평 및 수직 상호접속부(418 및 518)는 계단형 상호접속 구조의 가장 낮은 상호접속 레벨을 형성할 수 있다. 계단형 상호접속 구조는 복수의 상호접속 레벨로부터 형성될 수 있고, 여기서, 각각의 상호접속 레벨은 또한, 본 개시에서의 계단형 상호접속 구조의 "계단형 층(staircase layer)"(또는 "SC 층")으로서 지칭된다. 예를 들어, 일부 실시예에 따라, 수직 상호접속부(418) 및 수평 상호접속부(518)를 포함하는 제1 계단형 층(502)이 형성될 수 있다.
유전체 층(510) 및 차단 층(514)은 각각 유전체 층(310) 및 차단 층(314) 상에 배치될 수 있다. 일부 실시예에서, 유전체 층(510)은 유전체 층(310)의 것과 유사한 증착 방법 및 재료 조성을 이용하여 배치될 수 있다. 예를 들어, 유전체 층(310 및 510)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물로 형성될 수 있다. 유사하게, 차단 층(514)은 차단 층(314)의 것과 유사한 증착 방법 및 재료 조성을 이용하여 배치될 수 있다. 예를 들어, 차단 층(314 및 514)은 포토레지스트 재료로 형성될 수 있다.
수평 상호접속부(518)는 유전체 층(510) 내에 개방부를 에칭하고 개방부 내에 전도체 재료를 증착함으로써 배치된 전도성 라인일 수 있다. 일부 실시예에서, 수평 상호접속부(518)는 다마신 또는 이중 다마신 프로세스에 의해 배치될 수 있다. 일부 실시예에서, 수평 상호접속부(518) 및 수직 상호접속부(418)는 구리, 코발트, 텅스텐, 알루미늄, 금, 및 은과 같은 유사한 전도성 재료를 이용하여 형성될 수 있다. 일부 실시예에서는, 수평 방향으로 전기적 접속을 제공하고, 또한, 추후의 상호접속 구조를 수직 상호접속부(418)와 전기적으로 접속하기 위한 더 큰 정렬 공차(alignment tolerance)를 제공하기 위하여, 수평 상호접속부(518)의 폭이 수직 상호접속부(418)의 폭보다 클 수 있다. 일부 실시예에서, 평탄화 프로세스는 수평 상호접속부(518), 유전체 층(510), 및 차단 층(514)의 상단 표면이 실질적으로 동일평면이 되도록 이용될 수 있다.
도 1을 다시 참조하면, 동작(125)에서, 제2 계단형 층을 위한 수직 및 수평 상호접속부는 일부 실시예에 따라, 유전체 층 내에 형성된다. 예를 들어, 도 6에서 도시된 바와 같이, 제2 계단형 층(504)은 제1 계단형 층(502) 상에 형성된다. 제1 계단형 층(502)으로부터의 하나 이상의 상호접속 구조가 노출되고, 차단 층(610) 및 612)에 의해 추후에 피복되도록, 제2 계단형 층(504)의 폭은 제1 계단형 층(502)의 폭보다 작다. 일부 실시예에서, 유전체 층(602 및 604)을 위한 재료 조성 및 증착 방법은 각각 유전체(310 및 510)의 재료 조성 및 증착 방향과 유사할 수 있다. 일부 실시예에서, 차단 층(610 및 612)을 위한 재료 조성 및 증착 방법은 각각 차단 층(314 및 514)의 재료 조성 및 증착 방향과 유사할 수 있다. 수직 상호접속부(618) 및 수평 상호접속부(620)는 각각 유전체 층(602 및 604) 내에 배치될 수 있다.
도 1을 다시 참조하면, 동작(130)에서, 추가적인 계단형 층은 일부 실시예에 따라 형성된다. 도 7에서 도시된 바와 같이, 제3 및 제4 계단형 층(506 및 508)과 같은 추가적인 계단형 층은 제2 계단형 층(504) 상에 추후에 형성된다. 제3 계단형 층(506)은 유전체 층(702 및 714) 내에 각각 형성된 수직 상호접속부(718) 및 수평 상호접속부(720)를 포함할 수 있다. 유사하게, 제4 계단형 층(508)은 유전체 층(732 및 754) 내에 각각 형성된 수직 및 수평 상호접속부(760)를 포함할 수 있다. 차단 층(710, 712, 740, 및 742)은 차단 층(314 및 514)과 유사할 수 있고, 단순화를 위하여 본 명세서에서 상세하게 설명되지 않는다. 추후의 계단형 층의 각각은 아래의 선행하는 계단형 층보다 작은 폭을 가져서, 아래의 계단형 층으로부터의 적어도 하나 이상의 상호접속부가 노출되고, 차단 층에 의해 추후에 피복된다. 예를 들어, 차단 층(710)은 제2 계단형 층(504)의 수평 상호접속부(620)와 접촉한다. 유사하게, 제4 계단형 층(508)로부터의 차단 층(740)은 제3 계단형 층(504)의 수평 상호접속부(720)와 접촉한다.
도 1을 다시 참조하면, 동작(135)에서, 차단 층은 일부 실시예에 따라 제거된다. 도 8에서 도시된 바와 같이, 모든 계단형 층으로부터의 차단 층은 추후의 계단형 층에 의해 피복되지 않은 유전체 층 및 수평 상호접속부를 노출시키기 위하여 제거된다. 구체적으로, 차단 층(314, 514, 610, 612, 710, 712, 740, 및 742)과 같은 차단 층은 각각의 계단형 층의 단부에 인접하게 형성된 수평 상호접속부를 노출시키기 위하여 제거될 수 있다. 일부 실시예에서는, 모든 차단 층이 제거되는 것은 아니다. 노출된 수평 상호접속부 및 유전체 층의 부분은 계단형 상호접속 구조의 "단차(step)" 또는 "계단(stair)"으로서 집합적으로 지칭될 수 있다. 예를 들어, 차단 층을 제거함으로써 노출되는 제1 계단형 층(502)의 부분의 상단 표면은 도 8에서 도시된 바와 같이, 단차(519)로서 지칭될 수 있다. 그러므로, 인접한 계단형 층은 계단형 층의 단부에서 형성된 단차에 의해 오프셋된다. 구체적으로, 한 쌍의 오프셋 인접한 계단형 층은 제1 계단형 층, 및 제1 계단형 층의 상단 표면의 전체가 아니라, 이러한 상단 표면의 부분을 피복하는 추후에 형성된 제2 계단형 층을 포함할 수 있다. 예를 들어, 제1 계단형 층(502)의 단차(519)는 노출되고, 제2 계단형 층(504)의 유전체 층(602)에 의해 피복되지 않는다. 일부 실시예에서, 차단 층은 플라즈마 에칭(plasma etching) 프로세스 또는 습식 에칭(wet etching) 프로세스와 같은 적당한 에칭 프로세스를 이용하여 제거될 수 있다. 일부 실시예에서, 차단 층은 포토레지스트 재료를 이용하여 형성되고, 제거 프로세스는 포토레지스트 박리(photoresist stripping) 또는 플라즈마 애싱(plasma ashing) 프로세스를 포함할 수 있다.
도 1을 다시 참조하면, 동작(140)에서, 플립된 칩(flipped chip)은 일부 실시예에 따라, 제2 계단형 층(504) 내에 배치된다. 도 9에서 도시된 바와 같이, 필러 범프(916, 936, 및 956)는 패키징 구조 내에 배치될 수 있다. 필러 범프(916)는 제2 계단형 층(504)과 동일한 수평 레벨에서 배치될 수 있다. 이와 같이, 필러 범프(916)는 제1 계단형 층(502) 위에 있고, 제1 계단형 층(502)의 수평 상호접속부(518)에 전기적으로 결합된다. 필러 범프(916)는 필러 기저부(pillar base)(918) 및 필러 본체(pillar body)(920)를 포함할 수 있다. 일부 실시예에서, 필러 기저부(918) 및 필러 본체(920)는 유사한 전도성 재료를 이용하여 형성될 수 있다. 예를 들어, 필러 기저부(918) 및 필러 본체(920)는 구리를 이용하여 형성될 수 있다. 일부 실시예에서, 필러 기저부(918) 및 필러 본체(920)는 전기도금(electroplating), 무전해 도금(electroless plating), 스퍼터링, PVD, 임의의 적당한 증착 프로세스, 및 그의 조합을 이용하여 형성될 수 있다. 일부 실시예에서, 필러 기저부(918) 및 필러 본체(920)는 상이한 전도성 재료를 이용하여 형성될 수 있다. 일부 실시예에서, 필러 기저부(918) 및 필러 본체(920)는 텅스텐, 코발트, 은, 금, 및 그의 조합과 같은 임의의 적당한 전도성 재료를 이용하여 형성될 수 있다. 필러 범프(936)는 접촉 패드(208)와 접촉하는 필러 기저부(938), 및 필러 기저부(938) 상에 형성된 필러 본체(940)를 포함할 수 있다. 일부 실시예에서, 필러 기저부(938) 및 필러 본체(940)는, 필러 기저부(918) 및 필러 본체(920)의 것들과 유사하고 단순화를 위하여 본 명세서에서 상세하게 설명되지 않는 재료 및 증착 프로세스를 이용하여 형성될 수 있다. 필러 범프(936)는, 제2 계단형 층(504)과 동일한 수평 레벨에서 배치되는 플립된 칩에 대한 전기적 접속을 제공하기 위하여 이용될 수 있다. 일부 실시예에서, 제2 계단형 층(504)은 접촉 패드(208)에 직접적으로 접속된 가능 낮은 칩 배치 레벨일 수 있다. 필러 범프(956)는 접촉 패드(208)와 접촉하는 필러 기저부(958), 및 필러 기저부(958) 상에 형성된 필러 본체(960)를 포함할 수 있다. 일부 실시예에서, 필러 기저부(958) 및 필러 본체(960)는, 필러 기저부(918) 및 필러 본체(920)의 것들과 유사하고 단순화를 위하여 본 명세서에서 상세하게 설명되지 않는 재료 및 증착 프로세스를 이용하여 형성될 수 있다. 일부 실시예에서, 단일 필러 본체(960)는 2개 이상의 필러 기저부(958)에 물리적으로 그리고 전기적으로 접속될 수 있다. 필러 본체(960)는, 패키징 구조(200) 내에 배치되지만, 도 9에서 예시되지 않은 칩의 단자에 접속될 수 있다.
칩(946)은 필러 범프(936)를 통해 접촉 패드(208) 상에 플립-장착될 수 있다. 일부 실시예에서, 칩(96)은 제2 계단형 층(504)과 평평한 수평 레벨에서 장착된다. 칩(946)은 캐리어(950)에 부착된 집적 회로(948)를 포함할 수 있다. 칩(946)은 필러 범프(936) 상부에서 플립될 수 있고 필러 범프(936) 상에 장착될 수 있어서, 집적 회로(948)로부터의 단자(도 9에서 예시되지 않음)는 필러 본체(940)의 상단 표면과 접촉할 수 있다. 이 장착 구성은 전력 및 신호가 필러 범프(936)와 칩(946) 사이에서 송신되는 것을 가능하게 할 수 있어서, 집적 회로(948)는 외부 회로부에 의해 제어될 수 있다. 일부 실시예에서, 칩(946)은 CMOS 회로, RF 회로부 등이 되도록 배열된 트랜지스터를 포함하는 제어 회로부와 같은 다양한 적당한 집적 회로를 포함할 수 있다. 일부 실시예에서, 트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및 수동 디바이스들은 칩(946) 상에 및/또는 칩(946) 내에 배치될 수 있다. 필러 범프(916, 936, 및 956)와 같은 필러 범프의 통합은 와이어 본딩 접속(wire bonding connection)의 필요성을 감소시킬 수 있고, 이것은 궁극적으로, 기생 커패시턴스(parasitic capacitance) 및 인덕턴스(inductance)를 감소시킨다. 도 9는 하나의 행의 필러 범프(916, 936, 및 956)를 예시하지만, 다수의 행/열의 필퍼 범프가 전기적 접속을 제공하기 위하여 배치될 수 있다. 예를 들어, 필러 범프(916, 936, 및 956)는 x-방향으로 연장되는 행으로 형성된다. 추가적인 필러 범프는, y-방향으로 연장되고 단순화를 위하여 도 9에서 예시되지 않은 열로 배치될 수 있다. 예를 들어, 필러 범프는 도 2의 평면도(200)를 참조하여 예시된 다수의 행의 접촉 패드(208a 내지 208d)상에 형성될 수 있다. 패키징 구조 내에 필러 범프의 어레이를 통합하는 것은 제품 수율 및 성능을 개선시킬 수 있을뿐만 아니라, 이용가능한 I/O 접속들의 수를 증가시킬 수 있고, 이것은 궁극적으로, 고-수율의 다수의 행/열로 된 I/O 접속들을 형성하기 위하여 와이어 접속(예컨대, 와이어 본딩)을 이용할 필요성을 경감시킬 수 있다.
도 1을 다시 참조하면, 동작(145)에서, 플립된 칩은 일부 실시예에 따라, 제3 계단형 층 내에 배치된다. 도 10에서 도시된 바와 같이, 칩(1046)은 캐리어(1050)에 부착된 집적 회로(1048)를 포함할 수 있다. 제3 계단형 층(506)와 동일한 수평 레벨에서 배치된 칩(1046)은 하부 계단형 층(예컨대, 제2 계단형 층(504))에 직접적으로 접속된다. 칩(1046)은 필러 범프(916) 상부에서 플립될 수 있고 필러 범프(916) 상에 장착될 수 있어서, 집적 회로(1048)로부터의 단자(도 9에서 예시되지 않음)는 단차(519)를 향해 향하고, 필러 본체(920)의 상단 표면과 접촉할 수 있다. 이 장착 구성은 전력 및 신호가 필러 범프(916)와 칩(1046) 사이에서 송신되는 것을 가능하게 할 수 있어서, 집적 회로(1048)는 제1 계단형 층(502)의 수평 및 수직 상호접속부를 통해 외부 회로부에 의해 제어될 수 있다.
칩(1046)은 메모리 회로부와 같은 다양한 집적 회로를 포함할 수 있다. 예를 들어, 칩(1046)은 3D NAND 플래시 메모리 칩과 같은 3 차원(3D) 메모리 회로부를 포함할 수 있다. 3D NAND 플래시 메모리 칩은 기판 상부에 배열된 게이트 전극들의 적층체를 포함하는 플래시 메모리 셀의 어레이를 포함할 수 있고, 여기서, 반도체 채널은 워드 라인을 통과하여 워드 라인과 교차하여, 기판으로 간다. 3D NAND 플래시 메모리 칩의 상세한 구조는 단순화를 위하여 도 10에서 예시되지 않는다. 상세한 구조는 하단/하부 선택적 게이트로서 기능하는 하단/하부 게이트 전극을 포함할 수 있다. 상단/상부 게이트 전극은 상단/상부 선택적 게이트로서 기능한다. 상단/상부 선택적 게이트 전극과 하단/하부 게이트 전극 사이의 워드 라인/게이트 전극은 워드 라인으로서 기능한다. 워드 라인 및 반도체 채널의 교차점은 메모리 셀을 형성한다. 상단/상부 선택적 게이트는 행 선택을 위하여 워드 라인에 접속되고, 하단/하부 선택적 게이트는 열 선택을 위하여 비트 라인에 접속된다. 3D NAND 메모리 칩은 외부 접속으로부터 워드 라인, 선택적 게이트, 또는 임의의 적당한 단자로의 전기적 접속을 제공하기 위한 접촉 구조의 어레이를 포함할 수 있다. 접촉 구조는 플래시 메모리 제어기 또는 시스템에 의해 액세스되도록 하기 위하여 반도체 패키징의 외부 접속에 전기적으로 결합될 수 있다. 3D NAND 플래시 메모리 디바이스 및 이를 형성하기 위한 방법의 예는 "메모리 디바이스 및 그의 형성 방법(Memory Device and Forming Method Thereof)"이라는 명칭인 미국 특허 제10,559,592호에서 발견될 수 있고, 이 미국 특허는 이로써, 그 전체적으로 참조로 통합된다.
도 1을 다시 참조하면, 동작(150)에서, 추가적인 플립된 칩은 일부 실시예에 따라, 다양한 계단형 층에서 배치된다. 플립된 칩은 캐리어 상에 장착된 집적 회로를 포함할 수 있다. 예를 들어, 칩(1146)은 캐리어(1050)에 부착된 집적 회로(1048)를 포함할 수 있다. 일부 실시예에서, 집적 회로를 포함하는 칩(1346)과 같은 칩은 캐리어 없이 배치될 수 있다. 도 11에서 도시된 바와 같이, 칩(1046)과 유사하게, 칩들(1146, 1246, 및 1168)의 각각은 계단형 층 상에 추후에 배치될 수 있고, 계단형 층 바로 아래의 또 다른 계단형 층에 직접적으로 그리고 전기적으로 접속될 수 있다. 칩(1146, 1246, 및 1168)은 또한, 수평 및 수직 상호접속부를 통해 다른 계단형 층에 전기적으로 접속될 수 있다. 예를 들어, 칩(1146)은 뒤집힐 수 있고, 필러 범프(926) 상에 장착될 수 있어서, 집적 회로(1148)로부터의 단자(도 11에서 예시되지 않음)는, 제3 계단형 층(506)에 의해 피복되지 않고 필러 본체(930)의 상단 표면과 접촉할 수 있는 제2 계단형 층(504)의 부분을 (예컨대 그 바로 위로) 향할 수 있다. 이 장착 구성은 전력 및 신호가 필러 범프(926)와 칩(1146) 사이에서 송신되는 것을 가능하게 할 수 있어서, 집적 회로(1148)는 제1 및 제2 계단형 층(502 및 504)의 수평 및 수직 상호접속부를 통해 외부 회로부에 의해 제어될 수 있다.
몰딩 화합물은 캐리어 기판 상에 형성될 수 있고, 적층된 상호접속 구조 및 배치된 칩을 봉지화(encapsulate)할 수 있다. 도 11에서 도시된 바와 같이, 몰딩 화합물(1180)은 계단형 층(502 내지 508) 및 칩(946 내지 1346)이 몰딩 화합물(1180) 내에 내장되도록 배치될 수 있다. 일부 실시예에서, 몰딩 화합물은 수지 화합물(resin compound), 에폭시 몰딩 화합물(epoxy molding compound), 임의의 적당한 몰딩 화합물, 및/또는 그의 조합으로 형성될 수 있다.
도 1을 다시 참조하면, 동작(155)에서는, 일부 실시예에 따라, 재분배 층(RDL) 및 금속 범프(metal bump)가 형성된다. 도 12에서 도시된 바와 같이, 패키징 구조(200)는 뒤집혀 있고, RDL(1202) 및 금속 범프(1204)는 패키징 구조(200)의 후면 상에 배치될 수 있다. 금속 범프(1204)는 I/O 접촉부 또는 임의의 적당한 전기적 접촉부로서 이용될 수 있다. 일부 실시예에서, 캐리어 기판(202)은 RDL(1202)에 의해 대체될 수 있다. 예를 들어, 캐리어 기판(202)은 유전체 층(310), 수직 상호접속부(418), 접촉 패드(208), 및 몰딩 화합물(1180)의 표면을 노출시키기 위하여 제거될 수 있다. RDL(1202)은 그 다음으로, 전술한 노출된 표면 상에 형성될 수 있다. RDL(1202)은 제1 계단형 층(502) 내에 형성된 수직 상호접속부를 더 큰 풋프린트로 팬-아웃하기 위한 수평 및 수직 전도성 라인을 포함할 수 있다. 일부 실시예에서, RDL(1202)은 그 안에 내장된 전도성 와이어(단순화를 위하여 도 12에서 예시되지 않음)를 갖는 하나 이상의 유전체 층을 포함할 수 있다. 전도성 와이어는 알루미늄, 알루미늄 합금, 또는 다른 금속과 같은 임의의 적당한 재료를 이용하여 형성될 수 있다. 일부 실시예에서, RDL(1202)은 퓨즈(fuse)를 더 포함할 수 있다.
금속 범프(1204)는 RDL(1202) 상에 배치될 수 있고, RDL(1202)에 전기적으로 접속될 수 있다. 금속 범프(1204)는 공융 솔더 범프(eutectic solder bump)와 같은 솔더 범프를 포함할 수 있다. 대안적으로, 금속 범프(1204)는 구리 범프, 또는 금, 은, 니켈, 텅스텐, 알루미늄, 다른 금속, 및/또는 그의 합금으로 형성된 다른 금속 범프로 형성될 수 있다. 금속 범프(1204)는 또한, 플립 칩 상호접속과 같은, 반도체 상호접속 기법에서 이용된 제어된 붕괴 칩 접속(Controlled Collapse Chip Connection)(C4)을 포함할 수 있다. 일부 실시예에서, 금속 범프(1204)는 도 12에서 도시된 바와 같이, RDL(1202)의 표면으로부터 돌출할 수 있다. 솔더 마스크(도시되지 않음)는 범프 재료가 비희망된 영역에서 형성되는 것으로부터 보호하기 위하여 금속 범프(1204)의 형성 전에 배치될 수 있다. 금속 범프(1204)는 PVD, CVD, 전기화학적 증착(ECD: electrochemical deposition), 분자빔 에피택시(MBE : molecular beam epitaxy), 원자층 증착(ALD : atomic layer deposition), 전기 도금 등을 포함하는 임의의 수의 적당한 기법을 통해 형성될 수 있다.
도 13 및 도 14는 일부 실시예에 따라, 적층된 칩의 양쪽 단부 상에 형성된 계단형 상호접속 구조를 통합하는 패키징 구조(1300)를 예시한다. 도 2 내지 도 14에서의 유사한 참조 번호는 일반적으로, 동일하고, 기능적으로 유사하고, 및/도는 구조적으로 유사한 엘리먼트를 포함한다.
도 13은 RDL 및 금속 범프의 형성 이전의 패키징 구조(1300)를 예시한다. 패키징 구조(1300)는 제1 패키지(1304) 및 제2 패키지(1306)를 포함한다. 일부 실시예에서, 제1 및 제2 패키지(1304 및 1306)는 도 13에서 도시된 바와 같이, 미러 대칭적(mirror symmetrical)일 수 있다. 칩(946, 1046, 1146, 및 1246)을 포함하는 적층된 칩은 도 2 내지 도 12의 것들과 유사하고, 단순화를 위하여 본 명세서에서 상세하게 설명되지 않는다. 도 2 내지 도 12에서 설명된 계단형 상호접속 구조와 대조적으로, 도 13 및 도 14에서 예시된 계단형 상호접속 구조는 적층된 칩의 양쪽 단부에 접속된다. 예를 들어, 도 13에서 도시된 바와 같이, 필러 범프(916 및 926)는 칩(1046 및 1146)의 하나의 단부에 접속되는 반면, 필러 범프(1316 및 1326)은 칩(1246 및 1346)의 반대 단부에 접속된다.
도 14는 RDL 및 금속 범프의 형성 이후의 패키징 구조(1300)를 예시한다. 도 14에서 도시된 바와 같이, RDL(1402)은 패키징 구조(1300)의 후면 상에 배치될 수 있고, 금속 범프(1404)는 RDL(1402) 상에 배치될 수 있다. RDL(1402) 및 금속 범프(1404)는 RDL(1202) 및 금속 범프(1204)와 유사할 수 있고, 단순화를 위하여 본 명세서에서 상세하게 설명되지 않는다.
추가적인 프로세스는 금속 범프가 도 12 및 도 14에서 예시된 패키징 구조 내에 배치된 후에 수행될 수 있다. 예를 들어, 패널 레벨 테스팅(panel level testing)은 제조 수율, 디바이스 성능 및 더 많은 것과 같은 패키징 특성을 결정하기 위하여 금속 범프를 통해 수행될 수 있다. 다이싱 프로세스는 인접한 패키지를 분리시키기 위하여 이용될 수 있다. 예를 들어, 도 12의 패키지(204 및 206)는 패키지 경계(205)를 따라 다이싱함으로써 분리될 수 있다. 패키지(1304 및 1306)는 패키지 경계(1305)를 따라 다이싱함으로써 분리될 수 있다.
도 15 및 도 16은 일부 실시예에 따라, RDL 및 금속 범프의 형성 이전의 패키징 구조(1500)를 예시한다. 도 15 및 도 16은 각각 패키징 구조(1500)의 단면도 및 평면도이다. 접촉 패드(208)는 기판의 중심 영역 상에, 그리고 계단형 층들(502 및 1504) 사이에 형성된다. 도 6 내지 도 14에서 예시된 계단형 층과 유사하게, 계단형 층(1502 및 1504)은 x 방향으로 형성된 단차를 가질 수 있다. 추가적으로, 계단형 층(1504)은 또한, 도 16에서 도시된 바와 같이, y 방향으로 증분식으로 감소하는 길이를 갖는 칩을 적층하는 것과 같은 적당한 방법에 의해 y 방향으로 형성된 단차를 가질 수 있다. 예를 들어, 길이 L1을 가지는 칩(1346)은 더 짧은 길이 L2를 가지는 칩(1160) 상에 형성될 수 있다. 일부 실시예에서, 유사한 길이를 가지는 칩을 장착하는 것은 또한, 증분식 오프셋을 갖는 추후의 칩을 장착함으로써 y 방향으로 단차를 형성할 수 있다. 도 12 및 도 14에서 설명된 것과 유사한 RDL 및 금속 범프는 패키징 구조(1500) 상에 형성될 수 있고, 단순화를 위하여 본 명세서에서 상세하게 논의되지 않는다.
본 개시는 팬-아웃 패키징에서 메모리 칩을 위한 적층된 계단형 상호접속 구조를 설명한다. 적층된 계단형 상호접속 구조는 적층된 계단형 상호접속 구조의 각각의 레벨 상에 형성된 필러 범프를 통해 적층된 칩의 각각의 칩에 대한 전기적 접속을 제공할 수 있고, 이것은 궁극적으로, I/O 접속 포인트들의 수를 증가시킨다.
일부 실시예에서, 반도체 패키지는 재분배 층(RDL), 및 RDL의 제1 표면 상에 형성된 금속 범프를 포함한다. 반도체 패키지는 또한, RDL의 제2 표면 상에 형성된 계단형 상호접속 구조를 포함한다. 계단형 상호접속 구조는 계단형 층을 포함하고, 각각의 계단형 층은 인접한 계단형 층으로부터 오프셋되어 있다. 반도체 패키지는 계단형 상호접속 구조에 전기적으로 접속된 집적 회로(IC) 칩을 더 포함한다.
일부 실시예에서, 반도체 패키지는 재분배 층(RDL), 및 RDL과 접촉하는 접촉 패드를 포함한다. 반도체 패키지는 또한, 복수의 접촉 패드와 접촉하는 제1 복수의 필러 범프를 포함한다. 반도체 패키지는 RDL과 접촉하는 계단형 상호접속 구조를 더 포함한다. 계단형 상호접속 구조는 RDL과 접촉하는 제1 복수의 상호접속부를 가지는 제1 계단형 층, 및 제1 계단형 층에 인접한 제2 계단형 층을 포함한다. 제2 계단형 층은 제1 복수의 상호접속부와 접촉하는 제2 복수의 상호접속부를 포함한다. 계단형 상호접속 구조는, 제2 계단형 층에 인접하고 제3 복수의 상호접속부를 가지는 제3 계단형 층을 더 포함한다. 반도체 패키지는 또한, 제1 복수의 필러 범프와 접촉하는 제1 집적 회로(IC) 칩, 및 제1 계단형 층과 접촉하는 제2 복수의 필러 범프를 포함한다. 반도체 패키지는 또한, 제1 IC 칩 및 제2 복수의 필러 범프와 접촉하는 제2 IC 칩을 포함한다.
일부 실시예에서, 반도체 패키지를 형성하기 위한 방법은 캐리어 기판 상에 제1 계단형 층을 형성하는 단계를 포함한다. 제1 계단형 층을 형성하는 단계는, 캐리어 기판 상부에 제1 유전체 층을 배치하는 단계, 및 제1 유전체 층 내에 제1 복수의 상호접속부를 형성하는 단계를 포함한다. 방법은 또한, 제1 계단형 층 상에 차단 층을 배치하는 단계를 포함한다. 차단 층은 제1 복수의 상호접속부의 적어도 하나의 교차점의 상단 표면과 접촉한다. 방법은 제1 계단형 층 상에 제2 계단형 층을 형성하는 단계를 포함한다. 제2 계단형 층은 차단 층과 접촉한다. 방법은 또한, 차단 층을 제거하는 단계, 및 적어도 하나의 상호접속부의 상단 표면을 노출시키는 단계를 포함한다. 방법은 적어도 하나의 상호접속부의 노출된 상단 표면 상에 필러 범프를 형성하는 단계를 더 포함한다. 방법은 또한, 필러 범프 상에 집적 회로(IC) 칩을 장착하는 단계를 포함한다.
구체적인 실시형태의 상기한 설명은 다른 사람이 본 개시의 일반적인 개념으로부터 이탈하지 않으면서, 과도한 실험 없이, 본 기술분야의 기술 내에서 지식을 적용함으로써, 이러한 특정 실시예를 용이하게 변형할 수 있고 및/또는 다양한 애플리케이션을 위하여 개조할 수 있다는 개시내용의 일반적인 성질을 아주 완전히 드러낼 것이다. 그러므로, 이러한 개조 및 변형은 본원에서 제시된 교시사항 및 안내에 기초하여, 개시된 실시형태의 등가물의 의미 및 범위 내에 있도록 의도된다. 본원에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것이어서, 본 명세서의 용어 또는 어구는 교시사항 및 안내를 고려하여 숙련된 기술자에 의해 해독되어야 한다는 것이 이해되어야 한다.
본 개시의 실시예는 특정된 기능 및 그 관계의 구현예를 예시하는 기능적인 구성 블록의 도움으로 위에서 설명되었다. 이 기능적인 구성 블록의 경계는 설명의 편의성을 위하여 본원에서 임의적으로 정의되었다. 특정된 기능 및 그 관계가 적절하게 수행되는 한, 대안적인 경계가 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 발명자(들)에 의해 상상된 바와 같은 본 개시의 전부가 아니라 하나 이상의 예시적인 실시예를 기재할 수 있고, 이에 따라, 본 개시 및 첨부된 청구항을 여하튼 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위는 위에서 설명된 예시적인 실시예 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 다음의 청구항 및 그 등가물에 따라 오직 정의되어야 한다.

Claims (26)

  1. 반도체 패키지로서,
    복수의 입력/출력(I/O: input/output) 접촉부와 접촉하는 제1 표면, 및 상기 제1 표면과 반대인 제2 표면을 가지는 재분배 층(RDL : redistribution layer);
    상기 RDL의 상기 제2 표면 상에 형성되고 상기 RDL과 전기적으로 접속된 계단형 상호접속 구조(staircase interconnect structure) - 상기 계단형 상호접속 구조는 복수의 계단형 층을 포함하고, 상기 복수의 계단형 층은 제1 계단형 층, 및 상기 제1 계단형 층의 상단 표면(top surface) 상에 적층된 제2 계단형 층을 포함하고, 상기 제2 계단형 층은 상기 제1 계단형 층의 상기 상단 표면의 일부분을 덮고, 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분이 노출됨 -; 및
    상기 계단형 상호접속 구조를 통해 상기 RDL에 전기적으로 접속된 복수의 집적 회로(IC: integrated circuit) 칩 - 상기 복수의 IC 칩 중 제1 IC 칩은 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분을 통해 상기 RDL에 전기적으로 접속됨 - 을 포함하는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 계단형 층은 상기 제2 계단형 층의 상단 표면 상에 적층된 제3 계단형 층을 더 포함하고, 상기 제3 계단형 층은 상기 제2 계단형 층의 상기 상단 표면의 일부분을 덮고, 상기 제2 계단형 층의 상기 상단 표면의 나머지 부분은 노출된, 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 계단형 층의 폭은 상기 제1 계단형 층의 폭보다 작고,
    상기 제3 계단형 층의 폭은 상기 제2 계단형 층의 폭보다 작은, 반도체 패키지.
  4. 제2항에 있어서,
    상기 복수의 IC 칩은 상기 제2 계단형 층의 상기 상단 표면의 나머지 부분을 통해 상기 RDL에 전기적으로 접속된 제2 IC 칩을 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 IC 칩은 상기 제1 IC 칩으로부터 오프셋되어 있어서, 상기 제2 IC 칩의 하나 이상의 단자는 상기 제2 계단형 층의 상기 상단 표면의 나머지 부분 바로 위에 있는, 반도체 패키지.
  6. 제4항에 있어서,
    상기 제1 IC 칩은 하나 이상의 필러 범프(pillar bump)를 통해 상기 제1 계단형 층에 전기적으로 접속된, 반도체 패키지.
  7. 제6항에 있어서,
    상기 하나 이상의 필러 범프는 상기 제2 계단형 층과 동일한 수평 레벨에서 배치된, 반도체 패키지.
  8. 제4항에 있어서,
    상기 복수의 IC 칩은 하나 이상의 필러 범프 상에 플립-장착된(flip-mounted) 제3 IC 칩을 더 포함하는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 하나 이상의 필러 범프 및 상기 제1 IC 칩은 상기 제3 계단형 층과 동일한 수평 레벨에서 배치된, 반도체 패키지.
  10. 제8항에 있어서,
    상기 제3 IC 칩은 상기 하나 이상의 필러 범프를 통해 상기 제2 계단형 층의 상기 상단 표면의 노출된 부분에 전기적으로 접속된, 반도체 패키지.
  11. 제3항에 있어서,
    상기 제1 및 제2 IC 칩은 NAND 플래시 메모리 칩을 포함하는, 반도체 패키지.
  12. 제1항에 있어서,
    상기 RDL의 상기 제2 표면 상에 배치된 복수의 접촉 패드;
    상기 접촉 패드 상에 플립-장착된 제2 IC 칩을 더 포함하는, 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 IC 칩은 상기 제2 IC 칩으로부터 오프셋되어 있어서, 상기 제1 IC 칩의 하나 이상의 단자는 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분 바로 상부에 있는, 반도체 패키지.
  14. 제1항에 있어서,
    상기 복수의 IC 칩은 상기 계단형 상호접속 구조에 의해 상기 RDL 상에 플립-장착된, 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1 계단형 층은 제1 복수의 수직 상호접속부 및 제1 복수의 수평 상호접속부를 포함하고, 상기 제1 복수의 수직 상호접속부는 상기 RDL과 접촉하는 제1 단부, 및 상기 제1 복수의 수평 상호접속부와 접촉하는 제2 단부를 포함하는, 반도체 패키지.
  16. 제15항에 있어서,
    상기 제2 계단형 층은 제2 복수의 수직 상호접속부 및 제2 복수의 수평 상호접속부를 포함하고, 상기 제2 복수의 수직 상호접속부는 상기 제1 복수의 수평 상호접속부와 접촉하는, 반도체 패키지.
  17. 제1항에 있어서,
    상기 계단형 상호접속 구조 및 상기 복수의 IC 칩을 봉지화하는 몰딩 화합물(molding compound)을 더 포함하는, 반도체 패키지.
  18. 제1항에 있어서,
    상기 복수의 I/O 접촉부는 복수의 금속 범프(metal bump)를 포함하는, 반도체 패키지.
  19. 반도체 패키지 구조를 형성하기 위한 방법으로서,
    캐리어 기판을 제공하는 단계;
    상기 캐리어 기판 상에 계단 상호접속 구조를 형성하는 단계 - 상기 계단 상호접속 구조를 형성하는 단계는, 제1 계단형 층을 형성하는 단계, 및 상기 제1 계단형 층의 상단 표면 상에 제2 계단형 층을 형성하는 단계를 포함하고, 제2 계단형 층은 상기 제1 계단형 층의 상기 상단 표면의 일부분을 덮고, 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분이 노출됨 -;
    상기 캐리어 기판 상부에 그리고 상기 계단형 상호접속 구조 상에 복수의 집적 회로(IC) 칩을 플립-장착하는 단계 - 상기 플립-장착하는 단계는, 상기 복수의 IC 칩 중 제1 IC 칩을 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분을 통해 상기 제1 계단형 층에 전기적으로 접속하는 단계를 포함함 -;
    상기 캐리어 기판을 재분배 층(RDL)으로 대체하는 단계; 및
    상기 복수의 IC 칩을 상기 계단형 상호접속 구조를 통해 상기 RDL에 전기적으로 접속하는 단계 - 상기 복수의 IC 칩을 상기 전기적으로 접속하는 단계는, 상기 제1 IC 칩을 상기 제1 계단형 층의 상기 상단 표면의 나머지 부분을 통해 상기 RDL에 전기적으로 접속하는 단계를 포함함 - 를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제2 계단형 층의 상단 표면 상에 제3 계단형 층을 적층하는 단계 - 상기 제3 계단형 층은 상기 제2 계단형 층의 상기 상단 표면의 일부분을 덮고, 상기 제2 계단형 층의 상기 상단 표면의 나머지 부분이 노출됨 -;
    상기 제2 계단형 층의 상기 상단 표면의 상기 나머지 부분 상에 하나 이상의 필러 범프를 형성하는 단계; 및
    상기 하나 이상의 필러 범프 상에 상기 복수의 IC 칩의 제2 IC 칩을 플립-장착하는 단계를 더 포함하는, 방법.
  21. 제19항에 있어서,
    상기 제1 계단형 층을 형성하는 단계는, 상기 캐리어 기판 상에 제1 유전체 층을 증착하는 단계, 및 상기 제1 유전체 층 내에 복수의 수직 상호접속부를 형성하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제1 계단형 층을 형성하는 단계는, 상기 제1 유전체 층 상에 제2 유전체 층을 증착하는 단계, 및 상기 제2 유전체 층 내에 복수의 수평 상호접속부를 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    상기 복수의 수평 상호접속부를 형성하는 단계는,
    상기 제2 유전체 층 내에 복수의 개방부를 형성하는 단계 - 상기 복수의 개방부의 적어도 하나의 개방부는 상기 복수의 수직 상호접속부의 적어도 하나의 수직 상호접속부를 노출시킴 -; 및
    상기 복수의 개방부 내에 전도성 재료를 증착하는 단계를 포함하는, 방법.
  24. 제19항에 있어서,
    상기 캐리어 기판 상에 2개 이상의 행의 접촉 패드를 증착하는 단계를 더 포함하는, 방법.
  25. 제24항에 있어서,
    상기 2개 이상의 행의 접촉 패드상에 상기 복수의 IC 칩의 제2 IC 칩을 플립-장착하는 단계를 더 포함하는, 방법.
  26. 제25항에 있어서,
    상기 복수의 IC 칩을 플립-장착하는 단계는, 상기 제2 IC 칩 상에 상기 제1 IC 칩을 플립-장착하는 단계를 포함하는, 방법.
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