JP2002016234A - 強誘電体薄膜メモリ素子及びその製造方法 - Google Patents
強誘電体薄膜メモリ素子及びその製造方法Info
- Publication number
- JP2002016234A JP2002016234A JP2000196262A JP2000196262A JP2002016234A JP 2002016234 A JP2002016234 A JP 2002016234A JP 2000196262 A JP2000196262 A JP 2000196262A JP 2000196262 A JP2000196262 A JP 2000196262A JP 2002016234 A JP2002016234 A JP 2002016234A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- thin film
- ferroelectric thin
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000010408 film Substances 0.000 claims abstract description 47
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 30
- 239000013078 crystal Substances 0.000 claims abstract description 29
- 230000003746 surface roughness Effects 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 14
- 239000002245 particle Substances 0.000 claims description 11
- 230000010287 polarization Effects 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 7
- 230000002269 spontaneous effect Effects 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052745 lead Inorganic materials 0.000 claims description 4
- 229910052779 Neodymium Inorganic materials 0.000 claims 2
- 229910052787 antimony Inorganic materials 0.000 claims 2
- 229910052788 barium Inorganic materials 0.000 claims 2
- 229910052738 indium Inorganic materials 0.000 claims 2
- 229910052748 manganese Inorganic materials 0.000 claims 2
- 229910052758 niobium Inorganic materials 0.000 claims 2
- 229910052718 tin Inorganic materials 0.000 claims 2
- 229910052726 zirconium Inorganic materials 0.000 claims 2
- 229910052746 lanthanum Inorganic materials 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 16
- 239000000463 material Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000000523 sample Substances 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010079 rubber tapping Methods 0.000 description 3
- 238000003980 solgel method Methods 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000004439 roughness measurement Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910000464 lead oxide Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- YEXPOXQUZXUXJW-UHFFFAOYSA-N oxolead Chemical compound [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 235000019592 roughness Nutrition 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】高い残留分極値や小さい膜疲労を有する高性能
な強誘電体キャパシタを実現し、高品質で製造歩留りの
高い半導体メモリ素子を提供する。 【解決手段】強誘電体薄膜キャパシタをメモリキャパシ
タとして用いる半導体メモリ素子において、キャパシタ
中の強誘電体薄膜１２の結晶粒子間（粒界）に誘電体で
ある微結晶あるいは非晶質粒子を充填することにより、
高い残留分極値や小さい膜疲労（大きい書き換え可能回
数）を得ることを可能とし、高品質で製造歩留りの高い
半導体メモリ素子を実現する。
な強誘電体キャパシタを実現し、高品質で製造歩留りの
高い半導体メモリ素子を提供する。 【解決手段】強誘電体薄膜キャパシタをメモリキャパシ
タとして用いる半導体メモリ素子において、キャパシタ
中の強誘電体薄膜１２の結晶粒子間（粒界）に誘電体で
ある微結晶あるいは非晶質粒子を充填することにより、
高い残留分極値や小さい膜疲労（大きい書き換え可能回
数）を得ることを可能とし、高品質で製造歩留りの高い
半導体メモリ素子を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリ及び高密度ＤＲＡＭに最適な強誘電体薄膜コンデ
ンサを用いた半導体メモリ素子及びその製造方法に関す
る。
メモリ及び高密度ＤＲＡＭに最適な強誘電体薄膜コンデ
ンサを用いた半導体メモリ素子及びその製造方法に関す
る。
【０００２】
【従来の技術】従来の強誘電体薄膜コンデンサを用いた
半導体メモリでは、例えば「強誘電体薄膜メモリ」（サ
イエンスフォーラム刊、１９９５年）２２７頁に記載さ
れているように、Ｐｔ上部電極／強誘電体層（ＰＺＴ）
／Ｐｔ下部電極の積層構造を持っていた。この強誘電体
層の製造方法としては、ゾルゲル法、スパッタ法、ＣＶ
Ｄ法等が知られている。
半導体メモリでは、例えば「強誘電体薄膜メモリ」（サ
イエンスフォーラム刊、１９９５年）２２７頁に記載さ
れているように、Ｐｔ上部電極／強誘電体層（ＰＺＴ）
／Ｐｔ下部電極の積層構造を持っていた。この強誘電体
層の製造方法としては、ゾルゲル法、スパッタ法、ＣＶ
Ｄ法等が知られている。
【０００３】例えば、特開平７−１４２６００号公報に
記載された薄膜の形成方法では、ＢａＴｉＯ3の化合物
をＰｔ下部電極上に形成している。Ｐｔ薄膜の結晶配向
をそのまま受け継ぐことにより、強誘電性薄膜の配向性
を制御し、残留分極を確保していた。
記載された薄膜の形成方法では、ＢａＴｉＯ3の化合物
をＰｔ下部電極上に形成している。Ｐｔ薄膜の結晶配向
をそのまま受け継ぐことにより、強誘電性薄膜の配向性
を制御し、残留分極を確保していた。
【０００４】また例えば、Journal of Materials Scien
ce Letters 、1995、Vol14、pp.640−642に記載された
ＰＺＴ強誘電体薄膜は、加熱しながら下部電極上にスパ
ッタ法でＰＺＴを成膜している。この強誘電体薄膜の走
査電子顕微鏡による断面観察写真では、ＰＺＴの表面粗
さの最大高低差はは約９０ｎｍであり、表面粗さの標準
偏差は約１５ｎｍであった。
ce Letters 、1995、Vol14、pp.640−642に記載された
ＰＺＴ強誘電体薄膜は、加熱しながら下部電極上にスパ
ッタ法でＰＺＴを成膜している。この強誘電体薄膜の走
査電子顕微鏡による断面観察写真では、ＰＺＴの表面粗
さの最大高低差はは約９０ｎｍであり、表面粗さの標準
偏差は約１５ｎｍであった。
【０００５】
【発明が解決しようとする課題】上記従来技術では、強
誘電体薄膜の平滑性における表面粗さを制御することが
困難であった。強誘電体薄膜をパターニングし、メモリ
キャパシタとした時に、表面粗さが大きいために、メモ
リセル間の特性ばらつきが大きくなる。その結果すべて
のメモリセルで同時に十分な特性を得ることが困難であ
り、製造上の歩留まり低下を引き起こすという問題があ
った。またメモリセル内での強誘電体薄膜の表面粗さが
大きいために、リーク電流の発生、あるいは粒界部分の
電界集中による膜疲労の発生等が起こり、メモリセル性
能上の問題となっていた。
誘電体薄膜の平滑性における表面粗さを制御することが
困難であった。強誘電体薄膜をパターニングし、メモリ
キャパシタとした時に、表面粗さが大きいために、メモ
リセル間の特性ばらつきが大きくなる。その結果すべて
のメモリセルで同時に十分な特性を得ることが困難であ
り、製造上の歩留まり低下を引き起こすという問題があ
った。またメモリセル内での強誘電体薄膜の表面粗さが
大きいために、リーク電流の発生、あるいは粒界部分の
電界集中による膜疲労の発生等が起こり、メモリセル性
能上の問題となっていた。
【０００６】本発明の目的は、上記課題を解決するため
に、メモリセル間で特性ばらつきの少ない強誘電体薄膜
キャパシタを提供し、高集積強誘電体メモリを高性能化
すると同時に製造歩留りを向上することにある。
に、メモリセル間で特性ばらつきの少ない強誘電体薄膜
キャパシタを提供し、高集積強誘電体メモリを高性能化
すると同時に製造歩留りを向上することにある。
【０００７】
【課題を解決するための手段】基板上の少なくとも下部
電極、強誘電体薄膜及び上部電極の積層構造よりなる強
誘電体薄膜コンデンサをメモリキャパシタとして使用す
る半導体メモリ素子において、該強誘電体薄膜の膜厚方
向を法線とした面内において、結晶粒子間（粒界）に誘
電体である微結晶あるいは非晶質粒子が充填し、表面粗
さの標準偏差を１０ｎｍ以下に制御することにより、リ
ーク電流や強誘電体薄膜内部や強誘電体薄膜と電極等と
の界面での電界集中によるキャパシタ間の印加実効電圧
の低下を防ぐことができる。
電極、強誘電体薄膜及び上部電極の積層構造よりなる強
誘電体薄膜コンデンサをメモリキャパシタとして使用す
る半導体メモリ素子において、該強誘電体薄膜の膜厚方
向を法線とした面内において、結晶粒子間（粒界）に誘
電体である微結晶あるいは非晶質粒子が充填し、表面粗
さの標準偏差を１０ｎｍ以下に制御することにより、リ
ーク電流や強誘電体薄膜内部や強誘電体薄膜と電極等と
の界面での電界集中によるキャパシタ間の印加実効電圧
の低下を防ぐことができる。
【０００８】また上記キャパシタの下部電極としてＰｔ
電極、あるいはＰｔ合金を使用し、該下部電極を基板面
に対して垂直方向に（１１１）優先配向とすることによ
り、その上に形成した強誘電体結晶粒子の配向性を向上
することができる。これにより、メモリセル間の均一性
をさらに向上することができる。また上記下部電極とし
てＲｕ、Ｉｒ乃至同酸化物やＰｔと強誘電体薄膜中に含
む元素との化合物を使用することによっても同様に達成
される。
電極、あるいはＰｔ合金を使用し、該下部電極を基板面
に対して垂直方向に（１１１）優先配向とすることによ
り、その上に形成した強誘電体結晶粒子の配向性を向上
することができる。これにより、メモリセル間の均一性
をさらに向上することができる。また上記下部電極とし
てＲｕ、Ｉｒ乃至同酸化物やＰｔと強誘電体薄膜中に含
む元素との化合物を使用することによっても同様に達成
される。
【０００９】また強誘電体材料として、ペロブスカイト
構造を有するＡＢＯ3型酸化物を使用し、各強誘電体結
晶粒子を基板面に対して垂直方向に（１１１）優先配向
とすることにより、配向性ばらつきによる特性の不均一
性を低減できる。該強誘電体の組成として、Ａ＝Ｐｂ、
Ｂ＝（Ｚｒ1−x、Ｔｉx）を用いることにより、不揮発
性メモリに好適な残留分極の大きい強誘電体薄膜を得る
ことができる。また該強誘電体組成がＡ＝（Ｂａ1−x、
Ｓｒx）、Ｂ＝Ｔｉを用いることにより、メモリ使用温
度においてヒステリシスの無い常誘電層を得ることがで
き、ＤＲＡＭ等のキャパシタに好適な膜を得ることがで
きる。
構造を有するＡＢＯ3型酸化物を使用し、各強誘電体結
晶粒子を基板面に対して垂直方向に（１１１）優先配向
とすることにより、配向性ばらつきによる特性の不均一
性を低減できる。該強誘電体の組成として、Ａ＝Ｐｂ、
Ｂ＝（Ｚｒ1−x、Ｔｉx）を用いることにより、不揮発
性メモリに好適な残留分極の大きい強誘電体薄膜を得る
ことができる。また該強誘電体組成がＡ＝（Ｂａ1−x、
Ｓｒx）、Ｂ＝Ｔｉを用いることにより、メモリ使用温
度においてヒステリシスの無い常誘電層を得ることがで
き、ＤＲＡＭ等のキャパシタに好適な膜を得ることがで
きる。
【００１０】また、強誘電体薄膜の表面粗さの標準偏差
を小さくする手段として、該強誘電体薄膜の結晶粒子間
の間隙（粒界）に充填するために、下部電極上に半導体
装置に要求される膜厚の強誘電体薄膜を形成して結晶化
させ、その上に該強誘電体材料に含まれる少なくとも１
つ以上の元素の金属、酸化物あるいは化合物層を形成
し、 あるいは、粒界に充填させる誘電体層に、ペロブ
スカイト構造を有するＡＢＯ3型酸化物を使用し、その
組成としてＡ＝Ｐｂ、Ｂ＝（Ｚｒ1−x、Ｔｉx）、Ａ＝
（Ｂａ1−x、Ｓｒx）、Ｂ＝Ｔｉ、あるいはＴｉ、Ｔｉ
Ｏx、Ｓｒ、ＳｒＯxを用いることにより、表面粗さの標
準偏差の小さく、各結晶粒子が基板面に対し垂直方向に
（１１１）優先配向である強誘電体キャパシタを得るこ
とができる。その結果、強誘電性低下の原因である、絶
縁物であるパイロクロア構造の結晶粒子や、ロゼッタ状
のＺｒＯx結晶粒子成長の抑制を可能となり、不揮発性
メモリに最適な、残留分極値が大きい、かつリーク電流
が小さい、かつ膜疲労（書き換えによる残留分極の低
下）の小さい強誘電体薄膜を得ることができる。
を小さくする手段として、該強誘電体薄膜の結晶粒子間
の間隙（粒界）に充填するために、下部電極上に半導体
装置に要求される膜厚の強誘電体薄膜を形成して結晶化
させ、その上に該強誘電体材料に含まれる少なくとも１
つ以上の元素の金属、酸化物あるいは化合物層を形成
し、 あるいは、粒界に充填させる誘電体層に、ペロブ
スカイト構造を有するＡＢＯ3型酸化物を使用し、その
組成としてＡ＝Ｐｂ、Ｂ＝（Ｚｒ1−x、Ｔｉx）、Ａ＝
（Ｂａ1−x、Ｓｒx）、Ｂ＝Ｔｉ、あるいはＴｉ、Ｔｉ
Ｏx、Ｓｒ、ＳｒＯxを用いることにより、表面粗さの標
準偏差の小さく、各結晶粒子が基板面に対し垂直方向に
（１１１）優先配向である強誘電体キャパシタを得るこ
とができる。その結果、強誘電性低下の原因である、絶
縁物であるパイロクロア構造の結晶粒子や、ロゼッタ状
のＺｒＯx結晶粒子成長の抑制を可能となり、不揮発性
メモリに最適な、残留分極値が大きい、かつリーク電流
が小さい、かつ膜疲労（書き換えによる残留分極の低
下）の小さい強誘電体薄膜を得ることができる。
【００１１】
【発明の実施の形態】以下本発明の実施の形態を説明す
る。
る。
【００１２】（１）強誘電体薄膜を搭載した半導体メモ
リ素子 図８は本発明装置の一実施の形態となる強誘電体薄膜を
用いた半導体メモリ素子のキャパシタ部分の概要を示す
断面図である。Ｓｉ基板９８上にメモリセルのトランジ
スタ部分となるＣＭＯＳを形成し、平坦化及び絶縁、保
護のため絶縁層１０２を形成する。本発明の実施の形態
では、ＢＰＳＧと呼ばれるＳｉＯ2ガラス膜を膜厚３０
０ｎｍで形成してある。ＳｉＯ2絶縁層１０２の上に、
Ｔｉ接着層８１（２０ｎｍ）、Ｐｔ下部電極８１（２０
０ｎｍ）、本発明の結晶粒径の相対標準偏差が結晶粒子
のを有する強誘電体Ｐｂ(1+y)（Ｚｒ1−x、Ｔｉx）Ｏ3
層１０４（２５０ｎｍ）、上部電極１０５（１０ｎｍ）
の積層構造よりなる強誘電体キャパシタを形成する。キ
ャパシタ上には、層間絶縁層１０６及び配線層１０３を
積層し、キャパシタ電極６、８とトランジスタとの配線
を行っている。さらに上部にはＳｉＯ2等よりなる保護
層１０７を成膜し、封止樹脂１０８でパッケージングを
行っている。
リ素子 図８は本発明装置の一実施の形態となる強誘電体薄膜を
用いた半導体メモリ素子のキャパシタ部分の概要を示す
断面図である。Ｓｉ基板９８上にメモリセルのトランジ
スタ部分となるＣＭＯＳを形成し、平坦化及び絶縁、保
護のため絶縁層１０２を形成する。本発明の実施の形態
では、ＢＰＳＧと呼ばれるＳｉＯ2ガラス膜を膜厚３０
０ｎｍで形成してある。ＳｉＯ2絶縁層１０２の上に、
Ｔｉ接着層８１（２０ｎｍ）、Ｐｔ下部電極８１（２０
０ｎｍ）、本発明の結晶粒径の相対標準偏差が結晶粒子
のを有する強誘電体Ｐｂ(1+y)（Ｚｒ1−x、Ｔｉx）Ｏ3
層１０４（２５０ｎｍ）、上部電極１０５（１０ｎｍ）
の積層構造よりなる強誘電体キャパシタを形成する。キ
ャパシタ上には、層間絶縁層１０６及び配線層１０３を
積層し、キャパシタ電極６、８とトランジスタとの配線
を行っている。さらに上部にはＳｉＯ2等よりなる保護
層１０７を成膜し、封止樹脂１０８でパッケージングを
行っている。
【００１３】（２）強誘電体薄膜の結晶性 図３に、本発明のＰＺＴ強誘電体薄膜のＸ線回折パター
ンを示す。横軸に回折角２θ、縦軸にＸ線回折強度を示
している。測定装置については、ＣｕターゲットのＸ線
管球をＸ線源に用いた粉末Ｘ線回折装置を使用した。こ
のとき、強誘電体薄膜は１１１と２２２の回折ピークが
測定され、他の１００や１１０の回折ピークはほとんど
測定できなかった。したがって、本発明の強誘電体薄膜
は、基板面に対し垂直方向に（１１１）優先配向である
ことが分かった。また、電極Ｐｔの回折ピーク１１１と
２２２や下地のＴｉの回折ピークが確認された。
ンを示す。横軸に回折角２θ、縦軸にＸ線回折強度を示
している。測定装置については、ＣｕターゲットのＸ線
管球をＸ線源に用いた粉末Ｘ線回折装置を使用した。こ
のとき、強誘電体薄膜は１１１と２２２の回折ピークが
測定され、他の１００や１１０の回折ピークはほとんど
測定できなかった。したがって、本発明の強誘電体薄膜
は、基板面に対し垂直方向に（１１１）優先配向である
ことが分かった。また、電極Ｐｔの回折ピーク１１１と
２２２や下地のＴｉの回折ピークが確認された。
【００１４】（３）強誘電体薄膜の表面粗さ 図１は本発明装置の一実施の形態となる、下部電極１１
上に形成された強誘電体薄膜において、大粒径粒子１３
の粒界に小粒径粒子１４で充填された表面粗さの標準偏
差が１０ｎｍ以下の強誘電体薄膜１２を用いた半導体メ
モリ素子のキャパシタ部分の概要を示す上面および断面
図である。また図２は本発明装置の一実施の形態とな
る、下部電極１１上に形成された強誘電体薄膜におい
て、該強誘電体薄膜の結晶粒子が膜厚方向に平行な柱状
形状をもち、該柱状結晶粒子が膜厚方向で不連続あるい
は連続に結晶粒径サイズ変化させて、緻密な結晶粒で構
成した表面粗さの標準偏差が１０ｎｍ以下の強誘電体薄
膜であることを特徴とする半導体メモリ素子である。こ
のとき該強誘電体薄膜１２の表面粗さの平滑性は標準偏
差Ｒｍｓとしては定義され、数１で表される。単位はｎ
ｍであり、数値の大小によって、表面粗さの程度が大き
いかあるいは小さいかを判断できる。
上に形成された強誘電体薄膜において、大粒径粒子１３
の粒界に小粒径粒子１４で充填された表面粗さの標準偏
差が１０ｎｍ以下の強誘電体薄膜１２を用いた半導体メ
モリ素子のキャパシタ部分の概要を示す上面および断面
図である。また図２は本発明装置の一実施の形態とな
る、下部電極１１上に形成された強誘電体薄膜におい
て、該強誘電体薄膜の結晶粒子が膜厚方向に平行な柱状
形状をもち、該柱状結晶粒子が膜厚方向で不連続あるい
は連続に結晶粒径サイズ変化させて、緻密な結晶粒で構
成した表面粗さの標準偏差が１０ｎｍ以下の強誘電体薄
膜であることを特徴とする半導体メモリ素子である。こ
のとき該強誘電体薄膜１２の表面粗さの平滑性は標準偏
差Ｒｍｓとしては定義され、数１で表される。単位はｎ
ｍであり、数値の大小によって、表面粗さの程度が大き
いかあるいは小さいかを判断できる。
【００１５】
【数１】
【００１６】表面粗さ標準偏差の解析については、走査
型電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）あ
るいは断面透過型電子顕微鏡（ＴＥＭ）により薄膜表面
または断面像を測定して、強誘電体薄膜の膜厚方向の表
面粗さとその標準偏差Ｒｍｓを求めた。ここで使用した
ＡＦＭは、米国デジタルインスツルメンツ社製の走査型
プローブ顕微鏡NanoScopeIIIaである。該ＡＦＭのプロ
ーブ（探針）先端の曲率半径は１０ｎｍであり、そのテ
ーパ角は３５゜である。このプローバを用いたとき、最
表面の粒子と粒子間が８０ｎｍのとき、プローバの侵入
深さの限界は１１０ｎｍである。本実施の形態のＡＦＭ
測定ではタッピングモードで行った。タッピングモード
の詳細な原理は、東陽テクニカ発行の大型サンプルＳＰ
Ｍ観測システムオペレーションガイド（平成８年４月）
に記載されている。
型電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）あ
るいは断面透過型電子顕微鏡（ＴＥＭ）により薄膜表面
または断面像を測定して、強誘電体薄膜の膜厚方向の表
面粗さとその標準偏差Ｒｍｓを求めた。ここで使用した
ＡＦＭは、米国デジタルインスツルメンツ社製の走査型
プローブ顕微鏡NanoScopeIIIaである。該ＡＦＭのプロ
ーブ（探針）先端の曲率半径は１０ｎｍであり、そのテ
ーパ角は３５゜である。このプローバを用いたとき、最
表面の粒子と粒子間が８０ｎｍのとき、プローバの侵入
深さの限界は１１０ｎｍである。本実施の形態のＡＦＭ
測定ではタッピングモードで行った。タッピングモード
の詳細な原理は、東陽テクニカ発行の大型サンプルＳＰ
Ｍ観測システムオペレーションガイド（平成８年４月）
に記載されている。
【００１７】図４に、ＡＦＭでの表面粗さ測定の断面概
要図を示す。ＡＦＭ探針４２で、誘電体膜４４上を振動
（タッピング）させながら走査させたとき、強誘電体薄
膜表面の凹面すなわち粒界部分では大きく振幅し、凸面
すなわち結晶粒子部分では小さく振幅する。この振幅を
電気信号に変換して、表面粗さ４１の粗さを測定する。
要図を示す。ＡＦＭ探針４２で、誘電体膜４４上を振動
（タッピング）させながら走査させたとき、強誘電体薄
膜表面の凹面すなわち粒界部分では大きく振幅し、凸面
すなわち結晶粒子部分では小さく振幅する。この振幅を
電気信号に変換して、表面粗さ４１の粗さを測定する。
【００１８】強誘電体薄膜表面粗さの算出については、
実施の形態１で記述した、ＡＦＭ、ＳＥＭあるいはＴＥ
Ｍで求めた強誘電体薄膜の表面粗さ形状（曲面）に対し
て、以下の方法で表面粗さを見積もった。本実施の形態
の一例として、表面粗さはＡＦＭで測定した凹凸の全デ
ータの最高値と最低値の差の標準偏差で表した。数１は
表面粗さＲｍｓを、標準偏差で表した式である。単位は
ｎｍである。または、他の表面粗さの定義として、数２
に中心面（この平面と表面形状がつくる体積はこの面に
対し上下で等しくなる）に対する３次元の平均表面粗さ
を表す。単位はｎｍである。詳細は、東陽テクニカ発行
の大型サンプルＳＰＭ観測システムオペレーションガイ
ド（平成８年４月）に記載されている。
実施の形態１で記述した、ＡＦＭ、ＳＥＭあるいはＴＥ
Ｍで求めた強誘電体薄膜の表面粗さ形状（曲面）に対し
て、以下の方法で表面粗さを見積もった。本実施の形態
の一例として、表面粗さはＡＦＭで測定した凹凸の全デ
ータの最高値と最低値の差の標準偏差で表した。数１は
表面粗さＲｍｓを、標準偏差で表した式である。単位は
ｎｍである。または、他の表面粗さの定義として、数２
に中心面（この平面と表面形状がつくる体積はこの面に
対し上下で等しくなる）に対する３次元の平均表面粗さ
を表す。単位はｎｍである。詳細は、東陽テクニカ発行
の大型サンプルＳＰＭ観測システムオペレーションガイ
ド（平成８年４月）に記載されている。
【００１９】
【数２】
【００２０】図５に、本実施の形態の一つとして表面粗
さＲｍｓの異なる該強誘電体膜に対する膜疲労（Ｆａｔ
ｉｇｕｅ）の結果の一例を示す。このとき、横軸は書換
可能回数を示し、縦軸は、初期の自発分極値に対する書
き換え後の自発分極値の比である。この図から、１０9
回の書換後では、該表面粗さＲｍｓが１０ｎｍの場合、
自発分極値の比は０．７１であるが、Ｒｍｓが１〜３ｎ
ｍの場合では、０．８２〜０．８６である。すなわち、
表面粗さＲｍｓが小さい場合、書換可能回数は大きくな
り、膜疲労は小さくなる。尚、自発分極値Ｐｓや膜疲労
の物理的意味や定義、また測定・解析方法は、「強誘電
体薄膜メモリ」（サイエンスフォーラム刊、１９９５
年）や強誘電体材料に関する各種教科書に記載されてい
る。
さＲｍｓの異なる該強誘電体膜に対する膜疲労（Ｆａｔ
ｉｇｕｅ）の結果の一例を示す。このとき、横軸は書換
可能回数を示し、縦軸は、初期の自発分極値に対する書
き換え後の自発分極値の比である。この図から、１０9
回の書換後では、該表面粗さＲｍｓが１０ｎｍの場合、
自発分極値の比は０．７１であるが、Ｒｍｓが１〜３ｎ
ｍの場合では、０．８２〜０．８６である。すなわち、
表面粗さＲｍｓが小さい場合、書換可能回数は大きくな
り、膜疲労は小さくなる。尚、自発分極値Ｐｓや膜疲労
の物理的意味や定義、また測定・解析方法は、「強誘電
体薄膜メモリ」（サイエンスフォーラム刊、１９９５
年）や強誘電体材料に関する各種教科書に記載されてい
る。
【００２１】（４）強誘電体薄膜の製造方法 図６に本実施の形態における強誘電体薄膜の製造方法を
示す。表面粗さの標準偏差が１０ｎｍ以下の強誘電体薄
膜を得るためには、結晶粒界に充填する誘電体膜が必要
である。はじめに下部電極上に、スパッタリング法ある
いはゾル・ゲル法で、該強誘電体材料に含まれる少なく
とも１つ以上の元素の金属、酸化物あるいは化合物の層
を半導体メモリ素子に要求される膜厚分だけ結晶化前強
誘電体薄膜６１を設ける（（図６（ａ））、その後、Ｒ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）装置を用い、ランプによる迅速な熱処理をにより結
晶化を行い結晶誘電体薄膜６２を作製する（図６
（ｂ））。ここで記載した結晶誘電体膜の大結晶粒子１
３としては、ペロブスカイト構造を有するＡＢＯ3型酸
化物を使用し、その組成としてＡ＝Ｐｂ、Ｂ＝（Ｚｒ1
−x、Ｔｉx）、Ａ＝（Ｂａ1−x、Ｓｒx）、Ｂ＝Ｔｉ、
あるいはＴｉ、ＴｉＯx、Ｓｒ、ＳｒＯxを用いる。本発
明の実施の形態の熱処理では、１００％Ｎ2雰囲気中で
６００℃、３０秒の熱処理を行うことにより、各結晶粒
子がペロブスカイト構造であり、かつ基板面に対し垂直
方向に（１１１）優先配向である強誘電体薄膜を得るこ
とができる。次に、大粒径粒子１３を形成した結晶化後
強誘電体膜６２上に、スパッタリング法あるいはゾル・
ゲル法等で、粒界に充填される膜厚分だけ、充填誘電体
膜６３を成膜する（図６（ｃ））。次に、キャパシタの
側壁を加工形成し（図６（ｄ））、さらに、誘電体膜の
表面を研磨加工する（図６（ｅ））。
示す。表面粗さの標準偏差が１０ｎｍ以下の強誘電体薄
膜を得るためには、結晶粒界に充填する誘電体膜が必要
である。はじめに下部電極上に、スパッタリング法ある
いはゾル・ゲル法で、該強誘電体材料に含まれる少なく
とも１つ以上の元素の金属、酸化物あるいは化合物の層
を半導体メモリ素子に要求される膜厚分だけ結晶化前強
誘電体薄膜６１を設ける（（図６（ａ））、その後、Ｒ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）装置を用い、ランプによる迅速な熱処理をにより結
晶化を行い結晶誘電体薄膜６２を作製する（図６
（ｂ））。ここで記載した結晶誘電体膜の大結晶粒子１
３としては、ペロブスカイト構造を有するＡＢＯ3型酸
化物を使用し、その組成としてＡ＝Ｐｂ、Ｂ＝（Ｚｒ1
−x、Ｔｉx）、Ａ＝（Ｂａ1−x、Ｓｒx）、Ｂ＝Ｔｉ、
あるいはＴｉ、ＴｉＯx、Ｓｒ、ＳｒＯxを用いる。本発
明の実施の形態の熱処理では、１００％Ｎ2雰囲気中で
６００℃、３０秒の熱処理を行うことにより、各結晶粒
子がペロブスカイト構造であり、かつ基板面に対し垂直
方向に（１１１）優先配向である強誘電体薄膜を得るこ
とができる。次に、大粒径粒子１３を形成した結晶化後
強誘電体膜６２上に、スパッタリング法あるいはゾル・
ゲル法等で、粒界に充填される膜厚分だけ、充填誘電体
膜６３を成膜する（図６（ｃ））。次に、キャパシタの
側壁を加工形成し（図６（ｄ））、さらに、誘電体膜の
表面を研磨加工する（図６（ｅ））。
【００２２】以上の製造方法により、表面粗さの標準偏
差が約２ｎｍである（１１１）優先配向の強誘電体薄膜
を得ることができるので、強誘電性劣化の原因である結
晶粒界での電界集中やリーク電流の発生を抑制できる。
したがって、高い残留分極値を有し、かつ膜疲労の小さ
い（書き換え可能回数の大きい）強誘電体キャパシタを
得ることができる。
差が約２ｎｍである（１１１）優先配向の強誘電体薄膜
を得ることができるので、強誘電性劣化の原因である結
晶粒界での電界集中やリーク電流の発生を抑制できる。
したがって、高い残留分極値を有し、かつ膜疲労の小さ
い（書き換え可能回数の大きい）強誘電体キャパシタを
得ることができる。
【００２３】図７に、本発明の半導体メモリ素子の強誘
電体薄膜キャパシタを製造するための成膜装置の一例を
示す。基板搬入室７９より搬入した基板１は、基板交換
室７４を経て、高真空雰囲気の中で成膜室（１）７１、
成膜室（２）７２、成膜室（３）７３の間を、基板交換
用アーム７７により搬送される。ここで成膜室（１）７
１にはマルチカソード型の高周波マグネトロンスパッタ
方式を使用し、成膜室（２）７２及び（３）７３にはシ
ングルカソード型のＤＣマグネトロンスパッタ方式を採
用している。なお、本発明の実施の形態では、強誘電体
層の成膜にマルチカソード型スパッタリング装置を用い
たが、シングルカソード型でも可能である。その場合に
は、ターゲットとして、強誘電体ＰＺＴ及び鉛酸化物Ｐ
ｂＯxの混合物焼結体を用いればよい。また成膜方法に
ついては、ゾル・ゲル法単独や上記スパッタリング装置
との組み合せでもよい。
電体薄膜キャパシタを製造するための成膜装置の一例を
示す。基板搬入室７９より搬入した基板１は、基板交換
室７４を経て、高真空雰囲気の中で成膜室（１）７１、
成膜室（２）７２、成膜室（３）７３の間を、基板交換
用アーム７７により搬送される。ここで成膜室（１）７
１にはマルチカソード型の高周波マグネトロンスパッタ
方式を使用し、成膜室（２）７２及び（３）７３にはシ
ングルカソード型のＤＣマグネトロンスパッタ方式を採
用している。なお、本発明の実施の形態では、強誘電体
層の成膜にマルチカソード型スパッタリング装置を用い
たが、シングルカソード型でも可能である。その場合に
は、ターゲットとして、強誘電体ＰＺＴ及び鉛酸化物Ｐ
ｂＯxの混合物焼結体を用いればよい。また成膜方法に
ついては、ゾル・ゲル法単独や上記スパッタリング装置
との組み合せでもよい。
【００２４】（５）強誘電体薄膜を備えた半導体メモリ
を搭載したＩＣカード ＩＣカードは、その場の要求に応じて様々な半導体メモ
リが使用されている。本発明の強誘電体薄膜を用いた半
導体メモリは、不揮発性メモリである。本発明のＩＣカ
ードは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）のようにデータ保持に電池を
内蔵する必要がないので、チップサイズの制限、携帯
性、メンテナンスフリーの点で有利である。本発明の強
誘電体薄膜を備えた半導体メモリは、高歩留りに製造で
きるので、低コストでＩＣカードを供給することができ
る。また、不揮発性メモリの一つであるＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）（書き換え可能回数１０4〜１０5回）より書き換
え回数の向上が図られているので、ＩＣカードの耐用年
数が向上し、ランニングコストが低くなる。尚、ＩＣカ
ードの簡単なシステム構成の一例が、川合 知二編著
「消えないＩＣメモリＦＲＡＭのすべて」（工業調査会
刊、１９９６年）やリアライズ社最新技術講座資料集
「不揮発性強誘電体薄膜メモリの最新技術とプロセス技
術課題」（リアライズ社、１９９６年）に記載されてい
る。
を搭載したＩＣカード ＩＣカードは、その場の要求に応じて様々な半導体メモ
リが使用されている。本発明の強誘電体薄膜を用いた半
導体メモリは、不揮発性メモリである。本発明のＩＣカ
ードは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）のようにデータ保持に電池を
内蔵する必要がないので、チップサイズの制限、携帯
性、メンテナンスフリーの点で有利である。本発明の強
誘電体薄膜を備えた半導体メモリは、高歩留りに製造で
きるので、低コストでＩＣカードを供給することができ
る。また、不揮発性メモリの一つであるＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）（書き換え可能回数１０4〜１０5回）より書き換
え回数の向上が図られているので、ＩＣカードの耐用年
数が向上し、ランニングコストが低くなる。尚、ＩＣカ
ードの簡単なシステム構成の一例が、川合 知二編著
「消えないＩＣメモリＦＲＡＭのすべて」（工業調査会
刊、１９９６年）やリアライズ社最新技術講座資料集
「不揮発性強誘電体薄膜メモリの最新技術とプロセス技
術課題」（リアライズ社、１９９６年）に記載されてい
る。
【００２５】（６）強誘電体薄膜を備えた半導体メモリ
を搭載したコンピュータ 従来のＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）を搭載したコンピュータは、
電源切断による作業データの消滅を防ぐことができな
い。本発明の強誘電体薄膜を用いた半導体メモリは不揮
発性メモリである。したがって、本発明のコンピュータ
は、不意の停電でも直前までの作業状態を保持できる。
また、電源投入毎にシステムやアプリケーショーンを読
み込む必要はなく、電源投入後すぐに作業を開始でき
る。また、無停電電源や電池を内蔵する必要がないの
で、コンピュータの小型化や重量軽減による携帯性の向
上あるいは省スペース化を図ることができる。
を搭載したコンピュータ 従来のＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）を搭載したコンピュータは、
電源切断による作業データの消滅を防ぐことができな
い。本発明の強誘電体薄膜を用いた半導体メモリは不揮
発性メモリである。したがって、本発明のコンピュータ
は、不意の停電でも直前までの作業状態を保持できる。
また、電源投入毎にシステムやアプリケーショーンを読
み込む必要はなく、電源投入後すぐに作業を開始でき
る。また、無停電電源や電池を内蔵する必要がないの
で、コンピュータの小型化や重量軽減による携帯性の向
上あるいは省スペース化を図ることができる。
【００２６】（７）強誘電体薄膜を備えた半導体メモリ
を搭載した携帯情報端末機器 本発明の携帯情報端末機器の一つである携帯電話につい
て、その内蔵半導体メモリは小電力で駆動できる。また
不揮発性メモリであるので、データ保存用の電源が不要
になる。したがって従来のＤＲＡＭやＳＲＡＭやＥＥＰ
ＲＯＭを搭載した携帯情報端末機器に比べて、内蔵電池
の小型化による本体重量の軽減や、電池の大容量化なし
で本体駆動時間の長時間化が実現する。
を搭載した携帯情報端末機器 本発明の携帯情報端末機器の一つである携帯電話につい
て、その内蔵半導体メモリは小電力で駆動できる。また
不揮発性メモリであるので、データ保存用の電源が不要
になる。したがって従来のＤＲＡＭやＳＲＡＭやＥＥＰ
ＲＯＭを搭載した携帯情報端末機器に比べて、内蔵電池
の小型化による本体重量の軽減や、電池の大容量化なし
で本体駆動時間の長時間化が実現する。
【００２７】（８）強誘電体薄膜を備えた半導体メモリ
を搭載した映像音響機器 本発明の映像音響機器の一つであるビデオカメラは、画
像や音声情報記録用のＤＲＡＭやＳＲＡＭやＥＥＰＲＯ
Ｍ等の半導体メモリ素子を内蔵した従来のビデオカメラ
に比べて、内蔵半導体メモリ素子の駆動電力は少なくて
済み、またデータ保存用の電源が不要になる。そのた
め、内蔵電池の小型化による本体重量の軽減や、電池の
大容量化なしで本体駆動時間の長時間化が可能になる。
を搭載した映像音響機器 本発明の映像音響機器の一つであるビデオカメラは、画
像や音声情報記録用のＤＲＡＭやＳＲＡＭやＥＥＰＲＯ
Ｍ等の半導体メモリ素子を内蔵した従来のビデオカメラ
に比べて、内蔵半導体メモリ素子の駆動電力は少なくて
済み、またデータ保存用の電源が不要になる。そのた
め、内蔵電池の小型化による本体重量の軽減や、電池の
大容量化なしで本体駆動時間の長時間化が可能になる。
【００２８】
【発明の効果】本発明により、メモリセル間の特性ばら
つきの少ない強誘電体キャパシタを実現でき、高品質で
製造歩留りの高い半導体メモリ素子を得ることが可能に
なる。本発明の半導体メモリ素子は、データ保存用の電
源不要、省電力駆動あるいは書き換え回数向上を可能に
した不揮発性メモリである。したがって、本発明の半導
体メモリ素子を搭載したシステム装置については、内部
電源の小容量化や非内蔵化が可能になり、本体システム
装置の小型化、耐用年数の増加あるいは低価格化が実現
できる。
つきの少ない強誘電体キャパシタを実現でき、高品質で
製造歩留りの高い半導体メモリ素子を得ることが可能に
なる。本発明の半導体メモリ素子は、データ保存用の電
源不要、省電力駆動あるいは書き換え回数向上を可能に
した不揮発性メモリである。したがって、本発明の半導
体メモリ素子を搭載したシステム装置については、内部
電源の小容量化や非内蔵化が可能になり、本体システム
装置の小型化、耐用年数の増加あるいは低価格化が実現
できる。
【図１】本発明の一実施の形態となる結晶粒界に誘電体
膜で充填された強誘電体薄膜を用いた半導体メモリ素子
のキャパシタ部分の概要を示す上面および断面図であ
る。
膜で充填された強誘電体薄膜を用いた半導体メモリ素子
のキャパシタ部分の概要を示す上面および断面図であ
る。
【図２】本発明の一実施の形態となる膜厚方向で不連続
あるいは連続に結晶粒径を変化させた強誘電体薄膜を用
いた半導体メモリ素子のキャパシタ部分の概要を示す上
面および断面図である。
あるいは連続に結晶粒径を変化させた強誘電体薄膜を用
いた半導体メモリ素子のキャパシタ部分の概要を示す上
面および断面図である。
【図３】本発明の一実施の形態となる半導体メモリ素子
中の強誘電体キャパシタのＸ線回折図である。
中の強誘電体キャパシタのＸ線回折図である。
【図４】本発明の一実施の形態となる強誘電体薄膜のＡ
ＦＭによる表面粗さ測定の断面概要図である。
ＦＭによる表面粗さ測定の断面概要図である。
【図５】本発明の一実施の形態となる各表面粗さにおけ
る膜疲労の変化を示す図である。
る膜疲労の変化を示す図である。
【図６】本発明の一実施の形態となる強誘電体薄膜を製
造する方法の説明図である。
造する方法の説明図である。
【図７】本発明の一実施の形態となる半導体メモリ素子
の強誘電体薄膜キャパシタを製造するための成膜装置の
一例を示す図である。
の強誘電体薄膜キャパシタを製造するための成膜装置の
一例を示す図である。
【図８】本発明装置の一実施の形態となる強誘電体薄膜
を用いた半導体メモリ素子のキャパシタ部分の概要を示
す断面図である。
を用いた半導体メモリ素子のキャパシタ部分の概要を示
す断面図である。
１１…下部電極、１２…強誘電体薄膜、１３…大粒径粒
子、１４…小粒径粒子、４１…表面粗さ、４２…ＡＦＭ
探針、４３…結晶粒、４４…誘電体膜、４５…ＣＭＯＳ
基板、６１…結晶化前強誘電体薄膜、６２…結晶化後強
誘電体薄膜、６３…充填誘電体膜、７１…成膜室
（１）、７２…成膜室（２）、７３…成膜室（３）、７
４…基板交換室、７５…ゲートバルブ、７６…平板型カ
ソード、７７…基板交換用アーム、７８…Ｓｉ基板、７
９…基板搬入室、８１…封止樹脂、８２…保護層、８３
…配線層、８４…接着層、８５…絶縁層、８６…下地Ｌ
ＳＩ、８７…層間絶縁層、８８…上部電極、８９…強誘
電体層。
子、１４…小粒径粒子、４１…表面粗さ、４２…ＡＦＭ
探針、４３…結晶粒、４４…誘電体膜、４５…ＣＭＯＳ
基板、６１…結晶化前強誘電体薄膜、６２…結晶化後強
誘電体薄膜、６３…充填誘電体膜、７１…成膜室
（１）、７２…成膜室（２）、７３…成膜室（３）、７
４…基板交換室、７５…ゲートバルブ、７６…平板型カ
ソード、７７…基板交換用アーム、７８…Ｓｉ基板、７
９…基板搬入室、８１…封止樹脂、８２…保護層、８３
…配線層、８４…接着層、８５…絶縁層、８６…下地Ｌ
ＳＩ、８７…層間絶縁層、８８…上部電極、８９…強誘
電体層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉住 圭一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 森 光廣 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 FR02 GA21 JA14 JA15 JA38 JA39 JA43 NA08 PR22 PR34
Claims (14)
- 【請求項１】 強誘電体薄膜コンデンサをメモリキャパ
シタとして用いる半導体メモリ素子において、該コンデ
ンサは少なくとも下部電極、強誘電体薄膜及び上部電極
の積層構造からなり、該強誘電体薄膜の膜厚方向を法線
とした面内において、結晶粒子間（粒界）に誘電体であ
る微結晶あるいは非晶質粒子あるいは両者混在した粒子
が充填されていることを特徴とする半導体メモリ素子。 - 【請求項２】 上記請求項１の半導体メモリ素子におい
て、該強誘電体薄膜の結晶粒子が膜厚方向に平行な柱状
形状をもち、該柱状結晶粒子が膜厚方向で不連続あるい
は連続に結晶粒径サイズ変化させて、緻密な結晶粒で構
成した強誘電体薄膜であることを特徴とする半導体メモ
リ素子。 - 【請求項３】 上記請求項１乃至２の半導体メモリ素子
において、該強誘電体薄膜の表面粗さとして、該薄膜表
面の平均面に対する最高値と最低値との差が、該強誘電
体薄膜の平均膜厚に対して４０％以下にあることを特徴
とする半導体メモリ素子。 - 【請求項４】 上記請求項１、２乃至３の半導体メモリ
素子において、該強誘電体薄膜の表面粗さの標準偏差が
１５ｎｍ以下にあることを特徴とする半導体メモリ素
子。 - 【請求項５】 上記請求項１、２、３乃至４の半導体メ
モリ素子において、該強誘電体薄膜および誘電体膜とし
てペロブスカイト構造を有するＡＢＯ3型酸化物を使用
し、該強誘電体薄膜および誘電体膜が基板に対して垂直
方向に（１１１）優先配向であることを特徴とする半導
体メモリ素子。 - 【請求項６】 上記請求項５の半導体メモリ素子におい
て、該強誘電体薄膜および誘電体膜がその少なくとも一
部にＡＢＯ3の結晶あるいは非晶質あるいは両者の混合
物であり、ＡはＰｂ、Ｌａ、Ｓｒ、ＮｄおよびＢａの中
から少なくとも１つの元素、ＢはＺｒ、Ｔｉ、Ｍｎ、Ｍ
ｇ、Ｎｂ、Ｓｎ、ＳｂおよびＩｎの中から選択される少
なくとも１つの元素よりなることを特徴とする半導体メ
モリ素子。 - 【請求項７】 上記請求項１、２、３、４、５乃至６の
半導体メモリ素子の製造工程において、高密度な結晶粒
子の集合体を有する強誘電体薄膜を形成するため、該強
誘電体薄膜形成後に、その上に誘電体膜を設ける工程を
追加することを特徴とする半導体メモリ素子の製造方
法。 - 【請求項８】 上記請求項７の半導体メモリ素子の製造
工程において、該強誘電体薄膜の粒界に誘電体膜を施し
た後、表面粗さを小さくするために、該誘電体膜を充填
した該強誘電体薄膜表面を物理的あるいは化学的研磨加
工あるいは両者組み合わせた加工を行うことにより、表
面平滑性を実現する工程を追加することを特徴とする半
導体メモリ素子の製造方法。 - 【請求項９】 上記請求項７乃至８の半導体メモリ素子
の製造工程において、該誘電体膜がその少なくとも一部
にＡＢＯ3の結晶あるいは非晶質あるいは両者の混合物
であり、ＡはＰｂ、Ｌａ、Ｓｒ、ＮｄおよびＢａの中か
ら少なくとも１つの元素、ＢはＺｒ、Ｔｉ、Ｍｎ、Ｍ
ｇ、Ｎｂ、Ｓｎ、ＳｂおよびＩｎの中から選択される少
なくとも１つの元素よりなることを特徴とする半導体メ
モリ素子の製造方法。 - 【請求項１０】 上記請求項１、２、３、４、５、６、
７、８乃至９記載の半導体メモリ素子を搭載したＩＣカ
ード。 - 【請求項１１】 上記請求項１、２、３、４、５、６、
７、８乃至９記載の半導体メモリ素子を搭載したコンピ
ュータ。 - 【請求項１２】 上記請求項１、２、３、４、５、６、
７、８乃至９記載の半導体メモリ素子を搭載した携帯情
報端末機器。 - 【請求項１３】 上記請求項１、２、３、４、５、６、
７、８乃至９記載の半導体メモリ素子を搭載した映像音
響機器。 - 【請求項１４】 上記請求項１、２、３、４、５、６、
７、８乃至９記載の半導体メモリ素子において、該強誘
電体薄膜のキュリー温度が−２０℃以下であり、メモリ
動作時の環境において、該強誘電体薄膜が自発分極を示
さないことを特徴とする半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196262A JP2002016234A (ja) | 2000-06-26 | 2000-06-26 | 強誘電体薄膜メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196262A JP2002016234A (ja) | 2000-06-26 | 2000-06-26 | 強誘電体薄膜メモリ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016234A true JP2002016234A (ja) | 2002-01-18 |
Family
ID=18694791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196262A Pending JP2002016234A (ja) | 2000-06-26 | 2000-06-26 | 強誘電体薄膜メモリ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016234A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214569A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
| JP2005159308A (ja) * | 2003-11-05 | 2005-06-16 | Seiko Epson Corp | 強誘電体膜、強誘電体キャパシタ、および強誘電体メモリ |
| US7112819B2 (en) * | 2003-04-23 | 2006-09-26 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| US7190567B2 (en) | 2003-12-04 | 2007-03-13 | Seiko Epson Corporation | Capacitor and its manufacturing method, and semiconductor device |
| JP2007266448A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 強誘電体膜の検査方法及びその検査工程を有する半導体装置の製造方法 |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2010171456A (ja) * | 2010-04-21 | 2010-08-05 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
-
2000
- 2000-06-26 JP JP2000196262A patent/JP2002016234A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214569A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
| US6855974B2 (en) | 2003-01-08 | 2005-02-15 | Fujitsu Limited | Ferroelectric capacitor, process for production thereof and semiconductor device using the same |
| US7247504B2 (en) | 2003-01-08 | 2007-07-24 | Fujitsu Limited | Ferroelectric capacitor, process for production thereof and semiconductor device using the same |
| JP4578774B2 (ja) * | 2003-01-08 | 2010-11-10 | 富士通株式会社 | 強誘電体キャパシタの製造方法 |
| US7112819B2 (en) * | 2003-04-23 | 2006-09-26 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005159308A (ja) * | 2003-11-05 | 2005-06-16 | Seiko Epson Corp | 強誘電体膜、強誘電体キャパシタ、および強誘電体メモリ |
| US7190567B2 (en) | 2003-12-04 | 2007-03-13 | Seiko Epson Corporation | Capacitor and its manufacturing method, and semiconductor device |
| JP2007266448A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 強誘電体膜の検査方法及びその検査工程を有する半導体装置の製造方法 |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2010171456A (ja) * | 2010-04-21 | 2010-08-05 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100322220B1 (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
| US5831299A (en) | Thin ferroelectric film element having a multi-layered thin ferroelectric film and method for manufacturing the same | |
| JP4539844B2 (ja) | 誘電体キャパシタおよびその製造方法ならびに半導体装置 | |
| JP2004214569A (ja) | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 | |
| CN1416173A (zh) | 铁电电容器和半导体器件 | |
| EP0849780A2 (en) | Method for manufacturing ferroelectric thin film, substrate covered with ferroelectric thin film, and capacitor | |
| JP3576788B2 (ja) | 電子部品及びその製造方法 | |
| JP3564354B2 (ja) | 非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ | |
| JP2002151656A (ja) | 半導体装置及びその製造方法 | |
| JP2002016234A (ja) | 強誘電体薄膜メモリ素子及びその製造方法 | |
| JP3865528B2 (ja) | 半導体メモリ素子 | |
| JP2000156470A (ja) | 強誘電体記憶素子、記憶装置およびそれらの製造方法 | |
| JP2004273808A (ja) | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 | |
| JP3924928B2 (ja) | 強誘電体材料及び強誘電体メモリ | |
| JP4074894B2 (ja) | 強誘電体メモリ及びその製造方法 | |
| JPH10269842A (ja) | 導電性酸化物薄膜、薄膜キャパシタおよび磁気抵抗効果素子 | |
| JP4315676B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3347010B2 (ja) | 薄膜誘電体素子 | |
| JP2002057299A (ja) | 半導体装置及びその製造方法 | |
| JP2000077616A (ja) | 誘電体素子およびその製造方法並びに半導体装置 | |
| JP2001094065A (ja) | 強誘電体メモリ及びその製造方法 | |
| JP3681196B2 (ja) | 強誘電体薄膜の製造方法 | |
| JP2002026001A (ja) | 誘電体膜および半導体装置 | |
| JPH0778944A (ja) | 不揮発性メモリ | |
| JP2000044239A (ja) | 強誘電体メモリ |