JP4315676B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体容量素子を有する半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体の分極特性を利用した容量素子を備えた不揮発性半導体記憶装置が活発に研究開発されている。
【０００３】
この不揮発性半導体記憶装置に用いられる強誘電体材料は、ペロブスカイト構造を有する結晶であり、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3で表されるチタン酸ジルコン酸鉛（ＰＺＴ）が代表的なものとして知られている。
【０００４】
従来、このような強誘電体を用いた容量素子としては、例えば特許文献１（特開２０００−３１３９９号公報）に、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3からなる誘電体が２つの電極に挟まれた構造を有し、Ｚｒの組成比ｘが前記電極近くで前記誘電体中央部より小さい誘電体素子が開示されている。そして、この構成によれば、電極付近においては格子マッチングに優れた組成、誘電体中央部においては分極特性に優れた組成とすることで、残留分極を向上させ、かつ膜剥がれのない誘電体を実現できると記載されている。
【０００５】
また、特許文献２（特開２０００−６７６５０号公報）には、単結晶基板上に形成された導電性薄膜、および前記導電性薄膜上に形成されたペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3系強誘電体薄膜を含み、前記強誘電体薄膜は、前記導電性薄膜との界面から膜厚方向に向かって漸次Ｚｒ成分が増加する第１層と、前記第１層上に形成されＺｒ成分が一定の第２層とで形成され、前記第１層と第２層との境界部において両層の組成がほぼ等しい、強誘電体薄膜素子が開示されている。そして、この構成によれば、配向性が良好で結晶欠陥が少ない強誘電体薄膜を有する強誘電体薄膜素子が提供できると記載されている。
【０００６】
一方、特許文献３（特開２０００−５８５２５号公報）には、有機金属気相成長法によって、低温で成膜でき、下層のプラグや配線、トランジスタを劣化させることなく、配向性および結晶性に優れたＰＺＴ等の強誘電体膜を形成する方法が開示されている。具体的には、導電性材料上に第１の成膜条件でペロブスカイト型結晶構造の初期核形成を行い、第２の成膜条件でこの初期核上にさらにペロブスカイト型結晶構造の膜成長を行う。その際、第１の成膜条件において、第２の成膜条件と比較してＺｒの供給量を減らした条件で或いはＺｒの原料ガスを供給しない条件で初期核形成を行っている。
【０００７】
【特許文献１】
特開２０００−３１３９９号公報
【特許文献２】
特開２０００−６７６５０号公報
【特許文献３】
特開２０００−５８５２５号公報
【０００８】
【発明が解決しようとする課題】
さらに特願平２００１−３３６０８３号には、上記特許文献３に記載の成膜方法において導電性材料上に形成された初期核とその上に形成された強誘電体膜との界面における格子歪みを低減することを目的として、強誘電体膜のＺｒ／Ｔｉ比を下部電極側から上部電極側へ増加させることが記載されている。Ｚｒ／Ｔｉ比を下部電極側において小さくすることで格子歪みを低減し、上部電極側へかけて増加させることで抗電界の増大を抑えている。
【０００９】
しかしながら、上記のいずれの技術においても、強誘電体膜中に、Ｚｒ／Ｔｉ比が当該強誘電体膜の厚さ方向の中央部より小さい領域を有するため、リーク電流が増加する課題を有している。
【００１０】
そこで本発明の目的は、残留分極値を低下させることなくリーク電流が抑えられた強誘電体容量素子を有する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、一般式ＡＢＯ3で表され、Ａ格子を占めるＡ元素として鉛（Ｐｂ）を含有し、Ｂ格子を占めるＢ元素としてジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含有するペロブスカイト型結晶構造を有する強誘電体層と、該強誘電体層を挟んで配置された下部電極および上部電極とを有する容量素子を有する半導体記憶装置において、
前記強誘電体層は、Ｔｉに対するＺｒの比率（Ｚｒ／Ｔｉ比）が前記下部電極側および上部電極側のいずれにおいても当該強誘電体層の厚さ方向の中央部のＺｒ／Ｔｉ比と同等以上である領域を有し、前記下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比が前記中央部のＺｒ／Ｔｉ比より大きいことを特徴とする半導体記憶装置に関する。
【００１２】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第１の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１３】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第２の強誘電体層のＺｒ／Ｔｉ比が前記第１の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１４】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成された第２の強誘電体層と、該第２の強誘電体層上に形成され前記上部電極に隣接する第３の強誘電体層とを有し、前記第１及び第３の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１５】
また本発明は、前記下部電極上にペロブスカイト型結晶構造を有する成長核層を有し、該成長核層を介して前記強誘電体層が形成されている上記の半導体記憶装置に関する。
【００１６】
また本発明は、上記のいずれかの半導体記憶装置の製造方法であって、
下部電極用の導電膜を形成する工程と、
前記導電膜を形成した後に有機金属気相成長法により前記強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後に上部電極形成用の導電膜を形成する工程とを有する半導体記憶装置の製造方法に関する。
【００１７】
また本発明は、前記強誘電体膜の形成工程において、下部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする上記の半導体記憶装置の製造方法に関する。
【００１８】
また本発明は、前記強誘電体膜の形成工程において、上部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする上記の半導体記憶装置の製造方法に関する。
【００１９】
また本発明は、前記強誘電体膜の形成工程において、当該強誘電体膜の組成を膜厚方向に沿って制御するために原料供給量を変化させる際、形成中の膜表面に原料が供給されない待機工程を設けることなく連続的に成膜することを特徴とする上記の半導体記憶装置の製造方法に関する。
【００２０】
【発明の実施の形態】
本発明における強誘電体層は、一般式ＡＢＯ3で表され、Ａ格子を占めるＡ元素として鉛（Ｐｂ）を含有し、Ｂ格子を占めるＢ元素としてジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含有するペロブスカイト型結晶構造を有する材料（以下「Ｐｂ系誘電体材料」という）で形成される。
【００２１】
このＰｂ系誘電体材料としては、一般式（Ｐｂ1-xＭx）（ＺｒyＴｉ1-y）Ｏ3で表され、式中のx及びｙがそれぞれ０≦ｘ＜１及び０＜ｙ＜1の範囲にあるものを用いることができる。式中のＭとしては、Ｌａ、Ｌｉ、Ｎａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ及びＢｉから選ばれる少なくとも一種が挙げられる。所望の素子特性を得る点から、式中のxが０≦ｘ≦０．２の範囲にあるものが好ましく、特にｘ＝０、すなわち一般式Ｐｂ（ＺｒyＴｉ1-y）Ｏ3で表されるものが好ましい。式中のｙは、所望の素子特性、特にリーク電流を抑制する点から０．３以上が好ましく、０．３５以上がより好ましく、一方、十分な残留分極値を得る点から０．８以下が好ましく、０．７以下がより好ましい。
【００２２】
また本発明の強誘電体層は、Ｔｉに対するＺｒの比率（原子数比、以下「Ｚｒ／Ｔｉ比」という）が下部電極側および上部電極側のいずれの領域においても当該強誘電体層の厚さ方向の中央部と同等以上であり、下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比が中央部のＺｒ／Ｔｉ比より大きい。これらの下部電極側、上部電極側および中央部の領域はいずれも層状の形態をとることができる。
【００２３】
このような強誘電体層としては下記の積層形態が挙げられる。
（１）下部電極側の領域のＺｒ／Ｔｉ比が強誘電体層中央部のＺｒ／Ｔｉ比より大きく、その中央部から上部電極側にかけてＺｒ／Ｔｉ比が一定である形態。
（２）上部電極側の領域のＺｒ／Ｔｉ比が強誘電体層中央部のＺｒ／Ｔｉ比より大きく、その中央部から下部電極側にかけてＺｒ／Ｔｉ比が一定である形態。
（３）上部電極側および下部電極側の領域のＺｒ／Ｔｉ比がいずれも中央部のＺｒ／Ｔｉ比より大きい形態。
【００２４】
上記の積層形態（１）〜（３）に対応する例として、それぞれ図１〜図３に示す構造を挙げることができる。図１〜図３のそれぞれにおいて、（ａ）は容量素子の断面図を示し、（ｂ）はその断面図の厚さ方向の位置を縦軸としＺｒ含有比率を横軸にとったグラフを示す。
【００２５】
図１は、積層形態（１）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、前記の下部電極側領域に相当するＺｒ／Ｔｉ比が一定の第１の強誘電体層１１１が設けられ、その上にＺｒ／Ｔｉ比が一定の第２の強誘電体層１１２が形成されている。上部電極１０３は、この第２の強誘電体層１１２上に配置されている。そして図１（ｂ）に示すように、第１の強誘電体層１１１のＺｒ／Ｔｉ比は第２の強誘電体層１１１より大きく設定されている。
【００２６】
図２は、積層形態（２）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、Ｚｒ／Ｔｉ比が一定の第１の強誘電体層１２１が設けられ、その上に前記の上部電極側領域に相当するＺｒ／Ｔｉ比が一定の第２の強誘電体層１２２が形成されている。上部電極１０３は、この第２の強誘電体層１２２上に配置されている。そして図２（ｂ）に示すように、第２の強誘電体層１２２のＺｒ／Ｔｉ比は第１の強誘電体層１２１より大きく設定されている。
【００２７】
図３は、積層形態（３）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、前記の下部電極側領域に相当するＺｒ／Ｔｉ比が一定の第１の強誘電体層１３１が設けられ、その上に前記の中央部に相当するＺｒ／Ｔｉ比が一定の第２の強誘電体層１３２が形成され、その上に前記の上部電極側領域に相当するＺｒ／Ｔｉ比が一定の第３の強誘電体層１３３が形成されている。上部電極１０３は、この第３の強誘電体層１３３上に配置されている。そして図３（ｂ）に示すように、第１及び第３の強誘電体層１３１、１３３のＺｒ／Ｔｉ比はいずれも第２の強誘電体層１３２より大きく設定されている。
【００２８】
強誘電体層の上部電極側、下部電極側および中央部の領域におけるＺｒ／Ｔｉ比はそれぞれ膜厚方向に沿って一定であっても変化していてもよいが、成膜条件の制御の点から、図１〜３に示すように各領域において膜厚方向に沿って一定の領域を有することが好ましい。また、強誘電体層のＺｒ／Ｔｉ比は、厚さ方向に沿って、電極側領域と他の領域との境界付近において図１〜図３に示すように段階的に変化してもよいし、なめらかに連続的に変化していてもよい。Ｚｒ／Ｔｉ比が段階的に変化する場合であっても、Ｚｒ／Ｔｉ比が異なる領域間は連続的に形成されていることが好ましい。
【００２９】
強誘電体層の中央部のＺｒ／Ｔｉ比に対する上部電極側領域または下部電極側領域のＺｒ／Ｔｉ比の比率は、所望の素子特性を得る点から１．０５〜２．０が好ましく、１．１〜１．８がより好ましい。
【００３０】
上部電極側領域または下部電極側領域のＺｒの含有比率（原子数比）は、［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比として、０．３〜０．８の範囲内で適宜設定することができ、好ましくは０．４〜０．７、さらに好ましくは０．４〜０．６の範囲内で設定することができる。このような上部電極側領域および下部電極側領域の厚みはそれぞれ１０〜１００ｎｍ、好ましくは２０〜８０ｎｍの範囲で適宜設定することができる。この厚みが薄すぎるとリーク電流を十分に抑制できなくなり、厚すぎると所望の残留分極値が得られなくなる傾向がある。
【００３１】
強誘電体層の中央部におけるＺｒの含有比率は、［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比として、０．２〜０．７の範囲内で適宜設定することができ、好ましくは０．３〜０．６、さらに好ましくは０．３〜０．５の範囲内で設定することができる。このような強誘電体層中央部の領域の厚みは５０〜４００ｎｍ、好ましくは１００〜３００ｎｍの範囲で適宜設定することができる。この厚みが薄すぎると所望の残留分極値が得られなくなる傾向があり、厚すぎると低電圧領域における残留分極値が十分に得られなくなるおそれがある。
【００３２】
強誘電体層全体の厚みに対する上部電極側領域と下部電極側領域との合計厚みの比は、強誘電体層の各領域のＺｒ／Ｔｉ比に応じて適宜設定されるが、リーク電流の抑制と十分な残留分極値を得る点から、例えば０．０５〜０．５、好ましくは０．１〜０．５、あるいは０．１〜０．４の範囲内で設定することができる。
【００３３】
なお、強誘電体層のＺｒ／Ｔｉ比が膜厚方向に連続的に変化する場合、上部電極側、下部電極側および中央部の領域に係る上記の厚みの範囲およびＺｒ／Ｔｉ比（あるいはＺｒ含有比率）の範囲は、各領域に含まれるＺｒ／Ｔｉ比が一定である部分に係る範囲を示す。
【００３４】
本発明における強誘電体層は、その上部電極側領域および下部電極側領域がそれぞれ、上部電極および下部電極に隣接するように配置されていることが好ましい。ただし、下部電極側領域については、後述の成長核層を形成する場合、下部電極と下部電極側領域との間に成長核層が介在するように配置されていることが好ましい。
【００３５】
強誘電体層は、化学気相成長法（ＣＶＤ法）や、ゾルゲル法、スパッタリング法、レーザーアブレーション法等によって形成することができるが、膜厚の均一性やステップカバレッジに優れるＣＶＤ法が好ましい。ＣＶＤ法の中でも、特に有機金属気相成長法（ＭＯＣＶＤ法）が好ましい。
【００３６】
強誘電体層を挟んで配置される下部電極および上部電極は、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ、ＲｕＯ2）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2）、白金（Ｐｔ）、金（Ａｕ）、窒化チタン（ＴｉＮ）等を主成分とする電極を用いることができる。これらの電極は、ＣＶＤ法やスパッタリング法等により形成することができる。
【００３７】
次に、上述の強誘電体層、下部電極および上部電極を備えた容量素子を有する半導体記憶装置の製造方法について説明する。
【００３８】
まず、トランジスタ等の能動素子が形成された半導体基板上に設けられた第１の層間絶縁膜上に下部電極を形成する。その際、例えば、バリア膜としてＴｉＮ膜またはＴｉとＴｉＮとの積層膜（例えば、Ｔｉ／ＴｉＮ／Ｔｉ積層膜）をスパッタリング法により形成し、その上に下部電極形成用の例えばＲｕからなる厚み１００ｎｍ程度の導電膜をスパッタリング法またはＣＶＤ法により形成することができる。下部電極を形成するためのパターニングは、この導電膜形成後に行ってもよいし、強誘電体膜および上部電極形成用の導電膜を形成した後に一括でパターニングを行ってもよい。また、下部電極は、第１の層間絶縁膜内に設けられ能動素子に導通するプラグに電気的に接続されるように配置される。
【００３９】
次に、下部電極形成用の導電膜上あるいはパターニングされた下部電極上に、ＭＯＣＶＤ法により、厚み１〜１０ｎｍ程度、例えば５ｎｍの成長核層を形成し、次いでこの成長核層上に、厚み５０〜５００ｎｍ程度、例えば２５０ｎｍの前述の強誘電体層を形成するための強誘電体膜を形成する。次に、この強誘電体膜上に、上部電極形成用の例えばＲｕからなる厚み１００ｎｍ程度の導電膜をスパッタリング法またはＣＶＤ法により形成する。その後、ドライエッチングにより、バリア膜、下部電極用導電膜、強誘電体膜および上部電極用導電膜をパターニングして、あるいは既に下部電極が形成されている場合は強誘電体膜および上部電極用導電膜をパターニングして、下部電極、成長核層、強誘電体層および上部電極からなる容量素子が形成される。
【００４０】
以上のようにして形成された容量素子上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に上部電極へ電気的に通じるプラグを形成し、次いでこのプラグに導通する配線を形成する。
【００４１】
以下、ＭＯＣＶＤ法を用いた強誘電体膜の形成方法についてさらに説明する。
【００４２】
有機金属原料は、室温では固体または液体のものが多いため、固体または液体の原料を用いる場合は、通常、これらの原料を加熱により気化し、必要によりキャリアガスとともに、基板を載置した真空容器（成長槽）内へ輸送する。成膜中の真空容器内は所定の減圧下に保たれ、所定の温度に加熱された基板上に成膜することができる。このような処理は、公知のＭＯＣＶＤ用気相成長装置を用いて行うことができる。その際、原料ガス組成比の制御の点から、原料供給系および真空容器の内壁温度を、原料が内壁上で凝集しない十分な脱離速度（蒸気圧）を持つ温度以上で且つ分解する温度以下に制御することが好ましい。
【００４３】
ＭＯＣＶＤ法を用いる強誘電体膜の形成は、下層のプラグや配線、トランジスタを劣化させることなく、配向性および結晶性に優れた強誘電体膜を形成する点から４５０℃以下で成膜することが好ましく、一方、十分な成膜速度や膜質を得る点から３００℃以上で成膜することが好ましく、３５０℃以上がより好ましい。特に４５０℃以下で成膜を行うときは、成膜初期においてできるだけ結晶性の良好な成長核を形成することが望ましい。このような成長核を形成するためには、下部電極上に成長核層を形成した後に強誘電体膜を成長することが重要である。この成長核層の形成は、上記の強誘電体膜の成膜温度の範囲で実施することができる。
【００４４】
このような成長核層には、前述のＰｂ系誘電体材料であって［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が０．１５以下のものを用いることができ、結晶性の点からＺｒを全く含まない材料が好ましい。例えばチタン酸鉛（ＰｂＴｉＯ3）を用いることができる。また、この成長核層は、下部電極の全体を覆った連続膜としてもよいが、高密度に複数形成された島状であることが好ましい。また成長核層の厚みは１〜１０ｎｍの範囲にあることが好ましい。このような成長核層の形成により、電界の偏りや誘電率の低下が抑えられ、また配向性や結晶粒径の制御が容易になる。
【００４５】
ＭＯＣＶＤの原料としては、例えば、Ｐｂ用にビスジピバロイルメタナート鉛（Ｐｂ（ＤＰＭ）2）、Ｔｉ用にチタンイソプロポキシド（Ｔｉ（ＯｉＰｒ）4）、Ｚｒ用にジルコニウムブトキシド（Ｚｒ（ＯｔＢｕ）4）、酸化剤として二酸化窒素（ＮＯ2）を用いることができる。
【００４６】
これらの原料を用いて、成長核層としてチタン酸鉛からなる層、強誘電体膜としてＰｂ（ＺｒyＴｉ1-y）Ｏ3膜を形成する場合は、例えば次にようにして成膜することができる。
【００４７】
まず、真空容器内へ、下部電極用導電膜が形成された基板を設置する。成膜中の真空容器内のガスの全圧を例えば５０mTorr（６．７Ｐａ）、基板温度を４５０℃以下に保持する。本発明の製造方法における成膜温度は、成長核層および強誘電体膜の形成工程を通して、必ずしも一定である必要はなく、例えば、成長核層の形成を比較的低温で実施し、強誘電体膜の形成を成長核層の形成温度より高温で実施することができる。
【００４８】
次に、Ｐｂ（ＤＰＭ）2を、真空容器内へ所定の流量で所定時間供給し、続いてＰｂ（ＤＰＭ）2を供給しながらＮＯ2を所定の流量で所定時間供給し、引き続きそのままの状態でＴｉ（ＯｉＰｒ）4の供給を開始する。この状態で所定時間保持し、複数の島状構造を有する成長核層を基板上に形成する。
【００４９】
次に、原料供給条件を変更し、Ｐｂ（ＤＰＭ）2、Ｚｒ（ＯｔＢｕ）4、Ｔｉ（ＯｉＰｒ）4、及びＮＯ2をそれぞれ所定の流量で供給し、所定時間保持して所定の厚みの強誘電体膜を形成する。その際、形成しようとする前述の積層形態（１）〜（３）に応じて、原料供給量比および供給時間を変更してそれぞれ各領域のＺｒ／Ｔｉ比と厚みを調整する。
【００５０】
強誘電体膜の形成が終了した後、その上に上部電極形成用の導電膜をスパッタリング法またはＣＶＤ法等により形成する。
【００５１】
本発明の製造方法における成長核層および強誘電体膜の形成工程においては、少なくとも強誘電体膜の形成工程において、Ｚｒ／Ｔｉ比が異なる領域を形成するために原料供給量等の成膜条件を変更する際に、形成中の膜表面に原料が供給されない待機工程を設けることなく連続的に成膜を行うことが好ましい。連続的な成膜を行うことにより、形成中の膜表面からのＡ元素の脱離が抑制され、結晶性の優れた強誘電体膜を形成することができる。成長核層の形成から強誘電体膜の形成へ成膜条件を変更するときにおいても連続的に成膜することもできる。
【００５２】
また、強誘電体膜の形成工程においては、下部電極側領域および上部電極側領域の少なくとも一方の成膜速度を、当該強誘電体膜の厚さ方向の中央部の成膜速度より低くすることが好ましい。特に、Ｚｒ／Ｔｉ比が大きい電極側領域を形成するときはＺｒ／Ｔｉ比が比較的小さい他の領域を形成するときより成膜速度を低くすることが好ましい。これによりＺｒ／Ｔｉ比にかかわらず結晶性を向上させることができる。生産性の点から、Ｚｒ／Ｔｉ比を大きくする電極側領域のみ成膜速度を低くし、Ｚｒ／Ｔｉ比が比較的小さい他の領域の成膜速度は結晶性を低下させない範囲内でできるだけ高くすることが好ましい。例えば、図１に示す構成においては、第１の強誘電体層１１１の成膜速度は第２の強誘電体層１１２の成膜速度より低いことが好ましい。図２に示す構成においては、第２の強誘電体層１２２の成膜速度は第１の強誘電体層１２１の成膜速度より低いことが好ましい。図３に示す構成においては、第１及び第３の強誘電体層１３１、１３３の成膜速度が第２の強誘電体層１３２の成膜速度より低いことが好ましい。電極側領域の成膜速度、特にＺｒ／Ｔｉ比の大きい電極側領域の成膜速度は、十分な結晶性を得る点から、０．１５ｎｍ／秒未満が好ましく、０．１ｎｍ／秒以下がより好ましく、生産性の点から０．０１ｎｍ／秒以上が好ましく、０．０５ｎｍ／秒以上がより好ましい。Ｚｒ／Ｔｉ比の比較的小さい他の領域の成膜速度は、生産性の点から０．１ｎｍ／秒以上が好ましく、０．１５ｎｍ／秒以上がより好ましく、結晶性の点から０．５ｎｍ／秒以下が好ましく、０．３ｎｍ／秒以下がより好ましい。
【００５３】
【実施例】
以下、実施例を挙げてさらに説明するが本発明はこれらに限定されるものではない。
【００５４】
〔実施例１〕
上述の方法に従って、図１に示す積層構造をする下記の容量素子を作製した。
【００５５】
上部電極：厚み１００ｎｍのＲｕ膜、
下部電極：厚み１００ｎｍのＲｕ膜、
成長核層：厚み５ｎｍのチタン酸鉛（ＰｂＴｉＯ3）成長核層、成膜温度３６０℃、
第１の強誘電体層：厚み５０ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．５）、成膜速度＝０．０９ｎｍ／秒、成膜温度４４０℃、
第２の強誘電体層：厚み２００ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．４）、成膜速度＝０．１７ｎｍ／秒、成膜温度４４０℃。
【００５６】
〔実施例２〕
上述の方法に従って、図２に示す積層構造をする下記の容量素子を作製した。
【００５７】
上部電極：厚み１００ｎｍのＲｕ膜、
下部電極：厚み１００ｎｍのＲｕ膜、
成長核層：厚み５ｎｍのチタン酸鉛（ＰｂＴｉＯ3）成長核層、成膜温度３６０℃、
第１の強誘電体層：厚み２００ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．４）、成膜速度＝０．１７ｎｍ／秒、成膜温度４４０℃、
第２の強誘電体層：厚み５０ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．５）、成膜速度＝０．０９ｎｍ／秒、成膜温度４４０℃。
【００５８】
〔比較例１〕
Ｐｂ（ＺｒyＴｉ1-y）Ｏ3（ｙ＝０．４）からなる厚み２５０ｎｍ強誘電体層を、成膜速度０．１７ｎｍ／秒で形成した以外は実施例１と同様にして容量素子を作製した。
【００５９】
〔素子特性〕
図４に、実施例１、２及び比較例１の容量素子のヒステリシス特性および電流電圧特性を示す。図４（a-1）及び（a-2）はそれぞれ、実施例１の容量素子のヒステリシス特性および電流電圧特性を示し、図４（b-1）及び（b-2）はそれぞれ、実施例２の容量素子のヒステリシス特性および電流電圧特性を示し、図４（c-1）及び（c-2）はそれぞれ、比較例１の容量素子のヒステリシス特性および電流電圧特性を示す。電流電圧特性を示す図４（a-2）、（b-2）及び（c-2）はそれぞれ、＋１０Ｖと−１０Ｖの電圧を印加した場合の電流の絶対値を示す。ヒステリシス特性を示す図４（a-1）、（b-1）及び（c-1）はそれぞれ、±２．５Ｖ、±３．０Ｖ、±４．０Ｖ、±５．０Ｖの両極性の単発電圧掃引で得られたヒステリシス（シングルショットヒステリシス）を重ね合わせて示したものである。
【００６０】
電流電圧特性を示す図４（a-2）〜（c-2）から明らかなように、比較例１の容量素子はリーク電流が生じているのに対して、実施例１、２の容量素子はリーク電流が抑制されていることがわかる。また、実施例１、２のヒステリシス特性は、比較例１の容量素子と同等であり、ヒステリシス特性、すなわち残留分極値を劣化させることなく、リーク電流を抑制できたことがわかる。
【００６１】
図５に、実施例２の容量素子に±３．３Ｖのパルス電圧を所定の回数印加した後に、＋３Ｖ、−３Ｖでそれぞれ反転、非反転の電荷量を測定した結果を示す。図中の黒塗りプロットは＋３Ｖにおける反転、非反転の電荷量、白抜きプロットは−３Ｖにおける反転、非反転の電荷量に対応する。１０8回まで、その反転電荷および非反転電荷はほとんど劣化しないため、本発明によれば分極反転繰り返しによる読み出し電荷の劣化を起こすことなく、リーク電流を抑制できたことがわかる。
【００６２】
【発明の効果】
以上の説明から明らかなように本発明によれば、残留分極値を低下させることなくリーク電流が抑制された強誘電体容量素子が提供できるため、信頼性および容量特性に優れた半導体記憶装置を提供することができる。特にリーク電流が抑制されたことにより、容量特性の低電圧化を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置における容量素子の説明図である。
【図２】本発明の半導体記憶装置における容量素子の説明図である。
【図３】本発明の半導体記憶装置における容量素子の説明図である。
【図４】実施例および比較例の容量素子のヒステリシス特性および電流電圧特性を示す図である。
【図５】実施例の容量素子の分極反転繰り返し特性を示す図である。
【符号の説明】
１０１ 下部電極
１０２ 成長核層
１０３ 上部電極
１１１ 第１の強誘電体層
１１２ 第２の強誘電体層
１２１ 第１の強誘電体層
１２２ 第２の強誘電体層
１３１ 第１の強誘電体層
１３２ 第２の強誘電体層
１３３ 第３の強誘電体層
【発明の属する技術分野】
本発明は、強誘電体容量素子を有する半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体の分極特性を利用した容量素子を備えた不揮発性半導体記憶装置が活発に研究開発されている。
【０００３】
この不揮発性半導体記憶装置に用いられる強誘電体材料は、ペロブスカイト構造を有する結晶であり、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3で表されるチタン酸ジルコン酸鉛（ＰＺＴ）が代表的なものとして知られている。
【０００４】
従来、このような強誘電体を用いた容量素子としては、例えば特許文献１（特開２０００−３１３９９号公報）に、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3からなる誘電体が２つの電極に挟まれた構造を有し、Ｚｒの組成比ｘが前記電極近くで前記誘電体中央部より小さい誘電体素子が開示されている。そして、この構成によれば、電極付近においては格子マッチングに優れた組成、誘電体中央部においては分極特性に優れた組成とすることで、残留分極を向上させ、かつ膜剥がれのない誘電体を実現できると記載されている。
【０００５】
また、特許文献２（特開２０００−６７６５０号公報）には、単結晶基板上に形成された導電性薄膜、および前記導電性薄膜上に形成されたペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3系強誘電体薄膜を含み、前記強誘電体薄膜は、前記導電性薄膜との界面から膜厚方向に向かって漸次Ｚｒ成分が増加する第１層と、前記第１層上に形成されＺｒ成分が一定の第２層とで形成され、前記第１層と第２層との境界部において両層の組成がほぼ等しい、強誘電体薄膜素子が開示されている。そして、この構成によれば、配向性が良好で結晶欠陥が少ない強誘電体薄膜を有する強誘電体薄膜素子が提供できると記載されている。
【０００６】
一方、特許文献３（特開２０００−５８５２５号公報）には、有機金属気相成長法によって、低温で成膜でき、下層のプラグや配線、トランジスタを劣化させることなく、配向性および結晶性に優れたＰＺＴ等の強誘電体膜を形成する方法が開示されている。具体的には、導電性材料上に第１の成膜条件でペロブスカイト型結晶構造の初期核形成を行い、第２の成膜条件でこの初期核上にさらにペロブスカイト型結晶構造の膜成長を行う。その際、第１の成膜条件において、第２の成膜条件と比較してＺｒの供給量を減らした条件で或いはＺｒの原料ガスを供給しない条件で初期核形成を行っている。
【０００７】
【特許文献１】
特開２０００−３１３９９号公報
【特許文献２】
特開２０００−６７６５０号公報
【特許文献３】
特開２０００−５８５２５号公報
【０００８】
【発明が解決しようとする課題】
さらに特願平２００１−３３６０８３号には、上記特許文献３に記載の成膜方法において導電性材料上に形成された初期核とその上に形成された強誘電体膜との界面における格子歪みを低減することを目的として、強誘電体膜のＺｒ／Ｔｉ比を下部電極側から上部電極側へ増加させることが記載されている。Ｚｒ／Ｔｉ比を下部電極側において小さくすることで格子歪みを低減し、上部電極側へかけて増加させることで抗電界の増大を抑えている。
【０００９】
しかしながら、上記のいずれの技術においても、強誘電体膜中に、Ｚｒ／Ｔｉ比が当該強誘電体膜の厚さ方向の中央部より小さい領域を有するため、リーク電流が増加する課題を有している。
【００１０】
そこで本発明の目的は、残留分極値を低下させることなくリーク電流が抑えられた強誘電体容量素子を有する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、一般式ＡＢＯ3で表され、Ａ格子を占めるＡ元素として鉛（Ｐｂ）を含有し、Ｂ格子を占めるＢ元素としてジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含有するペロブスカイト型結晶構造を有する強誘電体層と、該強誘電体層を挟んで配置された下部電極および上部電極とを有する容量素子を有する半導体記憶装置において、
前記強誘電体層は、Ｔｉに対するＺｒの比率（Ｚｒ／Ｔｉ比）が前記下部電極側および上部電極側のいずれにおいても当該強誘電体層の厚さ方向の中央部のＺｒ／Ｔｉ比と同等以上である領域を有し、前記下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比が前記中央部のＺｒ／Ｔｉ比より大きいことを特徴とする半導体記憶装置に関する。
【００１２】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第１の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１３】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第２の強誘電体層のＺｒ／Ｔｉ比が前記第１の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１４】
また本発明は、前記強誘電体層が、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成された第２の強誘電体層と、該第２の強誘電体層上に形成され前記上部電極に隣接する第３の強誘電体層とを有し、前記第１及び第３の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きいことを特徴とする上記の半導体記憶装置に関する。
【００１５】
また本発明は、前記下部電極上にペロブスカイト型結晶構造を有する成長核層を有し、該成長核層を介して前記強誘電体層が形成されている上記の半導体記憶装置に関する。
【００１６】
また本発明は、上記のいずれかの半導体記憶装置の製造方法であって、
下部電極用の導電膜を形成する工程と、
前記導電膜を形成した後に有機金属気相成長法により前記強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後に上部電極形成用の導電膜を形成する工程とを有する半導体記憶装置の製造方法に関する。
【００１７】
また本発明は、前記強誘電体膜の形成工程において、下部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする上記の半導体記憶装置の製造方法に関する。
【００１８】
また本発明は、前記強誘電体膜の形成工程において、上部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする上記の半導体記憶装置の製造方法に関する。
【００１９】
また本発明は、前記強誘電体膜の形成工程において、当該強誘電体膜の組成を膜厚方向に沿って制御するために原料供給量を変化させる際、形成中の膜表面に原料が供給されない待機工程を設けることなく連続的に成膜することを特徴とする上記の半導体記憶装置の製造方法に関する。
【００２０】
【発明の実施の形態】
本発明における強誘電体層は、一般式ＡＢＯ3で表され、Ａ格子を占めるＡ元素として鉛（Ｐｂ）を含有し、Ｂ格子を占めるＢ元素としてジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含有するペロブスカイト型結晶構造を有する材料（以下「Ｐｂ系誘電体材料」という）で形成される。
【００２１】
このＰｂ系誘電体材料としては、一般式（Ｐｂ1-xＭx）（ＺｒyＴｉ1-y）Ｏ3で表され、式中のx及びｙがそれぞれ０≦ｘ＜１及び０＜ｙ＜1の範囲にあるものを用いることができる。式中のＭとしては、Ｌａ、Ｌｉ、Ｎａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ及びＢｉから選ばれる少なくとも一種が挙げられる。所望の素子特性を得る点から、式中のxが０≦ｘ≦０．２の範囲にあるものが好ましく、特にｘ＝０、すなわち一般式Ｐｂ（ＺｒyＴｉ1-y）Ｏ3で表されるものが好ましい。式中のｙは、所望の素子特性、特にリーク電流を抑制する点から０．３以上が好ましく、０．３５以上がより好ましく、一方、十分な残留分極値を得る点から０．８以下が好ましく、０．７以下がより好ましい。
【００２２】
また本発明の強誘電体層は、Ｔｉに対するＺｒの比率（原子数比、以下「Ｚｒ／Ｔｉ比」という）が下部電極側および上部電極側のいずれの領域においても当該強誘電体層の厚さ方向の中央部と同等以上であり、下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比が中央部のＺｒ／Ｔｉ比より大きい。これらの下部電極側、上部電極側および中央部の領域はいずれも層状の形態をとることができる。
【００２３】
このような強誘電体層としては下記の積層形態が挙げられる。
（１）下部電極側の領域のＺｒ／Ｔｉ比が強誘電体層中央部のＺｒ／Ｔｉ比より大きく、その中央部から上部電極側にかけてＺｒ／Ｔｉ比が一定である形態。
（２）上部電極側の領域のＺｒ／Ｔｉ比が強誘電体層中央部のＺｒ／Ｔｉ比より大きく、その中央部から下部電極側にかけてＺｒ／Ｔｉ比が一定である形態。
（３）上部電極側および下部電極側の領域のＺｒ／Ｔｉ比がいずれも中央部のＺｒ／Ｔｉ比より大きい形態。
【００２４】
上記の積層形態（１）〜（３）に対応する例として、それぞれ図１〜図３に示す構造を挙げることができる。図１〜図３のそれぞれにおいて、（ａ）は容量素子の断面図を示し、（ｂ）はその断面図の厚さ方向の位置を縦軸としＺｒ含有比率を横軸にとったグラフを示す。
【００２５】
図１は、積層形態（１）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、前記の下部電極側領域に相当するＺｒ／Ｔｉ比が一定の第１の強誘電体層１１１が設けられ、その上にＺｒ／Ｔｉ比が一定の第２の強誘電体層１１２が形成されている。上部電極１０３は、この第２の強誘電体層１１２上に配置されている。そして図１（ｂ）に示すように、第１の強誘電体層１１１のＺｒ／Ｔｉ比は第２の強誘電体層１１１より大きく設定されている。
【００２６】
図２は、積層形態（２）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、Ｚｒ／Ｔｉ比が一定の第１の強誘電体層１２１が設けられ、その上に前記の上部電極側領域に相当するＺｒ／Ｔｉ比が一定の第２の強誘電体層１２２が形成されている。上部電極１０３は、この第２の強誘電体層１２２上に配置されている。そして図２（ｂ）に示すように、第２の強誘電体層１２２のＺｒ／Ｔｉ比は第１の強誘電体層１２１より大きく設定されている。
【００２７】
図３は、積層形態（３）に対応する構造例を示し、下部電極１０１上に形成された成長核層１０２上に、前記の下部電極側領域に相当するＺｒ／Ｔｉ比が一定の第１の強誘電体層１３１が設けられ、その上に前記の中央部に相当するＺｒ／Ｔｉ比が一定の第２の強誘電体層１３２が形成され、その上に前記の上部電極側領域に相当するＺｒ／Ｔｉ比が一定の第３の強誘電体層１３３が形成されている。上部電極１０３は、この第３の強誘電体層１３３上に配置されている。そして図３（ｂ）に示すように、第１及び第３の強誘電体層１３１、１３３のＺｒ／Ｔｉ比はいずれも第２の強誘電体層１３２より大きく設定されている。
【００２８】
強誘電体層の上部電極側、下部電極側および中央部の領域におけるＺｒ／Ｔｉ比はそれぞれ膜厚方向に沿って一定であっても変化していてもよいが、成膜条件の制御の点から、図１〜３に示すように各領域において膜厚方向に沿って一定の領域を有することが好ましい。また、強誘電体層のＺｒ／Ｔｉ比は、厚さ方向に沿って、電極側領域と他の領域との境界付近において図１〜図３に示すように段階的に変化してもよいし、なめらかに連続的に変化していてもよい。Ｚｒ／Ｔｉ比が段階的に変化する場合であっても、Ｚｒ／Ｔｉ比が異なる領域間は連続的に形成されていることが好ましい。
【００２９】
強誘電体層の中央部のＺｒ／Ｔｉ比に対する上部電極側領域または下部電極側領域のＺｒ／Ｔｉ比の比率は、所望の素子特性を得る点から１．０５〜２．０が好ましく、１．１〜１．８がより好ましい。
【００３０】
上部電極側領域または下部電極側領域のＺｒの含有比率（原子数比）は、［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比として、０．３〜０．８の範囲内で適宜設定することができ、好ましくは０．４〜０．７、さらに好ましくは０．４〜０．６の範囲内で設定することができる。このような上部電極側領域および下部電極側領域の厚みはそれぞれ１０〜１００ｎｍ、好ましくは２０〜８０ｎｍの範囲で適宜設定することができる。この厚みが薄すぎるとリーク電流を十分に抑制できなくなり、厚すぎると所望の残留分極値が得られなくなる傾向がある。
【００３１】
強誘電体層の中央部におけるＺｒの含有比率は、［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比として、０．２〜０．７の範囲内で適宜設定することができ、好ましくは０．３〜０．６、さらに好ましくは０．３〜０．５の範囲内で設定することができる。このような強誘電体層中央部の領域の厚みは５０〜４００ｎｍ、好ましくは１００〜３００ｎｍの範囲で適宜設定することができる。この厚みが薄すぎると所望の残留分極値が得られなくなる傾向があり、厚すぎると低電圧領域における残留分極値が十分に得られなくなるおそれがある。
【００３２】
強誘電体層全体の厚みに対する上部電極側領域と下部電極側領域との合計厚みの比は、強誘電体層の各領域のＺｒ／Ｔｉ比に応じて適宜設定されるが、リーク電流の抑制と十分な残留分極値を得る点から、例えば０．０５〜０．５、好ましくは０．１〜０．５、あるいは０．１〜０．４の範囲内で設定することができる。
【００３３】
なお、強誘電体層のＺｒ／Ｔｉ比が膜厚方向に連続的に変化する場合、上部電極側、下部電極側および中央部の領域に係る上記の厚みの範囲およびＺｒ／Ｔｉ比（あるいはＺｒ含有比率）の範囲は、各領域に含まれるＺｒ／Ｔｉ比が一定である部分に係る範囲を示す。
【００３４】
本発明における強誘電体層は、その上部電極側領域および下部電極側領域がそれぞれ、上部電極および下部電極に隣接するように配置されていることが好ましい。ただし、下部電極側領域については、後述の成長核層を形成する場合、下部電極と下部電極側領域との間に成長核層が介在するように配置されていることが好ましい。
【００３５】
強誘電体層は、化学気相成長法（ＣＶＤ法）や、ゾルゲル法、スパッタリング法、レーザーアブレーション法等によって形成することができるが、膜厚の均一性やステップカバレッジに優れるＣＶＤ法が好ましい。ＣＶＤ法の中でも、特に有機金属気相成長法（ＭＯＣＶＤ法）が好ましい。
【００３６】
強誘電体層を挟んで配置される下部電極および上部電極は、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ、ＲｕＯ2）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2）、白金（Ｐｔ）、金（Ａｕ）、窒化チタン（ＴｉＮ）等を主成分とする電極を用いることができる。これらの電極は、ＣＶＤ法やスパッタリング法等により形成することができる。
【００３７】
次に、上述の強誘電体層、下部電極および上部電極を備えた容量素子を有する半導体記憶装置の製造方法について説明する。
【００３８】
まず、トランジスタ等の能動素子が形成された半導体基板上に設けられた第１の層間絶縁膜上に下部電極を形成する。その際、例えば、バリア膜としてＴｉＮ膜またはＴｉとＴｉＮとの積層膜（例えば、Ｔｉ／ＴｉＮ／Ｔｉ積層膜）をスパッタリング法により形成し、その上に下部電極形成用の例えばＲｕからなる厚み１００ｎｍ程度の導電膜をスパッタリング法またはＣＶＤ法により形成することができる。下部電極を形成するためのパターニングは、この導電膜形成後に行ってもよいし、強誘電体膜および上部電極形成用の導電膜を形成した後に一括でパターニングを行ってもよい。また、下部電極は、第１の層間絶縁膜内に設けられ能動素子に導通するプラグに電気的に接続されるように配置される。
【００３９】
次に、下部電極形成用の導電膜上あるいはパターニングされた下部電極上に、ＭＯＣＶＤ法により、厚み１〜１０ｎｍ程度、例えば５ｎｍの成長核層を形成し、次いでこの成長核層上に、厚み５０〜５００ｎｍ程度、例えば２５０ｎｍの前述の強誘電体層を形成するための強誘電体膜を形成する。次に、この強誘電体膜上に、上部電極形成用の例えばＲｕからなる厚み１００ｎｍ程度の導電膜をスパッタリング法またはＣＶＤ法により形成する。その後、ドライエッチングにより、バリア膜、下部電極用導電膜、強誘電体膜および上部電極用導電膜をパターニングして、あるいは既に下部電極が形成されている場合は強誘電体膜および上部電極用導電膜をパターニングして、下部電極、成長核層、強誘電体層および上部電極からなる容量素子が形成される。
【００４０】
以上のようにして形成された容量素子上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に上部電極へ電気的に通じるプラグを形成し、次いでこのプラグに導通する配線を形成する。
【００４１】
以下、ＭＯＣＶＤ法を用いた強誘電体膜の形成方法についてさらに説明する。
【００４２】
有機金属原料は、室温では固体または液体のものが多いため、固体または液体の原料を用いる場合は、通常、これらの原料を加熱により気化し、必要によりキャリアガスとともに、基板を載置した真空容器（成長槽）内へ輸送する。成膜中の真空容器内は所定の減圧下に保たれ、所定の温度に加熱された基板上に成膜することができる。このような処理は、公知のＭＯＣＶＤ用気相成長装置を用いて行うことができる。その際、原料ガス組成比の制御の点から、原料供給系および真空容器の内壁温度を、原料が内壁上で凝集しない十分な脱離速度（蒸気圧）を持つ温度以上で且つ分解する温度以下に制御することが好ましい。
【００４３】
ＭＯＣＶＤ法を用いる強誘電体膜の形成は、下層のプラグや配線、トランジスタを劣化させることなく、配向性および結晶性に優れた強誘電体膜を形成する点から４５０℃以下で成膜することが好ましく、一方、十分な成膜速度や膜質を得る点から３００℃以上で成膜することが好ましく、３５０℃以上がより好ましい。特に４５０℃以下で成膜を行うときは、成膜初期においてできるだけ結晶性の良好な成長核を形成することが望ましい。このような成長核を形成するためには、下部電極上に成長核層を形成した後に強誘電体膜を成長することが重要である。この成長核層の形成は、上記の強誘電体膜の成膜温度の範囲で実施することができる。
【００４４】
このような成長核層には、前述のＰｂ系誘電体材料であって［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］）比が０．１５以下のものを用いることができ、結晶性の点からＺｒを全く含まない材料が好ましい。例えばチタン酸鉛（ＰｂＴｉＯ3）を用いることができる。また、この成長核層は、下部電極の全体を覆った連続膜としてもよいが、高密度に複数形成された島状であることが好ましい。また成長核層の厚みは１〜１０ｎｍの範囲にあることが好ましい。このような成長核層の形成により、電界の偏りや誘電率の低下が抑えられ、また配向性や結晶粒径の制御が容易になる。
【００４５】
ＭＯＣＶＤの原料としては、例えば、Ｐｂ用にビスジピバロイルメタナート鉛（Ｐｂ（ＤＰＭ）2）、Ｔｉ用にチタンイソプロポキシド（Ｔｉ（ＯｉＰｒ）4）、Ｚｒ用にジルコニウムブトキシド（Ｚｒ（ＯｔＢｕ）4）、酸化剤として二酸化窒素（ＮＯ2）を用いることができる。
【００４６】
これらの原料を用いて、成長核層としてチタン酸鉛からなる層、強誘電体膜としてＰｂ（ＺｒyＴｉ1-y）Ｏ3膜を形成する場合は、例えば次にようにして成膜することができる。
【００４７】
まず、真空容器内へ、下部電極用導電膜が形成された基板を設置する。成膜中の真空容器内のガスの全圧を例えば５０mTorr（６．７Ｐａ）、基板温度を４５０℃以下に保持する。本発明の製造方法における成膜温度は、成長核層および強誘電体膜の形成工程を通して、必ずしも一定である必要はなく、例えば、成長核層の形成を比較的低温で実施し、強誘電体膜の形成を成長核層の形成温度より高温で実施することができる。
【００４８】
次に、Ｐｂ（ＤＰＭ）2を、真空容器内へ所定の流量で所定時間供給し、続いてＰｂ（ＤＰＭ）2を供給しながらＮＯ2を所定の流量で所定時間供給し、引き続きそのままの状態でＴｉ（ＯｉＰｒ）4の供給を開始する。この状態で所定時間保持し、複数の島状構造を有する成長核層を基板上に形成する。
【００４９】
次に、原料供給条件を変更し、Ｐｂ（ＤＰＭ）2、Ｚｒ（ＯｔＢｕ）4、Ｔｉ（ＯｉＰｒ）4、及びＮＯ2をそれぞれ所定の流量で供給し、所定時間保持して所定の厚みの強誘電体膜を形成する。その際、形成しようとする前述の積層形態（１）〜（３）に応じて、原料供給量比および供給時間を変更してそれぞれ各領域のＺｒ／Ｔｉ比と厚みを調整する。
【００５０】
強誘電体膜の形成が終了した後、その上に上部電極形成用の導電膜をスパッタリング法またはＣＶＤ法等により形成する。
【００５１】
本発明の製造方法における成長核層および強誘電体膜の形成工程においては、少なくとも強誘電体膜の形成工程において、Ｚｒ／Ｔｉ比が異なる領域を形成するために原料供給量等の成膜条件を変更する際に、形成中の膜表面に原料が供給されない待機工程を設けることなく連続的に成膜を行うことが好ましい。連続的な成膜を行うことにより、形成中の膜表面からのＡ元素の脱離が抑制され、結晶性の優れた強誘電体膜を形成することができる。成長核層の形成から強誘電体膜の形成へ成膜条件を変更するときにおいても連続的に成膜することもできる。
【００５２】
また、強誘電体膜の形成工程においては、下部電極側領域および上部電極側領域の少なくとも一方の成膜速度を、当該強誘電体膜の厚さ方向の中央部の成膜速度より低くすることが好ましい。特に、Ｚｒ／Ｔｉ比が大きい電極側領域を形成するときはＺｒ／Ｔｉ比が比較的小さい他の領域を形成するときより成膜速度を低くすることが好ましい。これによりＺｒ／Ｔｉ比にかかわらず結晶性を向上させることができる。生産性の点から、Ｚｒ／Ｔｉ比を大きくする電極側領域のみ成膜速度を低くし、Ｚｒ／Ｔｉ比が比較的小さい他の領域の成膜速度は結晶性を低下させない範囲内でできるだけ高くすることが好ましい。例えば、図１に示す構成においては、第１の強誘電体層１１１の成膜速度は第２の強誘電体層１１２の成膜速度より低いことが好ましい。図２に示す構成においては、第２の強誘電体層１２２の成膜速度は第１の強誘電体層１２１の成膜速度より低いことが好ましい。図３に示す構成においては、第１及び第３の強誘電体層１３１、１３３の成膜速度が第２の強誘電体層１３２の成膜速度より低いことが好ましい。電極側領域の成膜速度、特にＺｒ／Ｔｉ比の大きい電極側領域の成膜速度は、十分な結晶性を得る点から、０．１５ｎｍ／秒未満が好ましく、０．１ｎｍ／秒以下がより好ましく、生産性の点から０．０１ｎｍ／秒以上が好ましく、０．０５ｎｍ／秒以上がより好ましい。Ｚｒ／Ｔｉ比の比較的小さい他の領域の成膜速度は、生産性の点から０．１ｎｍ／秒以上が好ましく、０．１５ｎｍ／秒以上がより好ましく、結晶性の点から０．５ｎｍ／秒以下が好ましく、０．３ｎｍ／秒以下がより好ましい。
【００５３】
【実施例】
以下、実施例を挙げてさらに説明するが本発明はこれらに限定されるものではない。
【００５４】
〔実施例１〕
上述の方法に従って、図１に示す積層構造をする下記の容量素子を作製した。
【００５５】
上部電極：厚み１００ｎｍのＲｕ膜、
下部電極：厚み１００ｎｍのＲｕ膜、
成長核層：厚み５ｎｍのチタン酸鉛（ＰｂＴｉＯ3）成長核層、成膜温度３６０℃、
第１の強誘電体層：厚み５０ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．５）、成膜速度＝０．０９ｎｍ／秒、成膜温度４４０℃、
第２の強誘電体層：厚み２００ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．４）、成膜速度＝０．１７ｎｍ／秒、成膜温度４４０℃。
【００５６】
〔実施例２〕
上述の方法に従って、図２に示す積層構造をする下記の容量素子を作製した。
【００５７】
上部電極：厚み１００ｎｍのＲｕ膜、
下部電極：厚み１００ｎｍのＲｕ膜、
成長核層：厚み５ｎｍのチタン酸鉛（ＰｂＴｉＯ3）成長核層、成膜温度３６０℃、
第１の強誘電体層：厚み２００ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．４）、成膜速度＝０．１７ｎｍ／秒、成膜温度４４０℃、
第２の強誘電体層：厚み５０ｎｍのＰｂ（ＺｒyＴｉ1-y）Ｏ3層（ｙ＝０．５）、成膜速度＝０．０９ｎｍ／秒、成膜温度４４０℃。
【００５８】
〔比較例１〕
Ｐｂ（ＺｒyＴｉ1-y）Ｏ3（ｙ＝０．４）からなる厚み２５０ｎｍ強誘電体層を、成膜速度０．１７ｎｍ／秒で形成した以外は実施例１と同様にして容量素子を作製した。
【００５９】
〔素子特性〕
図４に、実施例１、２及び比較例１の容量素子のヒステリシス特性および電流電圧特性を示す。図４（a-1）及び（a-2）はそれぞれ、実施例１の容量素子のヒステリシス特性および電流電圧特性を示し、図４（b-1）及び（b-2）はそれぞれ、実施例２の容量素子のヒステリシス特性および電流電圧特性を示し、図４（c-1）及び（c-2）はそれぞれ、比較例１の容量素子のヒステリシス特性および電流電圧特性を示す。電流電圧特性を示す図４（a-2）、（b-2）及び（c-2）はそれぞれ、＋１０Ｖと−１０Ｖの電圧を印加した場合の電流の絶対値を示す。ヒステリシス特性を示す図４（a-1）、（b-1）及び（c-1）はそれぞれ、±２．５Ｖ、±３．０Ｖ、±４．０Ｖ、±５．０Ｖの両極性の単発電圧掃引で得られたヒステリシス（シングルショットヒステリシス）を重ね合わせて示したものである。
【００６０】
電流電圧特性を示す図４（a-2）〜（c-2）から明らかなように、比較例１の容量素子はリーク電流が生じているのに対して、実施例１、２の容量素子はリーク電流が抑制されていることがわかる。また、実施例１、２のヒステリシス特性は、比較例１の容量素子と同等であり、ヒステリシス特性、すなわち残留分極値を劣化させることなく、リーク電流を抑制できたことがわかる。
【００６１】
図５に、実施例２の容量素子に±３．３Ｖのパルス電圧を所定の回数印加した後に、＋３Ｖ、−３Ｖでそれぞれ反転、非反転の電荷量を測定した結果を示す。図中の黒塗りプロットは＋３Ｖにおける反転、非反転の電荷量、白抜きプロットは−３Ｖにおける反転、非反転の電荷量に対応する。１０8回まで、その反転電荷および非反転電荷はほとんど劣化しないため、本発明によれば分極反転繰り返しによる読み出し電荷の劣化を起こすことなく、リーク電流を抑制できたことがわかる。
【００６２】
【発明の効果】
以上の説明から明らかなように本発明によれば、残留分極値を低下させることなくリーク電流が抑制された強誘電体容量素子が提供できるため、信頼性および容量特性に優れた半導体記憶装置を提供することができる。特にリーク電流が抑制されたことにより、容量特性の低電圧化を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置における容量素子の説明図である。
【図２】本発明の半導体記憶装置における容量素子の説明図である。
【図３】本発明の半導体記憶装置における容量素子の説明図である。
【図４】実施例および比較例の容量素子のヒステリシス特性および電流電圧特性を示す図である。
【図５】実施例の容量素子の分極反転繰り返し特性を示す図である。
【符号の説明】
１０１ 下部電極
１０２ 成長核層
１０３ 上部電極
１１１ 第１の強誘電体層
１１２ 第２の強誘電体層
１２１ 第１の強誘電体層
１２２ 第２の強誘電体層
１３１ 第１の強誘電体層
１３２ 第２の強誘電体層
１３３ 第３の強誘電体層
Claims (16)
- 一般式ＡＢＯ3で表され、Ａ格子を占めるＡ元素として鉛（Ｐｂ）を含有し、Ｂ格子を占めるＢ元素としてジルコニウム（Ｚｒ）及びチタン（Ｔｉ）を含有するペロブスカイト型結晶構造を有する強誘電体層と、該強誘電体層を挟んで配置された下部電極および上部電極とを有する容量素子を有する半導体記憶装置において、
前記強誘電体層は、その厚さ方向における中央部分において、Ｔｉに対するＺｒの比率（Ｚｒ／Ｔｉ比）が一定値を有する中央部を有し、さらに、前記強誘電体層は、前記下部電極側および上部電極側のいずれにおいても当該強誘電体層の厚さ方向の中央部のＺｒ／Ｔｉ比の前記一定値と同等以上である領域を有し、さらに、前記下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比が前記中央部のＺｒ／Ｔｉ比の前記一定値より大きいことを特徴とする半導体記憶装置。 - 前記中央部のＺｒ／Ｔｉ比に対する、前記下部電極側および上部電極側の少なくとも一方の領域のＺｒ／Ｔｉ比の比率が１．０５〜２．０の範囲にある、請求項１に記載の半導体記憶装置。
- 前記中央部のＺｒ含有比率（［Ｚｒ］／（［Ｚｒ］＋［Ｔｉ］））が０．２〜０．７の範囲にある、請求項１又は２に記載の半導体記憶装置。
- 前記強誘電体層全体の厚みＴ１に対する、前記中央部のＺｒ／Ｔｉ比より大きいＺｒ／Ｔｉ比を持つ領域の合計厚みＴ２の比率（Ｔ２／Ｔ１）が０．０５〜０．５の範囲にある、請求項１から３のいずれか一項に記載の半導体記憶装置。
- 前記強誘電体層は、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第１の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きい、請求項１から４のいずれか一項に記載の半導体記憶装置。
- 前記強誘電体層は、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成され前記上部電極に隣接する第２の強誘電体層とを有し、前記第２の強誘電体層のＺｒ／Ｔｉ比が前記第１の強誘電体層のＺｒ／Ｔｉ比より大きい、請求項１から４のいずれか一項に記載の半導体記憶装置。
- 前記第１及び第２の強誘電体層のＺｒ／Ｔｉ比はそれぞれ厚さ方向に沿って一定である、請求項５又は６に記載の半導体記憶装置。
- 前記強誘電体層は、前記下部電極上に形成された第１の強誘電体層と、該第１の強誘電体層上に形成された第２の強誘電体層と、該第２の強誘電体層上に形成され前記上部電極に隣接する第３の強誘電体層とを有し、前記第１及び第３の強誘電体層のＺｒ／Ｔｉ比が前記第２の強誘電体層のＺｒ／Ｔｉ比より大きい、請求項１から４のいずれか一項に記載の半導体記憶装置。
- 前記第１、第２及び第３の強誘電体層のＺｒ／Ｔｉ比はそれぞれ厚さ方向に沿って一定である、請求項８に記載の半導体記憶装置。
- 前記強誘電体層が、一般式Ｐｂ（ＺｒyＴｉ1-y）Ｏ3（０＜ｙ＜１）で表されるペロブスカイト型結晶構造を有する強誘電体層である、請求項１〜９のいずれか一項に記載の半導体記憶装置。
- 前記下部電極上にペロブスカイト型結晶構造を有する成長核層を有し、該成長核層を介して前記強誘電体層が形成されている、請求項１〜１０のいずれか一項に記載の半導体記憶装置。
- 請求項１〜１０のいずれか一項に記載の半導体記憶装置の製造方法であって、
下部電極用の導電膜を形成する工程と、
前記導電膜を形成した後に有機金属気相成長法により前記強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後に上部電極形成用の導電膜を形成する工程とを有する半導体記憶装置の製造方法。 - 前記強誘電体膜の形成工程において、下部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
- 前記強誘電体膜の形成工程において、上部電極側の領域を形成する際の成膜速度を、当該強誘電体膜の厚さ方向の中央部を形成する際の成膜速度より遅くすることを特徴とする請求項１２又は１３に記載の半導体記憶装置の製造方法。
- 前記強誘電体膜の形成工程において、当該強誘電体膜の組成を膜厚方向に沿って制御するために原料供給量を変化させる際、形成中の膜表面に原料が供給されない待機工程を設けることなく連続的に成膜することを特徴とする請求項１２、１３又は１４に記載の半導体記憶装置の製造方法。
- 前記下部電極用の導電膜を形成した後に有機金属気相成長法により成長核層を形成し、該成長核層を形成した後に前記強誘電体膜を形成する、請求項１２から１５のいずれか一項に記載の半導体記憶装置の製造方法。
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