KR100434709B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 내에 기판 일부분과 콘택되는 콘택플러그를 형성하는 단계와, 상기 층간절연막 상에 상기 콘택플러그와 콘택되게 폴리실리콘 재질의 하부전극을 형성하는 단계와, 상기 하부전극 표면을 질화 처리하는 단계와, 상기 질화 처리된 하부전극 상에 유전체막으로서 YON과 Al₂O₃의 적층막으로 이루어진 유전체막을 형성하는 단계와, 상기 유전체막이 형성된 기판 결과물을 열처리하는 단계와, 상기 열처리된 유전체막 상에 상부전극을 형성하는 단계를 포함하며, 본 발명에 따르면, 유전체막을 25 정도의 고유전율을 갖는 YON과 누설 전류 특성이 우수한 Al₂O₃의 적층막으로 형성함으로써 소자 동작을 일정하게 유지하는데 필요한 일정량 이상의 충전용량을 용이하게 확보할 수 있음은 물론 누설 전류 특성을 개선시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 안정된 소자 동작을 유지하는데 필요한 충전용량을 확보하면서 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있음은 주지의 사실이다. 그런데, 상기 셀 크기의 감소는 캐패시터 면적 감소를 수반하고, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지는 바, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.

이에, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다. 이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.

예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등 3차원 구조의 하부전극은 전극 표면적의 확대를 통한 충전용량의 증대를 꾀한 것이고, Ta₂O₅및 BST 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 꾀한 것이며, 그리고, 박막의 ONO막(산화막/질화막/산화막)은 유전체막의 두께 감소를 통한 충전용량의 증대를 꾀한 것이다.

여기서, 상기 유전체막의 두께를 감소시키는 방식은 그 한계가 있으므로, 충전용량을 증대시키기 위한 최근의 노력은 전극 표면적을 확대시키거나 고유전율의 유전체막을 개발하는 방향으로 진행되고 있으며, 특히, 상기 전극 표면적의 확대또한 공정상의 어려움을 나타내고 있는 바, 새로운 고유전 물질을 제공하기 위한 다각적인 연구가 활발하게 진행되고 있는 실정이다.

그러나, 충전용량의 증대를 위해 제안된 Ta₂O₅및 BST와 같은 고유전 물질은 물질 특성상 그 형성이 까다로울 뿐만 아니라 하부전극과의 계면 불량으로 인해 누설 전류를 야기하는 등 캐패시터의 신뢰성 저하를 초래하므로 그 이용에 어려움이 있다. 결국, 종래 기술로는 소자의 고집적화에 상응하여 소자 동작에 필요한 일정량 이상의 충전용량을 확보는데 어려움이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 안정된 소자 동작에 필요한 충전용량을 확보하면서 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : 비트라인

3 : 층간절연막 4 : 질화막

5 : 제1콘택홀 6 : 콘택플러그

7 : 희생산화막 8 : 제2콘택홀

9 : 폴리실리콘막 10 : 하부전극

11 : 유전체막 11a : YON막

11b : Al₂O₃막 12 : 상부전극

20 : 캐패시터

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계; 상기 층간절연막 내에 기판 일부분과 콘택되는 콘택플러그를 형성하는 단계; 상기 층간절연막 상에 상기 콘택플러그와 콘택되게 폴리실리콘 재질의 하부전극을 형성하는 단계; 상기 하부전극 표면을 질화 처리하는 단계; 상기 질화 처리된 하부전극 상에 유전체막으로서 YON과 Al₂O₃의 적층막으로 이루어진 유전체막을 형성하는 단계; 상기 유전체막이 형성된 기판 결과물을 열처리하는 단계; 및 상기 열처리된 유전체막 상에 상부전극을 형성하는단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 하부전극을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계; 상기 희생산화막을 식각하여 콘택플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 희생산화막 상에 폴리실리콘막을 증착하는 단계; 상기 희생산화막 상에 증착된 폴리실리콘막 부분을 제거하는 단계; 및 상기 희생산화막을 제거하는 단계를 포함한다.

상기 희생산화막은 5000∼20000Å의 두께로 증착한다.

상기 폴리실리콘막을 증착하는 단계는 500∼550℃의 온도 및 0.5∼1torr의 압력하에서 SiH₄가스를 800∼1200sccm 정도 흘려주어 증착하며, 100∼300Å은 도핑된 폴리실리콘막으로 증착하고, 그 다음, 100∼500Å은 비도핑된 폴리실리콘막으로 증착하고, 상기 도핑된 폴리실리콘막의 증착은 800∼1200sccm의 SiH₄가스를 흘려주면서 150∼250sccm의 PH₃가스를 흘려주는 방식으로 수행한다.

상기 하부전극 표면을 질화 처리하는 단계는 NH₃플라즈마 처리로 수행하며, 상기 NH₃플라즈마 처리는 300∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1.2torr로 유지하며, RF 파워를 10∼500W로 하고, 반응가스인 NH₃가스를 10∼500sccm 흘려주면서 10∼60초 동안 수행한다.

상기 YON막은 PECVD 공정, ALD 공정 또는 ICE 공정 중의 어느 하나, 바람직하게, 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 챔버 내에 이트륨 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 흘려주는 PECVD 공정을 통해 10∼100Å의 두께로 증착한다.

상기 YON막을 증착하는 단계 후, 그리고, 상기 Al₂O₃막을 증착하는 단계 전, 상기 YON막 내의 질소(N₂) 함량 증대를 위한 N₂O 플라즈마 열처리를 수행하는 단계를 더 포함하며, 상기 N₂O 플라즈마 열처리는 700∼850℃의 온도에서 60∼180초 동안 N₂O 가스를 1∼10slm으로 흘려주는 급속열처리 방식으로 수행한다.

상기 Al₂O₃막은 기판 온도를 250∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1torr로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 반응 물질로서 H₂O를 10∼500sccm 정도 흘려주면서 (CH₃)₃Al을 소오스로 하여 기화시키는 방식을 통해 50∼150Å의 두께로 증착한다.

상기 유전체막이 형성된 기판 결과물을 열처리하는 단계는 퍼니스 진공 (Furnace Vaccum) N₂열처리 또는 N₂분위기의 급속열처리로 수행하며, 상기 퍼니스 진공 N₂열처리는 500∼650℃의 온도에서 5∼60분 동안 수행한다.

본 발명에 따르면, 유전체막을 25 정도의 고유전율을 갖는 YON과 누설 전류 특성이 우수한 Al₂O₃의 적층막으로 형성함으로써, 고용량을 물론 누설 전류 특성을 매우 용이하게 확보할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 비트라인(2)을 포함한 소정의 하지층이 구비된 반도체 기판(1) 상에 층간절연막(3)을 증착하고, 그 표면 상에 베리어막으로서 질화막(4)을 증착한다. 그런다음, 상기 질화막(4) 및 층간절연막(3)의 일부분을 국부적으로 식각하여 기판(1)의 소정 부분, 예컨데, 트랜지스터의 소오스 영역을 노출시키는 제1콘택홀(5)을 형성한다.

도 1b를 참조하면, 제1콘택홀(5)이 매립되도록 상기 질화막(4) 상에 플러그용 도전막, 예컨데, 폴리실리콘막을 증착하고, 그런다음, 상기 폴리실리콘막을 과도 에치백(over etch back)하여 상기 제1콘택홀(5) 내에 캐패시터용 콘택플러그(6)를 형성한다.

도 1c를 참조하면, 콘택플러그(6) 및 질화막(5) 상에 5000∼20000Å의 두께로 희생산화막(7)을 증착한다. 그런다음, 공지의 공정에 따라 희생산화막(7)을 식각하여 콘택플러그(6) 및 이에 인접된 질화막 부분을 노출시키는 제2콘택홀(8)을 형성하고, 이어서, 상기 제2콘택홀(8)의 표면 및 희생산화막(7) 상에 하부전극용 도전막, 바람직하게, 폴리실리콘막(9)을 증착한다.

여기서, 상기 희생산화막(7)의 증착 후에는 SiON의 반사방지막 또는 하드마스크막을 증착함이 바람직하다. 또한, 상기 폴리실리콘막(9)은 500∼550℃의 온도 및 0.5∼1torr의 압력하에서 SiH₄가스를 800∼1200sccm 정도 흘려주어 증착하며, 특히, 그 증착시 100∼300Å 정도는 PH₃가스를 150∼250sccm 정도 흘려주어 도핑된 폴리실리콘막으로 증착하고, 그 다음, 100∼500Å 정도는 상기 PH₃가스를 흘려주지 않은 상태로 도핑되지 않은 폴리실리콘막으로 증착한다.

도 1d를 참조하면, 제2콘택홀을 매립하도록 상기 폴리실리콘막 상에 감광막(도시안됨)을 도포한 상태에서, 상기 기판 결과물에 대해 CMP(Chemical Mechanical Polishing) 공정을 행하여 희생산화막 상에 증착된 폴리실리콘막 부분을 제거하고, 그런다음, 제2콘택홀 내에 잔류된 감광막과 희생산화막을 제거하여 실린더 구조를 갖는 폴리실리콘 재질의 하부전극(10)을 형성한다.

여기서, 상기 하부전극(10)은 실린더 구조로 형성하였지만, 핀 구조 등의 3차원 구조로 형성 가능하며, 특히, 충전용량의 증대를 위해 표면에 반구형 실리콘을 형성할 수도 있다. 또한, 상기 하부전극(10)은 폴리실리콘 재질이 아닌 금속 재질로 형성하는 것도 가능하다.

계속해서, 폴리실리콘 재질의 하부전극(10)에 대한 NH₃플라즈마 처리를 수행하여 그 표면을 질화(nitridation)시킨다. 여기서, 상기 NH₃플라즈마 처리는 기판 온도를 저온인 300∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1.2torr로 유지하며, RF 파워를 10∼500W로 하고, 반응가스인 NH₃가스를 10∼500sccm 정도 흘려주면서 10∼60초 동안 수행한다.

도 1e를 참조하면, PECVD(Plasma Enhanced Chemcial Vapor Deposition) 공정, ALD(Atomic Layer Deposition) 공정 또는 ICE(Ionized Cluster Beam) 증착 공정중 어느 하나, 예컨데, PECVD 공정으로 상기 질화 처리된 하부전극(10)을 포함한 기판 결과물 상에 25 정도의 고유전율을 갖는 YON(Yttrium Oxynitride)막(11a)을 증착한다. 여기서, 상기 YON막(11a)의 증착은 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 챔버 내에 이트륨 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 정도 흘려주는 방식으로 수행하며, 바람직하게, 10∼100Å의 두께로 증착한다.

그 다음, 상기 YON 박막(11) 내의 질소(N₂) 함량을 증가시키기 위해 상기 기판 결과물에 대해서 N₂O 플라즈마 열처리를 수행한다. 상기 N₂O 플라즈마 열처리는, 바람직하게, 700∼850℃의 온도에서 60∼180초 동안 N₂O 가스를 1∼10slm 정도 흘려주는 급속열처리(Rapid Thermal Annealing) 방식으로 수행한다.

도 1f를 참조하면, 상기 YON막(11a) 상에 PECVD 공정을 통해 Al₂O₃막(11b)을 증착하며, 이를 통해, 상기 YON막(11a)과 Al₂O₃막(11b)의 적층막으로 이루어진 유전체막(11)을 형성한다. 여기서, 상기 Al₂O₃막(11b)은 기판 온도를 250∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1torr로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 반응 물질로서 H₂O를 10∼500sccm 정도 흘려주면서 (CH₃)₃Al을 소오스로 하여 기화시키는 방식으로 증착하며, 바람직하게, 50∼150Å의 두께로 증착한다.

그 다음, YON막(11a) 및 Al₂O₃막(11b) 내의 탄소(C) 및 불순물을 제거하면서 박막의 결정화 및 증가된 질소(N₂) 함량을 유지하기 위해서 상기 기판 결과물에 대해 500∼650℃의 온도에서 5∼60분 동안 퍼니스 진공(Furnace Vaccum) N₂열처리를 수행한다. 이때, 상기 퍼니스 진공 N₂열처리 대신에 N₂분위기의 급속열처리를 수행하는 것도 가능하다.

도 1g를 참조하면, YON막(11a)과 Al₂O₃막(11b)의 적층막으로 이루어진 유전체막(11) 상에 상부전극용 도전막, 예컨데, 폴리실리콘막을 증착한다. 그런다음, 상기 폴리실리콘막과 Al₂O₃막(11b) 및 YON막(11a)을 패터닝하여 폴리실리콘막 재질의 상부전극(12)을 형성하고, 이를 통해, 본 발명에 따른 YON막(11a)과 Al₂O₃막(11b)의 적층막으로 이루어진 유전체막(11)을 구비한 캐패시터(20)를 완성한다.

여기서, 본 발명에 따른 캐패시터는 유전체막으로서 25 정도의 고유전율을 갖는 YON막과 계면 특성 및 누설 전류 특성이 우수한 Al₂O₃막의 적층막을 적용함으로써, 4∼6 정도의 유전율을 갖는 ONO막이 적용된 종래의 캐패시터에 비해 상기 Al₂O₃막에 의해 누설 전류 특성을 개선하면서 상기 YON막에 의해 충전용량을 증대시킬 수 있다.

이상에서와 같이, 본 발명은 유전체막으로서 고유전율의 YON막과 누설 전류 특성이 우수한 Al₂O₃막의 적층막을 이용하기 때문에 소자 동작 특성을 일정하게 유지하는데 필요한 일정량 이상의 충전용량을 매우 용이하게 확보할 수 있음은 물론 누설 전류 특성 또한 개선시킬 수 있으며, 따라서, 고집적 소자의 제조를 가능하게 할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (16)

1. 소정의 하지층이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계;

   상기 층간절연막 내에 기판 일부분과 콘택되는 콘택플러그를 형성하는 단계;

   상기 층간절연막 상에 상기 콘택플러그와 콘택되게 폴리실리콘 재질의 하부전극을 형성하는 단계;

   상기 하부전극 표면을 질화 처리하는 단계;

   상기 질화 처리된 하부전극 상에 유전체막으로서 YON과 Al₂O₃의 적층막으로 이루어진 유전체막을 형성하는 단계;

   상기 유전체막이 형성된 기판 결과물을 열처리하는 단계; 및

   상기 열처리된 유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 하부전극을 형성하는 단계는

   상기 콘택플러그를 포함한 층간절연막 상에 희생산화막을 증착하는 단계; 상기 희생산화막을 식각하여 상기 콘택플러그 및 그 인접 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 희생산화막 상에 폴리실리콘막을 증착하는 단계; 상기 희생산화막 상에 증착된 폴리실리콘막 부분을 제거하는 단계; 및 상기 희생산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 2 항에 있어서, 상기 희생산화막은 5000∼20000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 2 항에 있어서, 상기 폴리실리콘막을 증착하는 단계는, 500∼550℃의 온도 및 0.5∼1torr의 압력하에서 SiH₄가스를 800∼1200sccm 정도 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 2 항 또는 제 4 항에 있어서, 상기 폴리실리콘막을 증착하는 단계는

   100∼300Å은 도핑된 폴리실리콘막으로 증착하고, 그 다음, 100∼500Å은 비도핑된 폴리실리콘막으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 5 항에 있어서, 상기 도핑된 폴리실리콘막의 증착은, 800∼1200sccm의 SiH₄가스를 흘려주면서 150∼250sccm의 PH₃가스를 흘려주어 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 1 항에 있어서, 상기 하부전극 표면을 질화 처리하는 단계는, NH₃플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
8. 제 7 항에 있어서, 상기 NH₃플라즈마 처리는, 기판 온도를 300∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1.2torr로 유지하며, RF 파워를 10∼500W로 하고, 반응가스인 NH₃가스를 10∼500sccm 흘려주면서 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
9. 제 1 항에 있어서, 상기 YON막을 증착하는 단계는, PECVD 공정, ALD 공정 및 ICE 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
10. 제 1 항 또는 제 9 항에 있어서, 상기 YON막을 증착하는 단계는, 챔버 내의 압력을 0.1∼1.2torr로 유지하고, 기판 온도를 250∼500℃로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 챔버 내에 이트륨 가스를 소정 양만큼 흘려주면서 반응가스인 NH₃가스 및 O₂가스를 각각 10∼100sccm 흘려주어 10∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
11. 제 1 항에 있어서, 상기 YON막을 증착하는 단계 후, 상기 Al₂O₃막을 증착하는 단계 전, 상기 YON막 내의 질소(N₂) 함량 증대를 위한 N₂O 플라즈마 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
12. 제 11 항에 있어서, 상기 N₂O 플라즈마 열처리는

    700∼850℃의 온도에서 60∼180초 동안 N₂O 가스를 1∼10slm으로 흘려주는 급속열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
13. 제 1 항에 있어서, 상기 Al₂O₃막을 증착하는 단계는

    기판 온도를 250∼500℃로 유지하고, 챔버 내의 압력을 0.1∼1torr로 유지하며, RF 파워를 10∼500W로 하는 조건하에서 반응 물질로서 H₂O를 10∼500sccm 정도 흘려주면서 (CH₃)₃Al을 소오스로 하여 기화시키는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
14. 제 1 항 또는 제 13 항에 있어서, 상기 Al₂O₃막은 50∼150Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
15. 제 1 항에 있어서, 상기 유전체막이 형성된 기판 결과물을 열처리하는 단계는, 퍼니스 진공 N₂열처리 또는 N₂분위기의 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
16. 제 15 항에 있어서, 상기 퍼니스 진공 N₂열처리는

    500∼650℃의 온도에서 5∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.