KR20040106950A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 콘택홀을 갖는 제1 층간 절연막을 형성하는 단계, 상기 콘택홀의 하부 영역에 콘택 플러그를 형성하는 단계, 상기 콘택홀이 충진되도록 TaN 산소 베리어를 형성하는 단계, 상기 TaN 산소 베리어 및 그 주변 영역을 노출시키는 하부 전극 영역이 한정된 제2 층간 절연막을 형성하는 단계, 상기 결과물을 질소 포함 분위기에서 열처리하여, 결과물 표면에 실리콘 질산화막을 형성하는 단계, 상기 실리콘 질산화막 상부에 하부 전극용 도전층을 형성하는 단계, 상기 하부 전극용 도전층을 상기 실리콘 질산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계, 상기 하부 전극 표면에 유전막을 형성하는 단계, 및 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함한다.

Description

반도체 메모리 소자 및 그 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 하부 전극의 스텝 커버리지 특성을 개선할 수 있는 반도체 메모리 소자 및그 제조 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 캐패시터의 유전막의 등가 산화막 두께(Tox)의 감소가 요구되며, 보다 신뢰성있는 소자를 제조하기 위해서 바이어스 전압에 따른 ΔC의 감소 및 누설 전류와 같은 전기적 특성 개선이 요구된다.
이러한 특성을 개선하기 위하여는 캐패시터의 하부 전극을 금속막으로 증착하고 있다. 금속막으로 하부 전극을 형성하면, 유전막이 금속막의 배향성을 따라 증착되어 유전 상수가 증대된다. 또한, 금속 물질은 기존의 하부 전극 물질인 폴리실리콘막보다 일함수가 크므로, 유전막의 등가 산화막 두께(Tox)를 감소시킬 수 있으며, 동일한 등가 산화막 두께를 갖는 유전막에서 누설 전류를 줄일 수 있다는 장점을 갖는다.
이와같이, 캐패시터의 하부 전극을 금속막으로 형성하는 경우, 하부 전극과 소오스 영역과 콘택되는 패드간을 연결하는 플러그와 하부 전극 사이에 오믹 콘택층 및 산화 방지막을 개재하여야 한다.
종래의 오믹 콘택층 및 산화 방지막은 다음과 같은 방식으로 형성된다.
우선, 폴리실리콘막으로 플러그를 형성한다음, 플러그 표면에 Ti층을 증착한다. 그후, 플러그와 Ti층을 반응시켜, 오믹 콘택층으로의 TiSix층을 형성한다. 그후, CVD(chemical vapor deposition) 방식 및 PVD(physical vapor deposition) 방식에 의하여 TiN층을 증착한다.
그러나, 종래의 오믹 콘택층 및 산화 방지막을 형성하는 방법은, 오믹 콘택층을 형성하기 위한 Ti층 형성 공정, 플러그 물질과 Ti층을 반응시키기 위한 열처리 공정, CVD 방식으로 TiN층을 형성하는 공정 및 PVD 방식으로 TiN층을 형성하는 공정등 다소 많은 수의 공정이 요구된다.
한편, 상기 하부 전극용 금속막은 층간 절연막 및 산화 방지막이 형성된 플러그 상부에 형성되는데, 상기 층간 절연막과 플러그의 물성이 상이함으로 인하여, 층간 절연막 상에서의 금속막의 증착 속도와, 플러그 상에서의 금속막의 증착 속도가 상이해진다. 이로 인하여, 하부 전극용 금속막 증착시 스텝 커버리지(step coverage) 특성을 확보하기 어려우며, 표면이 거칠어질 수 있다.
따라서, 본 발명의 목적은 공정을 단순화시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 하부 전극의 스텝 커버리지 특성을 확보할 수 있는 반도체 메모리 소자를 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1 층간 절연막
115 : 콘택홀 120 : 콘택 플러그
130 :TaN 산소 베리어 135 : 질산화막
140 : 에치 스톱퍼 150 : 제2 층간 절연막
160 : 하부 전극 170 : 유전막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되며, 소정 부분에 콘택 플러그가 형성된 제1 층간 절연막, 상기 콘택 플러그와 전기적으로 콘택되는 하부 전극을 포함하는 제2 층간 절연막, 상기 하부 전극 상부에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함하며, 상기 콘택 플러그와 상기 하부 전극 사이에는 산소의 확산을 차단하기 위하여, TaN 물질로 된 베리어가 형성되어 있고, 상기 하부 전극과 제 1, 제2 층간 절연막 및 상기 TaN 베리어 사이에 하부 전극 증착 속도 조절층이 개재되어 있다. 상기 하부 전극 증착 속도 조절층은 실리콘 질산화막이다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 콘택홀을 갖는 제1 층간 절연막을 형성하는 단계, 상기 콘택홀의 하부 영역에 콘택 플러그를 형성하는 단계, 상기 콘택홀이 충진되도록 TaN 산소 베리어를 형성하는 단계, 상기 TaN 산소 베리어 및 그 주변 영역을 노출시키는 하부 전극 영역이 한정된 제2 층간 절연막을 형성하는 단계, 상기 결과물을 질소 포함 분위기에서 열처리하여, 결과물 표면에 실리콘 질산화막을 형성하는 단계, 상기 실리콘 질산화막 상부에 하부 전극용 도전층을 형성하는 단계, 상기 하부 전극용 도전층을 상기 실리콘 질산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계, 상기 하부 전극 표면에 유전막을 형성하는 단계, 및 상기 유전막 상부에 상부 전극을 형성하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하여, 반도체 기판(100) 예를 들어, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성되어 있는 실리콘 기판 상부에 제1 층간 절연막(110)을 증착한다. 그후, 반도체 기판(100)의 소정 영역, 예를 들어, 모스 트랜지스터의 소오스 영역(도시되지 않음), 또는 소오스 영역과 콘택되는 콘택 패드(도시되지 않음)가 노출되도록 층간 절연막(110)을 식각하여, 콘택홀(115)을 형성한다. 그후, 콘택홀(115)이 충진되도록 도전층, 예를 들어, 도핑된 폴리실리콘막을 증착한 다음, 도핑된 폴리실리콘막을 제1 층간 절연막(110) 표면이 노출되도록 화학적 기계적 연마 또는 에치백과 같은 평탄화 공정을 실시하여, 콘택홀(115)내부에 콘택 플러그(120)를 형성한다. 이때, 콘택 플러그(120)의 표면이 제1 층간 절연막(110)의 높이보다 낮도록 과도하게 연마 또는 에치백시켜줌이 바람직하다. 이에따라, 콘택홀(115)의 상부 영역(117)은 콘택 플러그(120)에 의하여 채워지지 않는다.
다음, 콘택 플러그(120) 표면에 발생될 수 있는 자연 산화막을 제거하기 위하여, HF 용액 또는 BOE(buffered oxide etchant)에 의하여 결과물을 세정한다. 그후, 콘택 플러그 표면을 질화시키기 위하여, 500 내지 800℃의 온도 범위에서 NH3가스 분위기로 RTP하거나, 플라즈마 분위기에서 300 내지 500℃의 온도로 질화시킬 수 있다.
그후, 도 1b에 도시된 바와 같이, 제1 층간 절연막(110) 상부에 산소 베리어 금속막으로서, TaN막을 상기 콘택홀(115)의 상부 영역이 충진되도록 증착한다. 이때, TaN막은 다음과 같은 방식으로 형성될 수 있다. 즉, 반응로내에 탄탈륨 소스와 질소 소스를 공급한 상태에서 반응로내의 압력을 0.1 내지 3torr 정도, 온도를 350 내지 450℃의 온도를 유지하여 형성한다. 이때, 탄탈륨 소스는 TaCl5를 140℃ 이상으로 유지되는 기화시켜서 제공되고, 질소 소스로는 NH3가스를 10 내지 1000sccm 정도 공급하여 제공된다. 또한, 상기 반응로가 PECVD(plasma enhanced chemical vapor deposition)인 경우, RF 파워는 50 내지 400W를 유지한다. 다음, TaN막을 제1 층간 절연막(110) 표면이 노출되도록 화학적 기계적 연마 또는 에치백등과 같은 평탄화를 실시하여, 콘택홀(115) 상부 영역(117)에 TaN 산소 베리어(130)를 형성한다.
다음, 도 1c에 도시된 바와 같이, 결과물 상부에 에치 스톱퍼(140) 및 제2 층간 절연막(150)을 순차적으로 형성한다. 이때, 에치 스톱퍼(140)는 예를 들어, 실리콘 질화막이 이용될 수 있고, 제 1 및 제2 층간 절연막(110,150)으로는 실리콘 산화물질이 이용될 수 있다. 그후, 콘택 플러그(120)상의 산소 베리어(130) 및 그 주변부가 노출되도록 제2 층간 절연막(150) 및 에치 스톱퍼(140)를 식각하여, 하부 전극 영역을 한정한다.
그후, 하부 전극 물질을 형성하기 전에, 하부 전극용 도전층의 증착 속도를 균일화하기 위하여 결과물 표면, 즉 제2 층간 절연막(150) 상부 및 측부, 에치 스톱퍼(140) 측부, 제1 층간 절연막(130) 표면 및 산소 베리어(130) 표면을 질소 가스 포함 분위기에서 열처리한다. 이에따라, 결과물 표면에는 박막의 실리콘 질산화막(SiON:135)이 형성된다. 이때, 상기 질소 열처리 공정은 500 내지 800℃의 온도에서 NH3가스 분위기로 20 내지 120초 동안 진행되는 RTP(rapid thermal processing)일 수 있다. 또한, 상기 열처리 공정은 300 내지 500℃의 온도 및 NH3가스 분위기에서 20 내지 120초동안 200 내지 1000W의 전력을 공급하여 진행되는 플라즈마 어닐링 공정일 수 있다.
그후, 도 1c에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 하부 전극용 도전층으로서, TiN막을 증착한다. 이때, TiN막이 증착되는 결과물 표면에는 박막의 실리콘 질산화막(135)이 형성되어 있으므로, 하부 물성에 상관없이 TiN막이 고른 증착 속도로 증착된다. 이에따라, 하부 전극용 도전층, 즉, TiN막의 스텝 커버리지 및 표면 모폴로지 특성이 개선된다.
이때, TiN막은 0.1 내지 10 torr의 압력 및 500 내지 650℃의 온도하에서 티타늄 소스 및 질소 소스를 공급하여 형성된다. 이때, 티타늄 소스로는 TiCl4가 이용될 수 있고, 질소 소스로는 NH3가 이용될 수 있다. 또한, 상기 TiN막은 예를 들어, 200 내지 400Å 두께로 형성한다. 다음, TiN막을 제2 층간 절연막(150) 표면이 노출되도록 화학적 기계적 연마 또는 에치백등으로 평탄화하여, 콘케이브(concave) 형태의 하부 전극(160)을 형성한다.
그후, 도 1d에 도시된 바와 같이, 하부 전극(160) 표면에 유전막(170)을 증착한다. 이때, 유전막(170)으로는 고 유전율을 가지는 HfO2/Al2O3/HfO2막을 이용할 수 있다.
여기서, HfO2의 소스로는 Hf(NEtMe)4성분이 이용되고, 그 외, 운반 가스로는 Ar 가스가 이용되고, 산화제로를 O3성분이 이용될 수 있으며, 퍼지 가스로는 N2가스가 이용된다. 또한, HfO2막 증착시 기판의 온도는 250 내지 500℃ 정도가 적당하고, 챔버의 압력은 0.1 내지 1torr를 유지한다. 이러한 조건 하에서, Hf 소스(Hf(NEtMe)4)를 Ar(150-250sccm 공급)에 의하여 0.1 내지 10초 동안 공급하는 단계, N2가스를 200 내지 400sccm 정도의 양으로 3 내지 10초 동안 퍼지하는 단계, 산화제(O3)를 50 내지 200sccm의 유량으로 3 내지 10초 공급하는 단계, 및 N2가스를 50 내지 200sccm 정도 공급하여 퍼지하는 단계를 반복 실시하여, HfO2막을 형성한다. 이러한 HfO2막은 예를 들어 30 내지 40Å 두께로 형성한다.
HfO2막 상부에 Al2O3막을 형성한다. Al2O3막의 소스로는 TMA[Al(CH3)3]가 이용될 수 있고, Al2O3막을 형성하기 위한 기판의 온도는 250 내지 500℃의 온도가 적당하며, 챔버의 압력은 0.1 내지 1torr를 유지함이 바람직하다. 이러한 Al2O3막은, 먼저, Al 소스(TMA[Al(CH3)3])를 운반 가스인 Ar(20 내지 100sccm)에 의하여, 0.1 내지 10초 동안 공급하는 단계, N2가스를 50 내지 300sccm 정도의 양으로 0.1 내지 5초 동안 퍼지하는 단계, 산화제(O3)를 200 내지 500sccm의 유량으로 3 내지 10초 공급하는 단계, 및 N2가스를 300 내지 1000 sccm 정도 공급하여 퍼지하는 단계를 반복 실시하여, Al2O3막을 형성한다. 이러한 Al2O3막은 예를 들어 5 내지 20Å 두께로 형성한다. 그후, Al2O3막 상부에 상기와 같은 방법 및 두께로 HfO2막을 증착하여 유전막을 완성한다.
다음, 유전막(170) 상부에 상부 전극(180)을 형성한다. 상부 전극(180)은 예를 들어, TiN 물질로 형성될 수 있으며, 상기 TiN 물질은 CVD 방식 및 PVD 방식에 의하여 유전막(170) 표면에 형성된다.
본 발명은 상기한 실시예에만 국한되는 것은 아니다. 예를 들어, 본 발명의 하부 및 상부 전극은 TiN막으로 구성하였지만, 그 외의 귀금속막으로도 하부 및 상부 전극을 형성할 수 있고, 유전막 역시 HfO2/Al2O3/HfO2막 뿐만 아니라, Ta2O5, PZT등과 같은 고유전막을 사용하여도 무관하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극과 텅스텐 플러그 사이의 산소 확산 베리어로서, TaN막을 사용하므로써, TiN으로 산소 베리어를 형성하는 경우보다 공정을 단순화할 수 있다.
더구나, 본 발명에 있어서, 하부 전극용 도전층을 증착하기 전에, 하부 전극용 도전층이 증착될 결과물 표면을 질소 분위기에서 열처리하여, 결과물 표면에 박막의 실리콘 질산화막을 형성한다. 이에따라, 하부 전극용 도전층이 증착될 결과물 표면에 동일한 층으로 형성됨에 따라, 하부 전극용 도전층의 증착 속도가 균일화되어, 스텝 커버리지 특성 및 표면 모폴로지 특성을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (9)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되며, 소정 부분에 콘택 플러그가 형성된 제1 층간 절연막;
    상기 콘택 플러그와 전기적으로 콘택되는 하부 전극을 포함하는 제2 층간 절연막;
    상기 하부 전극 상부에 형성되는 유전막; 및
    상기 유전막 표면에 형성되는 상부 전극을 포함하며,
    상기 콘택 플러그와 상기 하부 전극 사이에는 산소의 확산을 차단하기 위하여, TaN 물질로 된 베리어가 형성되어 있고,
    상기 하부 전극과 제 1, 제2 층간 절연막 및 상기 TaN 베리어 사이에 하부 전극 증착 속도 조절층이 개재되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부 전극 증착 속도 조절층은 실리콘 질산화막인 것을 특징으로 하는 반도체 메모리 소자.
  3. 반도체 기판 상에 콘택홀을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 콘택홀의 하부 영역에 콘택 플러그를 형성하는 단계;
    상기 콘택홀이 충진되도록 TaN 산소 베리어를 형성하는 단계;
    상기 TaN 산소 베리어 및 그 주변 영역을 노출시키는 하부 전극 영역이 한정된 제2 층간 절연막을 형성하는 단계;
    상기 결과물을 질소 포함 분위기에서 열처리하여, 결과물 표면에 실리콘 질산화막을 형성하는 단계;
    상기 실리콘 질산화막 상부에 하부 전극용 도전층을 형성하는 단계;
    상기 하부 전극용 도전층을 상기 실리콘 질산화막 표면이 노출되도록 평탄화하여, 하부 전극을 형성하는 단계;
    상기 하부 전극 표면에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 콘택 플러그를 형성하는 단계와, 상기 TaN 산소 베리어를 형성하는 단계 사이에, 상기 콘택 플러그 표면에 자연 산화막을 제거하는 단계, 및 상기 콘택 플러그 표면을 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 TaN 산소 베리어를 형성하는 단계는,
    350 내지 450℃의 온도 및 0.1 내지 3torr 압력하에서, 탄탈륨 소스 및 질소 소스를 공급하여, TaN막을 증착하는 단계; 및
    상기 TaN막을 상기 제1 층간 절연막이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 질소 포함 분위기에서 열처리하는 단계는, 500 내지 800℃의 온도에서 NH3가스 분위기로 20 내지 120초 동안 RTP 하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 질소 포함 분위기에서 열처리하는 단계는, 300 내지 500℃의 온도 및 NH3가스 분위기에서 20 내지 120초동안 200 내지 1000W의 전력을 공급하여 플라즈마 어닐링하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 3 항에 있어서,
    상기 하부 전극 및 상부 전극 중 적어도 하나는 TiN 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제 3 항에 있어서,
    상기 유전막은 HfO2/Al2O3/HfO2막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124322B1 (ko) * 2010-04-12 2012-03-27 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000038514A (ko) * 1998-12-08 2000-07-05 윤종용 누설 전류 특성이 개선된 디램 셀 캐패시터의제조 방법
KR20020008536A (ko) * 2000-07-21 2002-01-31 박종섭 반도체 소자의 캐패시터 제조 방법
KR20030002129A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 캐패시터의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000038514A (ko) * 1998-12-08 2000-07-05 윤종용 누설 전류 특성이 개선된 디램 셀 캐패시터의제조 방법
KR20020008536A (ko) * 2000-07-21 2002-01-31 박종섭 반도체 소자의 캐패시터 제조 방법
KR20030002129A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 캐패시터의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124322B1 (ko) * 2010-04-12 2012-03-27 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법

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