KR20000038514A - 누설 전류 특성이 개선된 디램 셀 캐패시터의제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 누설 전류 특성이 개선된 고집적 디램용 셀 캐패시터의 제조 방법을 제공한다.
본 발명에 따른 셀 캐패시터의 제조 방법은 유전막 형성 단계에서 최종 절연막의 표면을 질화처리 함으로써 캐패시터 하부 전극의 상부 및 층간절연막의 상부에 각각 형성되는 유전막의 두께를 균일하게 유지한다.
본 발명에 따른 셀 캐패시터의 제조 방법은 하부 전극 및 층간절연막 상부에 형성된 유전막의 두께를 균일하게 함으로써, 그 경계면에 형성되는 국부 전계의 집중 문제를 해결하고 이로 인한 누설 전류의 발생을 억제하는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 고집적 반도체 디램용 셀 캐패시터의 제조 방법에 관한 것이다.
반도체 집적회로 공정 기술이 발달함에 따라 반도체 기판 상에 제조되는 소자의 최소 선폭 길이(minimum feature size)는 더욱 미세화되고, 단위 면적당 집적도는 증가하고 있다. 한편, 메모리 셀의 집적도가 증가함에 따라서 전하 저장용 셀 캐패시터가 점유할 수 있는 공간은 더욱 좁아지게 되므로, 단위 면적당 정전 용량이 증대된 셀 캐패시터의 개발이 필수적이다.
일반적으로, 디램(DRAM) 제조를 위해서 셀 캐패시터는 스택 구조(stacked structure) 또는 트렌치 구조(trench structure)로서 구현할 수 있는데, 본 발명은 스택형 캐패시터에 있어서 누설 전류를 최소화 하기 위한 제조 방법에 관한 발명이다.
스택형 캐패시터 구조는 층간절연막(interlayer dielectric; ILD)에 매몰 콘택(buried contact)을 형성하고, 박스(box) 또는 내부 실린더(inner cylinder) 등의 형태로 스택형 캐패시터를 형성한다. 이와 같은 스택형 캐패시터는 하부 전극을 형성하고, 하부 전극 상부에 캐패시터 유전막을 증착한 후 상부 전극을 형성하는 단계로 구성된다. 스택형 캐패시터에 관한 제조 방법은 미합중국 특허 제5,061,650호, 제5,170,233호 및 제5,741,734호 등에 상술되어 있다.
그러나, 종래 기술에 따른 스택형 캐패시터의 제조 방법은 유전막 증착 단계에 있어서, 하부의 층간절연막(ILD)과 캐패시터 하부 전극 상에서의 핵 생성 시간의 차이로 인하여 증착 되는 두께가 서로 불균일하게 된다. 그 결과, 층간절연막과 하부 전극 사이에 증착되는 유전막의 두께 차이로 인하여, 그 경계면에 국부적인 전계가 집중되고 누설 전류가 증가하는 문제점이 발생하게 된다.
이와 같은 유전막 두께 차이로 인한 누설 전류 발생은, 미세 소자 제작이 요구되는 차세대 고집적 디램의 경우 유전막의 두께를 박막화시킴에 따라서 더욱 심각하게 발생하게 된다.
따라서, 본 발명의 제1 목적은 스택형 캐패시터에 있어서 유전막의 누설 전류 문제를 해결하기 위한 셀 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 하부 전극과 층간절연막의경계면에 국부 전계가 집중되는 문제점을 해결하기 위한 셀 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 디램 셀 캐패시터를 제조하기 위한 유전막 증착 단계에서 하부 전극과 층간절연막 상부에 형성되는 유전막 두께의 차이를 해소하기 위한 셀 캐패시터의 제조 방법을 제공한다.
제1도는 층간절연막과 하부 전극의 상부에 유전막을 형성하는 단계를 나타낸 공정 단면도.
제2a도는 종래 기술에 따라 유전막을 형성하는 경우, 초기 핵 형성 시간의 차이로 인하여 층간절연막 상부에 유전막이 형성되지 않음을 나타내는 도면.
제2b도는 본 발명에 따라 질화처리를 한 경우, 하부 전극과 층간절연막의 상부에 형성된 균일한 두께의 유전막을 나타낸 도면.
제3도는 본 발명에 따라 질화처리를 한 경우 측정된 유전막의 두께의 증착 시간 의존성을 나타낸 도면.
＜도면 주요 부분에 대한 부호의 설명＞
100 : 기판
101 : 제1 층간절연막
102 : 매몰 콘택
103 : 하부 전극
104 : 제2 층간절연막
105 : 유전막
106 : 하부 전극과 층간절연막의 경계면
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 매몰 콘택을 형성하는 단계; 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 식각하여 상기 매몰 콘택과 접속이 되도록 캐패시터 하부 전극을 형성하는 단계; 상기 제2 층간 절연막의 표면을 질화처리 하는 단계; 상기 캐패시터 하부 전극 및 상기 제2 층간절연막의 상부에 유전막을 증착하는 단계를 포함하는 셀 캐패시터의 제조 방법을 제공한다.
이하, 본 발명에 따른 반도체 장치의 제조 방법을 첨부하는 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 바람직한 실시예에 따른 셀 캐패시터를 나타낸 도면이다. 제1도를 참조하면, 반도체 기판(100) 상에 제1 층간절연막(101)이 형성되어 있다. 제1 층간절연막(101)에는 매몰 콘택(buried contact; 102)이 형성되어 있으며, 매몰 콘택(102) 상부에는 셀 캐패시터의 하부 전극으로서 스토리지 노드(103)가 형성되어 있다.
또한, 제1 층간절연막(101) 상부에는 제2 층간절연막(104)이 형성되어 있고, 스토리지 노드(103) 및 제2 층간절연막(104)의 상부에는 셀 캐패시터용 유전막(105)이 형성되어 있다.
본 발명에 따른 바람직한 실시예로서, 제1 및 제2 층간절연막은 실리콘 산화막 또는 실리콘 질화막 등을 사용할 수 있다. 또한, 본 발명에 따른 바람직한 실시예로서, 셀 캐패시터의 하부 전극(103)의 형태는 박스(box)형 또는 내부 실린더(inner cylinder) 구조 등을 사용할 수 있다.
제2a도 및 제2b도는 각각 종래 기술에 따른 셀 캐패시터의 제조 방법과 본 발명에 따른 셀 캐패시터 제조 시의 초기 유전막 증착 핵 생성 단계를 나타낸 도면이다.
제2a도를 참조하면, 종래 기술에 따라 셀 캐패시터의 하부 전극(103) 및 층간절연막(104) 상부에 유전막을 증착하는 초기 핵 생성 단계를 나타낸 도면으로서, 하부 전극(103)으로 폴리실리콘을 사용하고 유전막(105)으로 오산화이탄탈륨막(Ta2O5)을 사용한다. 또한, 층간절연막(104)으로 실리콘 산화막이 형성되어 있다.
이 경우, 실리콘 산화막 층간절연막(104) 상부에서 소요되는 오산화이탄탈륨막의 핵 생성 시간은 하부 전극(103) 상부에서의 핵 생성 시간에 비하여 상대적으로 길다. 따라서, 고집적 디램 셀 캐패시터에서 요구되는 매우 얇은 두께의 유전막을 증착하고자 할 경우 제2a도에 도시한 바와 같이 하부 전극(103)의 상부에는 유전막이 형성되지만, 층간절연막(104) 상부에는 유전막이 형성되지 않는다.
제2b도를 참조하면, 본 발명에서는 종래 기술의 문제점을 해결하기 위해서 질화가스를 이용하여 유전막 증착 시에 최종 층간절연막(104)을 질화처리 함으로써 층간절연막(104)과 하부 전극(103) 사이의 경계면(106)에 있어서의 유전막 증착 두께의 차이를 억제한다. 본 발명에 따른 양호한 실시예로서, 최종 층간절연막을 질화처리 하는 방법은 급속 열질화처리(rapid thermal nitridation: RTN) 또는 암모니아 플라즈마 방법으로 수행할 수 있다.
제3도는 본 발명에 따라 층간절연막 표면을 질화처리한 경우, 하부 전극과 층간절연막 상부에 증착된 유전막 두께의 차이가 종래 기술에 따른 유전막에 비해 개선된 것을 나타낸 도표이다.
제3도를 참조하면, 종래 기술에 따라 오산화이탄탈륨막을 하부 전극(103)과 층간절연막(104) 상부에 증착한 경우, 하부 전극 상에 형성된 오산화이탄탈륨막의 두께(122)는 층간절연막 상부에 형성된 유전막(120)의 두께에 비해 현저하게 두꺼운 것을 확인할 수 있다.
이에 반하여, 본 발명에 따른 유전막 형성 방법은 제3도에 도시한 바와 같이 층간절연막 표면의 질화처리로 인한 핵생성 시간의 감소 효과로 하부 전극 상의 유전막 두께(122)와 거의 동일한 두께를 얻을 수 있다.
따라서, 본 발명에 따른 유전막은 종래 기술과 달리 하부 전극과 층간유전막층에 대해 균일한 유전막 두께를 확보할 수 있으므로, 국부 전계의 집중으로 인한 누설 전류의 증가 문제를 해결하게 된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭 넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 셀 캐패시터의 제조방법은 유전막 형성 단계에서 노출된 최종 층간절연막의 표면을 질화처리 함으로써 종래 기술이 지녔던 유전막의 누설 전류 문제를 해결하였다.
또한, 본 발명에 따른 셀 캐패시터의 제조 방법은 폴리실리콘 하부 전극의 상부 및 최종 층간절연막의 상부에 형성되는 유전막의 두께를 균일하게 함으로써, 국부전계가 집중되는 것을 방지할 수 있고, 그 결과 누설 전류가 발생하는 것을 억제할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막에 매몰 콘택을 형성하는 단계;상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 식각하여 상기 매몰 콘택과 접속이 되도록 캐패시터 하부 전극을 형성하는 단계;상기 제2 층간절연막의 표면을 질화처리 하는 단계;상기 하부 전극 및 상기 제2 층간절연막의 상부에 유전막을 증착하는 단계를 포함하는 셀 캐패시터의 제조 방법.
- 제1항에 있어서, 상기 층간절연막을 형성하는 단계는 실리콘 산화막 및 실리콘 질화막 중 어느 하나를 증착하는 단계를 포함하는 셀 캐패시터의 제조 방법.
- 제1항에 있어서, 상기 캐패시터 하부 전극을 형성하는 단계는 박스형 스토리지 노드 또는 실린더형 스토리지 노드를 포함하는 셀 캐패시터의 제조 방법.
- 제1항에 있어서, 상기 층간절연막을 질화처리 하는 단계는 급속 열질화처리(RTN) 방법 및 암모니아 플라즈마 방법 중 어느 하나를 이용하여 질화처리 하는 단계를 포함하는 셀 캐패시터의 제조 방법.
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막을 선정된 패턴에 따라 식각하는 단계;상기 식각된 절연막 상부에 폴리실리콘을 증착하는 단계;상기 절연막의 표면을 질화처리 하는 단계;상기 절연막 및 상기 폴리실리콘 막 상부에 유전막을 증착하는 단계를 포함하는 셀 캐패시터의 제조 방법.
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