KR20030056888A - 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 및 그 제조방법에 관한 것으로, 본 발명에 따른 캐패시터는 반도체기판; 상기 반도체기판상에 형성된 제1Ru 막; 상기 제1Ru 막상에 형성된 Y2O3박막; 상기 Y2O3박막상에 형성된 TiON막; 및 상기 TiON막상에 형성된 제2Ru 막을 포함하여 구성되며, 본 발명에 따른 캐패시터 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1Ru 막을 형성하는 단계; 상기 제1Ru 막상에 Y2O3박막을 형성하는 단계; 상기 Y2O3박막상에 TiON막을 형성하는 단계; 및 상기 TiON막상에 형성된 제2Ru 막을 형성하는 단계를 포함하여 구성된다.

Description

캐패시터 및 그 제조방법{Method for fabricating capacitor and the same}
본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 금속-부도체-금속 구조에서 Ru금속을 하부전극과 상부전극으로 사용하는 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자가 고집적화됨에 따라 좁은 면적에 많은 전하를 저장할 수 있는 캐패시터의 형성이 요구되고 있다. 이에 256 Mb 이상의 용량을 갖는 DRAM에서는 기존의 NO 막대신에 높은 유전율을 갖는 TiON(εr=∼50)을 유전체로 사용한 금속-부도체-실리콘 구조의 캐패시터를 사용하고 있다.
그러나, 이 구조 역시 유전체인 TiON과 스토리지노드인 폴리실리콘 계면에 SiO2가 형성되는 문제로 인해 고용량 캐패시터를 만드는데 한계를 드러내고 있다.
따라서, 기가 비트급 DRAM에서는 금속-부도체-금속 구조의 캐패시터를 적용하고 있다.
이 경우, 플러그로 폴리 실리콘을 사용함에 따라 공정상 문제로 인해 TiN2TiSi2/Si 구조의 베리어/플러그를 채택하고 있다.
그러나, TiN/TiSi2층가 충분히 내산화성을 갖지 못해 하부전극의 열처리나 유전체의 결정화 및 누설전류 특성을 개선시키기 위한 후속 열공정시에 하부전극내에 잔류하는 산소 및 외부로부터 유입되는 산소로 인해 베리어가 산화되는 문제점을 안고 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, Y2O3/TiON 의 이중 유전체를 이용한 캐패시터의 전기적 특성을 개선시킬 수 있는 캐패시터 및 그 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 10은 본 발명에 따른 캐패시터 및 그 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
11 : 반도체기판 13 : 제1층간절연막
15 : 제1콘택홀 17 : 다결정실리콘층
19 : Ti층 21 : TiN층
23 : 질화막 25 : 캡산화막
27 : 제2콘택홀 29 : 제1Ru 막
31 : Y2O3박막 33 : TiON막
35 : 제2Ru 막
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터 제조방법은, 반도체기판; 상기 반도체기판상에 형성된 제1Ru 막; 상기 제1Ru 막상에 형성된 Y2O3박막; 상기 Y2O3박막상에 형성된 TiON막; 및 상기 TiON막상에 형성된 제2Ru 막을 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 캐패시터 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1Ru 막을 형성하는 단계; 상기 제1Ru 막상에 Y2O3박막을 형성하는 단계; 상기 Y2O3박막상에 TiON막을 형성하는 단계; 및 상기 TiON막상에 형성된 제2Ru 막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 캐패시터 및 그 제조방법은 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 8은 본 발명에 따른 캐패시터 및 그 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 캐패시터 및 그 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 제1층간절연막(13)을 소정 두께로 증착한다.
그다음, 도면에는 도시하지 않았지만, 상기 제1층간절연막(13)상에 감광물질을 도포하고 이를 노광 및 현상공정을 통해 선택적으로 패터닝하여 감광막패턴(미도시)을 형성한다.
이어서, 도 2에 도시된 바와같이, 상기 감광막패턴(미도시)을 마스크로 상기제1층간절연막(13)을 선택적으로 패터닝하여 상기 반도체기판(11)의 일부분을 노출시키는 제1콘택홀(15)을 형성한다.
그다음, 도 3에 도시된 바와같이, 상기 감광막패턴을 제거한후 상기 제1콘택홀(15)을 포함한 상기 제1층간절연막(13)상에 상기 제1콘택홀(15)을 매립하는 플러그용 다결정실리콘을 증착하고, 상기 다결정실리콘을 에치백하여 상기 제1콘택홀(15)내에 다결정실리콘층패턴(17)을 형성한다. 이때, 상기 다결정실리콘패턴(17)은 제1콘택홀(15)의 일부 두께만큼 형성한다. 또한, 상기 다결정실리콘대신에 에피택셜 실리콘층을 이용할 수도 있다.
이어서, 도 4에 도시된 바와같이, 상기 제1콘택홀(15)내의 다결정실리콘층패턴(17)상에 Ti층(19) 및 TiN층(21)을 순차적으로 적층한다. 이때, 상기 Ti층(19) 및 TiN층(21)은 베리어장벽으로 사용한다.
그다음, 도 5에 도시된 바와같이, 상기 TiN층(21)을 포함한 제1층간절연막(13)상에 실린더를 형성하기위해 베리어질화막(23)과 캡산화막(25)을 순차적으로 적층한다.
이어서, 도 6에 도시된 바와같이, 스토리지노드 영역을 형성하기 위한 마스크(미도시)를 이용하여 상기 TiN층(21)상면 전체 및 상기 제1층간절연막(13)의 일부분을 노출시키도록 상기 캡산화막(25) 및 베리어질화막(23)을 선택적으로 제거하여 제2콘택홀(27)을 형성한다.
그다음, 도 7에 도시된 바와같이, 상기 제1콘택홀(27)을 포함한 캡산화막(25)상에 하부전극으로 사용하기 위한 Ru 막(29)을 약 200 내지 500 Å 두께로 증착한다.
이때, 상기 Ru막(29)을 증착하는 공정에 대해 간략하게 설명하면 다음과 같다.
소오스인 트리스(2,4-옥타네디오네이토)투테늄을 기상상태로 만든후 웨이퍼 온도를 250 내지 280 ℃ 온도로 유지한다.
또한, 반응로의 압력을 수 0.3 Torr 내지 0.7 Torr 로 유지하고, 반응가스로는 산소를 사용하며, 반응가스인 산소량은 250 sccm 내지 400 sccm으로 설정한다.
이어서, 도 8에 도시된 바와같이, 상기 Ru막(29)상에 Y2O3막(31)을 증착한다. 이때, Y2O3막(31) 증착조건으로는, 웨이퍼 온도를 250 내지 500 ℃ 온도로 유지하고, Y2O3막(31)의 두께는 10 내지 100 Å 로 형성하며, 증착방법으로는 CVD법 또는 ALD법을 사용한다.
그다음, 도 9에 도시된 바와같이, 상기 Y2O3막(31)과 Ru막(29)을 CMP처리한후, 잔류하는 캡산화막(25)을 제거하여 상기 Y막(31)과 Ru막(29)이 실리더 형태가 되도록 한다.
이어서, 도 10에 도시된 바와같이, 상기 선택적으로 제거되고 남은 Y2O3막(31)과 Ru막(29)을 포함한 노출된 전체 결과물상에 TiON막(33)을 증착한다. 이때, 상기 TiON막(33)의 증착과정은, 먼저 TiCl4소오스를 170 내지 190 ℃로 유지되는 기화기에서 기상상태로 만들고, 반응가스인 NH3가스를 10 내지 1000 sccm 정도를 사용하고, 반응로내의 압력을 0.1 내지 1.2 torr 로 유지하고 300 내지 400 ℃온도에서 실시한다.
이어서, 도면에는 도시하지 않았지만, TiON막(33)내의 탄소 제거 및 증가된 질소함량을 유지하기 위하여 500 내지 650 ℃ 온도하에서 질소가스를 이용하여 5분 내지 60분동안 퍼니스에서 진공아닐링처리 또는 RTP공정을 실시한다.
그다음, 도 10에 도시된 바와같이, 상기 TiON막(33)상에 상부전극으로 사용하는 제2Ru막(35)을 약 500 내지 1500 Å으로 증착한다.
이때, 상기 제2Ru막(35)을 증착하는 조건에 대해 간략하게 설명하면 다음과 같다.
소오스인 트리스(2,4-옥타네디오네이토)투테늄을 기상상태로 만든후 웨이퍼 온도를 250 내지 280 ℃ 온도로 유지한다.
또한, 반응로의 압력을 수 0.3 Torr 내지 0.7 Torr 로 유지하고, 반응가스로는 산소를 사용하며, 반응가스인 산소량은 250 내지 400 sccm으로 설정한다.
상기에서 설명한 바와같이, 본 발명에 따른 캐패시터 및 그 제조방법에 있어서는 있어서는 다음과 같은 효과가 있다.
본 발명에 의하면, 상부전극으로 사용하는 Ru 막의 형성시에 의도적으로 잔류시킨 산소를 이용하므로써 TiON 증착후 산소 보상을 위한 UV O3플라즈마 처리과정이 필요없이 즉시 상부전극인 Ru 막을 증착할 수 있으며, 상부전극을 증착한후 후속 아닐링에 의해 TiON막내에 산소를 공급하여 줄 수 있다. 이때, Ta의 산화물형성시의 자유에너지는 1000 K에서 약 -1, 600 Kcal/몰 로 Ru 의 -130 Kcal/몰보다 10배 이상 크므로 Ru 내의 산소는 Ru을 산화시키지 못하며, TiON의 누설전류를 낮추는데 기여하게 된다.
또한, 상부전극 형성이후의 열공정은 Ru 내의 산소를 TiON로 확산시키는데 사용되므로써 상부전극의 열화를 염려할 필요가 없게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 반도체기판;
    상기 반도체기판상에 형성된 제1Ru 막;
    상기 제1Ru 막상에 형성된 Y2O3박막;
    상기 Y2O3박막상에 형성된 TiON막; 및
    상기 TiON막상에 형성된 제2Ru 막을 포함하여 구성되는 것을 특징으로하는 캐패시터
  2. 제1항에 있어서, 상기 반도체기판과 제1Ru 막사이에 형성된 도전성플러그를 포함하되, 상기 도전성 플러그는 다결정실리콘, Ti 및 TiN으로 구성되거나, 폴리실리콘 또는 에피택셜 실리콘층으로 구성되는 것을 특징으로하는 캐패시터.
  3. 제2항에 있어서, 상기 Ti층은 50 내지 500 Å, TiN층은 500 내지 900Å 두께로 형성하는 것을 특징으로하는 캐패시터.
  4. 반도체기판을 제공하는 단계;
    상기 반도체기판상에 제1Ru 막을 형성하는 단계;
    상기 제1Ru 막상에 Y2O3박막을 형성하는 단계;
    상기 Y2O3박막상에 TiON막을 형성하는 단계; 및
    상기 TiON막상에 형성된 제2Ru 막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 캐패시터 제조방법.
  5. 제4항에 있어서, 상기 반도체기판과 제1Ru막사이에 도전성플러그를 형성하는 단계를 더 포함하는 것을 특징으로하는 캐패시터 제조방법.
  6. 제5항에 있어서, 상기 도전성플러그는 다결정실리콘, Ti 및 TiN으로 구성되거나, 폴리실리콘 또는 에피택셜 실리콘층으로 구성되는 것을 특징으로하는 캐패시터 제조방법.
  7. 제5항에 있어서, 상기 Ti층은 50 내지 500 Å, TiN층은 500 내지 900Å 두께로 형성하는 것을 특징으로하는 캐패시터 제조방법.
  8. 제4항에 있어서, 상기 제1Ru막 형성공정은, 소오스인 트리스(2,4-옥타네디오네이토)투테늄을 기상상태로 만든후 웨이퍼 온도를 250 내지 280 ℃ 온도로 유지하고, 반응로의 압력을 수 0.3 Torr 내지 0.7 Torr 로 유지하고, 반응가스로는 산소를 사용하며, 반응가스인 산소량을 250 내지 400 sccm으로 설정하여 실시하는 것을 특징으로하는 캐패시터 제조방법.
  9. 제4항에 있어서, 상기 Y2O3박막은 CVD법 또는 ALD법을 이용하여 250 내지 500 ℃의 증착온도에서 10 내지 100 Å 두께로 형성하는 것을 특징으로하는 캐패시터 제조방법.
  10. 제4항에 있어서, 상기 TiON막의 증착과정은, 먼저 TiCl4소오스를 170 내지 190 ℃로 유지되는 기화기에서 기상상태로 만들고, 반응가스인 NH3가스를 10 내지 1000 sccm 정도를 사용하고, 반응로내의 압력을 0.1 내지 1.2 torr 로 유지하고 300 내지 400 ℃온도에서 진행하는 것을 특징으로하는 캐패시터 제조방법.
  11. 제4항에 있어서, 상기 TiON막을 형성한후 TiON막내의 탄소 제거 및 증가된 질소함량을 유지하기 위하여 500 내지 650 ℃ 온도하에서 질소가스를 이용하여 5분 내지 60분동안 퍼니스에서 진공아닐링처리 또는 RTP공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 캐패시터 제조방법.
  12. 제4항에 있어서, 상기 제2Ru막을 형성하는 단계는, 소오스인 트리스(2,4-옥타네디오네이토)투테늄을 기상상태로 만든후 웨이퍼 온도를 250 내지 280 ℃ 온도로 유지하고, 반응로의 압력을 수 0.5 Torr 내지 1.0 Torr 로 유지하고, 반응가스 로는 산소를 사용하며, 반응가스인 산소량은 250 내지 400 sccm으로 설정하여 실시하는 것을 특징으로하는 캐패시터 제조방법.
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