KR20030050051A

KR20030050051A - ＴｉＯＮ 캐패시터 제조방법

Info

Publication number: KR20030050051A
Application number: KR1020010080431A
Authority: KR
Inventors: 안병권; 김준호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2003-06-25

Abstract

본 발명은 TiON 캐패시터 제조방법에 관한 것으로, 본 발명에 따른 TiON 캐패시터 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 스토리지노드전극을 형성하는 단계; 저온에서 플라즈마공정을 진행하여 상기 스토리지노드표면에 실리콘산질화막 (SiON)을 형성하는 단계; 상기 실리콘산 질화막상에 TiON 박막을 형성하는 단계; 및 상기 TiON 박막상에 상부전극을 형성하는 단계를 포함하여 구성된다.

Description

ＴｉＯＮ 캐패시터 제조방법{Method for fabricating TiON capacitor}

본 발명은 TiON 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 TiON 박막의 표면을 개선시키고 TiON 캐패시터의 전기적 특성을 향상시킬 수 있는 TiON 캐패시터 제조방법에 관한 것이다.

일반적으로, 소자가 고집적화됨에 따라 안정된 소자동작을 위해 필요한 충분한 정전용량을 확보하기 위하여 유전율이 높은 TiON을 사용하였으나 스토리지노드와의 계면특성이 좋지 않아 누설전류가 증가하는 등 문제점이 있었다.

종래기술에 따른 캐패시터 제조공정시에, 폴리실리콘과 TiON 유전체막과의 계면반응을 억제하기 위하여 고온에서 급속 열질화 공정을 실시하였으나 고온 열공정은 하부층의 열부하)(thermal budget) 문제가 발생하였다.

또한, TiON막 증착후 후속열공정에 의해 상기 질화된 폴리실리콘 표면이 TiON이 산소와 반응하여 누설전류를 발생시키는 문제가 있었다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 스토리지노드의 2차 플라즈마 공정을 통해 SiON을 생성시켜 유전체인 TiON과의 반응을 최대한 억제하여 캐패시터의 전기적 특성을 향상시킬 수 있는 TiON 캐패시터 제조방법을 제공함에 그 목적이 있다.

도 1 내지 도 12는 본 발명의 일실시예에 따른 TiON 캐패시터 제조방법을 설명하기 위한 공정별 단면도.

도 13 내지 도 23은 본 발명의 다른 실시예에 따른 TiON 캐패시터 제조방법을 설명하기 위한 공정별 단면도.

[도면부호의설명]

11 : 반도체기판 13 : 비트라인

15 : 스페이서 17 : 층간절연막

19 : 장벽질화막 21 : 제1콘택홀

23 : 콘택플러그 25 : 캡산화막

27 : ARC 질화막 29 : 제2콘택홀

31a : 스토리지노드전극 33 : 실리콘질화막

33a : 실리콘산질화막(SiON) 35 : TiON막

37 : TiN막 39 : 폴리실리콘층

상기 목적을 달성하기 위한 본 발명에 따른 TiON 캐패시터 제조방법은, 반도체기판을 제공하는 단계; 상기 반도체기판상에 스토리지노드전극을 형성하는 단계; 저온에서 플라즈마공정을 진행하여 상기 스토리지노드표면에 실리콘산질화막(SiON)을 형성하는 단계; 상기 실리콘산질화막상에 TiON 박막을 형성하는 단계; 및 상기 TiON 박막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 TiON 캐패시터 제조방법은 첨부된 도면을 참조하여 상세히 설명한다.

도 1 내지 도 12는 본 발명의 일실시예에 따른 TiON 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다.

도 13 내지 도 23은 본 발명의 다른 실시예에 따른 TiON 캐패시터 제조방법 을 설명하기 위한 공정별 단면도이다.

본 발명의 일실시예에 따른 TiON 캐패시터 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 비트라인(13)을 형성한후 상기 비트라인(13)측면에 스페이서(15)를 형성한다.

그다음, 도 2에 도시된 바와같이, 전체 결과물상에 층간절연막(17)과 장벽질화막(19)을 순차적으로 적층한다.

이어서, 도 3에 도시된 바와같이, 상기 층간절연막(17)과 장벽질화막(19)을 플러그 콘택을 형성하기 위한 마스크(미도시)를 이용하여 순차적으로 패터닝하여 상기 층간절연막(17) 및 장벽질화막(19)내에 상기 양측 스페이서(15)아래의 반도체기판(11)부분을 노출시키는 제1콘택홀(21)을 형성한다.

그다음, 상기 제1콘택홀(21)을 포함한 전체 결과물상에 제1콘택홀(21)을 매립하는 플러그 형성용 폴리실리콘층(23)을 증착한후 이를 과도하게 에치백하여 제1콘택홀(21)내에 콘택플러그(23a)를 형성한다.

이어서, 도 5에 도시된 바와같이, 상기 콘택플러그(23a)를 포함한 전체 결과물상에 실린더를 형성하기 위해 캡산화막(25)과 ARC 질화막(27)(또는 하드마스크(HM)용 폴리실리콘)을 순차적으로 적층한다. 이때, 상기 캡산화막(25)은 5000 내지 20000 Å 두께로 증착한다.

그다음, 도 6에 도시된 바와같이, 상기 ARC질화막(27) 및 캡산화막(25)을 스토리지노드 영역을 형성하기 위한 마스크(미도시)를 이용하여 선택적으로 패터닝하여 상기 콘택플러그(23a)상면 전체와 장벽질화막(19)의 일부분을 노출시키는 제2콘택홀(29)을 형성한다.

이어서, 도 7에 도시된 바와같이, 상기 제2콘택홀(29)을 포함한 전체 결과물상에 스토리지노드용 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘을 구성된 폴리실리콘층(31)을 증착한다.

이때, 상기 폴리실리콘층(31)을 증착하는 조건에 대해 간략하게 설명하면 다음과 같다.

먼저, 챔버 온도를 530 ℃로 유지하고 압력을 0.5 내지 1 torr 로 유지한 상태에서 도프된 폴리실리콘을 100 내지 300 Å를 증착한다음 언도프트된 폴리실리콘을 100 내지 500 Å 두께로 증착하여 폴리실리콘층(31)을 형성한다.

이때, 도포트된 폴리실리콘 증착시에 SiH₄은 800 내지 1200 sccm 으로 유지하고 PH₃은 150 내지 250 sccm으로 유지한다.

또한, 언도프트된 폴리실리콘 증착시에 SiH₄은 800 내지 1200 sccm 으로 유지하고 PH₃은 0 sccm으로 유지한다.

그다음, 도 8에 도시된 바와같이, 전체 결과물상에 감광막패턴(미도시)을 형성한후 이를 마스크로 에치백하여 스토리지노드전극(31a)을 형성한다음 감광막패턴 (미도시)을 제거한다.

이어서, 도 9에 도시된 바와같이, 후속 세정공정을 진행하여 자연산화막(미도시)을 제거한후 상기 스토리지노드전극(31a)에 N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 1차로 실시하여 실리콘질화막(Si₃H₄)(33)을 형성한다.

이때, 상기 1차 플라즈마 처리공정은 다음과 같은 조건하에서 실시한다.

먼저, 온도는 400 내지 500 ℃ 온도로 유지하고 압력은 0.1 내지 1.2 torr 로 유지하는 한편, 반응가스인 NH₃또는 N₂가스의 양을 10 초 내지 500 sccm으로 하고, R.F. 파워를 100 내지 500 W 에서 10 내지 600 초동안 여기시킨다.

그다음, 도 10에 도시된 바와같이, 추가로 O₂또는 N₂O 분위기로 저온에서 플라즈마 공정을 2차로 실시하여 실리콘산화질화막(SiON)(33a)을 형성한다. 이때, 상기 실리콘산화질화막(33a)은 상기 실리콘질화막(33)이 2차 플라즈마공정을 통해 변형된 것이다. 이때, 상기 2차 플라즈마 처리공정은 다음과 같은 조건하에서 실시한다. 먼저, 온도는 400 내지 500 ℃ 온도로 유지하고 압력은 0.1 내지 1.2 torr 로유지하는 한편, 반응가스인 NH₃또는 N₂가스의 양을 10 초 내지 500 sccm으로 하고, R.F. 파워를 100 내지 500 W 에서 10 내지 600 초동안 여기시킨다.

이어서, 도 11에 도시된 바와같이, 상기 실리콘산화질화막(33a)을 포함한 전체 결과물표면상에 PECVD법으로 TiON막(35)을 증착한후 포스트 NH₃플라즈마 처리 및 퍼니스아닐링을 실시한다.

이때, 상기 TiON막(35) 증착시에, 챔버내 압력은 0.1 내지 1.2 torr 로 유지하고, 기판히터의 온도를 300 내지 500 ℃로 유지하며, R.F. 파워는 10 내지 500 W로 유지한다. 또한, 반응가스인 NH₃가스량은 10 내지 500 sccm으로 유지하고, 액상인 티클(TiCl₄)의 양은 0.001 CC 내지 2 CC로 유지한다. 그리고, 액상인 티클 (TiCl₄)를 기화시키기 위하여 170 내지 190 ℃ 온도로 가열된 기화기를 사용한다.

한편, NH₃RTP 처리시의 온도는 700 내지 850 ℃로 유지하고, NH₃가스량은 1 slm 내지 10 slm으로 유지하며, RTP 처리시간은 60 내지 80 초동안 실시한다.

또한, 퍼니스진공아닐링시의 온도는 600 내지 850 ℃ 온도로 유지하고 , 시간은 5 내지 60분으로 유지한다.

그다음, 도 12에 도시된 바와같이, 상기 TiON막(35)상에 TiN막(37)과 폴리실리콘층(39)을 증착한후 이들을 선택적으로 패터닝하여 플레이트전극(미도시)를 형성한다.

한편, 본 발명의 다른 실시예에 따른 TiON 캐패시터 제조방법에 대해 첨부된도면을 참조하여 설명하면 다음과 같다.

본 발명의 다른 실시예에 따른 TiON 캐패시터 제조방법은, 도 13에 도시된 바와같이, 먼저 반도체기판(51)상에 비트라인(53)을 형성한후 상기 비트라인(53) 측면에 스페이서(55)를 형성한다.

그다음, 도 14에 도시된 바와같이, 전체 결과물상에 층간절연막(57)과 장벽질화막(59)을 순차적으로 적층한다.

이어서, 도 16에 도시된 바와같이, 상기 층간절연막(57)과 장벽질화막(59)을 플러그 콘택을 형성하기 위한 마스크(미도시)를 이용하여 순차적으로 패터닝하여 상기 층간절연막(57) 및 장벽질화막(59)내에 상기 양측 스페이서(55)아래의 반도체기판(51)부분을 노출시키는 제1콘택홀(61)을 형성한다.

그다음, 상기 제1콘택홀(61)을 포함한 전체 결과물상에 제1콘택홀(61)을 매립하는 플러그 형성용 폴리실리콘층(미도시)을 증착한후 이를 과도하게 에치백하여 제1콘택홀(63)내에 콘택플러그(63)를 형성한다.

이어서, 도 17에 도시된 바와같이, 상기 콘택플러그(63)를 포함한 전체 결과물상에 실린더를 형성하기 위해 캡산화막(65)과 ARC 질화막(67)(또는 하드마스크 (HM)용 폴리실리콘)을 순차적으로 적층한다. 이때, 상기 캡산화막(65)은 5000 내지 20000 Å 두께로 증착한다.

그다음, 도 18에 도시된 바와같이, 상기 ARC질화막(67) 및 캡산화막(65)을스토리지노드 영역을 형성하기 위한 마스크(미도시)를 이용하여 선택적으로 패터닝하여 상기 콘택플러그(63)상면 전체와 장벽질화막(59)의 일부분을 노출시키는 제2콘택홀(69)을 형성한다.

이어서, 도 19에 도시된 바와같이, 상기 제2콘택홀(69)을 포함한 전체 결과물상에 스토리지노드용 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘을 구성된 폴리실리콘층(71)을 증착한다.

이때, 상기 폴리실리콘층(71)을 증착하는 조건에 대해 간략하게 설명하면 다음과 같다.

먼저, 챔버 온도를 530 ℃로 유지하고 압력을 0.5 내지 1 torr 로 유지한 상태에서 도프된 폴리실리콘을 100 내지 300 Å를 증착한다음 언도프트된 폴리실리콘을 100 내지 500 Å 두께로 증착하여 폴리실리콘층(73)을 형성한다.

그다음, 도 20에 도시된 바와같이, 전체 결과물상에 감광막패턴(미도시)을 형성한후 이를 마스크로 에치백하여 스토리지노드전극(71a)을 형성한다음 감광막패턴(미도시)을 제거한다.

이어서, 도 21에 도시된 바와같이, 후속 세정공정을 진행하여 자연산화막(미도시)을 제거한후 상기 스토리지노드전극(71a)에 N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 실시하여 실리콘산질화막(SiON)(73)을 형성한다.

이때, 상기 플라즈마 처리공정은 다음과 같은 조건하에서 실시한다.

한편, NH₃RTP 처리시의 온도는 700 내지 850 ℃로 유지하고, NH₃가스량은 1 slm 내지 10 slm으로 유지하며, RTP 처리시간은 60 내지 80 초동안 실시한다.이어서, 도 22에 도시된 바와같이, 상기 실리콘산질화막(73)을 포함한 전체 결과물표면상에 TiON막(75)을 증착한후 포스트 NH₃플라즈마 처리 및 퍼니스아닐링을 실시한다. 이때, 상기 TiON막(75) 증착시에, 챔버내 압력은 0.1 내지 1.2 torr 로 유지하고, 기판히터의 온도를 300 내지 500 ℃로 유지하며, R.F. 파워는 10 내지 500 W로 유지한다. 또한, 반응가스인 NH₃가스량은 10 내지 500 sccm으로 유지하고, 액상인 티클(TiCl₄)의 양은 0.001 CC 내지 2 CC로 유지한다. 그리고, 액상인 티클 (TiCl₄)를 기화시키기 위하여 170 내지 190 ℃ 온도로 가열된 기화기를 사용한다.

또한, NH₃플라즈마 처리, 즉 RTP 처리시의 온도는 700 내지 850 ℃로 유지하고, NH₃가스량은 1 slm 내지 10 slm으로 유지하며, RTP 처리시간은 60 내지 80 초동안 실시한다.

그리고, 퍼니스진공 질소아닐링시의 온도는 600 내지 850 ℃ 온도로 유지하고, 시간은 5 내지 60분으로 유지한다.

그다음, 도 13에 도시된 바와같이, 상기 TiON막(75)상에 TiN막(77)과 폴리실리콘층(79)을 증착한후 이들을 선택적으로 패터닝하여 플레이트전극(미도시)를 형성한다.

상기에서 설명한 바와같이, 본 발명에 따른 TiON 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 의하면, 스토리지노드를 2차에 걸친 저온 플라즈마공정을 통해 질화 및 산화시켜 SiON막을 생성시키므로써 스토리지노드와 TiON 박막간의 계면반응을 억제하여 TiON 캐패시터의 전기적특성이 크게 향상된다.

또한, 본 발명에 따른 캐패시터 제조방법은, 256 M 이상의 하부전극이 폴리실리콘을 사용한 실린더 및 오목형 구조의 캐패시터 제조방법에 적용이 가능하다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims

반도체기판상에 절연막을 형성하는 단계;

상기 절연막내에 콘택홀을 형성하는 단계;

상기 콘택홀내에 스토리지노드전극을 형성하는 단계;

저온에서 플라즈마공정을 진행하여 상기 스토리지노드표면에 실리콘산질화막 (SiON)을 형성하는 단계;

상기 실리콘산질화막상에 TiON 박막을 형성하는 단계; 및

상기 TiON 박막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제1항에 있어서, 상기 스토리지노드전극은 도핑된 폴리실리콘 및 도핑되지 않은 폴리실리콘을 순차적으로 증착하여 형성하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제2항에 있어서, 상기 도핑된 폴리실리콘과 언도핑된 폴리실리콘 증착은, 챔버 온도를 약 530 ℃ 정도로 유지하고 압력을 0.5 내지 1 torr 로 유지한 상태에서 도프된 폴리실리콘을 100 내지 300 Å를 증착한다음 언도프트된 폴리실리콘을 100 내지 500 Å 두께로 증착하되, 도핑된 폴리실리콘 증착은 SiH₄이 800 내지 1200sccm 으로 유지하고 PH₃은 150 내지 250 sccm으로 유지한 상태에서 진행하고, 언도핑된 폴리실리콘 증착은 SiH₄이 800 내지 1200 sccm 으로 유지하고 PH₃은 0 sccm으로 유지한 상태에서 진행하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제1항에 있어서, 상기 플라즈마 공정은, N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 1차로 실시하여 실리콘질화막을 형성하는 단계와, O₂또는 N₂O 분위기로 저온에서 플라즈마 공정을 2차로 실시하여 실리콘산질화막(SiON)을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제4항에 있어서, 상기 N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 1차로 실시하여 실리콘질화막을 형성하는 단계는, 400 내지 500 ℃ 온도로 유지하고 압력은 0.1 내지 1.2 torr 로 유지하는 한편, 반응가스인 NH₃또는 N₂가스의 양을 10 초 내지 500 sccm으로 하고, R.F. 파워를 100 내지 500 W 에서 10 내지 600 초동안 여기시키는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제4항에 있어서, O₂또는 N₂O 분위기로 저온에서 플라즈마 공정을 2차로 실시하는 단계는, 400 내지 500 ℃ 온도로 유지하고 압력은 0.1 내지 1.2 torr 로 유지하는 한편, 반응가스인 NH₃또는 N₂가스의 양을 10 초 내지 500 sccm으로 하고, R.F. 파워를 100 내지 500 W 에서 10 내지 600 초동안 여기시키는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제1항에 있어서, 상기 TiON막을 형성한후 포스트 NH₃플라즈마 처리 및 퍼니스아닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 TiON 캐패시터 제조방법.
제7항에 있어서, 상기 TiON막을 형성하는 단계는, 챔버내 압력은 0.1 내지 1.2 torr 로 유지하고, 기판히터의 온도를 300 내지 500 ℃로 유지하며, R.F. 파워는 10 내지 500 W로 유지하는 한편, 반응가스인 NH₃가스량은 10 내지 500 sccm으로 유지하고, 액상인 티클(TiCl₄)의 양은 0.001 CC 내지 2 CC로 유지하고, 액상인 티클 (TiCl₄)를 기화시키기 위하여 170 내지 190 ℃ 온도로 가열된 기화기를 사용하여 TiON막을 증착하는 것을 포함하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제7항에 있어서, NH₃플라즈마(RTP) 처리시의 온도는 700 내지 850 ℃로 유지하고, NH₃가스량은 1 slm 내지 10 slm으로 유지하며, RTP 처리시간은 60 내지 80 초동안 실시하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제7항에 있어서, 퍼니스진공아닐링시의 온도는 600 내지 850 ℃ 온도로 유지하고 , 시간은 5 내지 60분으로 유지하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제1항에 있어서, 상기 저온 플라즈마 공정은, N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 진행하여 실리콘산질화막(SiON)을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제11항에 있어서, 상기 N₂또는 NH₃분위기 및 저온에서 플라즈마 공정을 1차로 실시하여 실리콘질화막을 형성하는 단계는, 400 내지 500 ℃ 온도로 유지하고 압력은 0.1 내지 1.2 torr 로 유지하는 한편, 반응가스인 NH₃또는 N₂가스의 양을 10 초 내지 500 sccm으로 하고, R.F. 파워를 100 내지 500 W 에서 10 내지 600 초동안 여기시키는 단계를 포함하여 구성되는 것을 특징으로하는 TiON 캐패시터 제조방법.
제11항에 있어서, 상기 TiON막을 형성한후 포스트 NH₃플라즈마 처리 및 퍼니스아닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 TiON 캐패시터 제조방법.
제11항에 있어서, 상기 TiON막을 형성하는 단계는, 챔버내 압력은 0.1 내지 1.2 torr 로 유지하고, 기판히터의 온도를 300 내지 500 ℃로 유지하며, R.F. 파워는 10 내지 500 W로 유지하는 한편, 반응가스인 NH₃가스량은 10 내지 500 sccm으로 유지하고, 액상인 티클(TiCl₄)의 양은 0.001 CC 내지 2 CC로 유지하고, 액상인 티클 (TiCl₄)를 기화시키기 위하여 170 내지 190 ℃ 온도로 가열된 기화기를 사용하여 TiON막을 증착하는 것을 포함하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제13항에 있어서, NH₃플라즈마(RTP) 처리시의 온도는 700 내지 850 ℃로 유지하고, NH₃가스량은 1 slm 내지 10 slm으로 유지하며, RTP 처리시간은 60 내지 80 초동안 실시하는 것을 특징으로하는 TiON 캐패시터 제조방법.
제13항에 있어서, 퍼니스진공아닐링시의 온도는 600 내지 850 ℃ 온도로 유지하고 , 시간은 5 내지 60분으로 유지하는 것을 특징으로하는 TiON 캐패시터 제조방법.