KR20170021967A - 반도체 장치 제조 방법 - Google Patents

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엄경은
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Abstract

본 발명의 실시예에 따른 반도체 장치 제조 방법은, 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 것, 상기 활성 영역의 적어도 일부를 덮는 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것, 상기 게이트 전극 상에 층간 절연막을 형성하는 것을 포함하되, 상기 게이트 절연막은 상기 활성 영역과 중첩되는 상기 게이트 절연막의 제 1 부분, 상기 소자 분리막과 중첩되는 상기 게이트 절연막의 제 2 부분을 포함하되, 상기 게이트 절연막을 형성하는 것은, 상기 게이트 절연막의 상기 제 2 부분의 적어도 일부를 리세스하여 상기 게이트 절연막 영역의 두께를 박막화하는 것을 포함한다.

Description

반도체 장치 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 고전압 트랜지스터를 제조하는 방법에 관한 것이다.
프로그램(program) 및 소거(erase)를 위해 높은 전압을 요구하는 플래시 메모리(flash memory)와 같은 반도체 장치의 경우, 저전압 트랜지스터 및 고전압 트랜지스터가 필요하다. 이러한 반도체 장치의 주변 회로(peripheral circuit)에 제공되는 저전압 및 고전압 트랜지스터들은 게이트 절연막의 폭이 서로 다르게 제공된다. 고전압 트랜지스터는 높은 구동 전압으로 인해, 저전압 트랜지스터에 비해 두꺼운 게이트 절연막이 요구된다.
본 발명은 게이트 패턴과 금속 배선 사이의 마진이 향상된 트랜지스터를 제조할 수 있는 방법을 제공한다.
또한, 본 발명은 추가적인 공정 없이 공정 효율이 상승된 트랜지스터를 제조하는 방법을 제공한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 것, 상기 활성 영역의 적어도 일부를 덮는 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것, 상기 게이트 전극 상에 절연막을 형성하는 것을 포함하되, 상기 게이트 절연막은 상기 활성 영역과 중첩되는 제 1 게이트 절연막 영역, 상기 소자 분리막과 중첩되는 제 2 게이트 절연막 영역을 포함하되, 상기 게이트 절연막을 형성하는 것은, 상기 제 2 게이트 절연막 영역의 적어도 일부를 리세스하여 상기 제 2 게이트 절연막 영역의 두께를 박막화하는 것을 포함한다.
일 예에 따르면, 상기 제 2 게이트 절연막 영역을 식각하는 것은 상기 제 2 게이트 절연막 영역의 적어도 일부를 노출하는 마스크 패턴을 제공하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 게이트 절연막 영역을 습식 식각하는 것을 포함할 수 있다.
일 예에 따르면, 상기 마스크 패턴의 일단은 상기 제 1 게이트 절연막 으로부터 이격되도록 제공될 수 있다.
일 예에 따르면, 상기 제 2 게이트 절연막 영역의 적어도 일부는 팽윤(swelling) 현상을 통해 박막화될 수 있다.
일 예에 따르면, 상기 게이트 전극을 형성한 후에, 상기 게이트 전극 상에 실리사이드막을 형성하는 것을 더 포함할 수 있다.
일 예에 따르면, 상기 실리사이드막을 형성한 후에, 상기 실리사이드막 상에 캐핑층을 형성하는 것을 더 포함할 수 있다.
일 예에 따르면, 상기 게이트 전극의 일단은 상기 제 2 게이트 절연막 영역과 중첩될 수 있다.
일 예에 따르면, 상기 게이트 절연막은 약 300? 내지 1000?의 두께로 형성될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 활성 영역을 정의하는 소자 분리막을 포함하는 기판을 준비하는 것, 상기 활성 영역을 가로지르는 게이트 절연막을 형성하고, 상기 게이트 절연막은 상기 소자 분리막과 중첩되는 연장 영역을 포함하는 것, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것, 상기 게이트 전극 상에 층간 절연막을 형성하는 것을 포함하되, 상기 게이트 절연막을 형성하는 것은, 상기 연장 영역의 적어도 일부를 식각하여 그 두께를 제어하는 것을 포함한다.
일 예에 따르면, 상기 연장 영역을 식각하는 것은, 상기 연장 영역의 적어도 일부를 습식 식각하는 것을 포함할 수 있다.
일 예에 따르면, 상기 연장 영역을 식각하는 것은, 상기 연장 영역의 적어도 일부를 노출하는 마스크 패턴을 제공하여 상기 마스크 패턴을 식각 마스크로 이용하는 것을 포함하되, 상기 마스크 패턴의 일단은 상기 소자 분리막과 상기 활성 영역의 경계면으로부터 이격되도록 제공될 수 있다.
일 예에 따르면, 상기 연장 영역의 적어도 일부는 팽윤(swelling) 현상을 통해 박막화될 수 있다.
일 예에 따르면, 상기 게이트 전극을 형성한 후에, 상기 게이트 전극 상에 실리사이드막을 형성하는 것을 더 포함할 수 있다.
일 예에 따르면, 상기 실리사이드막을 형성한 후에, 상기 실리사이드막 상에 캐핑층을 형성하는 것을 더 포함할 수 있다.
일 예에 따르면, 상기 게이트 전극의 일단은 상기 제 2 영역과 중첩될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예에 의하면, 본 발명은 추가적인 공정 없이, 게이트 절연막을 식각하는 과정에서, 고전압 트랜지스터의 게이트 절연막이 소자 분리막과 중첩되는 일부 영역을 추가적으로 식각하여 층간 절연막의 마진을 향상시킬 수 있다. 특히, 팽윤(Swelling) 현상으로 인해 게이트 절연막이 마스크 패턴에 의해 노출된 경계면보다 내측을 향해 경사지게 식각될 수 있다. 따라서, 반도체 장치의 전체 크기에 영향을 미치지 않음과 동시에 게이트 패턴과 절연막 사이의 거리를 확보하여 공정 마진을 향상시킬 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 일반적인 반도체 장치를 개략적으로 보여주는 도면이다.
도 2a는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2b는 도 1의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2c는 도 2b의 A의 확대도이다.
도 3a는 도 1의 Ⅲ-Ⅲ'선에 따른 단면도이다.
도 3b는 도 1의 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 3c는 도 3b의 B의 확대도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 도면이다.
도 5a는 도 4의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 5b는 도 5a의 C의 확대도이다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 반도체 장치를 제조하는 과정을 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 일반적인 반도체 장치(1)를 개략적으로 보여주는 도면이다. 도 2a는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다. 도 2b는 도 1의 Ⅱ-Ⅱ'선에 따른 단면도이다. 도 2c는 도 2b의 A의 확대도이다. 도 3a는 도 1의 Ⅲ-Ⅲ'선에 따른 단면도이다. 도 3b는 도 1의 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 3c는 도 3b의 B의 확대도이다. 이하, 도 1 내지 도 3c를 참조하여, 일반적인 반도체 장치(1)를 설명한다. 반도체 장치(1)는 제 1 영역(a) 및 제 2 영역(b)을 포함할 수 있다. 제 1 및 제 2 영역들(a,b)은 각각 반도체 장치(1)의 주변 회로 영역의 고전압 영역(a) 및 저전압 영역(b)일 수 있다.
도 1 내지 도 3c를 참조하면, 제 1 트랜지스터(TR1)가 제 1 영역(a)의 기판(10) 상에 제공되고, 제 2 트랜지스터(TR2)가 제 2 영역(b)의 기판(10) 상에 제공될 수 있다. 제 1 트랜지스터(TR1)는 고전압 트랜지스터(High-Voltage Transitor)이고, 제 2 트랜지스터(TR2)는 저전압 트랜지스터(Low-Voltage Transitor)일 수 있다. 제 1 트랜지스터(TR1)는 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+), 그리고 제 1 게이트 패턴(10a)을 포함할 수 있다. 제 2 트랜지스터들(TR2)는 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+), 그리고 제 2 게이트 패턴(10b)을 포함할 수 있다. 제 1 트랜지스터(TR1)는 N-타입 트랜지스터일 수 있다. 이와 달리, 제 1 트랜지스터(TR1)는 P-타입 트랜지스터일 수 있다. 제 2 트랜지스터(TR2)는 제 1 트랜지스터(TR1)와 동일 또는 상이한 타입일 수 있고, 이에 제한되지 않는다.
제 1 및 제 2 게이트 패턴들(10a,10b)은 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2) 상에 각각 제공될 수 있다. 제 1 게이트 패턴(10a)은 기판(10) 상에 차례로 적층된 제 1 게이트 전극(14), 제 1 실리사이드 층(silicide layer, 16) 및 제 1 캡핑층(capping layer, 18)을 포함할 수 있다. 제 2 게이트 패턴(10b)은 기판(10) 상에 차례로 적층된 제 2 게이트 전극(15), 제 2 실리사이드 층(silicide layer, 17) 및 제 2 캡핑층(capping layer, 19)을 포함할 수 있다. 제 1 및 제 2 게이트 패턴들(10a,10b)의 양 측벽들 상에 스페이서(미도시)가 제공될 수 있다.
제 1 및 제 2 게이트 패턴들(10a,10b)과 기판(10) 사이에 제 1 및 제 2 게이트 절연막들(12,13)이 각각 제공될 수 있다. 제 1 및 제 2 게이트 절연막들(12,13)은 실리콘 산화물(silicon oxide) 또는 고유전율 물질을 포함할 수 있다. 제 1 게이트 절연막(12)은 제 1 부분(12a) 및 제 2 부분(12b)을 포함할 수 있다. 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 소자 분리막(11a)과 중첩될 수 있다. 다시 말해, 제 1 게이트 절연막(12)이 제 1 활성 영역(AR1)을 가로지르도록 형성될 때, 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 활성 영역(AR1)으로부터 벗어나 제 1 소자 분리막(11a)과 중첩되도록 연장되는 영역일 수 있다. 제 2 게이트 절연막(13)은 제 1 부분(13a) 및 제 2 부분(13b)을 포함할 수 있다. 제 2 게이트 절연막의 제 1 부분(13a)은 제 2 활성 영역(AR2)과 중첩되고, 제 2 게이트 절연막의 제 2 부분(13b)은 제 2 소자 분리막(11b)과 중첩될 수 있다. 다시 말해, 제 2 게이트 절연막(13)이 제 2 활성 영역(AR2)을 가로지르도록 형성될 때, 제 2 게이트 절연막의 제 1 부분(13a)은 제 2 활성 영역(AR2)과 중첩되고, 제 2 게이트 절연막의 제 2 부분(13b)은 제 2 활성 영역(AR2)으로부터 벗어나 제 2 소자 분리막(11b)과 중첩되도록 연장되는 영역일 수 있다.
게이트 패턴들(10a,10b) 양측의 기판(10) 내에는 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+)이 제공될 수 있다. 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+)은 트랜지스터들(TR1,TR2)의 소오스 및 드레인 영역들일 수 있다. 소오스 영역(SR-,SR+)은 저농도 소오스 영역(SR-) 및 고농도 소오스 영역(SR+)을 포함할 수 있다. 드레인 영역(DR-,DR+)은 저농도 드레인 영역(DR-) 및 고농도 드레인 영역(DR+)을 포함할 수 있다. 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+)은 저농도 영역(SR-,DR-)이 고농도 영역(SR+,DR+)을 감싸는 DDD(Double Diffused Drain) 구조를 가질 수 있다.
기판(10) 상에 층간 절연막(20)이 제공될 수 있다. 층간 절연막(20)은 제 1 및 제 2 게이트 패턴들(10a,10b) 및 불순물 영역들(SR-,SR+,DR-,DR+)이 형성된 기판(10)을 덮을 수 있다. 반도체 장치(1)는 층간 절연막(20)을 관통하여 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+)에 전기적으로 연결되는 콘택 플러그들(미도시), 층간 절연막(20) 상에서 콘택 플러그들(미도시)에 전기적으로 연결되는 제 1 및 제 2 금속 배선들(30a,30b)을 더 포함할 수 있다. 예를 들어, 제 1 게이트 절연막의 제 2 부분(12b)과 중첩되는 층간 절연막(20) 상에 제 1 금속 배선(30a)이 제공될 수 있다. 제 2 게이트 절연막의 제 2 부분(13b)과 중첩되는 층간 절연막(20) 상에 제 2 금속 배선(30b)이 제공될 수 있다.
제 1 트랜지스터(TR1)의 제 1 게이트 절연막(12)은 제 1 두께(D1)를 갖고, 제 2 트랜지스터(TR2)의 제 2 게이트 절연막(13)은 제 2 두께(D2)를 가질 수 있다. 제 2 두께(D2)는 제 1 두께(D1)보다 얇을 수 있다. 일 예로, 제 2 두께(D2)는 약 5? 내지 30?이고, 제 1 두께(D1)는 약 500? 내지 1000?일 수 있다. 제 1 트랜지스터(TR1)의 제 1 게이트 절연막(12)은 상대적으로 두꺼운 제 1 두께(D1)를 가짐으로써, 고전압에도 충분한 내압 특성을 가질 수 있다. 제 2 트랜지스터(TR2)의 제 2 게이트 절연막(13)은 상대적으로 얇은 제 2 두께(D2)를 가짐으로써, 반도체 장치(1)의 구동 속도를 증가시킬 수 있다. 제 1 및 제 2 게이트 절연막들(12,13)의 두께들(D1,D2) 차이로 인해, 제 1 및 제 2 트랜지스터들(TR1,TR2)과 층간 절연막(20)의 상부면 사이의 거리가 상이할 수 있다. 다시 말해서, 제 2 트랜지스터(TR2)와 층간 절연막(20)의 상부면 사이의 제 2 거리(H2)에 비해, 제 1 트랜지스터(TR1)와 층간 절연막(20)의 상부면 사이의 제 1 거리(H1)가 상대적으로 짧게 제공된다. 제 1 거리(H1)는 제 1 게이트 패턴(10a)과 제 1 금속 배선(30a) 사이의 거리이고, 제 2 거리(H2)는 제 2 게이트 패턴(10b)과 제 2 금속 배선(30b) 사이의 거리일 수 있다. 이로 인해, 제 1 트랜지스터(TR1)와 제 1 금속 배선(30a) 사이에 상대적으로 큰 기생 커패시턴스가 발생할 수 있다. 게다가, 제 1 트랜지스터(TR1)의 제 1 게이트 패턴(10a)과 층간 절연막(20) 사이의 거리(H1)가 너무 작아 공정 마진이 감소할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(100)를 개략적으로 보여주는 도면이다. 도 5a는 도 4의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이고, 도 5b는 도 5a의 C의 확대도이다. 이하, 도 4 내지 도 5b를 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)를 설명한다. 도 1 내지 도 3c를 참조하여 설명한 반도체 장치(1)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 반도체 장치(100)는 제 1 영역(a) 및 제 2 영역(b)을 포함할 수 있다. 제 1 및 제 2 영역들(a,b)은 각각 반도체 장치(1)의 주변 회로 영역의 고전압 영역(a) 및 저전압 영역(b)일 수 있다.
제 1 영역(a)의 기판(10) 상에 제 1 트랜지스터(TR1)가 제공될 수 있다. 제 1 트랜지스터(TR1)는 고전압 트랜지스터(High-Voltage Transitor)일 수 있다. 제 2 트랜지스터(TR2)가 제 2 영역(b)의 기판(10) 상에 제공될 수 있다. 제 2 트랜지스터(TR2)는 저전압 트랜지스터(Low-Voltage Transitor)일 수 있다. 제 1 트랜지스터(TR1)는 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+), 그리고 제 1 게이트 패턴(10a)을 포함할 수 있다. 제 2 트랜지스터들(TR2)는 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+), 그리고 제 2 게이트 패턴(10b)을 포함할 수 있다. 제 1 트랜지스터(TR1)는 N-타입 트랜지스터일 수 있다. 이와 달리, 제 1 트랜지스터(TR1)는 P-타입 트랜지스터일 수 있다. 제 2 트랜지스터(TR2)는 제 1 트랜지스터(TR1)와 동일 또는 상이한 타입일 수 있고, 이에 제한되지 않는다.
고전압 트랜지스터(TR1)는 저전압 트랜지스터(TR2)에 비해 높은 전압이 인가되는 것일 수 있다. 일 예로, 고전압 트랜지스터(TR1)는 약 10V 내지 200V의 구동 전압이 인가되고, 저전압 트랜지스터(TR2)는 약 5V 이하의 구동 전압이 인가될 수 있다. 트랜지스터들(TR1,TR2)은 평면형 트랜지스터일 수 있지만, 이에 제한되는 것은 아니며, 단채널 효과를 완화시키기 위한 트렌치형 게이트 트랜지스터 또는 핀 구조의 채널을 갖는 3차원 구조의 트랜지스터일 수도 있다.
제 1 영역(a)의 제 1 활성 영역 (AR1)은 제 1 소자 분리막(11a)에 의해 정의될 수 있다. 제 2 영역(b)의 제 2 활성 영역 (AR2)은 제 2 소자 분리막(11b)에 의해 정의될 수 있다. 제 1 및 제 2 소자 분리막들(11a,11b)의 폭과 깊이는 서로 달라질 수 있다. 일 예로, 제 1 영역(a)은 고전압이 인가되는 영역으로, 제 1 소자 분리막(11a)의 폭과 깊이는 제 2 소자 분리막(11b)의 그것들에 비해 크게 형성될 수 있다. 제 1 및 제 2 소자 분리막들(11a,11b)은 제 1 및 제 2 활성 영역들(AR1,AR2)보다 돌출되어 제공될 수 있다. 제 1 및 제 2 소자 분리막들(11a,11b)은 LOCOS(Local Oxidation of Silicon) 방법을 이용한 FOX(Field Oxide) 또는 STI(Shallow Trench Isolation)일 수 있다. 기판(10)은 실리콘(silicon) 기판일 수 있다. 이와 달리, 기판(10)은 투명 기판 또는 SOI(silicon on insulator) 기판일 수 있다.
제 1 및 제 2 게이트 패턴들(10a,10b)은 제 1 영역(a)과 제 2 영역(b) 상에 각각 제공될 수 있다. 제 1 게이트 패턴(10a)은 기판(10) 상에 차례로 적층된 제 1 게이트 전극(14), 제 1 실리사이드 층(silicide layer, 16) 및 제 1 캡핑층(capping layer, 18)을 포함할 수 있다. 제 2 게이트 패턴(10b)은 기판(10) 상에 차례로 적층된 제 2 게이트 전극(15), 제 2 실리사이드 층(silicide layer, 17) 및 제 2 캡핑층(capping layer, 19)을 포함할 수 있다. 게이트 전극들(14,15)은 폴리실리콘(polysilicon) 또는 금속을 포함할 수 있다. 실리사이드 층들(16,17)은 금속 실리사이드를 포함할 수 있다. 실리사이드 층들(16,17)은 예를 들어, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 티타늄 실리사이드 등을 포함할 수 있다. 실리사이드 층들(16,17)은 게이트 전극들(14,15)의 저항을 낮출 수 있다. 캡핑층들(18,19)은 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물을 포함할 수 있다. 선택적으로, 캡핑층들(18,19)은 생략될 수 있다. 게이트 패턴들(10a,10b)의 양 측벽들 상에 스페이서(미도시)가 구비될 수 있다. 스페이서(미도시)는 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다.
제 1 및 제 2 게이트 패턴들(10a,10b)과 기판(10) 사이에 제 1 및 제 2 게이트 절연막들(11,12)이 각각 제공될 수 있다. 제 1 및 제 2 게이트 절연막들(12,13)은 실리콘 산화물(silicon oxide) 또는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 실리콘 산화물보다 유전율이 높은 물질을 의미하며, 통상 유전 상수가 10 이상인 물질이다. 이러한 고유전율 물질로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 티타늄(Ti), 란탄(La), 이트륨(Y), 가돌리늄(Gd) 또는 탄탈(Ta) 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트 또는 실리케이트 등이 사용될 수 있다. 이러한 고유전율 물질을 사용하는 제 1 및 제 2 게이트 절연막들(12,13)은 단층 또는 다층 구조로 이루어질 수 있다. 제 1 및 제 2 게이트 절연막들(12,13)이 고유전율 물질을 포함할 경우, 기판(10)과 제 1 및 제 2 게이트 절연막들(12,13) 사이에 버퍼막(buffer layer)(미도시)이 더 제공될 수 있다. 버퍼막은 실리콘 산화물 또는 실리콘 산화 질화물(silicon oxynitride)을 포함할 수 있다. 이러한 버퍼막은 기판(10)과 제 1 및 제 2 게이트 절연막들(12,13) 사이의 계면의 특성을 향상시키기 위한 것일 수 있다.
제 1 영역(a)의 제 1 게이트 절연막(12)은 제 1 부분(12a) 및 제 2 부분(12b)을 포함할 수 있다. 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 소자 분리막(11a)과 중첩될 수 있다. 다시 말해, 제 1 게이트 절연막(12)이 제 1 활성 영역(AR1)을 가로지르도록 형성될 때, 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 활성 영역(AR1)으로부터 벗어나 제 1 소자 분리막(11a)과 중첩되도록 연장되는 영역일 수 있다. 제 1 게이트 절연막(12)은 제 1 두께(D1)를 가질 수 있다. 일 예로, 제 1 두께(D1)는 약 500? 내지 1000?일 수 있다. 이 때, 제 1 게이트 절연막의 제 2 부분(12b)의 적어도 일부는 제 1 게이트 절연막의 제 1 부분(12a)에 비해 리세스(recessed)되어 제공될 수 있다. 제 1 게이트 절연막의 제 2 부분(12b)의 적어도 일부는 제 3 두께(D3)를 가질 수 있다. 일 예로, 제 3 두께(D3) 는 약 5? 내지 500?일 수 있다. 제 2 게이트 절연막의 제 2 영역(b)의 제 2 게이트 절연막(13)은 제 2 두께(D2)를 가질 수 있다. 일 예로, 제 2 두께(D2) 는 약 5? 내지 30?일 수 있다.
기판(10) 상에 층간 절연막(20)이 제공될 수 있다. 층간 절연막(20)은 게이트 패턴들(10a,10b) 및 불순물 영역들(SR-,SR+,DR-,DR+)이 형성된 기판(10)을 덮을 수 있다. 반도체 장치(100)는 층간 절연막(20)을 관통하여 제 1 및 제 2 불순물 영역들(SR-,SR+,DR-,DR+)에 전기적으로 연결되는 콘택 플러그들(미도시), 층간 절연막(20) 상에서 콘택 플러그들(미도시)에 전기적으로 연결되는 제 1 및 제 2 금속 배선들(30a,30b)을 더 포함할 수 있다. 제 1 게이트 절연막의 제 2 부분(12b)과 중첩되는 층간 절연막(20) 상에 제 1 금속 배선(30a)이 제공될 수 있다. 제 2 게이트 절연막의 제 2 부분(13b)과 중첩되는 층간 절연막(20) 상에 제 2 금속 배선(30b)이 제공될 수 있다.
도 5a 내지 도 5b를 다시 참조하면, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 게이트 절연막의 제 1 부분(12a)에 비해 리세스될 수 있다. 일 예로, 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 두께(D1)를 갖는 반면, 제 1 게이트 절연막의 제 2 부분(12b)은 제 3 두께(D3)를 가질 수 있다. 제 3 두께(D3)는 제 1 두께(D1)보다 얇게 제공된다. 일 예로, 제 1 두께(D1)는 약 500? 내지 1000?이고, 제 3 두께(D2)는 약 5? 내지 500? 일 수 있다. 따라서, 제 1 게이트 절연막의 제 2 부분(12b)과 층간 절연막(20)의 상부면 사이의 거리는 제 3 거리(H3)를 가질 수 있다. 제 3 거리(H3)는 제 1 게이트 패턴(10a)과 제 1 금속 배선(30a) 사이의 거리일 수 있다. 도 2C 및 도 5b를 참조하면, 제 1 거리(H1)에 비해 제 3 거리(H3)가 증가됨을 알 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 게이트 패턴(10a)과 제 1 금속 패턴(30a) 사이의 거리(H3)가 증가되어, 공정 마진을 향상시킬 수 있다. 일 예로, 제 1 게이트 패턴(10a)과 제 1 금속 패턴(30a) 을 연결하는 콘택(미도시) 형성이 용이해질 수 있다. 이로 인해, 제 1 트랜지스터(TR1)는 제 1 게이트 절연막의 제 1 부분(12a)이 상대적으로 두꺼운 제 1 두께(D1)로 제공되어 고전압에도 충분한 내압 특성을 유지함과 동시에, 제 1 게이트 절연막의 제 2 부분(12b)이 상대적으로 얇은 제 3 두께(D3)로 제공되어 제 1 게이트 패턴(10a)과 제 1 금속 패턴(30a) 사이의 공정 마진을 향상시킬 수 있다. 게다가, 제 1 게이트 패턴(10a)과 제 1 금속 패턴(30a) 간의 기생 캐패시턴스 발생을 억제할 수 있다.
도 6a 내지 도 6h는 도 4의 반도체 장치(100)를 제조하는 과정을 보여주는 도면들이다. 도 6a 내지 도 6h는 각각 도 4의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면들을 바라본 도면들이다. 설명의 편의를 위해, 도 6a 내지 도 6h는 실제 프로파일(profile)보다 과장되어 표현될 수 있다.
도 6a를 참조하면, 제 1 영역(a) 및 제 2 영역(b) 상에 제 1 게이트 절연막(12)이 도포될 수 있다. 이 때, 제 1 영역(a)의 제 1 게이트 절연막(12)은 제 1 부분(12a) 및 제 2 부분(12b)을 포함할 수 있다. 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되는 영역이고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 소자 분리막(11a)과 중첩되는 영역일 수 있다. 다시 말해, 제 1 게이트 절연막(12)이 제 1 활성 영역(AR1)을 가로지르도록 형성될 때, 제 1 게이트 절연막의 제 1 부분(12a)은 제 1 활성 영역(AR1)과 중첩되는 영역이고, 제 1 게이트 절연막의 제 2 부분(12b)은 제 1 활성 영역(AR1)으로부터 벗어나 제 1 소자 분리막(11a)과 중첩되도록 연장되는 영역일 수 있다. 제 1 게이트 절연막(12)은 제 1 두께(D1)를 가질 수 있다. 제 1 게이트 절연막(12)은 열산화법 또는 화학 기상 증착법에 의해 형성될 수 있다. 제 1 게이트 절연막(12)은 실리콘 산화물을 포함할 수 있다. 이와 달리, 제 1 게이트 절연막(12)은 실리콘 산화물이 아닌 다른 유전체 재료가 사용될 수 있다. 제 1 게이트 절연막(12)은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 인듐 산화막, 또는 이리듐 산화막 중에서 적어도 하나를 포함할 수 있다.
도 6b 및 도 6c를 참조하면, 제 1 영역(a) 상에 마스크 패턴(16)을 제공하고, 마스크 패턴(16)을 식각 마스크로 이용할 수 있다. 이에 따라, 제 2 영역(b)의 제 1 게이트 절연막(12) 및 제 1 영역(a)의 제 1 게이트 절연막(12)의 일부를 식각할 수 있다. 마스크 패턴(16)은 제 1 게이트 절연막의 제 1 부분(12a)을 닫고, 제 1 게이트 절연막의 제 2 부분(12b)의 일부를 노출하도록 제공될 수 있다. 따라서, 제 1 게이트 절연막의 제 2 부분(12b)의 적어도 일부를 식각할 수 있다. 마스크 패턴(16)의 일단은 제 1 게이트 절연막의 제 1 부분(12a)으로부터 소정 거리(W) 이격되어 제공될 수 있다. 마스크 패턴(16)의 일단은 제 1 활성 영역(AR1) 및 소자 분리막(11a)의 경계면으로부터 소정 거리(W) 이격되어 제공될 수 있다. 마스크 패턴(16)은 포토레지스트 패턴(16)일 수 있다. 마스크 패턴(16)에 의해 노출된 제 1 게이트 절연막의 제 2 영역(b) 및 제 1 게이트 절연막의 제 2 부분(12b)의 적어도 일부를 습식 식각(wet etching)할 수 있다. 이어서, 마스크 패턴(16)을 제거할 수 있다. 마스크 패턴(16)은 에싱 스트립 공정에 의해 제거될 수 있다.
이 때, 포토레지스트 계면을 따라, 식각액의 케미컬이 제 1 게이트 절연막의 제 2 부분(12b)의 내부를 향해 침투하는 팽윤(Swelling) 현상이 발생할 수 있다. 이로 인해, 마스크 패턴(16)에 의해 노출된 제 1 게이트 절연막의 제 2 부분(12b)의 경계는, 제 1 게이트 절연막의 제 1 부분(12a)을 향하는 방향을 따라 함께 식각될 수 있다. 따라서, 제 1 게이트 절연막의 제 2 부분(12b)의 경계부는 완만한 슬로프(slope) 형상을 갖도록 식각될 수 있다.
도 6d를 참조하면, 제 1 영역(a) 및 제 2 영역(b) 상에 제 2 게이트 절연막(13)이 도포될 수 있다. 제 2 게이트 절연막(13)은 제 2 두께(D2)를 가질 수 있다. 제 2 두께(D2)는 제 1 두께(D1)에 비해 매우 얇은 두께일 수 있다. 따라서, 제 1 영역(a)의 제 1 게이트 절연막(12) 상에도 제 2 게이트 절연막(13)이 적층/추가 성장되나, 제 1 게이트 절연막(12)에 비해 그 양이 미미하여 고려하지 않을 수 있다. 제 2 게이트 절연막(13)은 열산화법 또는 화학 기상 증착법에 의해 형성될 수 있다. 제 1 및 제 2 게이트 절연막들(11,12)은 서로 동일한 재질을 포함할 수 있다. 따라서, 상술한 내용과 중복되는 설명은 생략한다.
도 6e를 참조하면, 제 1 영역(a) 및 제 2 영역(b) 상에 게이트 전극들(14,15)을 형성할 수 있다. 게이트 전극들(14,15)은 폴리실리콘을 포함할 수 있다. 게이트 전극들(14,15)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속을 함유하는 물질 중에 선택된 단일층 또는 복합층으로 형성될 수 있다. 도전성 금속을 함유할 경우, 텅스텐 및 몰리브덴과 같은 금속, 티타늄 질화막, 탄탈륨 질화막, 및 텅스텐 질화막과 같은 도전성 금속 질화막 중에 선택된 적어도 하나의 층을 포함할 수 있다. 게이트 전극들(14,15)의 저항을 낮추기 위해, 게이트 전극들(14,15)은 불순물을 포함할 수 있다.
도 6f를 참조하면, 게이트 전극들(14,15) 상에 실리사이드 층들(16,17)을 형성할 수 있다. 실리사이드 층들(16,17)은 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 티타늄 실리사이드 중 적어도 어느 하나를 포함할 수 있다.
도 6g 및 도 6h를 참조하면, 게이트 전극들(14,15)은 각각 패터닝될 수 있다. 게이트 전극들(14,15) 상에 캐핑층들(18,19)을 형성할 수 있다. 캐핑층들(18,19)은 제 1 영역(a) 및 제 2 영역(b)을 덮도록 컨포말하게 형성될 수 있다. 그 후, 캐핑층들(18,19)을 덮는 층간 절연막(20)을 형성할 수 있다. 층간 절연막(20)은 컨포말하게 형성될 수 있다. 이후에, 층간 절연막(20)을 관통하여 제 1 및 제 2 영역들(a,b)에 각각 전기적으로 연결되는 콘택들(미도시)을 형성할 수 있다. 콘택들(미도시)은 복수 개 제공될 수 있고, 콘택들(미도시) 중 일부 또는 전부를 전기적으로 연결하는 제 1 및 제 2 금속 배선들(30a,30b)이 추가적으로 제공될 수 있다. 제 1 금속 배선(30a)은 제 1 영역(a)에 형성될 수 있다. 일 예로, 제 1 금속 배선(30a)은 제 1 게이트 절연막의 제 2 부분(12b)과 중첩되게 제공될 수 있다. 제 2 금속 배선(30b)은 제 2 영역(b)에 형성될 수 있다. 일 예로, 제 2 금속 배선(30b)은 제 2 게이트 절연막의 제 2 부분(도 3c의 13b)과 중첩되게 제공될 수 있다. 제 1 및 제 2 금속 배선들(30a,30b)은 패드 타입 또는 라인 타입의 도전 패턴일 수 있다. 또한, 이온 주입 공정으로 인해, 불순물 영역들(SR-,SR+,DR-,DR+)을 형성할 수 있다.
본 발명의 실시예에 따르면, 제 2 영역(b) 상에 형성된 제 1 게이트 절연막(12)을 식각할 때 제 1 영역(a)의 제 1 게이트 절연막의 제 2 부분(12b)의 적어도 일부를 함께 식각함으로써, 추가적인 공정 없이 제 1 게이트 절연막(12)의 두께 제어가 가능할 수 있다. 또한, 반도체 장치(100)의 레이 아웃에 따라, 마스크 패턴(16)의 크기, 즉 마스크 패턴(16)과 제 1 활성 영역(AR1)과의 거리(W)를 조절함으로써, 다양한 설계 변경이 가능할 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 것;
    상기 활성 영역의 적어도 일부를 덮는 게이트 절연막을 형성하는 것;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것;
    상기 게이트 전극 상에 층간 절연막을 형성하는 것을 포함하되,
    상기 게이트 절연막은:
    상기 활성 영역과 중첩되는 상기 게이트 절연막의 제 1 부분;
    상기 소자 분리막과 중첩되는 상기 게이트 절연막의 제 2 부분을 포함하되,
    상기 게이트 절연막을 형성하는 것은, 상기 게이트 절연막의 상기 제 2 부분의 적어도 일부를 리세스하여 상기 게이트 절연막 영역의 두께를 박막화하는 것을 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막의 상기 제 2 부분과 중첩되는 상기 층간 절연막 상에 금속 배선을 형성하는 것을 더 포함하는, 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 게이트 절연막의 상기 제 2 부분을 식각하는 것은:
    상기 제 2 부분의 적어도 일부를 노출하는 마스크 패턴을 제공하는 것;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제 2 부분을 습식 식각하는 것을 포함하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 마스크 패턴의 일단은 상기 제 1 부분으로부터 이격되도록 제공되는, 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극의 일단은 상기 제 2 부분과 중첩되는, 반도체 장치 제조 방법.
  6. 활성 영역을 정의하는 소자 분리막을 포함하는 기판을 준비하는 것;
    상기 활성 영역을 가로지르는 게이트 절연막을 형성하고, 상기 게이트 절연막은 상기 소자 분리막과 중첩되는 연장 영역을 포함하는 것;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것;
    상기 게이트 전극 상에 층간 절연막을 형성하는 것; 그리고
    상기 연장 영역과 중첩되는 상기 층간 절연막 상에 금속 배선을 형성하는 것을 포함하되,
    상기 게이트 절연막을 형성하는 것은, 상기 연장 영역의 적어도 일부를 식각하여 그 두께를 제어하는 것을 포함하는, 반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 연장 영역을 식각하는 것은, 상기 연장 영역의 적어도 일부를 습식 식각하는 것을 포함하는, 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 연장 영역을 식각하는 것은, 상기 연장 영역의 적어도 일부를 노출하는 마스크 패턴을 식각 마스크로 이용하는 것을 포함하되, 상기 마스크 패턴의 일단은 상기 소자 분리막과 상기 활성 영역의 경계면으로부터 이격되도록 제공되는, 반도체 장치 제조 방법.
  9. 제 8 항에 있어서,
    상기 연장 영역의 적어도 일부는 팽윤(swelling) 현상을 통해 박막화되는, 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 게이트 절연막은 약 300Å 내지 1000Å의 두께로 형성되는, 반도체 장치 제조 방법.
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