KR20070084883A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 터널 산화막, 제1 폴리실리콘막, 유전체막 및 캡핑 폴리실리콘막을 순차적으로 형성하는 단계와, 에치백 공정을 실시하여 상기 캡핑 폴리실리콘막을 소정 두께 식각하는 단계와, 상기 캡핑 폴리실리콘막 및 유전체막의 소정 영역을 제거하는 단계와, 전체 구조 상부에 제2 폴리실리콘막을 형성하는 단계를 포함함으로써 유전체막의 일부가 제거되는 주변 회로 영역에서 발생하는 스웰링(swelling) 현상을 방지할 수 있다.
스웰링 현상, 평탄화, 에치백, 심, 캡핑 폴리실리콘막
Description
도 1a 및 도 1b는 종래 기술에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 소자 분리막
108 : 제2 폴리실리콘막 110 : 유전체막
112 : 캡핑 폴리실리콘막 114 : 제3 폴리실리콘막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 유전체막의 일부가 제거되는 주변회로 영역에서 발생하는 스웰링(swelling) 현상을 방지하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트가 적층된 구조로 되어 있는데, 이러한 적층 구조는 셀(cell) 내에서만 적용되고, 주변 영역에는 일반적인 MOSFET 구조의 트랜지스터가 형성된다. 게다가, 주변 회로 영역에서는 플로팅 게이트용 도전층과 컨트롤 게이트용 도전층을 전기적으로 연결시켜야만 트랜지스터로 동작하기 때문에 유전체막의 일부를 제거한 후 플로팅 게이트용 도전층과 컨트롤 게이트용 도전층이 연결되도록 한다.
도 1a 및 도 1b는 상기에 대한 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도로서, 셀 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 게이트가 형성되는 동안 주변회로 영역의 소정 영역에 트랜지스터를 형성하는 방법을 설명하기 위한 것이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제1 폴리실리콘막(12) 및 질화막(미도시)을 형성한 후, 식각 마스크를 이용하여 질화막, 제1 폴리실리콘막(12), 터널 산화막(11) 및 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 HDP(High Density Plasma) 산화막을 형성한 후 질화막 상부가 노출될 때까지 HDP 산화막을 연마하여 소자 분리막(13)을 형성한다. 질화막을 제거한 후 전체 구조상에 플로팅 게이트용 제2 폴리실리콘막(14)을 형성하고, 식각 마스크를 이용하여 제2 폴리실리 콘막(14)을 식각하여 제1 및 제2 폴리실리콘막(12 및 14)으로 구성된 플로팅 게이트 패턴을 형성한다.
전체 구조상에 유전체막(15) 및 캡핑 폴리실리콘막(16)을 형성한 후 식각 마스크를 이용하여 캡핑 폴리실리콘막(16) 및 유전체막(15)을 식각한다. 이때, 유전체막(15) 식각시 과도 식각으로 제2 폴리실리콘막(14)이 소정 깊이로 식각된다. 여기서, 유전체막(15) 식각 공정시 캡핑 폴리실리콘막(16)을 사용하는 이유는 포토레지스트막의 성분인 카본이 유전체막(15)으로 침투하여 막질을 떨어뜨리고, 포토레지스트 패턴 제거시 유전체막(15)이 손상되는 것을 보호하기 위해서이다.
도 1b를 참조하면, 전체 구조상에 컨트롤 게이트용 제3 폴리실리콘막(17)을 형성한 후 에치백(etch back) 공정을 실시하여 플로팅 게이트용 폴리실리콘막(12 및 14)과 컨트롤 게이트용 폴리실리콘막(17)이 연결되도록 한다.
그러나, 상기 공정에서 제3 폴리실리콘막(17) 식각 공정시 유전체막(15)의 일부가 제거되어 플로팅 게이트용 폴리실리콘막과 컨트롤 게이트용 폴리실리콘막이 서로 연결된 영역이 부풀어 오르는 스웰링(swelling) 현상(a)이 발생한다. 이는 플라즈마 식각이 진행되는 동안 유전체막(15)의 일부가 제거된 영역에는 순간적으로 - 전하가 유전체막(15)의 일부가 제거된 영역 아래로 빠져나가는 현상이 발생하여 - 전하가 발생하는 유전체막(15)의 일부가 제거된 주변 영역보다 상대적으로 + 전하가 발생되어 이온 충격(ion bombardment)이 상대적으로 더 많이 발생한다. 이로 인하여 유전체막(15)의 일부가 제거된 제3 폴리실리콘막(17) 상부 영역에서는 식각 속도가 낮아지게 되어 식각이 제대로 이루어 지지 않게 되는 것이다.
상기와 같은 스웰링 현상(a)은 후속 공정인 게이트를 형성함에 따라 더욱 커지게 되고, 후속 공정인 층간 절연막 연마 공정시 SAC 질화막이 노출되는 원인으로 작용하게 된다. 이때, 대기나 챔버 내부 또는 증착 공정에서 발생하는 수소(H2) 또는 수분의 영향으로 트랜지스터 특성의 열화를 유발하여 누설전류를 증가시킴으로써 소자 페일을 유발시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 유전체막의 일부가 제거되는 주변회로 영역에서 발생하는 스웰링 현상을 방지하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 터널 산화막, 제1 폴리실리콘막, 유전체막 및 캡핑 폴리실리콘막을 순차적으로 형성하는 단계와, 에치백 공정을 실시하여 상기 캡핑 폴리실리콘막을 소정 두께 식각하는 단계와, 상기 캡핑 폴리실리콘막 및 유전체막의 소정 영역을 제거하는 단계와, 전체 구조 상부에 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시예로서 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 영역에 플로팅 게이트와 컨트롤 게이트가 적층된 게이트가 형성되는 동안 주변회로 영역의 소정 영역에 트랜지스터를 형성하는 방법을 설명하기 위한 것이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104) 및 질화막(미도시)을 순차적으로 형성한 후 사진 및 식각 공정으로 질화막, 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 질화막 상부가 노출될 때까지 절연막을 연마하여 소자 분리막(106)을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으로 하는 것이 바람직하다. 소자 분리막(106)에 의해 액티브 영역 및 필드 영역이 정의된다.
질화막을 제거한 후 전체 구조상에 플로팅 게이트용 제2 폴리실리콘막(108)을 형성하고, 식각 마스크를 이용하여 제2 폴리실리콘막(108)을 식각하여 제1 및 제2 폴리실리콘막(104 및 108)으로 구성된 플로팅 게이트 패턴을 형성한다.
그런 다음, 전체 구조상에 유전체막(110) 및 캡핑 폴리실리콘막(112)을 순차적으로 형성한다. 이때, 캡핑 폴리실리콘막(112)은 1000Å 내지 2000Å의 두께로 형성된다. 유전체막(110) 상부에 캡핑 폴리실리콘막(112)을 형성하는 것은 후속 공 정인 유전체막(110) 식각 공정시 포토레지스트막의 성분인 카본이 유전체막(110)으로 침투하여 막질을 떨어뜨리는 것을 방지하고, 후속 공정인 포토레지스트 패턴 제거시 유전체막(110)이 손상되는 것을 보호하기 위해서이다.
도 2b를 참조하면, 캡핑 폴리실리콘막(112)을 에치백하여 300Å 내지 400Å의 두께로 잔류하도록 한다. 이와 같이 캡핑 폴리실리콘막(112)을 형성한 후 에치백 공정을 실시함으로써 제2 폴리실리콘막(108)의 단차 지역에서 발생하는 심을 방지하고, 제2 폴리실리콘막(108)을 평탄화시킨다. 또한, 에치백 공정으로 인하여 후속 공정인 유전체막(110)의 일부가 식각된 영역에서 - 전하가 유전체막(110)이 제거된 영역 아래로 빠져나가는 현상을 근본적으로 차단함으로써 스웰링 현상을 방지할 수 있다.
이때, 에치백 공정시 고밀도 플라즈마(High Density Plasma; HDP) 장비인 TCP(Transformer Coupled Plasma), MERIE(Magnetron Enhanced Reactive Ion Etching) 또는 ECR(Electron Cyclotron Resonance)의 플라즈마 소오스를 이용하여 식각한다.
도 2c를 참조하면, 캡핑 폴리실리콘막(112)의 소정 영역이 노출되도록 캡핑 폴리실리콘막(112) 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 마스크로 캡핑 폴리실리콘막(112) 및 유전체막(110)을 식각한다. 유전체막(110) 식각 공정시 과도 식각으로 인하여 제2 폴리실리콘막(108)이 소정 깊이로 식각된다. 이때, 제2 폴리실리콘막(108)은 100Å 내지 500Å 두께 정도 과도 식각된다. 포토레지스트 패턴을 제거한 후 전체 구조 상부에 컨트롤 게이트용 제3 폴리실 리콘막(114)을 형성한다. 이때, 제3 폴리실리콘막(114)은 400Å 내지 500Å의 두께로 형성한다. 이로 인해, 유전체막(110)의 일부가 식각된 영역을 통해 컨트롤 게이트용 제3 폴리실리콘막(114)은 플로팅 게이트용 폴리실리콘막(104 및 108)과 전기적으로 서로 연결된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 유전체막의 일부를 식각하기 전에 에치백 공정으로 캡핑 폴리실리콘막을 식각함으로써 제2 폴리실리콘막의 단차 지역에서 발생하는 심을 방지하고, 제2 폴리실리콘막의 단차 지역을 평탄화시킬 수 있다.
둘째, 유전체막의 일부를 식각하기 전에 에치백 공정으로 캡핑 폴리실리콘막을 식각함으로써 유전체막의 일부가 식각된 영역에서 발생하는 스웰링 현상을 방지할 수 있다.
셋째, 스웰링 현상을 방지함으로써 후속 공정인 층간 절연막 연마 공정시 SAC 질화막이 노출되는 것을 방지하여 누설전류의 증가로 인한 소자 페일을 방지할 수 있다.
Claims (7)
- 반도체 기판 상부에 터널 산화막, 제1 폴리실리콘막, 유전체막 및 캡핑 폴리실리콘막을 순차적으로 형성하는 단계;에치백 공정을 실시하여 상기 캡핑 폴리실리콘막을 소정 두께 식각하는 단계;상기 캡핑 폴리실리콘막 및 유전체막의 소정 영역을 제거하는 단계; 및전체 구조 상부에 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 캡핑 폴리실리콘막은 1000Å 내지 2000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 식각된 캡핑 폴리실리콘막은 300Å 내지 400Å의 두께로 잔류하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 에치백 공정시 고밀도 플라즈마 장비인 TCP, MERIE 또 는 ECR의 플라즈마 소오스를 이용하여 식각하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막 식각 공정시 과도 식각으로 인하여 상기 제1 폴리실리콘막이 소정 깊이로 식각되는 플래시 메모리 소자의 제조방법.
- 제5항에 있어서, 상기 식각된 제1 폴리실리콘막은 100Å 내지 500Å 두께 정도 식각되는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2 폴리실리콘막은 400Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
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- 2006-02-22 KR KR1020060017237A patent/KR20070084883A/ko not_active Application Discontinuation
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