KR100818285B1 - 단결정 실리콘 로드 제조방법 - Google Patents

단결정 실리콘 로드 제조방법 Download PDF

Info

Publication number
KR100818285B1
KR100818285B1 KR1020060113898A KR20060113898A KR100818285B1 KR 100818285 B1 KR100818285 B1 KR 100818285B1 KR 1020060113898 A KR1020060113898 A KR 1020060113898A KR 20060113898 A KR20060113898 A KR 20060113898A KR 100818285 B1 KR100818285 B1 KR 100818285B1
Authority
KR
South Korea
Prior art keywords
silicon
rod
insulating layer
layer
single crystal
Prior art date
Application number
KR1020060113898A
Other languages
English (en)
Inventor
선우문욱
박영수
조세영
후아샹잉
임혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060113898A priority Critical patent/KR100818285B1/ko
Priority to US11/976,009 priority patent/US8445332B2/en
Priority to JP2007298509A priority patent/JP2008133182A/ja
Priority to CNA2007101928031A priority patent/CN101235541A/zh
Application granted granted Critical
Publication of KR100818285B1 publication Critical patent/KR100818285B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
    • C30B13/16—Heating of the molten zone
    • C30B13/22—Heating of the molten zone by irradiation or electric discharge
    • C30B13/24—Heating of the molten zone by irradiation or electric discharge using electromagnetic waves
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/29—Coated or structually defined flake, particle, cell, strand, strand portion, rod, filament, macroscopic fiber or mass thereof
    • Y10T428/2913—Rod, strand, filament or fiber
    • Y10T428/2933—Coated or with bond, impregnation or core
    • Y10T428/2962—Silane, silicone or siloxane in coating

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Abstract

단결정 실리콘 로드(rod)의 제조방법이 개시되어 있다. 개시된 단결정 실리콘 제조방법은, 기판 상에 절연층을 형성하는 단계; 상기 절연층에 홀(hole)을 형성하는 단계; 상기 홀 내에 실리콘을 선택성장(selective growth)시키는 단계; 상기 홀 및 절연층 상에 실리콘층을 형성하는 단계; 상기 실리콘층에 홀과 비방사상 방향으로 로드(rod) 패턴을 형성하는 단계; 및 상기 실리콘층을 용융시시켜 상기 홀에 대응하는 위치에 결정핵(nucleation site)이 생성되도록 상기 로드 패턴이 형성된 실리콘층 상에 레이저빔을 조사하여 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 한다. 개시된 단결정 실리콘 로드의 제조방법에 의하면, 결점 없는(defect-free) 단결정 실리콘 로드를 형성할 수 있다.
단결정 실리콘, 로드, 홀, 결정핵, 레이저, 재결정화

Description

단결정 실리콘 로드 제조방법{Fabrication method of single crystal silicon rod}
도 1 내지 도 9는 본 발명의 제 1실시예에 따른 단결정 실리콘 로드의 제조방법을 나타내는 도면이다.
도 10 내지 도 17은 본 발명의 제 2실시예에 따른 단결정 실리콘 로드의 제조방법을 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 단결정 실리콘 로드 구조체의 형성 원리를 나타내는 개략적 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10,50...기판 12,52...제 1절연층
14...다결정 실리콘층 16,56...제2절연층
18...제3절연층 20...제 1홀
22...실리콘을 선택성장한 제 1홀 24,64...실리콘층
26,66,102...실리콘 본체부
28,40,68...재결정화된 실리콘 본체부
30,70,104...로드 38,72...재결정화된 로드
40,80...레이저 빔 60...제 2홀
62...실리콘을 선택성장한 제 2홀
100...예비적 결정핵 생성위치
본 발명은 단결정 실리콘 로드의 제조방법에 관한 것으로, 보다 상세하게는 실리콘층의 일부에 로드를 형성하고 재결정화하는 공정을 통해 결함이 없는 단결정 실리콘 로드를 제조하는 방법에 관한 것이다.
비정질 실리콘에 레이저 등의 에너지를 공급하여 용융상태로 만든 후에 냉각 또는 고화시키면, 결정으로 석출되는 실리콘의 결정화가 진행된다. 이때, 실리콘 그레인의 결정성장에 따라 실리콘 결정의 성장방향이 단일하면 단결정이 되고, 다수의 결정이 동시에 랜덤하게 생성되어 성장하게 되면 다결정이 된다.
비정질 실리콘 박막을 결정화하여 박막트랜지스터의 활성층이나 반도체 소자의 채널 영역으로 사용하는 경우에는 실리콘 그레인의 크기를 크게 함으로써, 캐리어의 이동에 방해가 되는 그레인 바운더리의 수를 줄여 소자의 특성을 향상시키는 것이 유리하다.
비정질 실리콘을 소자에 적용할 경우, 전하이동도(mobility)가 낮아서 고속 동작이 어렵고, 따라서 고해상도의 디스플레이 등에는 적용되기 어렵다. 이러한 문제점을 개선하기 위하여, 비정질 실리콘을 결정화하여 다결정 실리콘을 형성한 후에, 박막 트랜지스터를 형성할 수 있다. 이 경우, 상기 박막 트랜지스터의 채널 영 역은 다결정 실리콘이 된다. 다결정 실리콘은 전하이동도가 비정질 실리콘에 비해 100배 이상 빠른 장점을 갖고 있다.
가능한한 그레인 크기가 큰 다결정 실리콘을 제조하기 위한 방법에는 기판 위에 증착된 비정질 실리콘 박막을 결정화하는 방법이 있는데, 엑시머 레이저를 이용한 결정화 방법(Eximer Laser Annealing; ELA)과, 고상법(Solid Phase Crystallization; SPC) 등이 있으며, 최근에는 ELA 법을 보다 개량한 금속유도측면 결정화법(Metal Induced Lateral Crystallization; MILC)이나 연속 입계 고상화법(Continuous Grain Solidification:CGS)도 사용되고 있다. 또한, 절연층내에 홀을 형성하고 비정질 실리콘을 채워 레이저를 이용하여 결정화 하는 마이크로 초크랄스키 방법(-Czochralski process)이 있다. 이러한 방법들은 모두 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화하는 방법이다. 그러나, 다결정 실리콘 박막의 경우에도 많은 수의 그레인 바운더리들로 인해 여전히 전하의 흐름이 방해를 받는다. 따라서, 보다 우수한 전기적인 특성을 얻기 위해서는, 박막 트랜지스터나 반도체 소자의 채널이 형성되는 영역 전체가 하나의 단결정 실리콘으로 구성되는 것이 가장 바람직하다.
본 발명의 목적은 박막 트랜지스터나 반도체 소자의 채널이 결함이 없는 단결정 실리콘으로 형성되도록 실리콘층의 일부에 로드 패턴을 형성하고 실리콘 결정화를 진행하여 이 로드와 일직선 상에 위치하지 않은 위치에서부터 결함이 없는 단결정 실리콘 로드를 제조하는 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명은 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 홀을 형성하는 단계; 상기 홀 내에 실리콘층을 선택성장 시키는 단계; 상기 홀 및 절연층 상에 실리콘층을 형성하는 단계; 상기 실리콘층에 상기 홀과 비방사상 방향에 로드 패턴을 형성하는 단계; 및 상기 실리콘층을 용융시키며, 상기 홀에 대응하는 위치에 결정핵이 생성되도록 상기 로드 패턴이 형성된 실리콘층에 레이저 빔을 조사하여 실리콘층을 결정화하는 단계;를 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법을 제공한다.
본 발명에 따르면, 상기 홀은 상기 절연층을 관통하여 상기 기판과 접촉하도록 형성한다. 이때, 상기 기판과 상기 절연층 사이에 다결정 실리콘층을 더 포함할 수 있다. 이때, 기판과 다결정 실리콘층 사이에 제1절연층을 더 포함하며, 상기 절연층은 다결정 실리콘층과 실리콘층 사이에 제2절연층 및 이 제2절연층과 상기 실리콘층 사이의 제3절연층을 포함할 수 있다. 이 경우, 상기 제2절연층은 SiO2로 이루어지고, 상기 제3절연층은 Si3N4로 이루어질 수 있다.
또한, 상기 홀의 깊이는 상기 절연층의 두께 보다 작게 형성할 수 있다. 이때, 상기 절연층은 제1절연층 및 이 제1절연층과 상기 실리콘층 사이의 제2절연층을 포함할 수 있다. 상기 제1절연층은 SiO2로 이루어지고, 상기 제2절연층은 Si3N4로 이루어질 수 있다.
상기 절연층은 SiO2,Al 2 O 3 ,Si3N4 및 AlN으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어질 수 있다.
상기 홀의 개수는 하나 이상일 수 있다.
상기 실리콘층은 비정질 또는 다결정 실리콘으로 이루어질 수 있다.
상기 실리콘층은 비정질 또는 다결정 실리콘게르마늄(SiGe)으로 이루어질 수 있다.
상기 로드의 길이방향은 홀로부터 연장된 방사상 선과 일치하지 않도록 형성된다.
상기 로드의 개수는 하나 이상일 수 있다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 예비적 결정핵 생성위치(Preliminary Nucleation Site)를 포함하도록 실리콘층을 형성하는 단계; 상기 실리콘층에 상기 예비적 결정핵 생성위치와 비방사상 방향으로 로드를 패턴하는 단계; 상기 로드가 패턴된 실리콘층이 용융되며 상기 예비적 결정핵 생성위치에 대응하는 위치에 결정핵이 생성되도록 레이저빔을 조사하여 상기 실리콘층을 결정화하는 단계;를 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법을 제공한다.
상기 예비적 결정핵 생성위치는 금속촉매를 도포하는 방법 또는 마스크 패턴을 형성하는 방법으로 형성할 수 있다.
상기 금속촉매는 Ni,Cu,Al 및 Pd으로 이루어진 군에서 선택된 어느 하나일 수 있다.
상기 목적을 달성하기 위하여 본 발명은 결정핵 생성위치로부터 형성된 방사 상 그레인 바운더리를 가지는 다결정성 실리콘 본체부 및 상기 결정핵 생성위치로부터 비방사상 방향으로 상기 실리콘 본체부에 연결된 단결정 실리콘 로드를 포함하는 단결정 실리콘 로드 구조체를 제공한다.
상기 단결정 실리콘 로드는 실리콘 기판 상에 형성될 수 있다. 이때, 상기 단결정 실리콘 로드는 실리콘 기판 상에서 브리지 구조로 형성될 수 있다.
상기 목적을 달성하기 위하여 본 발명은 상기한 단결정 실리콘 로드 구조체를 포함하는 GAA 트랜지스터를 제공한다.
상기 목적을 달성하기 위하여 본 발명은 상기한 단결정 실리콘 로드 구조체를 포함하는 낸드 플래쉬 메모리를 제공한다.
본 발명에 따르면, 상기 로드의 길이방향은 홀로부터 연장된 방사상 선과 일치하지 않게 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 단결정 실리콘 로드를 제조하는 방법을 보다 상세히 설명한다.
도 1 내지 도 9는 본 발명의 제 1실시예에 따른 단결정 실리콘 로드의 제조방법을 나타내는 도면이다.
도 1을 참조하면, 기판(10)상에 제 1절연층(12), 다결정 실리콘층(14), 제 2절연층(16) 및 제 3절연층(18)을 순차적으로 형성한다. 상기 기판(10)은 실리콘 기판이거나 절연체 기판일 수 있으며, 바람직하게는 실리콘 기판을 사용한다. 상기 제 1절연층 내지 제 3절연층(12)(16)(18)은 SiO2, Al2O3, Si3N4 및 AlN으로 이루어진 군에서 선택된 어느 하나로 형성될 수 있으며, 바람직하게는 제 1절연층(12) 및 제 2절연층(16)은 SiO2로 형성되고, 제 3절연층(18)은 Si3N4으로 형성될 수 있다.
상기 제 3절연층(18)은 후술하는 실리콘층(도 4의 24)을 재결정화 또는 결정화하기 위해 레이저 빔 조사시, 용융된 액상 실리콘과의 접착성이 우수하고 액상 실리콘의 흐름과 뭉침을 방지할 수 있는 뭉침 방지층의 역할을 한다. 이러한 뭉침 방지층으로는 액상 실리콘과의 계면 에너지가 비교적 낮은 물질을 사용하는 것이 좋은데, 상기와 같이 Si3N4를 사용하는 것이 바람직하다.
도 2a 및 도 2b를 참조하면, 상기 제 3절연층(18)과 제 2절연층(16)에 리소그래피 및 에칭에 의해 후술하는 실리콘층(도 4의 24)을 상기 다결정 실리콘층(14)에 접촉시키기 위한 컨택 홀(contact hole)로서 사용되는 제 1홀(20)을 형성한다. 상기 제 1홀(20)의 깊이는 도 2b에 보인 바와 같이, 상기 다결정 실리콘층(14) 표면까지 형성할 수 있다. 상기 제1홀(20)의 개수는 하나 이상으로 형성할 수 있다. 도 2a에서는 상기 제1홀(20)로서 2개의 홀을 형성한 예를 보여준다.
다음으로, 도 3 및 도 4에서와 같이, 상기 제 1홀(20)과 제 3절연층(18) 상에 실리콘층(24)을 형성한다. 상기 실리콘층(24)은 비정질 또는 다결정의 결정성을 갖는 실리콘 또는 실리콘게르마늄(SiGe)으로 형성될 수 있다. 이하에서는 상기 실리콘층(24)의 재질을 편의상 실리콘으로 표현하는데, 이것은 상기 실리콘층(24)이 실리콘만으로 이루어진 것을 의미하는 것은 아니며, 실리콘으로 표현한다 해도 이 는 실리콘 및 실리콘게르마늄 중 어느 하나를 의미하는 것으로 간주된다.
우선, UHV CVD(Ultra-High Vacuum Chemical Vapor Deposition) 또는 LPCVD(Low-Pressure Chemical Vapor Deposition) 방법을 사용하여, 상기 제 1홀(20)내에 실리콘층(22)을 선택성장하여 제1홀(20)을 메워 주며, 계속하여 제1홀(20)과 제3절연층(18) 전면에 실리콘층(24)을 형성한다.
예를 들어, 상기 구조의 기판을 DHF 클리닝 후, UHV CVD(또는 LPCVD) 장비에서, 실리콘 예컨대, 다결정 실리콘에서의 잠복 시간(incubation time)이 제3절연층(18) 물질로 사용되는 Si3N4에서 보다 짧은 특성을 이용하여 제1홀(20)에 다결정 실리콘을 선택 성장시켜 메워준다.
다른 예로서, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 상기 실리콘층(24)을 형성할 수도 있다. 즉, 단순히 PECVD 장비 등을 이용하여 다결정 실리콘 또는 비정질 실리콘을 증착하되 제1홀(20)에 증착되는 실리콘의 표면이 제3절연층(18) 물질로 사용되는 Si3N4 표면보다 높게 증착한다.
제1홀(20)을 비정질 또는 다결정 실리콘층으로 메운 다음, 계속하여 제1홀(20)과 제3절연층(18) 전면에 평탄화된 다결정 실리콘 또는 비정질 실리콘 박막을 증착하여 실리콘층(24)을 형성한다.
다음으로, 도 5를 참조하면, 리소그래피 및 에칭 공정에 의해 상기 실리콘층(24)을 패터닝하여 실리콘 채널로서 사용되는 로드(30)와 그 외 부분의 실리콘 본체부(26)를 형성한다. 이때, 상기 제1홀(20)이 위치된 영역은 실리콘 본체부(26)에 포함된다. 상기 로드(30)는 그 길이방향이 상기 제 1홀(20)로부터 연장된 방사상 선과 일치하지 않도록 비방사상 방향으로 놓이도록 형성된다. 즉, 로드 패턴은 그 로드(30)의 시작 부분(실리콘 채널의 시작 부분)과 상기 제1홀(20)이 일정한 위치와 각도 관계를 유지하도록 형성된다.
다음으로, 도 6에서와 같이, 상기 로드 패턴대로 제2절연층(16)과 제 3절연층(18)을 에칭하여 제거한 후, 도 7에서와 같이 로드(30) 아랫 부분에 남아있는 제 2절연층(16) 즉, SiO2층을 제거하는 언더 컷 에칭(under cut etching)을 진행하여 브리지(bridge) 구조를 형성한다. 언더 컷 에칭은 습식 에칭(wet etching) 방법으로 이루어질 수 있다. 로드(30) 밑의 제2절연층(16)을 제거하면, 로드(30) 및 제3절연층(18)으로 구성된 채널(즉, 실리콘/ Si3N4 로 구성된 채널)이 형성되게 된다. 그러나 도 6 및 도 7에서와 같은 이러한 공정이 본 발명에서 필수적인 것은 아니다.
다음으로, 도 8 및 도 9에서와 같이, 상기 패터닝된 로드(30)와 실리콘 본체부(26) 상에 수직으로 레이저 빔(40)을 조사하여 로드(30)와 실리콘 본체부(26)의 실리콘층(24)을 용융시킨 후 결정화한다. 이에 의해 실리콘층(24)이 다결정 실리콘으로 이루어진 경우에는, 다결정 실리콘의 재결정화가 이루어지며, 실리콘층(24)이 비정질 실리콘으로 이루어진 경우에는 비정질 실리콘의 결정화가 이루어진다. 실리콘 결정화는 다결정 실리콘의 재결정화나 비정질 실리콘의 결정화를 모두 포함하는 개념이므로, 이하에서는 간략히 실리콘 결정화로 표현한다.
이러한 결정화를 위해 예컨대, 엑시머 레이저를 사용할 수 있다. 이때의 레이저 에너지 밀도는 로드(30) 즉, 실리콘 채널 및 실리콘 본체부(26)는 완전히 용융시키지만실리콘 본체부(26)에 형성된 제 1홀(20) 영역의 밑 부분에 있는 다결정 실리콘층(14)은 완전히 용융되지는 않게 한다. 이는 제 1홀(20) 영역의 실리콘이 밑에 있는 다결정 실리콘층(14)과 연결되어, 실리콘 채널 부분의 실리콘보다 충분히 두껍기 때문에 가능하다. 제 1홀(20) 하부의 다결정 실리콘층(14) 영역은 레이저 빔의 조사가 중단되면 실리콘이 결정화되는 결정핵(seed)의 역할을 하게 된다. 다결정 실리콘은 실리콘 결정화 과정을 통해 제1홀(20) 하부의 다결정 실리콘층(14) 영역을 결정핵으로 하여 성장 한다. 제1홀(20)의 바닥 부분에서 다결정 실리콘은 완전히 용융되지 않기 때문에 이 용융되지 않은 다결정 실리콘 부분이 핵형성 위치로 되어 결정핵 역할을 한다.
실리콘 결정화시, 다결정 실리콘은 실리콘 본체부(26)를 향해 수직성장(vertical growth)하여 표면까지 온 후, 로드(30) 영역으로 수평성장(lateral growth)한다. 이때, 제 1홀(20)을 중심으로 충분히 큰 일정 영역내에 방사형의 그레인(grain)이 형성되며 그 영역 내에는 충분한 레이저 에너지에 의해 실리콘이 완전히 용융되면 다른 핵형성 위치(nucleation site)는 생성되지 않는다.
예를 들어, 실리콘 결정화는 제1홀(20) 영역의 다결정 실리콘층(14)을 시드로 하여 성장하며, Si3N4 층 위의 비정질 실리콘 또는 다결정 실리콘 박막의 두께 가 50nm인 경우, 제1홀(20)을 중심으로 2μm 이상 반지름 내에서 방사형 그레인이 형성되며, 그 영역 내에는 다른 핵형성 위치가 발생하지 않는다.
이때, 실리콘의 결정화시, 상기 로드(30)는 제 1홀(20)과 비방사상 위치하여, 제1홀(20)이 위치된 지점과 채널 시작 부분이 일정한 각도를 가지므로, 그레인 바운더리(grain boundary)가 채널 시작부분에서 필터링(filtering)되어, 로드(30)에는 단결정성을 가지며 결함이 없는 단결정 실리콘을 형성할 수 있다.
따라서, 상기와 같은 실리콘 결정화 과정을 통해, 도 9에서와 같이, 다결정 실리콘으로 된 실리콘 본체부(28) 및 결함이 없는 단결정 실리콘으로 된 로드(38) 즉, 단결정 실리콘 채널을 얻을 수 있다.
이러한 본 발명의 제1실시예에 따른 제조 방법에 의해 결함이 없는 단결정 실리콘 채널을 형성하는 것은, 실리콘층(24)이 제1홀(20)의 밑바닥 다결정 실리콘층(14) 영역의 결정핵에서 출발하여 우선 수직 성장, 그 다음 로드(30) 즉, 채널 영역까지 수평성장 할 때까지, 채널 영역의 실리콘이 충분히 긴 시간동안 용융된 상태로 존재할 수 있기 때문에 가능하다.
한편, 본 발명에 따르면, 도 6 또는 도 7의 상태에서 펄스 엑시머 레이저로 다결정 실리콘을 재결정화하거나 비정질 실리콘을 결정화하는데, 결정화 효율을 높이기 위해 SiO2로 된 캐핑(capping)층을 50-500nm 증착한 후 결정화를 진행할 수도 있다.
도 10 내지 도 17은 본 발명의 제 2실시예에 따른 단결정 실리콘 로드의 제 조방법을 나타내는 도면이다.
도 10을 참조하면, 기판(50)상에 제 1절연층(52) 및 제 2절연층(56)을 순차적으로 형성한다. 상기 기판(50)은 실리콘 기판이거나 절연체 기판일 수 있으며, 바람직하게는 실리콘 기판을 사용한다. 상기 제 1 절연층(52) 내지 제 2 절연층(56)은 SiO2, Al2O3, Si3N4 및 AlN으로 이루어진 군에서 선택된 어느 하나로 형성될 수 있으며, 바람직하게는 제 1절연층(52)은 SiO2로 형성되고, 제 2절연층(56)은 Si3N4로 형성될 수 있다. 상기 제2절연층(56)은 본 발명의 제1실시예에서의 제3절연층(18)과 마찬가지로 뭉침 방지층의 역할을 할 수 있다.
다음으로, 도 11a 및 도 11b를 참조하면, 상기 제 2절연층(56)과 제 1절연층(52)내에 제 2홀(60)을 형성한다. 상기 제 2홀(60)의 깊이는 상기 제 2절연층(56)과 제 1절연층(52)의 두께를 합친 두께보다 작은 것이 바람직하다. 즉, 도 11b에 보여진 바와 같이, 상기 제2홀(60)은 제1절연층(52)의 일부 깊이까지만 형성되는 것이 바람직하다. 상기 제2홀(60)의 개수는 하나 이상으로 형성할 수 있다. 도 11a에서는 상기 제2홀(60)로서 2개의 홀을 형성한 예를 보여준다.
다음으로, 도 12 및 도 13에서와 같이, 상기 제 2홀(60)과 제 2절연층(56) 상에 실리콘층(64)을 형성한다. 우선 상기 제 2홀(60)내에 실리콘층(62)을 선택성장하여 제2홀(60)을 메워 주며, 계속하여 상기 실리콘층(62)을 선택 성장한 제 2홀(62)과 제 2절연층(56) 전면에 실리콘층(64)을 형성한다. 상기 실리콘층(62)(64) 은 본 발명의 제1실시예에서의 실리콘층(24)과 마찬가지로, 비정질 또는 다결정의 결정성을 갖는 실리콘이거나 실리콘게르마늄(SiGe)일 수 있다. 상기 실리콘층(62)(64) 중 어느 하나는 비정질 실리콘, 다른 하나는 다결정 실리콘으로 이루어지거나, 모두 동일하게 비정질 또는 다결정 실리콘으로 형성될 수 있다.
다음으로, 도 14를 참조하면, 상기 실리콘층(64)을 패터닝하여 실리콘 채널로서 사용되는 로드(70)와 그 외 부분의 실리콘 본체부(66)를 형성한다. 이때, 상기 제2홀(60)이 위치된 영역은 상기 실리콘 본체부(66)에 포함된다. 상기 로드(66)의 길이방향이 상기 제 2홀로부터 연장된 방사상 선과 일치하지 않도록 비방사상 방향으로 놓이도록 로드 패턴을 형성한다.
다음으로, 도 15 내지 도 17에서와 같이, 상기 로드 패턴대로 제 1절연층(52)과 제 2절연층(56)을 에칭하여 제거한 후, 상기 패터닝된 로드(70)와 실리콘 본체부(66) 상에 수직으로 레이저 빔(80)을 조사하여 로드(70)와 실리콘 본체부(66)의 실리콘층(64)을 용융시킨 후 결정화한다. 이러한 실리콘 결정화를 위해, 예컨대, 엑시머 레이저를 사용할 수 있다. 이때의 레이저 에너지 밀도는 로드(70)와 실리콘 본체부(66)를 완전히 용융시키지만, 실리콘 본체부(66)에 형성된 제 2홀(60)의 실리콘층(62)은 완전히 용융되지 않게 조사된다. 즉, 제2홀(60) 하부에 실리콘층(62)의 일부라도 용융되지 않고 남아 있도록 레이저 에너지를 조사한다. 이는 제 2홀(60) 내의 실리콘층(62)이 로드(70)와 실리콘 본체부(66)의 실리콘층(66)보다 두껍기 때문에 가능하다. 제 2홀(60) 하부의 용융되지 않은 실리콘은 레이저 빔의 조사가 중단되면 결정 성장이 시작되는 결정핵의 역할을 하게 된다. 실리콘의 결정화는 제 2홀 (60)내의 용융되지 않은 실리콘을 결정핵으로 하여 수직성장한 후, 로드(70) 영역으로 수평성장한다. 이때, 제 2홀(60)을 중심으로 일정 영역내에 방사형의 그레인이 형성되며 그 영역 내에는 다른 핵형성 위치는 생성되지 않는다. 실리콘 결정화시, 상기의 로드(70)는 제 2홀(60)과 비방사상 위치에 있으므로 채널의 시작부분에서 그레인 바운더리가 필터링되어, 결정화된 로드(70)의 실리콘은 단결정의 결정성을 가진다. 이에 의해, 결함이 없는 단결정 실리콘 채널을 형성할 수 있다.
따라서, 상기와 같은 실리콘 결정화 과정을 통해, 도 17에서와 같이, 다결정 실리콘으로 된 실리콘 본체부(68) 및 결함이 없는 단결정 실리콘으로 된 로드(72) 즉, 단결정 실리콘 채널을 얻을 수 있다.
도 18은 본 발명의 일 실시예에 따른 단결정 실리콘 로드 구조체의 형성 원리를 나타내는 개략적 도면이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 구조체는 예비적 결정핵 생성위치(100)로부터 형성된 방사형 그레인 바운더리를 가지는 다결정성 실리콘 본체부(102) 및 상기 예비적 결정핵 생성위치(100)로부터 비방사상 방향으로 상기 실리콘 본체부(102)에 연결된 단결정 실리콘 로드(104)를 포함하는 단결정 실리콘 로드 구조체로 이루어진다. 상기 단결정 실리콘 로드(104)는 전술한 바와 같이, 밑면의 절연층을 제거하여 실리콘 기판 상에 브릿지 구조로 형성할 수도 있다.
도 18에서, A점은 기판 상에 형성된 실리콘층 내에 예비적 결정핵 생성위 치(100)이고, A점은 A점이 x-축에 투영된 점이다. B점은 상기 실리콘층에 로드(104)가 시작되는 위치로서 실리콘 채널 시작 부분이고, C점은 로드(104) 상의 임의의 한 점을 나타낸다.
상기 예비적 결정핵 생성위치(100)는 본 발명의 제1 또는 제2실시예에서의 제1 또는 제2홀(20)(60) 위치에 대응된다.
결정화 과정에서 그레인 바운더리는 도 18에서와 같이 A점을 중심으로 방사선 모양으로 분포되는데, 로드(104)가 A점과 일직선상이 아니고 일정한 각도를 가지는 비방사상으로 형성되기 때문에 다결정성 실리콘 본체부(102)와 로드(104)가 접하는 B지점에서 그레인 바운더리가 필터링되어 로드(104)가 형성된 C지점에는 결함이 없는 단결정 실리콘이 형성될 수 있다. 이상의 실시예들에서는 예비적 결정핵 생성위치가 홀을 형성하는 방법을 통해 형성되는 것으로 설명하였는데, 본 발명이 이에 한정되는 것은 아니며, 예비적 결정핵 생성위치는, 금속촉매를 도포하는 방법, 마스크 패턴을 형성하는 방법 등으로도 형성 가능하다.
상기 금속촉매를 이용하여 예비적 결정핵 생성위치를 형성하는 방법은, 비정질 실리콘 또는 다결정 실리콘 상에 금속촉매를 도포하고 레이저 빔을 조사하여 실리콘을 결정화하는 방법이다. 상기 금속촉매는 Ni,Cu,Al 및 Pd으로 이루어진 군에서 선택된 어느 하나이다. 레이저 빔을 조사하고 냉각하는 과정에서 금속이 촉매가 되어 금속실리사이드가 형성되고 실리콘이 결정화 된다. 상기 금속촉매를 사용하여 공정온도를 낮출 수 있는 장점이 있다.
상기 마스크 패턴을 이용하여 예비적 결정핵 생성위치를 형성하는 방법은 비 정질 실리콘 또는 다결정 실리콘 상에 마스크 패턴을 형성하고 레이저 빔을 조사한 후, 냉각과정에서 결정질 실리콘을 형성하는 방법이다. 상기 마스크 물질은 포토리지스트 또는 금속 물질일 수 있다. 상기 레이저 빔에 노출된 부분은 실리콘이 완전히 용융되지만, 마스크 패턴 하부의 실리콘은 용융되지 않아 냉각과정에서 결정핵이 되어 결정질 실리콘을 형성한다. 상기와 같이 본 발명에 의한 단결정 실리콘 로드 구조체는 GAA(Gate All Around) 트랜지스터 및 낸드 플래쉬 메모리의 채널에 적용할 수 있다.
본 발명에 따른 단결정 실리콘 로드 구조체를 GAA 트랜지스터에 적용하는 경우, 다결정 실리콘 본체부는 소스(source:S) 또는 드레인(drain:D)이 되며, 단결정 실리콘 로드는 채널이 된다. 따라서, 다결정 실리콘 본체부 한쌍을 단결정 실리콘 로드로 연결시키는 구조로 형성하고, 게이트 절연체(gate insulator)를 만들어주고, 게이트 공정을 진행하여, 단결정 실리콘 로드를 크로스하도록 게이트를 형성하면, GAA 트랜지스터를 얻을 수 있다.
이때, 단결정 실리콘 채널 밑의 절연층 즉, Si3N4를 선택적으로 에칭한 후 H2 분위기에서 고온열처리하여 로드형 채널을 형성할 수 있다. 또한, 게이트 절연체는 열적 산화(thermal oxidation)에 의해 만들거나 ALD 방식으로 high-k 유전체 물질을 증착하여 만들수도 있다.
이상에서 설명한 바와 같은 본 발명은, 펄스 엑시머 레이저 결정화 기술을 이용하여 결정핵이 없는 기판 위에 결함이 없는 단결정 실리콘(Si 또는 SiGe) 채널 을 형성하는 기술로서, 이 기술을 GAA 트랜지시터 및 낸드 플래쉬 메모리 등의 디바이스 제작에 적용할수 있으며, 반복 적층하면, 3차원 적층 집적 회로(3D stack IC) 및 3차원 적층 메모리(3D stack memory)를 실현할 수 있다.
이상에서 설명한 바와 같은 본 발명에 따르면, 실리콘층의 일부에 로드 패턴을 형성하고 실리콘 결정화를 진행하여 이 로드와 일직선 상에 위치하지 않는 위치에서부터 결함이 없는 단결정 실리콘 로드를 형성할 수 있다. 즉, 실리콘층내에 홀을 형성하고 로드를 홀과 비방사상 방향에 형성하고 레이저를 이용하여 실리콘을 용융시킨 후 결정화하는 과정에서 그레인 바운더리가 필터링되어 로드에 단결정 실리콘이 형성된다.
따라서, 본 발명에 의하면, 결함이 없는 단결정 실리콘으로 된 박막 트랜지스터나 반도체 소자의 채널을 형성할 수 있다.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명되었지만 본 발명의 기술적 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (26)

  1. 기판 상에 절연층을 형성하는 단계;
    상기 절연층 에 홀(hole)을 형성하는 단계;
    상기 홀 내에 실리콘을 선택성장(selective growth)시키는 단계;
    상기 홀 및 절연층 상에 실리콘층을 형성하는 단계;
    상기 실리콘층에 홀과 비방사상 방향으로 로드(rod) 패턴을 형성하는 단계; 및
    상기 실리콘층을 용융시키며, 상기 홀에 대응하는 위치에 결정핵(nucleation site)이 생성되도록 상기 로드 패턴이 형성된 실리콘층 상에 레이저 빔을 조사하여 실리콘층을 결정화하여 상기 로드를 단결정 실리콘으로 형성시키는 단계를 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  2. 제1항에 있어서,
    상기 홀의 깊이는 상기 절연층의 두께 보다 작은 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  3. 제2항에 있어서, 상기 절연층은 제1절연층 및 이 제1절연층과 상기 실리콘층 사이의 제2절연층을 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조 방법.
  4. 제2항에 있어서, 상기 제1절연층은 SiO2로 이루어지고, 상기 제2절연층은 Si3N4로 이루어진 것을 특징으로 하는 단결정 실리콘 로드의 제조 방법.
  5. 제 1항에 있어서,
    상기 홀은 상기 절연층을 관통하여 상기 기판과 접촉하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  6. 제5항에 있어서,
    상기 기판과 상기 절연층 사이에 다결정 실리콘층을 더 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  7. 제6항에 있어서, 상기 기판과 다결정 실리콘층 사이에 제1절연층;을 더 포함하며,
    상기 절연층은 상기 다결정 실리콘층 상의 제2절연층 및 이 제2절연층과 상기 실리콘층 사이의 제3절연층을 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조 방법.
  8. 제7항에 있어서, 상기 제2절연층은 SiO2로 이루어지고, 상기 제3절연층은 Si3N4로 이루어진 것을 특징으로 하는 단결정 실리콘 로드의 제조 방법.
  9. 제1항 내지 제3항 또는 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연층은 SiO2,Al 2 O 3 ,Si3N4 및 AlN으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어진 것 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  10. 제1항에 있어서,
    상기 홀의 개수는 하나 이상인 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 실리콘층은 비정질 또는 다결정 실리콘으로 이루어진 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  14. 제1항에 있어서,
    상기 실리콘층은 비정질 또는 다결정 실리콘게르마늄(SiGe)으로 이루어진 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  15. 제1항에 있어서,
    상기 로드의 길이방향은 홀로부터 연장된 방사상 선과 일치하지 않는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  16. 제1항에 있어서,
    상기 로드의 개수는 하나 이상인 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  17. 삭제
  18. 삭제
  19. 기판 상에 예비적 결정핵 생성위치(Preliminary Nucleation Site)를 포함하도록 실리콘층을 형성하는 단계;
    상기 실리콘층에 상기 예비적 결정핵 생성위치와 비방사상 방향으로 로드를 패턴하는 단계;
    상기 로드가 패턴된 실리콘층이 용융되며 상기 예비적 결정핵 생성위치에 대응하는 위치에 결정핵이 생성되도록 레이저빔을 조사하여 상기 실리콘층을 결정화하여 상기 로드를 단결정 실리콘으로 형성시키는 단계;를 포함하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  20. 제19항에 있어서, 상기 예비적 결정핵 생성위치는 금속촉매를 도포하는 방법 또는 마스크 패턴을 형성하는 방법으로 형성하는 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  21. 제20항에 있어서,
    상기 금속촉매는 Ni,Cu,Al 및 Pd으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 단결정 실리콘 로드의 제조방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020060113898A 2006-11-17 2006-11-17 단결정 실리콘 로드 제조방법 KR100818285B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060113898A KR100818285B1 (ko) 2006-11-17 2006-11-17 단결정 실리콘 로드 제조방법
US11/976,009 US8445332B2 (en) 2006-11-17 2007-10-19 Single crystal silicon rod fabrication methods and a single crystal silicon rod structure
JP2007298509A JP2008133182A (ja) 2006-11-17 2007-11-16 単結晶シリコンロッドの製造方法及び単結晶シリコンロッド構造体
CNA2007101928031A CN101235541A (zh) 2006-11-17 2007-11-19 单晶硅棒制造方法和单晶硅棒结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060113898A KR100818285B1 (ko) 2006-11-17 2006-11-17 단결정 실리콘 로드 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020070109159A Division KR101032347B1 (ko) 2007-10-29 2007-10-29 단결정 실리콘 로드 구조체

Publications (1)

Publication Number Publication Date
KR100818285B1 true KR100818285B1 (ko) 2008-04-01

Family

ID=39417308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060113898A KR100818285B1 (ko) 2006-11-17 2006-11-17 단결정 실리콘 로드 제조방법

Country Status (4)

Country Link
US (1) US8445332B2 (ko)
JP (1) JP2008133182A (ko)
KR (1) KR100818285B1 (ko)
CN (1) CN101235541A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
US8247317B2 (en) * 2009-09-16 2012-08-21 Applied Materials, Inc. Methods of solid phase recrystallization of thin film using pulse train annealing method
TWI459444B (zh) * 2009-11-30 2014-11-01 Applied Materials Inc 在半導體應用上的結晶處理
JP5222867B2 (ja) * 2010-02-22 2013-06-26 株式会社半導体理工学研究センター 半導体装置の製造方法
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9117668B2 (en) * 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
CN103031598B (zh) * 2012-08-16 2015-10-14 上海华虹宏力半导体制造有限公司 硅外延生长的工艺方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04278520A (ja) * 1991-03-06 1992-10-05 Sharp Corp 半導体装置の製造方法
KR19990038114A (ko) * 1997-11-03 1999-06-05 윤종용 Ｓｏｉ소자의 제조방법
KR20040061495A (ko) * 2002-12-31 2004-07-07 비오이 하이디스 테크놀로지 주식회사 비정질 실리콘의 결정화 방법
KR20060085312A (ko) * 2005-01-21 2006-07-26 삼성전자주식회사 반도체 소자의 제조방법
KR20070024197A (ko) * 2005-08-26 2007-03-02 삼성전자주식회사 단결정 실리콘 제조방법 및 이를 이용한 ｔｆｔ의 제조방법
KR100695144B1 (ko) 2004-12-01 2007-03-14 삼성전자주식회사 단결정 실리콘 기판 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
KR100317623B1 (ko) * 1999-04-16 2001-12-22 구본준, 론 위라하디락사 실리콘 박막을 결정화하는 방법과 이를 이용하여 제조되는 박막트랜지스터 및 그 제조방법
JP2001308008A (ja) * 2000-04-24 2001-11-02 Sharp Corp 結晶性半導体薄膜の形成方法
JP4869504B2 (ja) 2000-06-27 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4558262B2 (ja) * 2001-08-30 2010-10-06 シャープ株式会社 半導体装置の製造方法
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6475835B1 (en) * 2002-02-28 2002-11-05 Industrial Technology Research Institute Method for forming thin film transistor
JP4900756B2 (ja) 2002-04-16 2012-03-21 セイコーエプソン株式会社 半導体装置の製造方法、電気光学装置、集積回路、および電子機器
JP2004186207A (ja) * 2002-11-29 2004-07-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
JP4247661B2 (ja) * 2002-12-20 2009-04-02 セイコーエプソン株式会社 半導体薄膜の製造方法、半導体装置の製造方法
JP4019377B2 (ja) * 2004-04-01 2007-12-12 セイコーエプソン株式会社 半導体装置の製造方法および半導体装置
KR100578787B1 (ko) * 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100682892B1 (ko) * 2004-09-25 2007-02-15 삼성전자주식회사 박막 트랜지스터의 제조방법
US7683373B2 (en) 2004-10-05 2010-03-23 Samsung Mobile Display Co., Ltd. Thin film transistor and method of fabricating the same
JP2006261188A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04278520A (ja) * 1991-03-06 1992-10-05 Sharp Corp 半導体装置の製造方法
KR19990038114A (ko) * 1997-11-03 1999-06-05 윤종용 Ｓｏｉ소자의 제조방법
KR20040061495A (ko) * 2002-12-31 2004-07-07 비오이 하이디스 테크놀로지 주식회사 비정질 실리콘의 결정화 방법
KR100695144B1 (ko) 2004-12-01 2007-03-14 삼성전자주식회사 단결정 실리콘 기판 및 그 제조방법
KR20060085312A (ko) * 2005-01-21 2006-07-26 삼성전자주식회사 반도체 소자의 제조방법
KR20070024197A (ko) * 2005-08-26 2007-03-02 삼성전자주식회사 단결정 실리콘 제조방법 및 이를 이용한 ｔｆｔ의 제조방법

Also Published As

Publication number Publication date
CN101235541A (zh) 2008-08-06
JP2008133182A (ja) 2008-06-12
US8445332B2 (en) 2013-05-21
US20080118754A1 (en) 2008-05-22

Similar Documents

Publication Publication Date Title
KR100818285B1 (ko) 단결정 실리콘 로드 제조방법
TWI402989B (zh) 形成多晶矽薄膜之方法及使用該方法以製造薄膜電晶體之方法
US6235614B1 (en) Methods of crystallizing amorphous silicon layer and fabricating thin film transistor using the same
US8012861B2 (en) Systems and methods for preparing epitaxially textured polycrystalline films
US8734584B2 (en) Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US7091112B2 (en) Method of forming a polycrystalline silicon layer
JP2004311935A (ja) 単結晶シリコン膜の製造方法
JP5084185B2 (ja) 半導体薄膜の製造方法
JP4558262B2 (ja) 半導体装置の製造方法
JP2009081433A (ja) 結晶化方法および活性半導体膜構造体
JP2005005410A (ja) 結晶性薄膜及びその製造方法、該結晶性薄膜を用いた素子、該素子を用いて構成した回路、並びに該素子もしくは該回路を含む装置
KR101032347B1 (ko) 단결정 실리콘 로드 구조체
JPH08316485A (ja) 半導体結晶の形成方法及びこれを用いた半導体装置の製造方法
JP4667682B2 (ja) 半導体装置の製造方法、液晶表示装置の製造方法およびエレクトロルミネッセンス表示装置の製造方法
US8426296B2 (en) Systems and methods for preparing epitaxially textured polycrystalline films
JP4663615B2 (ja) 半導体装置
JPS6342417B2 (ko)
KR20080112879A (ko) 단결정 실리콘 로드 제조방법
US20060065186A1 (en) Process for producing crystalline thin film
KR100860007B1 (ko) 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법
KR100379685B1 (ko) 실리콘층의평탄화방법
JP4584953B2 (ja) 半導体装置の製造方法
JP2003309068A (ja) 半導体膜の形成方法および半導体膜、並びに半導体装置の製造方法および半導体装置
JP2004158779A (ja) 半導体薄膜の製造方法及び半導体装置の製造方法、並びに薄膜トランジスタの製造方法
JPH0573324B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130221

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee