KR19990038114A - Ｓｏｉ소자의 제조방법 - Google Patents

Abstract

본 발명은 플로팅 바디 효과를 억제하는 SOI 소자의 제조방법을 개시한다. 반도체 기판상에 절연층을 형성한 후, 이를 패터닝하여 반도체 기판의 소정영역을 노출시키는 홀을 형성한다. 이어 상기 반도체 기판의 홀에 단결정 실리콘을 채우고, 상기 홀 및 양측의 절연층 일부를 덮는 비정질 실리콘 패턴을 형성한다. 상기 비정질 실리콘 패턴을 재결정화하여 단결정 실리콘 패턴을 형성한 후 상기 단결정 실리콘 패턴에 소오스/드레인 영역 및 게이트 전극을 형성하여 소자를 완성한다.

Description

ＳＯＩ소자의 제조방법

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 SOI(Silicon On Insulator) 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자를 제조하기 위한 기판으로 실리콘 기판을 널리 사용하고 있다. 그러나, 이러한 실리콘 기판을 사용할 경우 다음과 같은 몇가지의 문제점이 있다.

첫째, 트랜지스터의 소오스 및 드레인 영역을 얕게 형성하기가 어렵다. 이는 반도체 소자의 고집적화를 실현하는데 제약을 주며, 반도체 기판과의 접합면에 형성되는 기생접합용량을 줄이기가 어려우므로 반도체 소자의 전기적인 특성, 특히 동작속도를 개선하기가 어렵다. 둘째, 반도체 소자를 제작할 경우 셀이 형성되는 우물이 존재하게 되므로 이로 인하여 SER(soft error rate) 특성을 개선하기가 어렵다. 셋째, 씨모스(CMOS) 회로로 반도체 소자를 제작할 경우 래치업(latch-up) 현상을 개선시키기가 어렵다.

상술한 바와 같이 실리콘 기판을 사용하여 반도체 소자를 제작하는 경우 여러 가지의 문제점이 발생하므로 이에 대한 해결방안으로 최근에 SOI(Silicon On Insulator) 기판을 사용하여 반도체 소자를 제작하는 경향이 늘고 있다. 이는, SOI기판의 구조가 산화층을 두고 그 하부에 지지기판 그리고 그 상부에는 0.5㎛ 이하의 얇은 반도체층으로 구성되어 있기 때문이다. 다시 말해서, 상기 반도체층의 두께가 트랜지스터의 소오스/드레인 영역의 접합깊이에 해당되므로 상기 반도체층의 두께를 얇게 조절함으로써 얕은 접합을 갖는 소오스/드레인 영역을 용이하게 형성할 수 있기 때문이다. 또한, 상기 소오스/드레인 영역의 바닥은 산화층과 접하므로 기생접합용량을 크게 감소시킬 수 있으며, 트랜지스터와 같은 소자들을 절연층에 의해 서로 완전히 격리시킬 수 있으므로 씨모스(CMOS) 회로의 문제점인 래치업 현상을 완전히 제거할 수 있다.

그러나, SOI(Silicon On Insulator) 구조의 소자는 활성 영역이 기판으로부터 고립됨으로 인해 플로팅 바디 효과(floating body effect)등의 문제점이 생겨 그 응용이 제한되고 있다. 플로팅 바디 효과란 소자 작동시 플로팅된 바디에 과도 전하(excess carrier)가 축적되고, 이로 인해 기생 바이폴라-유도 브레이크 다운(parasitic bipolar-induced breakdown) 및 래치업등과 같은 현상이 유발되는 것을 말한다.

상기 문제점을 해결하기 위해 시도되고 있는 것으로, 활성 영역 밑에 접촉창을 내어 기판과 전기적 접속을 해주는 SOI 소자가 있다. 이에 따르면, 드레인 에지 부근에서 발생되어 축적된 과전하를 기존의 벌크 소자의 경우에서와 마찬가지로 바디 콘택을 통해 빼준다. 따라서, 바디를 플로팅시킨 경우보다 바디를 고정시킨 경우 SOI 소자의 전기적 특성이 훨씬 안정되고 향상된다.

그러나, 종래의 박막 SOI 소자에서는 바디를 고정시키기 위한, 즉 바디에 전압을 인가하기 위한 콘택을 형성하기가 어렵고, 또한 제조비용이 과다하다는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 상기 문제점을 해결하여 플로팅 바디 효과를 감소시키고, 공정이 용이하고 제조비용이 저렴한 SOI 소자 제조방법을 제공하는 것이다.

도 1 내지 도 4는 본 발명의 일실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 도면들이다.

도 5 및 도 6은 본 발명의 다른 실시예에 따른 SOI소자의 제조방법을 설명하기 위한 도면들이다.

<도면의 주요부분에 대한 부호설명>

10. 반도체 기판 30. 절연층 패턴

50. 단결정 실리콘 70. 비정질 실리콘 패턴

90. 단결정 실리콘 패턴 H. 홀

상기 과제를 이루기 위하여 본 발명에서는, 반도체 기판상에 절연층을 형성한 후, 이를 패터닝하여 반도체 기판의 소정영역을 노출시키는 홀을 형성한다. 상기 반도체 기판의 홀에 단결정 실리콘을 채우고, 상기 홀 및 양측의 절연층 일부를 덮는 비정질 실리콘 패턴을 형성한다. 상기 비정질 실리콘 패턴을 재결정화하여 단결정 실리콘 패턴을 형성한 후, 상기 단결정 실리콘 패턴에 소오스/드레인 영역 및 게이트 전극을 형성한다.

본 발명에 있어서, 상기 반도체 기판의 홀에 실리콘을 채우는 단계는 반도체 기판을 시드로 하여 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 홀을 채우고 상기 절연층을 덮는 단결정 실리콘층을 형성하는 단계와 상기 단결정 실리콘층을 평탄화하여 상기 절연층과 높이를 같게 하는 단계로 이루어지는 것이 바람직하다.

본 발명의 다른 실시예에 의하면, 재결정화하여 얻은 단결정 실리콘 패턴을 시드로 하여 선택적 에피택셜 성장시켜 이를 패터닝하여 얻은 단결정 실리콘 패턴에 소오스/드레인 영역 및 게이트 전극을 형성할 수도 있다.

본 발명에 따르면, 선택적 에피택셜 성장(Selective Epitaxial Growth:SEG, 이하 SEG라 함)과 고상 에피 성장(Solid Phase Growth; SPG, 이하 SPG라 함)을 이용하여 바디 콘택을 형성함으로써, 플로팅 바디 효과를 억제할 수 있는 SOI 소자를 제조할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1을 참조하면, 반도체 기판(10)의 전면에 절연층(도시되지 않음)을 도포한 후, 이를 통상의 방법으로 패터닝하여 반도체 기판의 소정 영역을 노출시키는 홀(H)을 형성한다. 상기 홀(H)은 후속 공정에서 단결정 실리콘으로 채워지게 되어, 절연층 위의 실리콘층과의 콘택 부위가 된다.

도 2를 참조하면, 상기 홀(H)에 의해 노출된 반도체 기판(10)의 실리콘 원자를 시드(seed)로 하여 SEG에 의한 단결정 실리콘막(도시되지 않음)을 절연층 패턴(30)을 덮도록 두껍게 형성한다. 이어서, 상기 SEG막에 화학기계적 연마(CMP) 공정을 상기 절연층 패턴(30)의 표면이 드러날 때까지 진행함으로써, 상기 홀(H)을 채우는 단결정 실리콘(50)의 표면이 절연층(30)의 표면과 높이가 같도록 한다.

도 3 및 도 4는 상기 결과물에 SPG를 통한 단결정 실리콘층(90)을 형성하는 공정을 도시한 도면이다.

우선 도 3을 참조하면, 상기 결과물의 전면에 비정질 실리콘층(도시되지 않음)을 도포한 다음, 이를 패터닝하여, 상기 홀(H)에 채워진 단결정 실리콘(50)을 덮고, 또한 양측의 절연층 패턴(30)의 일부를 덮는 비정질 실리콘 패턴(70)을 형성한다.

도 4를 참조하면, 상기 결과물을 500 내지 600℃의 온도에서 어닐링시켜, 비정질 실리콘 패턴(70)을 재결정화시켜, 상기 홀(H)을 채우고 상기 절연층(30) 상의일부를 덮는 단결정 실리콘층(90)을 형성한다. 후속 공정에서 상기 단결정 실리콘층(90)에 소오스/드레인 영역 및 게이트 전극을 통상의 방법으로 형성하여 소자를 완성한다.

본 발명에 있어서, 상기와 같은 SPG에 의한 실리콘 패턴을 형성하는 방법은, 종래의 선택적 에피택셜 성장에만 의한 콘택 형성 방법에 비하여 패터닝이 용이하여 공정이 간단하고 제조비용이 저렴하다. 즉, 변형이 잘 일어나지 않는 고상(solid phase)의 비정질 실리콘층은 패터닝이 용이한 반면, 종래의 SEG에만 의한 실리콘층 형성시에는 변형이 쉽게 일어나 제어가 어렵다. 또한, SPG 방법의 경우는 SEG에 비해 제조비용도 보다 저렴하다.

본 발명의 다른 실시예에 의하면, SPG막 형성 단계 이후에, SPG막을 시드(seed)로 하여 실리콘층을 더 성장시킨 다음, 이를 패터닝하여 여기에 액티브를 형성할 수 있다. 상기 실시예의 경우 절연층 상의 실리콘층의 두께와 모양의 제어가 보다 용이하게 된다.

도 5를 참조하면, 상기 SPG막을 시드로 하여 SEG막(도시되지 않음)을 형성한 후, 이를 패터닝하여 반도체 기판(100)과 콘택을 가지는 단결정 실리콘 패턴(500)을 형성한다.

도 6은 상기 SEG 막에 게이트 전극(700)을 형성한 모양으로서, 여기서 참조번호 300은 절연층 패턴, 701은 측벽 스페이서, 702는 게이트 산화막을 도시한 것이다. 이어서, 후속 공정으로 소오스/드레인 영역을 형성함으로써 소자를 완성한다.

이상에서 설명한 바와 같이 본 발명에 따르면, SEG와 SPG 방법을 사용하여 바디 콘택이 형성된 SOI 소자를 용이하게 제조할 수 있다. 즉, 드레인 에지 부근에서 발생되어 축적된 과전하를 바디 콘택을 통해 빼줌으로써 소자의 전기적 특성이 훨씬 안정되고 향상된다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 물론이다.

Claims (10)

1. 반도체 기판상에 절연층을 형성한 후, 이를 패터닝하여 반도체 기판의 소정영역을 노출시키는 홀을 형성하는 단계;

   상기 반도체 기판의 홀에 단결정 실리콘을 채우는 단계;

   상기 홀 및 상기 홀 양측의 절연층 일부를 덮는 비정질 실리콘 패턴을 형성하는 단계;

   상기 비정질 실리콘 패턴을 재결정화하여 단결정 실리콘 패턴을 형성하는 단계; 및

   상기 단결정 실리콘 패턴에 소오스/드레인 영역 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
2. 제1항에 있어서, 상기 홀에 단결정 실리콘을 채우는 단계는,

   선택적 에피택셜 성장에 의하여 상기 홀을 채우고 상기 절연층을 덮는 단결정 실리콘층을 형성하는 단계; 및

   상기 단결정 실리콘층을 평탄화하여 상기 절연층과 높이를 같게 하는 단계;로 이루어지는 것을 특징으로 하는 SOI 소자의 제조방법.
3. 제2항에 있어서, 상기 선택적 에피택셜 성장에 의한 단결정 실리콘층을 형성하는 단계는 상기 실리콘 단결정층이 상기 절연층을 덮도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
4. 제2항에 있어서, 상기 실리콘 단결정층을 평탄화하는 방법은 화학기계적 연마(CMP)공정을 이용하여 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
5. 제1항에 있어서, 상기 재결정화하여 형성된 단결정 실리콘 패턴은 상기 반도체 기판과 콘택을 이루고 상기 절연층의 일부를 덮는 모양인 것을 특징으로 하는 SOI 소자의 제조방법.
6. 반도체 기판상에 절연층을 형성한 후, 이를 패터닝하여 반도체 기판의 소정영역을 노출시키는 홀을 형성하는 단계;

   상기 반도체 기판의 홀에 단결정 실리콘을 채우는 단계;

   상기 홀 및 상기 홀 양측의 절연층 일부를 덮는 비정질 실리콘 패턴을 형성하는 단계;

   상기 비정질 실리콘 패턴을 재결정화하여 단결정 실리콘 패턴을 형성하는 단계;

   상기 단결정 실리콘 패턴을 선택적 에피택셜 성장시킨 후 이를 패터닝하는 단계; 및

   상기 패터닝된 단결정 실리콘에 소오스/드레인 영역 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
7. 제6항에 있어서, 상기 홀에 단결정 실리콘을 채우는 단계는,

   선택적 에피택셜 성장에 의하여 상기 홀을 채우고 상기 절연층을 덮는 단결정 실리콘층을 형성하는 단계; 및

   상기 단결정 실리콘층을 평탄화하여 상기 절연층과 높이를 같게 하는 단계;로 이루어지는 것을 특징으로 하는 SOI 소자의 제조방법.
8. 제7항에 있어서, 상기 선택적 에피택셜 성장에 의한 단결정 실리콘층을 형성하는 단계는 실리콘 단결정층이 상기 절연층을 덮도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
9. 제7항에 있어서, 상기 실리콘 단결정층을 평탄화하는 방법은 화학기계적 연마(CMP)공정을 이용하여 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
10. 제7항에 있어서, 상기 재결정화하여 형성된 단결정 실리콘 패턴은 상기 반도체 기판과 콘택을 이루고 상기 절연층의 일부를 덮는 모양인 것을 특징으로 하는 SOI 소자의 제조방법.