JP2007250987A - 固体電子装置およびその作製方法 - Google Patents

Abstract

【課題】固体電子装置（トランジスタ）におけるオフ電流の低減およびサブスレッショルド係数の改善を図る。
【解決手段】制御電圧が印加されるゲート電極３および該制御電圧によって導通状態が制御されるソース電極４およびドレイン電極５を有し、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層１と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜２と、を備える固体電子装置であって、前記チャネル層１と前記ゲート絶縁膜２との間の界面を、ＲＭＳ値で１ｎｍ以下となるように平坦化する。
【選択図】図１０

Description

本発明は、固体電子装置およびその作製方法に関し、特に、ゲート絶縁膜に等価的な比誘電率が大きい誘電体材料を使用して大きな電流制御を可能とする固体電子装置およびその作製方法に関する。

図１は従来の固体電子装置の一例を概略的に示す図であり、一般的なｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を示すものである。図１において、参照符号１０１はｐ型シリコンウエハ（チャネル層）、１１１はｎ⁺ソース領域、１１２はｎ⁺ドレイン領域、１１３はチャネル、１０２はゲート絶縁膜、１０３はゲート電極、１０４はソース電極、そして、１０５はドレイン電極を示している。

図１に示されるように、従来のトランジスタ（ＭＯＳＦＥＴ）は、ゲート絶縁膜１０２としてシリコン酸化膜（二酸化珪素：ＳiＯ₂）を使用すると共に、ゲート電極１０３に正の電圧が印加されたときにソース電極１０４およびドレイン電極１０５間にチャネル（電子）１１３を生成して導通させるチャネル層１０１としてシリコン等の半導体（酸化物導電体）を使用している。

例えば、ＭＯＳＦＥＴのチャネル層１０１として使用するシリコンは、キャリア数に制限があり、制御できる電流には自ずと限界がある。さらに、ソース電極１０４およびドレイン電極１０５間に大きな電流を流すにはゲート電極１０３に対して高電圧を印加する必要があるが、ゲート絶縁膜１０２の絶縁耐圧に制限されて大電流を流すことができない。しかしながら、将来の集積回路素子として、より微細で高速なスイッチング動作を実現する固体電子装置としては、いかに大きな電荷をいかに高速で制御することができるかが重要である。

従来、透明材料の２つの接続電極と、透明絶縁層によりチャネル領域から分離された導電材料の透明ゲート電極が設けられた半導体材料の介在透明チャネル領域と、を有する透明スイッチング素子を備えた半導体装置が提案されている（例えば、特許文献１参照）。

また、従来、基板としてガラス、サファイア、プラスティック等の透明な材料を使用し、且つ、透明チャネル層として酸化亜鉛（ＺｎＯ）等を使用すると共に、ゲート絶縁層として１価の価数を取りうる元素またはＶ族元素をドープした絶縁性ＺｎＯ等の透明絶縁性材料を使用した透明なトランジスタも提案されている（例えば、特許文献２参照）。

さらに、従来、ゲート絶縁膜としてＰＺＴ［Ｐｂ（Ｚr_X，Ｔi_1-X）Ｏ₃］を使用し、チャネル層として酸化錫（ＳnＯ₂：Ｓb）を使用した強誘電体透明薄膜トランジスタも提案されている（例えば、非特許文献１参照）。

また、従来、ＳＲＴＯ［ＳrＲu_XＴi_1-XＯ₃］チャネルを有する強誘電体電界効果トランジスタも提案されている（例えば、非特許文献２参照）。さらに、従来、Ａｇ／ＰＬＺＴ［Ｐb_1-YＬa_y（Ｚr_XＴi_1-Z）_1-Y/4Ｏ₃］／ＬＳＣＯ［Ｌa_XＳr_1-XＣuＯ₄］強誘電体電界効果トランジスタも提案されている（例えば、非特許文献３参照）。

上述したように、従来のＭＯＳＦＥＴ（薄膜トランジスタ）は、例えば、チャネル層１０１としてＺnＯ等の酸化物導電体を使用するため、チャネルにおける電荷の移動度が小さく、さらに、ゲート絶縁膜１０２としてＳi０₂等の比較的厚い常誘電体膜を使用するため、トランジスタ（固体電子装置）のオン電流が小さいのが現状である。具体的に、Ｓi０₂のゲート絶縁膜に誘起できる電荷密度は、その絶縁耐圧（１０ＭＶ／ｃｍ）によって３．５μＣ／ｃｍ²に制限されている。

ところで、近年、高誘電率材料（high-K）をゲート絶縁膜に用いたトランジスタも提案されているが、このようなトランジスタは絶縁耐圧が小さくなる（絶縁耐圧劣化）ために、その制御できる電荷密度は、例えば、５．０μＣ／ｃｍ²程度であり、Ｓi０₂をゲート絶縁膜に使用したトランジスタと比較して劇的には大きくなることはない。この限界は、上述したシリコン（Ｓi）のＭＯＳＦＥＴにもいえることで、トランジスタのオン電流の限界値を決める理由の重要な要因となっている。

さらに、従来、強誘電体材料を使用した様々なトランジスタも提案されているが、低い駆動電圧で大きな電流を制御するものではなかった。すなわち、従来の強誘電体材料を使用したトランジスタは、強誘電体材料の持つ大きな電荷量を利用して巨大電荷量を制御するといった発想に基づくものではなかった。

そこで、本発明者は、以前にゲート絶縁膜を等価的な比誘電率が大きい誘電体材料で構成した固体電子装置、並びに、チャネル層をインジウム錫酸化物［ＩＴＯ］で形成すると共に、ゲート絶縁膜を等価的な比誘電率が大きい誘電体材料で構成した固体電子装置を提案した（特願２００５−０３９２０８）。

なお、従来、例えば、「強誘電体／ＩＴＯ構造薄膜トランジスタの電気特性」（非特許文献４参照）、「電界効果トランジスタ装置のゲート絶縁体に適用するための強誘電体薄膜」（非特許文献５参照）、「ゾルゲル法によるPb(Zr,Ti)TiO₃薄膜の作製と強誘電体ゲート薄膜トランジスタへの応用」（非特許文献６参照）、「ＩＴＯチャネルを用いた強誘電体ゲート薄膜トランジスタの電気特性」（非特許文献７参照）、並びに、「強誘電体ゲートをゲート絶縁膜に用いたＩＴＯチャネル薄膜トランジスタの作製と評価」（非特許文献８参照）といった文献により、本発明に関連する技術が提案されている。

特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 エヌ・ダブリュ・プリンス他（N.W. Prins et al）著，「強誘電体透明薄膜トランジスタ（A Ferroelectric Transparent Thin-Film Transistor）」，APPl. Phys. Lett. 68(25), １９９６年６月１７日発行 エイ・ジー・シュロッツ他（A.G. Schrott et al）著，「ＳrＲuXＴi1-XＯ3チャネルを有する強誘電体電界効果トランジスタ（Ferroelectric Field Effect Transistor with a ＳrＲuXＴi1-XＯ3 Channel）」，VOL.82, NO.26，２００３年６月３０日発行 アイ・ブイ・グレコフ他（I.V. Grekhov et al）著，「Ａｇ／ＰＬＺＴ／ＬＳＣＯ強誘電体電界効果トランジスタにおける強く変調されたコンダクタンス（Strongly Modulated Conductance in Ag/PLZT/LSCO Ferroelectric Field Effect Transistor）」，Ioffe Institute, ロシア，２００１年発行 妹尾賢他著，「強誘電体／ＩＴＯ構造薄膜トランジスタの電気特性」，第６５回応用物理学会学術講演会，講演予稿集，4a-Y-3，pp.494，２００４年９月１日発行 徳光永輔（E. Tokumitsu）著，「電界効果トランジスタ装置のゲート絶縁体に適用するための強誘電体薄膜（Ferroelectric Thin Films for Gate Insulator Applications of Field-Effect-Transistor (FET) Devices）」，ＩＳＦＤ−８，S10-Fra06，pp.23，２００４年８月２４日発行 徳光永輔他著，「ゾルゲル法によるPb(Zr,Ti)TiO3薄膜の作製と強誘電体ゲート薄膜トランジスタへの応用」，ＡＷＡＤ２００４講演論文集，pp.175-178，２００４年６月３０日発行 妹尾賢他（M. Senoo et al.）著，「ＩＴＯチャネルを用いた強誘電体ゲート薄膜トランジスタの電気特性（Electrical Characteristics of Ferroelectric-Gate Thin Film Transistors using ITO Chanel）」，ＩＷＤＴＦ２００４，JSAP Catalog No. AP042116，pp/57-58，２００４年５月２５日発行 宮迫毅明他（T. Miyasako et al.）著，「強誘電体ゲートをゲート絶縁膜に用いたＩＴＯチャネル薄膜トランジスタの作製と評価」，第５１回応用物理学関係連合講演会，講演予稿集，19a-ZA-9，pp.650，２００４年３月２８日発行

前述したように、本出願人は、ゲート絶縁膜を等価的な比誘電率が大きい誘電体材料で構成した固体電子装置を提案したが、この従来の固体電子装置および該固体電子装置が有する課題を、図２〜図６を参照して説明する。

図２は従来の固体電子装置の他の例の構成を概略的に示す図である。図２において、参照符号１はチャネル層、２はゲート絶縁膜、３はゲート電極、４はソース電極、そして、５はドレイン電極を示している。

図２に示す固体電子装置（トランジスタ）は、ゲート絶縁膜２として等価的な比誘電率が大きい誘電体材料を使用し、また、チャネル層１としてキャリア濃度が高い酸化物導電性材料を使用する。

ここで、ゲート絶縁膜２として使用する等価的な比誘電率が大きい強誘電体材料としては、例えば、ＰＺＴ（Ｐｂ（Ｚr_X，Ｔi_1-X）Ｏ₃］，ＢＬＴ［Ｂi_4-XＬa_XＴi₃Ｏ₁₂］，ＳＢＴ［ＳrＢi₂Ｔa₂Ｏ₉］またはＢＩＴ［Ｂi₄Ｔi₃Ｏ₁₂］があり、また、ゲート絶縁膜２として使用する比誘電率が大きい常誘電体材料（高誘電体材料）としては、例えば、ＢＳＴ［Ｂa_XＳr_1-XＴiＯ₃］がある。なお、ゲート絶縁膜２として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有することになる。また、ゲート絶縁膜２として強誘電体材料を使用して単なるスイッチング素子として利用するには、強誘電体材料のヒステリシス特性に対応した電圧レベルの制御信号（オンまたはオフに状態を遷移させるための異なるレベルのゲート電圧）が必要になる。

また、チャネル層１として使用するキャリア濃度が高い酸化物導電性材料としては、例えば、インジウム錫酸化物［ＩＴＯ］，ＬＳＣＯ［Ｌa_XＳr_1-XＣuＯ₄］，酸化錫［ＳnＯ₂］，酸化亜鉛［ＺnＯ］または酸化インジウム［Ｉn₂Ｏ₃］がある。なお、チャネル層として使用するＩＴＯ等は光透過（透明）性を有しているので、この透明なチャネル層の性質を積極的に利用することもできる。

そして、図２に示す固体電子装置によれば、低い駆動電圧で大きな電流を制御することが可能になる。
図３は図２に示す従来の固体電子装置の他の例を図１に示す従来の固体電子装置の一例と比較して説明するためのＰ−Ｅヒステリシス特性を示す図である。

図３の特性曲線Ｌ１１に示されるように、従来のトランジスタ（ＭＯＳＦＥＴ）のゲート絶縁膜として使用されるＳi０₂の比誘電率は３．９（εr＝３．９）と小さく、図３では、ほとんどＸ軸との差異も分からないくらいである。なお、前述したように、Ｓi０₂に誘起できる電荷密度は、その絶縁耐圧（１０ＭＶ／ｃｍ：図３では、１．５ＭＶ／ｃｍまでの電界しかプロットされていない）によって３．５μＣ／ｃｍ²に制限される。

また、近年、ＳiＯ₂に代わる高誘電率ゲート絶縁膜として注目されているハフニア（ＨfＯ₂：ハフニウムオキサイド）に関しても、例えば、ＨfＯ₂の比誘電率は２０（εr＝２０）であるため、図３の特性曲線Ｌ１２に示されるように、図３では、Ｓi０₂の特性曲線Ｌ１１よりも多少大きく表されるだけである。なお、図３における特性曲線Ｌ１３は、比誘電率が１００（εr＝１００）の物質を想定して描いたものである。

これに対して、図２に示す固体電子装置におけるゲート絶縁膜２として使用する強誘電体材料（具体的に、ＰＺＴ）の場合には、例えば、０．５ＭＶ／ｃｍの電界を与えるだけで、約５０μＣ／ｃｍ²よりも大きな電荷密度が得られることが分かる。

従って、例えば、チャネル層１としてＩＴＯを使用することにより、キャリア濃度が〜１０²¹ｃｍ^-3、移動度が〜５０ｃｍ²／Ｖ・ｓ、そして、大きなバンドギャップ（３．７５ｅＶ）を持つｎ型半導体（固体電子装置）を構成することができる。なお、ｐ型半導体に関しても、同様に構成することができるのはいうまでもない。

図４は従来の固体電子装置の他の例の動作原理を説明するための図であり、図４（ａ）はゲート電極３に正の電圧を印加して導通（オン）した状態を示し、また、図４（ｂ）はゲート電極３に負の電圧を印加して遮断（オフ）した状態を示している。

図４（ａ）に示されるように、ゲート電極３に正の電圧を印加すると、例えば、ＰＺＴで構成されたゲート絶縁膜２を介して、例えば、ＩＴＯで構成されたチャネル層１に大きな電界が与えられキャリア（電子）が蓄積される（符号１ａ参照）。これにより、ドレイン電極５からソース電極４へ電流Ｉ_Dが流れる（Ｉ_D＞０：オン状態）。

このとき、ゲート電極３に印加する電圧を零としても、ＰＺＴ（強誘電体）の残留分極により、オン状態は維持され、データ保持機能を有することになる。

次に、図４（ｂ）に示されるように、ゲート電極３に負の電圧を印加すると、ゲート絶縁膜（ＰＺＴ）２を介して、逆向きの電界がチャネル層（ＩＴＯ）１に与えられ、チャネル層が空乏化される（符号１ｂ参照）。これにより、ドレイン電極５とソース電極４との導通は遮断される（Ｉ_D≒０：オフ状態）。

図５は従来の固体電子装置の他の例に必要とされる条件を説明するための図である。ここで、素電荷量をｑ（１．６０２×１０^-19クーロン），ゲート電極３に印加される電圧をＶ_G，強誘電体材料（ゲート絶縁膜２）による電荷密度をＰ（Ｖ_G），チャネル層（ＩＴＯ）１の厚さをｄ，キャリア濃度をＮ_D，真空の誘電率をε₀，強誘電体材料の比誘電率をε_S，チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφ_B，チャネル層１のキャリア濃度をＮ_Dとする。なお、前述したように、ゲート絶縁膜２として使用する強誘電体材料は、比誘電率が大きい常誘電体材料であってもよい。

まず、ゲート絶縁膜２がキャリア層１におけるキャリアを制御する必要があるので、チャネル層１のキャリア濃度Ｎ_Dは、以下の条件式［１］を満足する必要がある。
Ｎ_D＜｛Ｐ（Ｖ_G）｝／（ｑｄ） …… ［１］

さらに、キャリア層１の厚さｄは、最大空乏領域幅Ｗ_mよりも薄くする必要があるので、キャリア層１の厚さｄは、以下の条件式［Ａ］を満足する必要がある。
ｄ＜Ｗ_m …… ［Ａ］

また、最大空乏領域幅Ｗ_mは、以下の式［Ｂ］により表される。
Ｗ_m＝｛（４ε₀ε_Sφ_B）／（ｑＮ_D）｝^1/2 …… ［Ｂ］
上記式［Ａ］および［Ｂ］から、キャリア濃度Ｎ_Dの条件を求めると、以下の条件式［２］のようになる。
Ｎ_D＜（４ε₀ε_Sφ_B）／ｑｄ² …… ［２］
従って、キャリア濃度Ｎ_Dは、上記の条件式［１］および［２］を同時に満たす必要がある。

図５において、曲線Ｌ２１は条件式［１］を示し、また、曲線Ｌ２２は条件式［２］を示す。キャリア濃度Ｎ_Dは、条件式［１］および［２］を同時に満たす必要があるため、曲線Ｌ２１の下側領域および曲線Ｌ２２の下側領域の共通領域に含まれなければならない。なお、図５の場合には、曲線Ｌ２２の下側領域（条件式［２］を満たす領域であれば、そのまま曲線Ｌ２１の下側領域（条件式［１］）も満たすことになるので、単に、曲線Ｌ２２の下側領域であればよいことになる。

ここで、大きな電流を流すと共に、チャネル層（ＩＴＯ）１を適当な厚さにした固体電子装置としては、例えば、チャネル層１の厚さｄが約８ｎｍで、キャリア濃度Ｎ_Dが約１×１０¹⁹ｃｍ^-3の条件（図５における領域Ｐ）を満たせばよい。具体的に、ゲート絶縁膜２として使用する強誘電体材料の電荷密度Ｐrを１５μＣ／ｃｍ²、チャネル層（ＩＴＯ）のφ_BをＥ_g／２ｑ＝１．８７５Ｖ，Ｅ_g＝３．７５ｅＶ、そして、比誘電率ε_Sを４として固体電子装置を構成することができる。なお、本例の固体電子装置として、ゲート絶縁膜２の電荷密度は、例えば、１０μＣ／ｃｍ²よりも大きく（例えば、１０μＣ／ｃｍ²〜２０μＣ／ｃｍ²の範囲）、また、チャネル層１のキャリア濃度は、例えば、１×１０¹⁸ｃｍ^-3よりも高いこと（例えば、１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3の範囲）が好ましい。

このように、本例の固体電子装置によれば、低い電圧でも巨大な電荷量を誘起できる誘電体材料（例えば、ＰＺＴやＢＬＴ等の強誘電体材料）をゲート絶縁膜に使用することにより、例えば、従来のゲート絶縁膜にＳi０₂を使用したトランジスタ（ＭＯＳＦＥＴ）の１／１００以下の印加電界でも１０倍以上の電荷量を制御することが可能になる。

図６は従来の固体電子装置の他の例を実験的に試作した工程を概略的に説明するための図である。なお、ゲート絶縁膜としては、ＢＬＴ（または、ＰＺＴ）を使用し、チャネル層としてはＩＴＯを使用した。

まず、図６（ａ）に示されるように、ＳiＯ₂／Ｓi基板６上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（４０ｎｍ）／Ｔi（１０ｎｍ）を真空蒸着してゲート電極（ボトムゲート）３を形成し、さらに、図６（ｂ）に示されるように、ゾルゲル法によりＢＬＴ（または、ＰＺＴ）のゲート絶縁膜２を形成した。ここで、ＢＬＴ（Ｂi_3.35Ｌa_0.75Ｔi₃Ｏ₁₂）は、例えば、７５０℃の温度で３０分、２００ｎｍの厚さだけゾルゲル法により形成した。また、ＰＺＴ（Ｐｂ_1.2Ｚr_0.4Ｔｉ_0.6Ｏ₃）は、例えば、６００℃の温度で１５分、２１０ｎｍの厚さだけゾルゲル法により形成した。

次に、図６（ｃ）に示されるように、ＢＬＴ等のゲート絶縁膜２上に、例えば、ＲＦスパッタによりＩＴＯ（１０wt％ＳnＯ₂）のチャネル層１を形成した。ここで、ＩＴＯの膜厚は５ｎｍ〜１５ｎｍ、成膜圧力は０．５２Ｐａ〜１．３２Ｐａ、スパッタ電力は７５Ｗ、そして、基板温度は３００℃としてチャネル層１を形成した。さらに、図６（ｄ）に示されるように、チャネル層１上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（３０ｎｍ）／Ｔi（３０ｎｍ）を真空蒸着してソース電極４およびドレイン電極５を形成し、そして、図６（ｅ）に示されるように、ＲＩＥ法およびウェットエッチング（ＨＦ：ＨＣl混合液）により素子領域を分離して固体電子装置（トランジスタ）を試作した。

以上において、チャネル層１として使用するＩＴＯの成膜温度は２００℃〜３００℃程度であり、また、ゲート絶縁膜２として使用するＳＢＴおよびＢＩＴ等の他強誘電体材料の結晶化温度は５５０℃〜７５０℃程度であるため、処理温度の高いゲート絶縁膜２を形成した後、処理温度の低いチャネル層１を形成して良好な界面を得ることのできるボトムゲート構造として固体電子装置を形成するようになっている。

なお、図６（ｆ）は、実験的に製造した固体電子装置を上方から見た概略図であり、ソース電極４およびドレイン電極５は、例えば、１２０μｍ×１２０μｍとして形成（チャネル幅Ｗを１２０μｍとして形成）し、また、チャネル長Ｌは、例えば、４０μｍ（或いは、８０，１２０μｍ）として形成した様子を示している。なお、固体電子装置の実際の製造としては、既に知られている様々な製造方法および設計ルールを適用して、微細に且つ集積化して製造することも可能である。

上述したように、図２に示す従来の固体電子装置は、図６（ｂ）を参照して説明したように、ゾルゲル法によりＢＬＴ（または、ＰＺＴ）のゲート絶縁膜２を形成し、さらに、図６（ｃ）を参照して説明したように、ＢＬＴ等のゲート絶縁膜２上に、例えば、ＲＦスパッタによりＩＴＯのチャネル層１を形成していた。

図７は従来の固体電子装置の他の例におけるＢＬＴ薄膜のＡＦＭ（原子力顕微鏡：Atomic Force Microscopy）画像の一例を示す図であり、図８は従来の固体電子装置の他の例におけるＰ−Ｅヒステリシス特性を示す図であり、そして、図９は従来の固体電子装置の他の例におけるＩ_D−Ｖ_G（ドレイン電流−ゲート電圧）特性およびＩ_G−Ｖ_G（ゲートリーク電流−ゲート電圧）特性を示す図である。

ここで、図７に示すＡＦＭ画像は、前述した図６（ｆ）に示すサイズの固体電子装置を作製した場合のものではなく、後述する図１０におけるゲート絶縁膜を平坦化する工程（図１０（ｂ））を行わないときのＢＬＴ薄膜（ゲート絶縁膜）の表面画像であり、また、図９に示すＩ_D−Ｖ_G特性およびＩ_G−Ｖ_G特性も図１０におけるゲート絶縁膜を平坦化する工程（図１０（ｂ））を行わないで作製したチャネル幅Ｗが５０μｍで、チャネル長Ｌが５μｍの固体電子装置における特性を示すものである。

図７に示されるように、従来の固体電子装置では、例えば、ＢＬＴのゲート絶縁膜２をゾルゲル法により形成していたため、ゲート絶縁膜２の表面（ゲート絶縁膜２とチャネル層１との間の界面）には、例えば、ＲＭＳ（二乗平均平方根，二乗平均粗さ：Root Mean Square）値が５．６ｎｍでＲmax（最大高さ）が４４．３ｎｍといった大きな凹凸が形成されていた。

図８に示されるように、各電圧に対するゲート絶縁膜（強誘電体ＢＬＴ（Ｂi_3.35Ｌa_0.75Ｔi₃Ｏ₁₂））の飽和特性（Ｐ−Ｅヒステリシス特性）は、後述するゲート絶縁膜２の表面を平坦化した固体電子装置のＰ−Ｅヒステリシス特性（図１２参照）よりも劣ることが分かる。

また、この従来の固体電子装置では、図９の破線で示されるように、オフ電流（リーク電流Ｉ_G）が１０^-7Ａ程度と比較的大きく、また、図９の実線で示されるように、サブスレッショルド係数が０．５Ｖ／decade程度と比較的大きく、固体電子装置（トランジスタ）としての適用の自由度を制限することになっていた。

具体的に、例えば、固体電子装置をディスプレイのスイッチング素子等に適用する場合、オフ電流の低減およびサブスレッショルド係数の改善（Ｉ_D−Ｖ_G特性の急峻な立ち上がり）が求められている。

本発明は、上述した従来技術が有する課題に鑑み、固体電子装置（トランジスタ）におけるオフ電流の低減およびサブスレッショルド係数の改善を目的とする。

本発明の第１の形態によれば、制御電圧が印加されるゲート電極および該制御電圧によって導通状態が制御されるソース電極およびドレイン電極を有し、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備える固体電子装置であって、前記チャネル層と前記ゲート絶縁膜との間の界面は、ＲＭＳ値で１ｎｍ以下となるように平坦化されていることを特徴とする固体電子装置が提供される。

本発明の第２の形態によれば、制御電圧が印加されるゲート電極および該制御電圧によって導通状態が制御されるソース電極およびドレイン電極を有し、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えるボトムゲート構造を有する固体電子装置の作製方法であって、基板上に前記ゲート電極を形成する工程と、該ゲート電極上に前記ゲート絶縁膜を形成する工程と、該ゲート絶縁膜の表面を平坦化する工程と、該平坦化されたゲート絶縁膜上に前記チャネル層を形成する工程と、該チャネル層上に前記ソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする固体電子装置の作製方法が提供される。

本発明によれば、固体電子装置におけるオフ電流の低減およびサブスレッショルド係数の改善を行うことができる。

本発明に係る固体電子装置は、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜を有する固体電子装置において、チャネル層とゲート絶縁膜との間の界面をＲＭＳ値で１ｎｍ以下となるように平坦化する。これによって、固体電子装置の電気特性の向上、特に、トランジスタにおけるオフ電流の低減およびサブスレッショルド係数の改善を図ることができる。

すなわち、従来の固体電子装置において、オフ電流が大きいのは、強誘電体ゲート絶縁膜のリーク電流、チャネルとなる導電性酸化物自体のリーク電流やチャネルとなる導電性酸化物と強誘電体の界面伝導などが要因として考えられる。

本発明では、これらのリーク電流は、例えば、ゾルゲル法による強誘電体が結晶化する際に表面に凹凸が生じることが原因であることを確認し、例えば、ゲート絶縁膜である強誘電体の表面をＣＭＰにより平坦化してから、チャネル層を形成することを特徴とする。このように、例えば、ゲート絶縁膜である強誘電体の平坦化を行うことによって、極薄膜であるチャネル層の膜厚を均一化すると共に、結晶性の向上を行うことができ、その結果、界面特性が改善されることから、リーク電流の低減およびサブスレッショルド係数の改善が可能になる。

以下、本発明に係る固体電子装置およびその作製方法の実施例を、添付図面を参照して詳述する。

図１０は本発明に係る固体電子装置の作製方法の一実施例を説明するための図であり、図１１は本発明に係る固体電子装置の一実施例におけるＢＬＴ薄膜のＡＦＭ画像の一例を示す図である。なお、ゲート絶縁膜としては、ＢＬＴ［Ｂi_4-XＬa_XＴi₃Ｏ₁₂］を使用し、チャネル層としてはインジウム錫酸化物［ＩＴＯ］を使用した。

まず、図１０（ａ）に示されるように、ＳiＯ₂／Ｓi基板６上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（４５ｎｍ）／Ｔi（１５ｎｍ）を真空蒸着してゲート電極（ボトムゲート）３を形成し、さらに、図１０（ｂ）に示されるように、ゾルゲル法によりＢＬＴのゲート絶縁膜２を２５０ｎｍ程度形成した。このとき、ゲート絶縁膜２（ＢＬＴ膜）の表面は、ゾルゲル法により前述した図７に示されるような凹凸形状となっている。なお、図１０（ｂ）では、説明のために、ゲート絶縁膜２の表面における凹凸を大幅に拡大して描いている。なお、ＢＬＴの代わりに、ＰＺＴ，ＳＢＴおよびＢＩＴ等の他強誘電体材料、或いは、ＢＳＴといった比誘電率が大きい常誘電体材料を使用することもできる。

本実施例では、図１０（ｂ）に示すゾルゲル法によりゲート絶縁膜２を形成した後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）によりゲート絶縁膜２の表面を平坦化する。その結果、２５０ｎｍ程度のゲート絶縁膜２は、２００ｎｍ程度になった。図１０（ｃ）は、ゲート絶縁膜２の表面を平坦化した後の様子を示すものである。なお、本明細書では、ＣＭＰは、ＭＰ（Mechanical Polishing：機械研磨）も含むものとして記載している。

この図１０（ｃ）に示す平坦化した後のゲート絶縁膜２の表面は、図１１に示すＡＦＭ画像から明らかなように、図７と比較して大幅に平坦化されていることが分かる。すなわち、図１１に示されるゲート絶縁膜２の表面において、例えば、前述した図７に示す平坦化を行わないゲート絶縁膜における５．６ｎｍのＲＭＳ値が０．９ｎｍに改善され、且つ、４４．３ｎｍのＲmaxが１０．０ｎｍに改善され、ゲート絶縁膜２の表面が大幅に平坦化されていることが確認できた。

ここで、ゲート絶縁膜２の平坦化処理は、具体的に、加重が０ｇ，回転数が７５ｒｐｍ，そして，研磨時間が３分間のＣＭＰを行った。なお、研磨剤としては、通常、シリコンをはじめとして電子材料基板のポリシングに使用する高純度コロイダルシリカであるコンポールを使用した。なお、ＣＭＰを行う研磨時間等の条件は様々に変更することができ、また、使用する研磨剤等も様々なものを使用することができるのはいうまでもない。

次に、図１０（ｄ）に示されるように、ＢＬＴより成るゲート絶縁膜２上に、例えば、ＲＦスパッタによりＩＴＯ（１０wt％ＳnＯ₂）のチャネル層１を形成した。ここで、ＩＴＯの膜厚は６ｎｍ〜１０ｎｍ、成膜圧力は０．５２Ｐａ〜１．３２Ｐａ、スパッタ電力は７５Ｗ、そして、基板温度は３００℃としてチャネル層１を形成した。

さらに、図１０（ｅ）に示されるように、形成すべきソース電極４およびドレイン電極５に対応させてチャネル層１上に、レジスト（例えば、レジスト剤ＯＦＰＲ８００）７を塗布し、露光および現像（例えば、現像液ＮＭＤ−３）して所定形状のソースおよびドレイン領域を形成し、そして、図１０（ｆ）に示されるように、チャネル層１上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（４５ｎｍ）／Ｔi（１５ｎｍ）を真空蒸着して所定形状のソース電極４およびドレイン電極５を形成する。

さらに、図１０（ｇ）に示されるように、レジスト（例えば、レジスト剤ＯＦＰＲ８００）７を塗布し、露光および現像（例えば、現像液ＮＭＤ−３）してＲＩＥ用保護マスクを形成し、そして、図１０（ｈ）に示されるように、ＲＩＥ法（アルゴン（Ａｒ）：１９分〜２８分、酸素（Ｏ₂）：１５分）により素子領域を分離して固体電子装置（トランジスタ）を試作した。

なお、図１０（ｉ）は、実験的に製造した固体電子装置を上方から見た概略図であり、ソース電極４およびドレイン電極５は、例えば、５０μｍの幅として形成（チャネル幅Ｗを５０μｍとして形成）し、また、チャネル長Ｌは、例えば、５μｍとして形成した様子を示している。なお、本発明に係る固体電子装置の実際の製造としては、既に知られている様々な製造方法および設計ルールを適用して、微細に且つ集積化して製造することも可能である。

上述した実施例では、図１０（ｂ）でゾルゲル法によりゲート絶縁膜２を形成した後、図１０（ｃ）でＣＭＰによりゲート絶縁膜２の表面を平坦化する場合を説明したが、他の手法によりゲート絶縁膜２を形成した場合にも、ゲート絶縁膜２の表面における凹凸を平坦化することにより、トランジスタ特性を向上させることが可能であるのはいうまでもない。

図１２は本発明に係る固体電子装置の一実施例におけるＰ−Ｅヒステリシス特性を示す図であり、図１３は本発明に係る固体電子装置の一実施例におけるＩ_D−Ｖ_G（ドレイン電流−ゲート電圧）特性およびＩ_G−Ｖ_G（ゲートリーク電流−ゲート電圧）特性を示す図である。

図１２および前述した図８の比較から明らかなように、本実施例では、ゲート絶縁膜２の表面における凹凸を平坦化することによって、各電圧に対する飽和特性（Ｐ−Ｅヒステリシス特性）が大幅に向上することが分かる。

また、図１３および前述した図９の破線で示されるＩ_G−Ｖ_G特性の比較から明らかなように、本実施例の固体電子装置は、オフ電流（リーク電流Ｉ_G）を、例えば、１０^-7Ａ程度から１０^-11Ａ以下へと大幅に低減され、さらに、図１３および図９の実線で示されるＩ_D−Ｖ_G特性の比較から明らかなように、サブスレッショルド係数も０．５Ｖ／decade程度から０．１〜０．２Ｖ／decadeと大幅に改善することが分かる。

以上、詳述したように、本発明によれば、ＣＭＰを用いてゲート絶縁膜を平坦化することで、従来よりも遥かに小さいオフ電流を得ることができ、さらに、サブスレッショルド係数も大幅に改善してシリコンＭＯＳＦＥＴと同等にすることができる。

なお、基板６としてＳiＯ₂／Ｓi基板ではなく透明な合成石英基板を使用し、さらに、各電極（ゲート電極３、ソース電極４およびドレイン電極５）としてＰt／Ｔiではなく、チャネル層１と同じ透明なＩＴＯを使用することで、透明な固体電子装置を形成することもできる。

さらに、本発明に係る固体電子装置は、例えば、チャネル幅やチャネル長といった素子のサイズを変化させ、或いは、基板，ゲート絶縁膜およびチャネル層の材料や組成を変化させることにより、必要とする様々な特性をもたせることが可能である。

本発明は、固体電子装置（トランジスタ）として幅広く適用することができるが、特に、オフ電流の低減および急峻なスイッチング特性が求められるディスプレイ用のトランジスタとして有望なものである。また、本発明は、低い駆動電圧で大きな電流を制御する固体電子装置に適したものである。さらに、本発明の固体電子装置は、ゲート絶縁膜として強誘電体材料を使用するためデータ保持機能を有し、例えば、不揮発性メモリとして適用することもできる。また、本発明の固体電子装置は、大電流を制御するパワーデバイスとしても適用することが可能である。

従来の固体電子装置の一例を概略的に示す図である。 従来の固体電子装置の他の例の構成を概略的に示す図である。 図２に示す従来の固体電子装置の他の例を図１に示す従来の固体電子装置の一例と比較して説明するためのＰ−Ｅヒステリシス特性を示す図である。 従来の固体電子装置の他の例の動作原理を説明するための図である。 従来の固体電子装置の他の例に必要とされる条件を説明するための図である。 従来の固体電子装置の他の例を実験的に試作した工程を概略的に説明するための図である。 従来の固体電子装置の他の例におけるＢＬＴ薄膜のＡＦＭ画像の一例を示す図である。 従来の固体電子装置の他の例におけるＰ−Ｅヒステリシス特性を示す図である。 従来の固体電子装置の他の例におけるＩ_D−Ｖ_G特性およびＩ_G−Ｖ_G特性を示す図である。 本発明に係る固体電子装置の作製方法の一実施例を説明するための図である。 本発明に係る固体電子装置の一実施例におけるＢＬＴ薄膜のＡＦＭ画像の一例を示す図である。 本発明に係る固体電子装置の一実施例におけるＰ−Ｅヒステリシス特性を示す図である。 本発明に係る固体電子装置の一実施例におけるＩ_D−Ｖ_G特性およびＩ_G−Ｖ_G特性を示す図である。

符号の説明

１，１０１ チャネル層
２，１０２ ゲート絶縁膜
３，１０３ ゲート電極
４，１０４ ソース電極
５，１０５ ドレイン電極
６ 基板
７ レジスト

Claims (25)

1. 制御電圧が印加されるゲート電極および該制御電圧によって導通状態が制御されるソース電極およびドレイン電極を有し、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備える固体電子装置であって、
   前記チャネル層と前記ゲート絶縁膜との間の界面は、ＲＭＳ値で１ｎｍ以下となるように平坦化されていることを特徴とする固体電子装置。
2. 請求項１に記載の固体電子装置において、前記チャネル層は、キャリア濃度が高い酸化物導電性材料で構成されることを特徴とする固体電子装置。
3. 請求項２に記載の固体電子装置において、前記チャネル層は、インジウム錫酸化物［ＩＴＯ］，ＬＳＣＯ［Ｌa_XＳr_1-XＣuＯ₄］，酸化錫［ＳnＯ₂］，酸化亜鉛［ＺnＯ］または酸化インジウム［Ｉn₂Ｏ₃］で構成されることを特徴とする固体電子装置。
4. 請求項１に記載の固体電子装置において、前記チャネル層は、インジウム錫酸化物［ＩＴＯ］で構成されることを特徴とする固体電子装置。
5. 請求項１に記載の固体電子装置において、前記チャネル層と前記ゲート絶縁膜との間の界面の平坦化は、ＣＭＰにより行われることを特徴とする固体電子装置。
6. 請求項１に記載の固体電子装置において、素電荷量をｑ，前記ゲート電極に印加される電圧をＶ_G，前記誘電体材料による電荷密度をＰ（Ｖ_G）とすると共に、前記チャネル層の厚さをｄ，キャリア濃度をＮ_D，真空の誘電率をε₀，前記誘電体材料の比誘電率をε_S，チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφ_Bとしたとき、前記チャネル層のキャリア濃度Ｎ_Dは、次の条件式［１］および［２］を満足するように決められる、
   Ｎ_D＜｛Ｐ（Ｖ_G）｝／（ｑｄ） …… ［１］
   Ｎ_D＜（４ε₀ε_Sφ_B）／ｑｄ² …… ［２］
   ことを特徴とする固体電子装置。
7. 請求項１に記載の固体電子装置において、前記ゲート絶縁膜の電荷密度は１０μＣ／ｃｍ²〜２０μＣ／ｃｍ²の範囲で、且つ、前記チャネル層のキャリア濃度は１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3の範囲であることを特徴とする固体電子装置。
8. 請求項１に記載の固体電子装置において、前記ゲート絶縁膜は、強誘電体材料で構成されることを特徴とする固体電子装置。
9. 請求項８に記載の固体電子装置において、前記ゲート絶縁膜は、ＰＺＴ（Ｐｂ（Ｚr_X，Ｔi_1-X）Ｏ₃］，ＢＬＴ［Ｂi_4-XＬa_XＴi₃Ｏ₁₂］，ＳＢＴ［ＳrＢi₂Ｔa₂Ｏ₉］またはＢＩＴ［Ｂi₄Ｔi₃Ｏ₁₂］で構成されることを特徴とする固体電子装置。
10. 請求項８に記載の固体電子装置において、該固体電子装置は、データ保持機能を有するトランジスタであることを特徴とする固体電子装置。
11. 請求項１に記載の固体電子装置において、前記ゲート絶縁膜は、常誘電体材料で構成されることを特徴とする固体電子装置。
12. 請求項１１に記載の固体電子装置において、前記ゲート絶縁膜は、ＢＳＴ［Ｂa_XＳr_1-XＴiＯ₃］で構成されることを特徴とする固体電子装置。
13. 制御電圧が印加されるゲート電極および該制御電圧によって導通状態が制御されるソース電極およびドレイン電極を有し、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えるボトムゲート構造を有する固体電子装置の作製方法であって、
    基板上に前記ゲート電極を形成する工程と、
    該ゲート電極上に前記ゲート絶縁膜を形成する工程と、
    該ゲート絶縁膜の表面を平坦化する工程と、
    該平坦化されたゲート絶縁膜上に前記チャネル層を形成する工程と、
    該チャネル層上に前記ソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする固体電子装置の作製方法。
14. 請求項１３に記載の固体電子装置の作製方法において、前記ゲート絶縁膜の表面を平坦化する工程は、前記チャネル層と前記ゲート絶縁膜との間の界面を、ＲＭＳ値で１ｎｍ以下となるように平坦化することを特徴とする固体電子装置の作製方法。
15. 請求項１３に記載の固体電子装置の作製方法において、前記チャネル層は、キャリア濃度が高い酸化物導電性材料で構成されることを特徴とする固体電子装置の作製方法。
16. 請求項１５に記載の固体電子装置の作製方法において、前記チャネル層は、インジウム錫酸化物［ＩＴＯ］，ＬＳＣＯ［Ｌa_XＳr_1-XＣuＯ₄］，酸化錫［ＳnＯ₂］，酸化亜鉛［ＺnＯ］または酸化インジウム［Ｉn₂Ｏ₃］で構成されることを特徴とする固体電子装置の作製方法。
17. 請求項１３に記載の固体電子装置の作製方法において、前記チャネル層は、インジウム錫酸化物［ＩＴＯ］で構成されることを特徴とする固体電子装置の作製方法。
18. 請求項１３に記載の固体電子装置の作製方法において、前記ゲート絶縁膜の表面を平坦化する工程は、ＣＭＰにより行われることを特徴とする固体電子装置の作製方法。
19. 請求項１３に記載の固体電子装置の作製方法において、素電荷量をｑ，前記ゲート電極に印加される電圧をＶ_G，前記誘電体材料による電荷密度をＰ（Ｖ_G）とすると共に、前記チャネル層の厚さをｄ，キャリア濃度をＮ_D，真空の誘電率をε₀，前記誘電体材料の比誘電率をε_S，チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφ_Bとしたとき、前記チャネル層のキャリア濃度Ｎ_Dは、次の条件式［１］および［２］を満足するように決められる、
    Ｎ_D＜｛Ｐ（Ｖ_G）｝／（ｑｄ） …… ［１］
    Ｎ_D＜（４ε₀ε_Sφ_B）／ｑｄ² …… ［２］
    ことを特徴とする固体電子装置の作製方法。
20. 請求項１３に記載の固体電子装置の作製方法において、前記ゲート絶縁膜の電荷密度は１０μＣ／ｃｍ²〜２０μＣ／ｃｍ²の範囲で、且つ、前記チャネル層のキャリア濃度は１０¹⁸ｃｍ^-3〜１０²¹ｃｍ^-3の範囲であることを特徴とする固体電子装置の作製方法。
21. 請求項１３に記載の固体電子装置の作製方法において、前記ゲート絶縁膜は、強誘電体材料で構成されることを特徴とする固体電子装置の作製方法。
22. 請求項２１に記載の固体電子装置の作製方法において、前記ゲート絶縁膜は、ＰＺＴ（Ｐｂ（Ｚr_X，Ｔi_1-X）Ｏ₃］，ＢＬＴ［Ｂi_4-XＬa_XＴi₃Ｏ₁₂］，ＳＢＴ［ＳrＢi₂Ｔa₂Ｏ₉］またはＢＩＴ［Ｂi₄Ｔi₃Ｏ₁₂］で構成されることを特徴とする固体電子装置の作製方法。
23. 請求項２１に記載の固体電子装置の作製方法において、該固体電子装置は、データ保持機能を有するトランジスタであることを特徴とする固体電子装置の作製方法。
24. 請求項１３に記載の固体電子装置の作製方法において、前記ゲート絶縁膜は、常誘電体材料で構成されることを特徴とする固体電子装置の作製方法。
25. 請求項２４に記載の固体電子装置の作製方法において、前記ゲート絶縁膜は、ＢＳＴ［Ｂa_XＳr_1-XＴiＯ₃］で構成されることを特徴とする固体電子装置の作製方法。