JP2013051390A

JP2013051390A - 電界効果素子

Info

Publication number: JP2013051390A
Application number: JP2012069894A
Authority: JP
Inventors: Masashi Kasami; 雅司笠見; Masahide Matsuura; 正英松浦; Kiminori Yano; 公規矢野; Asami Nishimura; 麻美西村; Masayuki Itose; 将之糸瀬
Original assignee: Idemitsu Kosan Co Ltd
Current assignee: Idemitsu Kosan Co Ltd
Priority date: 2011-08-02
Filing date: 2012-03-26
Publication date: 2013-03-14

Abstract

【課題】高移動度、高オン・オフ比の電界効果素子を提供する。
【解決手段】絶縁膜層、前記絶縁膜層上に積層されたチャネル層、及び電極としてゲート電極、ソース電極及びドレイン電極の３つを有する電界効果素子であって、前記チャネル層は表面粗さ０．２ｎｍ以上１．３ｎｍ以下であり、前記チャネル層はＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる電界効果素子。
【選択図】図１

Description

本発明は、電界効果素子及びその製造方法に関する。

電界効果トランジスタ（ＦＥＴ）は、半導体を利用した電界効果素子の一種である。ＦＥＴの中でも、ガラス基板上での回路作製技術（Ｃｈｉｐｏｎｇｌａｓｓ）に用いる薄膜トランジスタ（ＴＦＴ）が、近年研究開発が盛んな技術として注目されている。

液晶表示装置や有機ＥＬ表示装置は、薄型ディスプレイの中でも低消費電力でフルカラー化が容易である等の理由により有望視されている。
これら表示装置の各画素には、ＴＦＴがスイッチング素子や駆動素子として用いられている。特に、表示装置を構成する各画素のバックプレーンにＴＦＴを配置して駆動するアクティブマトリックス方式が広く利用され、ＴＦＴの開発も活発である。

特許文献１は、薄膜トランジスタ及び多結晶酸化物半導体膜に関し、具体的には、ガラス基板上に表面粗さ１．５ｎｍ以下の非晶質酸化物半導体膜を形成した後に、その粗さを維持しつつ焼成する、多結晶酸化物半導体膜の製造方法が開示されている。

特許文献２は、酸化物薄膜トランジスタに関し、アクティブ層として非晶質酸化亜鉛系半導体が使用されている。しかし、１次アクティブ層と２次アクティブ層の２つのアクティブ層を必要とするため、製造工程が煩雑となる。

特許文献３は、薄膜トランジスタの製造方法に関し、アモルファスの酸化インジウム膜を熱処理して結晶化させる製造方法が開示されている。表面粗さが０．３ｎｍのアモルファスの酸化インジウム膜を用いたＴＦＴが開示されており、オン・オフしないと評価されている。

特許文献４は、薄膜トランジスタの製造方法に関し、非晶質酸化物半導体膜を用いている。

特開２０１０−１７７４３１号公報特開２０１０−２７８４１２号公報特開２００８−１３０８１４号公報特開２００９−１９４３５１号公報

本発明の目的は、高移動度、高オン・オフ比の電界効果素子を提供することである。

本発明者らは、移動度、オンオフ比等のＴＦＴの基本特性を改善するためには、絶縁膜層やチャネル層等の下地層の表面粗さが重要であることに着目し、本発明を完成するに至った。
本発明によれば、以下の電界効果素子等が提供される。
１．絶縁膜層、前記絶縁膜層上に積層されたチャネル層、及び電極としてゲート電極、ソース電極及びドレイン電極の３つを有する電界効果素子であって、
前記チャネル層は表面粗さ０．２ｎｍ以上１．３ｎｍ以下であり、前記チャネル層はＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる電界効果素子。
２．前記チャネル層の積層方向断面において、前記絶縁膜層側の辺（下辺）と反対側の辺（上辺）の長さ比率（上辺の長さ/下辺の長さ）が、０．１以上１．０以下である１に記載の電界効果素子。
３．前記チャネル層のソース電極及びドレイン電極と積層方向に重ならない部分の表面がプラズマ処理されている１又は２に記載の電界効果素子。
４．前記絶縁膜層がＳｉ酸化物を含有する１〜３のいずれかに記載の電界効果素子。
５．前記絶縁膜層が複数の酸化物からなる１〜４のいずれかに記載の電界効果素子。
６．前記絶縁膜層のチャネル層側の界面の粗さが０．１０ｎｍ以上０．６５ｎｍ以下である１〜５のいずれかに記載の電界効果素子。
７．ゲート電極、絶縁膜層、チャネル層、並びにソース及びドレイン電極をこの順で積層し、前記ソース及びドレイン電極と積層方向に重なりのないチャネル部分の表面をプラズマ処理することを含む電界効果素子の製造方法であって、前記チャネル層は表面粗さが０．２ｎｍ以上１．３ｎｍ以下であり、かつ前記チャネル層はＩｎ，Ｇａ，Ｓｎ，Ｚｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる電界効果素子の製造方法。
８．前記プラズマ処理を、Ｏ_２，Ｎ_２，Ａｒ，Ｎ_２Ｏ，ハロゲン化合物ガスのいずれかを含有するガス雰囲気中で行う７に記載の電界効果素子の製造方法。
９．前記ハロゲン化合物ガスが、ＳＦ_６、ＣＦ_４及びＣＨＦ_３のいずれかである８に記載の電界効果素子の製造方法。
１０．前記プラズマ処理を誘導結合プラズマ装置又は反応性イオンエッチング装置で行う８又は９に記載の電界効果素子の製造方法。

本発明によれば、高移動度、高オン・オフ比の電界効果素子が提供できる。

実施例１で作製した電界効果素子を示す図である。図１の拡大図、及び図１のチャネル層の断面図である。

本発明の電界効果素子は、絶縁膜層、上記絶縁膜層上に積層されたチャネル層、及び電極としてゲート電極、ソース電極及びドレイン電極の３つを有する。
また、上記チャネル層は表面粗さが０．２ｎｍ以上１．３ｎｍ以下であり、Ｉｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる。
上記の構成によれば、チャネル層と電極（ソース電極、ドレイン電極）との接合状態が改善でき、高移動度、高オン・オフ比の電界効果素子が得られる。

本発明の電界効果素子は、絶縁膜層、絶縁膜層上に積層されたチャネル層、及び３つの電極を有する電界効果素子であればよく、その下部構造（例えば、基板）、上部構造（例えば、保護層）、及び同一面内の周辺部位（例えば、保護層）は特に限定されるものではない。
電極が、ゲート電極、ソース電極及びドレイン電極のみであると、素子の電極構成が最少数であるため、素子製造の簡略や素子性能の信頼性の面で好ましい。

本発明の電界効果素子は基板上に形成されていることが好ましく、基板上に絶縁膜層が形成され、その上にチャネル層が形成されている構成がより好ましい。チャネル層の保持部位（基板）があることで、本発明の効果（移動度、オン・オフ比）がより向上するからである。尚、基板がゲート電極を兼ねてもよい。
本発明の電界効果素子の素子構成は、好ましくは［基板／ゲート電極／絶縁膜層／チャネル層／ソース・ドレイン電極］である。

チャネル層は非晶質酸化物半導体からなる。
非晶質酸化物半導体はＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上、好ましくは２以上の元素を含有する。好ましくは、非晶質酸化物半導体は少なくともＩｎを含み、例えばＩｎ、Ｇａ及びＺｎ、又はＩｎ、Ｓｎ及びＺｎを含む。このようにすることで、移動度及びオン・オフ比をより向上できる。

上記非晶質酸化物半導体は、本発明の効果を損ねない範囲において、上述したＩｎ，Ｇａ，Ｓｎ及びＺｎ以外の他の金属元素を含有していてもよいし、実質的にＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上のみからなっていてもよい。
本発明において「実質的」とは、チャネル層としての効果が上記Ｉｎ、Ｇａ，Ｓｎ、及びＺｎに起因すること、又はチャネル層の金属元素の９８重量％以上１００重量％以下（好ましくは９９重量％以上１００重量％以下）がＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上であることを意味する。
上記のように、チャネル層に含有される金属元素は、実質的にＩｎ、Ｇａ，Ｓｎ及びＺｎから選択される１以上のみからなり、本発明の効果を損なわない範囲で他に不可避不純物を含んでいてもよい。

非晶質材料は粒界が不明確なため、表面粗さが小さくなる。このため、キャリア移動における粒界間の障害が低減され、良好な移動度が得られる。また、接合面の平滑化によりオン電流が大きくなり、大きなオン・オフ比が達成される。
一方、チャネル層が結晶性の材料からなる場合、結晶粒による粒界が明確であるため、表面凹凸が大きくなり、表面粗さが大きくなるおそれがある。このため、電極や絶縁膜層との接合面が平滑にならず、キャリアの注入が阻害されたり、ゲート電極に印加された電圧へのスムーズな応答ができなくなる可能性がある。

チャネル層の表面粗さは０．２ｎｍ以上１．３ｎｍ以下であり、好ましくは０．６ｎｍ以上１．２ｎｍ以下である。
表面粗さが小さいほど平滑であるため好ましいが、表面粗さ０．２ｎｍ未満は、工業的生産性の観点から困難となる場合がある。

表面粗さ（平坦性）は、ＪＩＳＢ０６０１の「輪郭曲線の二乗平均平方根高さ」を、原子間力顕微鏡（ＡＦＭ）により測定することができる。チャネル長及びチャネル幅等のデバイスの形状は、通常１０μｍ以下、特に５μｍ程度に設計されるため、測定領域は通常５μｍ四方である。

表面粗さは、素子製造途中又は素子完成後において、例えば、チャンネル層表面が大気に露出している状態で、その表面凹凸を測定することができる。すなわち、本発明のチャンネル層の「表面」とは、下地層である絶縁層に接する面ではなく、絶縁層と反対側の面を意味する。

表面粗さの測定は、具体的には、デバイスモジュールは一般的に素子部位とそれを保護する封止部位からなっているので、素子製造途中の場合、未封止素子を抜き取り、当該チャンネル層表面凹凸を測定することができる。また、製品またはデバイスモジュールにおいても、適当な手法により当該チャンネル層表面を傷つけることなく剥離し、当該チャンネル層表面凹凸を測定することができる。

表面粗さは、膜形成後のラビングやプラズマ処理等で調整できる。
ラビング、プラズマ処理は特に限定されるものでなく、公知の手法でよい。具体的には、ラビングは、適当なラビング布でチャンネル層表面を含む表面領域を擦ることにより行うことができる。また、プラズマ処理は、プラズマ装置内に製造途中の素子又は完成素子を設置し、所定のガスを導入して処理することができる。

チャネル層は、後述するように、ソース電極及びドレイン電極と積層方向に重ならない部分の表面がプラズマ処理されていると好ましい。

また、上記チャネル層は好ましくは、積層方向断面における絶縁膜層側の辺（下辺）と反対側の辺（上辺）の長さ比率（上辺の長さ（Ｌ１）/下辺の長さ（Ｌ２））が、０．１以上１．０以下である。
上記式を満たすと、良好な移動度とオン・オフ比が得られる。
尚、Ｌ１／Ｌ２が１．０を超える場合、即ち上辺が下辺より長い逆テーパ状となる場合、電界効果素子として機能しないおそれがある。

Ｌ１、Ｌ２は、加工後のチャンネル層の形状を、触針式段差計を用いて測定することで決定できる。触針式段差計としては、Ｄｅｋｔａｋ１５０，ＴｅｎｃｏｒＩｎｓｔｒｕｍｅｎｔｓ製Ｐ−１０等が挙げられる。
また、Ｌ１、Ｌ２は、スパッタ成膜条件やエッチング条件を制御することで調整することができる。

チャネル層（半導体層）の膜厚は、通常０．５〜５００ｎｍ、好ましくは１〜１５０ｎｍ、より好ましくは３〜８０ｎｍ、特に好ましくは１０〜６０ｎｍである。
０．５ｎｍより薄いと、工業的に均一に成膜することが難しい。一方、５００ｎｍより厚いと成膜時間が長くなり工業的に採用できない。また３〜８０ｎｍの範囲内であれば、得られるＴＦＴの移動度やオン・オフ比等ＴＦＴ特性が特に良好となる。

また、半導体層は、電子キャリア濃度が１０^１３〜１０^１８／ｃｍ^３、バンドギャップが２．０〜５．０ｅＶの非晶質膜であることが好ましい。バンドギャップは、２．８〜４．８ｅＶがより好ましい。２．０ｅＶより小さいと可視光を吸収し電界効果素子（電界効果トランジスタ）が誤動作するおそれがある。５．０ｅＶより大きいと電界効果型トランジスタが機能しなくなるおそれがある。
電子キャリア濃度が上記の範囲内にあると、良好な移動度と、良好なｏｎ／ｏｆｆ比が得られる。

また、半導体層は熱活性型を示す非縮退半導体であることが好ましい。縮退半導体であるとキャリアが多すぎてオフ電流やゲートリーク電流が増加したりしてトランジタ特性の低下が生じる。具体的には、ｏｎ／ｏｆｆ値の低下や閾値が負になったりするため、動作不安定になるおそれがある。

絶縁膜（絶縁膜層）は、酸化物を含有する膜であることが好ましい。
酸化物としては、例えばＳｉＯ_２，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＭｇＯ，ＺｒＯ_２，ＣｅＯ_２，Ｋ_２Ｏ，Ｌｉ_２Ｏ，Ｎａ_２Ｏ，Ｒｂ_２Ｏ，Ｓｃ_２Ｏ_３，Ｙ_２Ｏ_３，ＨｆＯ_２，ＣａＨｆＯ_３，ＢａＴａ_２Ｏ_６，ＳｒＴｉＯ_３，Ｓｍ_２Ｏ_３等が挙げられ、好ましくはＳｉ酸化物である。絶縁膜層は複数の酸化物からなっていてもよい。
また、必要に応じて、Ｓｉ酸化物と他の化合物を混合又は積層してもよい。他の化合物としては、窒化物やＳｉ以外の酸化物が挙げられる。具体的には、ＳｉＮ_ｘ、ＡｌＮ等が挙げられる。例えば、ＳｉＯｘとＳｉＮｘの混合や、ＳｉＯｘ／ＳｉＮｘ積層構成等が好ましい。

絶縁膜の膜厚は、通常１ｎｍ〜１μｍ，好ましくは１０〜５００ｎｍ、特に好ましくは５０〜３００ｎｍである。
成膜法は特に限定されることはなく、公知薄膜形成法の湿式でも乾式いずれでもよい。例えば、前者としては、印刷法やスピンコート法、スプレー法、ディップ法、後者としてはスパッタ法、熱酸化法、ＣＶＤ法等が挙げられる。後述する絶縁膜層の表面粗さを考慮すると、乾式が好ましい。
また、絶縁膜が少なくともゲート電極と同じ元素を有する酸化物であると、生産性の面で好都合である。この場合、例えばゲート電極の一部を熱処理して絶縁膜としてもよく、例えばシリコン基板（ゲート電極）を熱処理して、表面にＳｉ酸化物絶縁膜を形成してもよい。

絶縁膜層の非晶質酸化物半導体層（チャネル層）と接合する側の面は、表面粗さを０．１０ｎｍ以上０．６５ｎｍ以下とすることが好ましく、０．１ｎｍ以上０．５ｎｍ以下とすることがより好ましい。この範囲であれば、次に成膜されるチャネル層の表面粗さを低減できる。また、良好な移動度と高いオン・オフ比を達成することができる。
表面粗さが小さいほど平滑であるため好ましいが、表面粗さ０．１０ｎｍ未満は、工業的生産性の観点から困難となる場合がある。
絶縁膜層の表面粗さは、上記チャネル層と同様に測定することができる。
表面粗さは、膜形成後のラビングやプラズマ処理等で調整できる。

ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。
例えば、金属、合金、縮退半導体等が挙げられる。具体的には、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。また、Ｔｉ／Ａｕ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏ等の積層構成でもよい。
また、インジウム錫酸化物（ＩＴＯ），インジウム亜鉛酸化物，ＺｎＯ，ＳｎＯ_２等の透明電極やシリコン、ゲルマニウム等が挙げられる。これら透明電極やシリコン、ゲルマニウムを用いる場合、高濃度ドーピングされたものがより好ましい。

ドーパントとしては、例えば、リン（Ｐ）、アンチモン（Ｓｂ）、砒素（Ａｓ）、ホウ素（Ｂ）、マンガン（Ｍｎ）、鉄（Ｆｅ）等が挙げられる。
電極を２層以上積層して接触抵抗を低減したり、界面強度を向上させたりすることも好ましい。

ソース電極、ドレイン電極及びゲート電極の少なくとも１つが銅を含む合金からなることも好ましい。銅を含む合金は、抵抗が低く、移動度の高い半導体層との組み合わせで、大画面高精細のディスプレイを実現させることができる。
銅を含む合金としては、Ｃｕ−Ｘ（Ｘ：Ｂｅ、Ｓｎ、Ｐｂ、Ｍｏ、Ｍｎ、Ａｌ、Ｓｂ、Ｉｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｎｉ、Ｎｂ、Ｃｒ、Ｖ、Ｃｏ、Ｃ、Ｂ、Ｐ、Ｂｉ、Ａｇ、Ａｕ、Ｌｉ、Ｍｇ、Ｔｌ、Ｙ、Ｚｎ、Ｚｒ等）が挙げられる。
好ましくは、Ｃｕ−Ｍｇ、Ｃｕ−Ｍｎ、Ｃｕ−Ａｌ、Ｃｕ−Ｉｎ等が挙げられる。特に、銅−マンガン合金（Ｃｕ−Ｍｎ）は低抵抗であり、かつ剥離や表面酸化の問題が少ないため好ましい。また、先のＸのうち、２つを選択したＣｕ合金３元系であってもよい。

本発明の電界効果素子の製造方法は、上記のゲート電極、絶縁膜層、チャネル層、並びにソース及びドレイン電極をこの順で積層する。
ソース及びドレイン電極との積層方向に重なりのないチャネル部分の表面をプラズマ処理すると好ましい。チャネル層において、上から見てソース及びドレイン電極との重なりのない部分のみをプラズマ処理するため、生産性の向上が図れる。
プラズマ処理はＯ_２，Ｎ_２，Ａｒ，Ｎ_２Ｏ，ハロゲン化合物ガスのいずれかのガス雰囲気中で行うことが好ましい。ハロゲン化合物ガスとしては、ＳＦ_６、ＣＦ_４及びＣＨＦ_３等が挙げられる。

上記プラズマ処理は、ＩＣＰ（誘導結合プラズマ）装置又はＲＩＥ（反応性イオンエッチング）装置で行うことが好ましい。

本発明を構成するチャネル層及び電極の作製方法は特に限定されるものではなく、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。
成膜方法は好ましくはスパッタ法である。スパッタ法は、生産性、及び平坦な膜の形成の面で優れる。チャネル層の形成は、好ましくは当該組成にあったターゲットを用いて、適宜、成膜環境に水分及び/又は酸素を導入して成膜する。

また、本発明の電界効果素子と、表示素子（ディスプレイ等）を電気的に結びつけることで、応答性に優れた表示装置が実現する。表示素子は、特に限定されるものではないが、好ましくは、液晶や有機ＥＬ、電気泳動を利用した表示素子等が挙げられる。

実施例１
［熱酸化膜の作製］
直径４インチのベアＳｉ基板（ｎ型高ドープ、抵抗率０．０２Ωｃｍ、ドーパント：アンチモン）を超音波洗浄し、乾燥窒素を噴きつけて乾燥後、ガス流通型焼成炉の所定の位置に設置し、Ｓｉ基板表面に熱酸化膜を作製した。
焼成炉での熱酸化膜作製条件は、以下の通りとした。
ガス流通型焼成炉：石英製円筒形、直径１０ｃｍ、長さ４０ｃｍ
炉内温度：１０５０℃
圧力：０．１Ｐａ
酸素（１％窒素混合）流量：１リットル／ｍｉｎ
作製した熱酸化膜（絶縁膜層）の膜厚は１００ｎｍであった。

絶縁膜層の表面粗さ（平均二乗粗さ）は、走査型プローブ顕微鏡ＳＰＡ−４００（エスアイアイ・ナノテクノロジー株式会社製）により測定した。結果を表１に示す。

［酸化物膜の成膜］
上記熱酸化膜付Ｓｉ基板をＵＶ洗浄装置にて１０分間ＵＶ洗浄を施した後、所定の基板ホルダーへ保持し、ＤＣマグネトロンスパッタリング法の成膜装置に装着した。
成膜前に、チャンバーを十分にベーキングし、到達圧力を十分に下げ、ロードロックを用い基板を投入することで、成膜時の水分圧を低減した。
四重極質量分析器（Ｑ−ｍａｓｓ）でスパッタチャンバー中のＨ_２Ｏ（水）を分析し、成膜時の水分圧を測定したところ１×１０^−６Ｐａ以下であった。

以下のスパッタ条件でスパッタリングを行い、酸化物膜を成膜した。
圧力：０．６５Ｐａ
出力：５０Ｗ
ガス流量：Ａｒ：１９．０ｓｃｃｍ、Ｏ_２：１．０ｓｃｃｍ
基板温度：２５℃
成膜速度：０．１ｎｍ／ｓ
酸化物膜の膜厚を触針式膜厚計で測定したところ、５０ｎｍであった。
また、上記絶縁膜と同様にして酸化物膜の表面粗さを測定した。結果を表１に示す。

尚、同様の工程で、酸化物薄膜層を作製後、大気に取り出し、得られた膜の組成をＩＣＰ法で分析したところ、原子比Ｉｎ：Ｇａ：Ｚｎ＝２：２：１であった。
また、ＸＲＤで測定した結果、酸化物薄膜は非晶質であることが分かった。

［電極の形成］
上記のように基板上に作製した酸化物半導体薄膜を、湿式工程（フォトリソグラフィー法）により加工した。
その後、チタンと金ターゲットを設置したスパッタ装置に上記加工基板を挿入し、チタン／金／チタン積層膜（膜厚：５／１００／５ｎｍ）を成膜した。さらに、金属積層膜を成膜した当該基板を取りだし、金属積層膜を湿式工程（フォトリソグラフィー法）により加工した。
以上の工程により作製した素子の形状を図１に示す。
フォトマスク形状はＬ／Ｗ＝１０／２０μｍ、電極サイズは０．２×０．２ｍｍとした。
また、チャネル層の短手方向の断面（図１Ａ部の拡大図（図２）における（ａ）−（ｂ）線断面）を図２に示す。

［素子の評価］
素子の移動度及びｏｎ／ｏｆｆ比は、素子を窒素雰囲気中に設置し、プローブ端子により当該素子の電極と測定系（ＫＥＩＴＨＬＥＹＭｏｄｅｌ４２００−ＳＣＳ）を接続し、所定の電圧を印加することで評価した。移動度は線形領域の式で算出した。結果を表１に示す。

実施例２，３
実施例１［熱酸化膜の作製］で作製した熱酸化膜表面を、ラビングクロス（妙中パエル織物株式会社Ｙ−１５−２０）にて所定の回数（５、１０回）だけ擦った。その後、実施例１と同様にして電界効果素子を作製し、評価した。結果を表１に示す。

実施例４〜７
熱酸化膜付Ｓｉ基板（ケイ・エス・ティ・ワールド株式会社製）の熱酸化膜の表面を、ラビングクロス（妙中パエル織物株式会社Ｙ−１５−２０）を用いて所定の回数（０、１０、１５、２０回）だけ擦った。その後、実施例１と同様にして電界効果素子を作製し、評価した。結果を表１に示す。

実施例８
実施例４と同じ工程でチャネル層まで成膜、加工し、下記条件の酸素プラズマ雰囲気下に保持した。その後、実施例４と同じ工程で金属電極を成膜、加工して素子を作製し、評価した。結果を表１に示す。
酸素流量：１００ｓｃｃｍ
出力：１００Ｗ
圧力：２０Ｐａ
保持時間：１分

実施例９
熱酸化膜付Ｓｉ基板（ケイ・エス・ティ・ワールド株式会社製）を、イソプロピルアルコール／超純水で１０分／５分超音波洗浄し、イソプロピルアルコール中に１０分含浸し、乾燥窒素吹き付けて乾燥し、その後、実施例１の［酸化物膜の成膜］と同様にしてＩＧＺＯ薄膜を作製した。

その後、所定の形状のフィルムマスクをＩＧＺＯ膜上に貼り付け処理し、ＩＣＰ装置チャンバ内にセットした。そして、以下の条件にて所定のプラズマ処理を実施した。
エッチングガス：Ａｒ
チャンバ内圧力：１Ｐａ
照射時間：２８０秒
以上の工程でＩＧＺＯ膜を加工後、実施例１［電極の形成］と同様の工程で電極を形成して素子を作製し、実施例１と同様に性能評価した。結果を表１に示す。

実施例１０
誘導結合プラズマ装置を反応性イオンエッチング装置に変更した他は実施例９と同様にして素子を作製し、性能評価した。結果を表１に示す。

比較例１
実施例１と同様にして非晶質酸化物膜を形成後、電気炉に入れ、７００℃で１時間焼成し、その後実施例１と同様にして電極を形成し、電界効果素子を製造した。電気炉での焼成により、非晶質酸化物膜は多結晶質に変化した。実施例１と同様に評価した。尚、絶縁膜層の表面粗さの測定は、電気炉での焼成後に行った。結果を表１に示す。

比較例２
実施例１［熱酸化膜の作製］で作製した熱酸化膜表面を、ラビングクロス（妙中パエル織物株式会社Ｙ−１５−２０）にて所定の回数（１５回）だけ擦った。その後、実施例１と同様にして電界効果素子を作製し、評価した。結果を表１に示す。

比較例３
直径４インチのベアＳｉ基板を超音波洗浄し、乾燥窒素で乾燥後、ＣＶＤ成膜装置（サムコ株式会社製）を用いて下記条件でＳｉ酸化膜を作製し、評価した。結果を表１に示す。
圧力：８０Ｐａ
基板温度：３００℃
ＲＦＰｏｗｅｒ：７５Ｗ
ＴＥＯＳ（テトラエトキシシラン）／Ｏ_２＝７／３００ｓｃｃｍ
作製した酸化膜厚を触針式膜厚計で測定したところ、１０８ｎｍであった。その後、実施例１と同様にして電界効果素子を作製し、評価した。結果を表１に示す。

本発明の電界効果素子は、液晶や有機ＥＬ、電気泳動を利用した表示素子等に用いることができる。

Claims

絶縁膜層、前記絶縁膜層上に積層されたチャネル層、及び電極としてゲート電極、ソース電極及びドレイン電極の３つを有する電界効果素子であって、
前記チャネル層は表面粗さ０．２ｎｍ以上１．３ｎｍ以下であり、前記チャネル層はＩｎ，Ｇａ，Ｓｎ及びＺｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる電界効果素子。
前記チャネル層の積層方向断面において、前記絶縁膜層側の辺（下辺）と反対側の辺（上辺）の長さ比率（上辺の長さ/下辺の長さ）が、０．１以上１．０以下である請求項１に記載の電界効果素子。
前記チャネル層のソース電極及びドレイン電極と積層方向に重ならない部分の表面がプラズマ処理されている請求項１又は２に記載の電界効果素子。
前記絶縁膜層がＳｉ酸化物を含有する請求項１〜３のいずれかに記載の電界効果素子。
前記絶縁膜層が複数の酸化物からなる請求項１〜４のいずれかに記載の電界効果素子。
前記絶縁膜層のチャネル層側の界面の粗さが０．１０ｎｍ以上０．６５ｎｍ以下である請求項１〜５のいずれかに記載の電界効果素子。
ゲート電極、絶縁膜層、チャネル層、並びにソース及びドレイン電極をこの順で積層し、前記ソース及びドレイン電極と積層方向に重なりのないチャネル部分の表面をプラズマ処理することを含む電界効果素子の製造方法であって、前記チャネル層は表面粗さが０．２ｎｍ以上１．３ｎｍ以下であり、かつ前記チャネル層はＩｎ，Ｇａ，Ｓｎ，Ｚｎから選択される１以上の元素を含有する非晶質酸化物半導体からなる電界効果素子の製造方法。
前記プラズマ処理を、Ｏ_２，Ｎ_２，Ａｒ，Ｎ_２Ｏ，ハロゲン化合物ガスのいずれかを含有するガス雰囲気中で行う請求項７に記載の電界効果素子の製造方法。
前記ハロゲン化合物ガスが、ＳＦ_６、ＣＦ_４及びＣＨＦ_３のいずれかである請求項８に記載の電界効果素子の製造方法。
前記プラズマ処理を誘導結合プラズマ装置又は反応性イオンエッチング装置で行う請求項８又は９に記載の電界効果素子の製造方法。