KR20110133317A - 실리콘을 포함하는 산화물 반도체 박막 트랜지스터 - Google Patents
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Abstract
박막 트랜지스터는, 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층을 포함할 수 있다. 상기 산화물 반도체는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 더 포함할 수 있다. 예컨대, 상기 채널층은 실리콘 산화인듐아연(Si-InZnO; SIZO)으로 이루어질 수도 있다. 박막 트랜지스터의 제조 방법은, 10℃ 내지 400℃의 온도에서 실리콘을 포함하는 산화물 반도체로 이루어지는 타겟에 전력을 인가함으로써 채널층을 형성하는 단계를 포함할 수 있다.
Description
실시예들은 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층을 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode; OLED)나 액정 표시 장치(Liquid Crystal Display; LCD) 등과 같은 디스플레이는 스위칭 소자 또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)를 구비할 수 있다. 현재 TFT에 있어서, 디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로 비정질 실리콘(a-Si) TFT가 있다. 이는 저가의 비용으로 가로 및 세로 길이가 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다.
그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되고 있으며, 기존의 비정질 실리콘 TFT는 이동도가 약 0.5cm2/Vs 수준이어서 곧 한계에 다다를 것으로 예상된다. 따라서 비정질 실리콘 TFT보다 높은 이동도를 갖는 고성능의 TFT 및 이의 제조 기술이 필요하다. TFT의 채널층으로 다결정 실리콘(poly-Si)을 이용하는 경우에는 전자 이동도가 우수하나, 제조 공정이 어렵고 제조 단가가 높아지는 문제점이 있다.
이에 따라 비정질 실리콘 TFT의 장점과 다결정 실리콘 TFT의 장점을 모두 지닌 새로운 TFT기술이 요구된다.
본 발명의 일 측면에 따르면, 종래의 박막 트랜지스터에는 사용되지 않았던 새로운 물질을 사용하여 채널층을 구성한 박막 트랜지스터 및 상기 박막 트랜지스터의 제조 방법을 제공할 수 있다. 예를 들어, 새로운 산화물 반도체로서 실리콘 산화인듐아연(Si-InZnO) 박막을 채널층으로 이용한 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
일 실시예에 따른 박막 트랜지스터는, 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층을 포함할 수 있다.
상기 산화물 반도체는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 더 포함할 수 있다. 예를 들어, 상기 채널층은 실리콘 산화인듐아연(Si-InZnO)으로 이루어질 수도 있다.
상기 채널층에서 아연 원자, 인듐 원자 및 실리콘 원자의 합에 대한 실리콘 원자의 조성비는 약 0.001wt% 내지 약 30wt%일 수 있다. 또한, 상기 채널층의 캐리어 농도는 약 108/cm3 내지 약 1022/cm3 일 수도 있다.
또한, 상기 채널층은 전극(electrode)으로 사용될 수 있을 정도의 낮은 저항값을 가질 수 있어, 전극의 기능을 수행할 수 있다. 예를 들어, 상기 채널층은 투명전극(Transparent Conducting Oxide; TCO)으로 활용될 수도 있다.
일 실시예에 따른 박막 트랜지스터의 제조 방법은, 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층을 형성하는 단계; 상기 채널층과 접촉하는 소스 전극, 드레인 전극 및 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막과 접촉하는 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 채널층은 스퍼터링(sputtering)을 이용하여 형성될 수 있다. 예를 들어, 상기 채널층을 형성하는 단계는, 10℃ 내지 400℃의 온도에서 실리콘을 포함하는 산화물 반도체로 이루어지는 타겟에 전력을 인가하는 단계를 포함할 수 있다. 또한 상기 채널층을 형성하는 단계는, 산소, 질소 및 아르곤으로 이루어지는 그룹으로부터 선택되는 하나 이상을 포함하는 분위기에서 수행될 수도 있다.
본 발명의 일 측면에 따른 박막 트랜지스터(Thin Film Transistor; TFT)는, 실리콘을 포함하는 산화물 반도체, 예컨대, 실리콘 산화인듐아연(Si-InZnO)으로 채널층을 구성하여 약 20cm2/Vs 이상의 높은 전자 이동도를 가지며, 종래의 TFT에 비해 생산 단가를 낮출 수 있다. 또한 상기 TFT의 제조 공정은 상온에서 수행 가능하며, 실리콘을 기반으로 한 성숙된 기술을 바탕으로 하므로 채널층의 구현시 공정이 용이하다. 나아가, 상기 TFT는 가시광 영역에서 약 80% 이상의 높은 광 투과 특성을 가지므로, 차세대 디스플레이로 각광 받고 있는 투명 디스플레이, 3D 디스플레이 또는 플렉서블(flexible) 디스플레이 등의 스위칭 소자, 구동 소자, 및/또는 전극 소자로 널리 응용될 수 있다.
도 1은 일 실시예에 따른 박막 트랜지스터의 사시도이다.
도 2a 내지 도 2d는 일 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 3은 다른 실시예에 따른 박막 트랜지스터의 사시도이다.
도 4a 내지 도 4d는 다른 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 5a 내지 5d는 다양한 공정 조건하에서 실시예들에 따른 TFT의 전압-전류 특성을 나타내는 그래프들이다.
도 6은 일 실시예에 따른 TFT의 공정 조건에 따른 광 투과율 특성을 나타내는 그래프이다.
도 2a 내지 도 2d는 일 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 3은 다른 실시예에 따른 박막 트랜지스터의 사시도이다.
도 4a 내지 도 4d는 다른 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 5a 내지 5d는 다양한 공정 조건하에서 실시예들에 따른 TFT의 전압-전류 특성을 나타내는 그래프들이다.
도 6은 일 실시예에 따른 TFT의 공정 조건에 따른 광 투과율 특성을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 몇몇 실시예들에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 박막 트랜지스터(Thin Film Transistor; TFT)를 도시한 사시도이다. 도 1은 게이트 전극(11)이 하부에 위치하는 하부 게이트(bottom gate) 방식의 TFT를 도시한다.
도 1을 참조하면, TFT는 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a) 및 드레인 전극(14b)을 포함할 수 있다. 도 1에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 실시예에서 TFT의 각 구성요소는 도 1에 도시된 것과 상이한 형상일 수도 있다.
게이트 전극(11)은 기판(100)상에 위치할 수 있다. 기판(100)은 실리콘, 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 게이트 전극(11)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 예컨대, 게이트 전극(11)은, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
게이트 전극(11)상에는 게이트 절연막(12)이 위치할 수 있다. 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
게이트 절연막(12)상에는 채널층(13)이 위치할 수 있다. 채널층(13)은 소스 전극(14a)과 드레인 전극(14b) 사이에 전자가 이동하는 채널을 형성하기 위한 층이다. 채널층(13)은 실리콘(Si)을 포함하는 산화물 반도체로 이루어질 수 있으며, 산화물 반도체는 비정질일 경우에도 약 5cm2/Vs 이상의 높은 전자 이동도를 가질 수 있다.
일 실시예에서, 채널층(13)은 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 채널층(13)은 인듐아연 복합산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO; SIZO)으로 이루어질 수도 있다.
실리콘 이온은 인듐아연 복합산화물 박막의 전자 농도를 제어함으로써, 트랜지스터에 적합한 전자 농도를 만들어 준다. 실리콘은 전기 음성도가 약 1.8로서, 전기 음성도가 약 3.5인 산소와의 전기 음성도 차이가 약 1.7이므로 이온 결합이 상대적으로 강한 산화물을 형성한다. 또한, 실리콘의 이온 반지름은 약 0.040nm로써, 이온 반지름이 약 0.074nm인 아연 및 이온 반지름이 약 0.08nm인 인듐보다 작다. 따라서, 인듐-아연 복합 산화물에 실리콘이 첨가되는 경우 침입형 고용이 용이하게 발생될 수 있다.
실리콘 산화인듐아연은 이온 결합으로 이루어지므로 양이온 전자구름의 크기가 상대적으로 크다. 따라서, 산소 음이온의 결합에 관계없이 오버랩(overlab)이 되어 결정상이든 비정질상이든 약한 결합이 존재하지 않므로, 문턱 전압의 변화가 거의 없거나 상대적으로 작아 신뢰성이 높은 TFT의 제조에 기여할 수 있다. 실시예들에서 실리콘을 포함하는 산화물 반도체에서는 이러한 이온 결합이 대부분의 결합을 형성하여 구성될 수 있으나, 반드시 모든 결합이 이온 결합이어야 하는 것은 아니다.
이상에서는 SIZO를 기준으로 채널층(13)의 특성을 설명하였으며, SIZO로 이루어지는 채널층(13)의 경우 상대적으로 저온에서도 양호한 트랜지스터 특성을 보인다. 그러나 이는 예시적인 것으로서, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 다른 물질로 채널층(13)이 형성되는 경우에도 SIZO로 이루어지는 채널층(13)과 유사한 이점을 가질 수 있다.
일 실시예에서, 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층(13)의 캐리어 농도는 약 108/cm3 내지 약 1022/cm3 일 수 있다. 약 1017/cm3 이하의 농도에서 반도체 소자 특성이 나타나므로, 트랜지스터의 채널 소자로 이용될 수 있다. 또한, 약 1017/cm3 내지 약 1022/cm3 의 캐리어 농도에서는 금속에 가까운 특성이 나타나면서, 전극 소재로 쓰일 수 있다. 예를 들어 상기 채널층(13)은 투명전극(Transparent Conducting Oxide; TCO)으로 활용될 수 있다. 특히, 채널층(13)을 고온에서 증착할수록 전극으로 적용이 용이한 특성이 나타난다.
일 실시예에서 채널층이 SIZO로 이루어지는 경우, 채널층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001중량%(wt%) 내지 약 30wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자생성을 제어하는 역할이 강해져, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
일 실시예에서, 상기 채널층(13)에는 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 II족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 III족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 IV족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 V족 원소, 또는 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
채널층(13)의 양쪽에는 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)이 각각 채널층(13)과 접촉하여 위치할 수 있다. 또한, 소스 전극(14a), 채널층(13) 및 드레인 전극(14b)은 적어도 부분적으로 게이트 절연막(12)과 접촉하여 위치할 수 있다. 소스 전극(14a) 및 드레인 전극(14b)은, 게이트 전극(11)과 마찬가지로 금속 또는 다른 적당한 도전 물질을 포함하여 이루어질 수 있다. 예컨대, 소스 전극(14a) 및 드레인 전극(14b)은, ITO, GZO, IGZO, IGO, IZO 및 In2O3로 이루어지는 그룹으로부터 선택되는 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
이상과 같이 구성된 TFT에서는, 채널층(13)이 실리콘을 포함하는 산화물 반도체로 이루어지므로 종래의 TFT에 비해 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한 상기 채널층(13)의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다. 따라서 상기 TFT는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
도 2a 내지 도 2d는 일 실시예에 따른 TFT의 제조 방법의 각 단계를 도시한 사시도이다.
도 2a를 참조하면, 기판(100)상에 게이트 전극(11)을 형성할 수 있다. 예를 들어, 게이트 전극(11)은, 전도성 물질로 이루어진 박막을 기판(100)상에 증착하고 광노광(photolithography) 공정, 인쇄(printing) 공정 및/또는 리프트오프(lift-off) 공정을 이용하여 이를 부분적으로 제거함으로써 형성될 수도 있다.
도 2b를 참조하면, 게이트 전극(11)이 형성된 기판(100)상에 게이트 절연막(12)을 형성할 수 있다. 예를 들어, 게이트 절연막(12)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 게이트 절연막(12)은 게이트 전극(11)을 완전히 덮는 형태로 위치할 수도 있다.
도 2c를 참조하면, 게이트 절연막(12)상에 채널층(13)을 형성할 수 있다. 채널층(13)은 추후 형성될 소스 전극 및 드레인 전극 사이에 전자가 이동하는 채널 영역을 형성하기 위한 층이다. 상기 채널층(13)은 실리콘을 포함하는 산화물 반도체로 이루어질 수 있으며, 예를 들어 SIZO로 이루어질 수 있다. 상기 채널층(13)은 PLD 공정, 스퍼터링 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다.
일 예로, 스퍼터링 증착을 사용하여 채널층으로서 SIZO 박막을 형성하는 과정을 설명한다.
게이트 절연막으로서 산화실리콘(SiO2)이 증착 되어 있는 p+-Si 기판상에, 실리콘이 약 1 wt% 포함된 타겟을 사용하여 SIZO 박막을 상온에서 증착할 수 있다. 예를 들어, SIZO 박막의 형성은 약 10℃ 내지 약 400℃의 공정 온도에서 수행될 수도 있다. 스퍼터링 증착기 챔버 내의 타겟 홀더에 타겟을 장착하고, 타겟 표면으로부터 수직한 방향으로 약 8cm 떨어진 곳에 p+-Si 기판을 위치시킬 수 있다. SIZO 박막의 증착은 질소(N2) 및/또는 아르곤(Ar) 분위기에서 약 10% 이하의 산소를 주입하며 약 500mTorr의 진공도에서 진행될 수 있으며, 약 50W의 전력이 타겟에 인가되면 타겟의 구성 물질이 기판상에 박막 형태로 증착될 수 있다. 증착시 박막 두께를 균일하게 하기 위해 기판을 회전시킬 수도 있다.
다음으로 증착된 SIZO 박막을, 광노광 공정을 이용하여 패터닝(patterning) 함으로써 채널층(13)을 형성할 수 있다. 예를 들어, 채널층(13)은 SIZO 박막을 폭이 약 250um이며 길이가 약 50um인 직사각형 형상으로 패터닝하여 형성될 수 있다.
도 2d를 참조하면, 게이트 전극(11), 게이트 절연막(12) 및 채널층(13)이 형성된 기판(100)상에 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)을 형성할 수 있다. 소스 전극(14a) 및 드레인 전극(14b)은 채널층(13)과 접촉하여 각각 채널층(13)의 양쪽에 위치할 수 있다.
소스 전극(14a) 및 드레인 전극(14b)은 전도성 물질로 이루어진 박막을 기판(100) 전면에 형성하고 광노광 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수 있다. 예를 들어, 소스 전극(14a) 및 드레인 전극(14b)으로는 금(Au) 및 티타늄(Ti)을 각각 약 50nm 및 약 10nm의 두께로 이온빔 증착법과 열 증착법을 이용하여 증착할 수 있다.
상기 TFT의 제조 방법에서는, 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a) 및 드레인 전극(14b) 중 어느 하나 이상의 제조 공정에 스퍼터링을 사용할 수 있으므로 제조가 용이할 수 있으나, 제조 공정이 이에 한정되는 것은 아니다.
또한, 이상과 같이 제조된 TFT에 열처리 공정이 추가적으로 수행될 수도 있다. 예를 들어, 상기 TFT는 약 150℃ 이하의 질소 분위기에서 약 30분간의 열처리 공정을 거칠 수 있다. 열처리 공정에 의하여 채널층 및/또는 전극의 접촉 특성이 개선되므로, 고품위 트랜지스터의 성능을 구현하는 것이 가능하다. 이상과 같이 제조되는 TFT는 열처리 공정을 포함하여 최고 온도 약 150℃에서 제조되므로, 현재 상용화되고 있는 고분자 소재에 적용될 수 있으며 상온에서 제조 공정이 수행될 수 있으므로 공정이 용이한 이점이 있다.
도 2를 참조하여 전술한 TFT의 제조 방법에서, 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a) 및 드레인 전극(14b) 각각을 구성하는 물질은, 도 1을 참조하여 전술한 실시예에서 대응되는 구성요소를 구성하는 물질과 동일하므로 자세한 설명을 생략한다.
도 3은 다른 실시예에 따른 TFT를 도시한 사시도이다. 도 3은 게이트 전극(24)이 상부에 위치하는 상부 게이트(top gate) 방식의 TFT를 도시한다.
도 3을 참조하면, TFT는 채널층(21), 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전극(24)을 포함할 수 있다. 도 3에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 실시예에서 TFT의 각 구성요소는 도 3에 도시된 것과 상이한 형상일 수도 있다.
채널층(21)은 기판(200)상에 위치할 수 있다. 채널층(21)은 실리콘을 포함하는 산화물 반도체로 이루어질 수 있으며, 예컨대 SIZO로 이루어질 수 있다. 소스 전극(22a) 및 드레인 전극(22b)은 채널층(21)상에 서로 이격하여 위치할 수 있다. 소스 전극(22a) 및 드레인 전극(22b)이 형성된 채널층(21)상에 게이트 절연막(23)이 위치할 수 있다. 게이트 절연막(23)상에 게이트 전극(24)이 위치할 수 있다. 게이트 절연막(23)은 소스 전극(22a)과 드레인 전극(22b) 사이의 영역을 덮으면서, 채널층(21), 소스 전극(22a) 및 드레인 전극(22b)과 접촉하여 위치할 수 있다.
도 3에 도시된 실시예에서, 채널층(21), 소스 전극(22a), 드레인 전극(22b), 게이트 절연막(23) 및 게이트 전극(24) 각각을 구성하는 물질은, 도 1을 참조하여 전술한 실시예에서 대응되는 구성요소를 구성하는 물질과 동일하므로 자세한 설명을 생략한다.
도 4a 내지 도 4d는 다른 실시예에 따른 TFT의 제조 방법의 각 단계를 도시한 사시도이다.
도 4a를 참조하면, 기판(200)상에 채널층(21)을 형성할 수 있다. 채널층(21)은 추후 형성될 소스 전극 및 드레인 전극 사이의 채널 영역을 형성하기 위한 층이다. 예컨대, 채널층(21)은 PLD 공정, 스퍼터링 공정, 인쇄 공정, 또는 습식 용액 공정 등에 의해 형성될 수 있다. 채널층(21)은 실리콘을 포함하는 산화물 반도체로 이루어질 수 있으며, 예컨대 SIZO로 이루어질 수도 있다.
도 4b를 참조하면, 채널층(21)상에 서로 이격된 소스 전극(22a) 및 드레인 전극(22b)을 형성할 수 있다. 예를 들어, 소스 전극(22a) 및 드레인 전극(22b)은 전도성 물질로 이루어진 박막을 채널층(21)상에 형성하고 광노광 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수도 있다.
도 4c를 참조하면, 소스 전극(22a) 및 드레인 전극(22b)이 형성된 채널층(21)상에 게이트 절연막(23)을 형성할 수 있다. 예를 들어, 게이트 절연막(12)은 스퍼터링에 의하여 형성될 수 있다. 게이트 절연막(23)은 소스 전극(22a)과 드레인 전극(22b) 사이의 영역을 덮으면서, 채널층(21), 소스 전극(22a) 및 드레인 전극(22b)과 접촉하도록 위치할 수 있다.
도 4d를 참조하면, 게이트 절연막(23)상에 게이트 전극(24)을 형성할 수 있다. 예를 들어, 게이트 전극(24)은, 전도성 물질로 이루어진 박막을 게이트 절연막(23)상에 증착하고 광노광 공정 또는 리프트오프 공정에 의하여 이를 부분적으로 제거함으로써 형성될 수도 있다.
도 5a는 일 실시예에 따른 TFT의 전압-전류 특성을 나타내는 그래프이다. 도 5a를 참조하면, 상기 실시예에 따른 TFT는 오프(off) 상태에서 n형 전도 특성을 나타내는 것을 확인할 수 있다. 또한, 상기 실시예에 따른 TFT는 SIZO 채널층을 포함하여, 차세대 디스플레이에서 요구되는 전자 이동도인 약 5cm2/Vs 이상인 약 20cm2/Vs 이상의 높은 전자 이동도를 구현할 수 있다.
도 5a에서 그래프(511, 512, 513)는 스퍼터링에 의한 채널층의 형성 공정시 산소 분압이 각각 약 1.5%, 약 5% 및 약 7%인 경우 TFT의 전압-전류 특성을 나타낸다. 또한, 그래프(510)는 산소 없이 아르곤 기체만을 사용하여 채널층을 형성한 경우 TFT의 전압-전류 특성을 나타내며, 그래프(514)는 누설 전류를 나타낸다. 도시되는 바와 같이, 산소 분압에 따라 TFT의 전압-전류 특성이 변화하는 것을 확인할 수 있다. 즉, 산소 분압의 특정 범위에서 TFT의 특성이 상대적으로 더 우수한 반면, 산소 분압이 소정의 임계치 이상으로 높을 경우에는 문턱 전압이 양(+)의 방향으로 이동하며 전자 이동도가 감소하는 것을 확인할 수 있다.
도 5b는 일 실시예에 따른 TFT의 전압-전류 특성을 나타내는 또 다른 그래프이다. 도 5b에서 그래프(521, 522, 523)는 스퍼터링에 의한 채널층의 형성 공정시 스퍼터링 증착기 챔버 내의 압력이 각각 약 4mTorr, 약 5mTorr 및 약 10mTorr인 경우의 TFT의 전류-전압 특성을 나타낸다.
도 5c는 일 실시예에 따른 TFT의 전압-전류 특성을 나타내는 또 다른 그래프이다. 도 5c에서 그래프(531, 532, 533)는 채널층의 형성 공정시 타겟에 인가되는 전력이 각각 약 40W, 약 50W 및 약 70W인 경우의 TFT의 전류-전압 특성을 나타낸다.
도 5d는 일 실시예에 따른 TFT의 전압-전류 특성을 나타내는 또 다른 그래프이다. 도 5d에서 그래프(541, 542)는 채널층의 형성 공정시 공정 온도가 각각 약 75℃ 및 약 100℃인 경우의 TFT의 전류-전압 특성을 나타낸다. 또한, 도 5d 에서 그래프(543)는 형성된 채널층의 누설 전류 특성을 나타낸다.
도 5b 내지 5d에 도시되는 바와 같이, 본 발명의 실시예들에 따른 TFT는 다양한 공정 조건하에서 양호한 전류-전압 특성을 나타내는 것을 확인할 수 있다.
도 6은 일 실시예에 따른 TFT의 광 투과율을 나타내는 그래프이다. 도 6에서 그래프(601, 602)는 스퍼터링에 의한 채널층의 형성 공정시 산소 분압이 각각 약 3% 및 약 5%인 경우 TFT의 광 투과율을 나타내며, 양 그래프(601, 602)의 경우 모두 공정은 상온에서 수행되었다. 한편, 그래프(603, 604)는 스퍼터링에 의한 채널층의 형성 공정시 공정 온도가 각각 약 75℃ 및 약 125℃인 경우의 TFT의 광 투과율을 나타내며, 양 그래프(603, 604)의 경우 모두 공정시 산소 분압은 약 5%였다.
도시되는 바와 같이, 다양한 공정 조건하에서 상기 실시예에 따른 TFT의 채널층은 약 80% 이상의 높은 광 투과율을 나타내는 것을 확인할 수 있다. 따라서, 상기 TFT는 차세대 디스플레이로 각광 받고 있는 투명, 3D 및 플렉서블(flexible) 디스플레이 등의 스위칭 소자 및/또는 구동 소자로 널리 응용될 수 있다.
도 5 및 도 6에 도시된 TFT의 전류-전압 특성 및 광 투과율은 단지 예시적인 것으로서, TFT의 전류-전압 특성 및 광 투과율 등은 채널층의 형성시 사용되는 타겟의 종류, 타겟에 인가되는 전압, 장비의 종류, 공정 압력, 온도, 산소 분압 또는 다른 관련 변수에 따라 상이할 수 있다.
또한, 채널층의 조성이 동일한 경우에도 증착 조건에 따라 TFT의 특성이 상이할 수도 있다. 예컨대, 채널층으로서 산화물 반도체 박막을 스퍼터링에 의해 증착하는 경우, 증착시의 산소 분압에 따라 채널층의 저항 범위가 변화할 수 있다. 산소 분압이 특정 임계값 이하일 경우 증착된 채널층의 저항이 상대적으로 낮을 수 있으며, 산소 분압이 특정 임계값 이상일 경우에는 증착된 채널층의 저항이 상대적으로 높을 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
Claims (7)
- 실리콘을 포함하는 산화물 반도체로 이루어지는 채널층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,
상기 산화물 반도체는, 게르마늄, 주석, 납, 인듐, 티타늄, 갈륨 및 알루미늄으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질 및 아연을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 2항에 있어서,
상기 채널층은 실리콘 산화인듐아연으로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제 3항에 있어서,
상기 채널층에서 아연 원자, 인듐 원자 및 실리콘 원자의 합에 대한 실리콘 원자의 조성비는 0.001wt% 내지 30wt%인 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,
상기 채널층의 캐리어 농도는 108/cm3 내지 1022/cm3 인 것을 특징으로 하는 박막 트랜지스터.
- 제 5항에 있어서
상기 채널층은 채널 또는 전극의 기능을 수행하는 것을 특징으로 하는 박막 트랜지스터.
- 10℃ 내지 400℃의 온도에서 실리콘을 포함하는 산화물 반도체로 이루어지는 타겟에 전력을 인가함으로써 채널층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100052976A KR20110133317A (ko) | 2010-06-04 | 2010-06-04 | 실리콘을 포함하는 산화물 반도체 박막 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100052976A KR20110133317A (ko) | 2010-06-04 | 2010-06-04 | 실리콘을 포함하는 산화물 반도체 박막 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110133317A true KR20110133317A (ko) | 2011-12-12 |
Family
ID=45501042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100052976A KR20110133317A (ko) | 2010-06-04 | 2010-06-04 | 실리콘을 포함하는 산화물 반도체 박막 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110133317A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160035304A (ko) * | 2014-09-23 | 2016-03-31 | 부산대학교 산학협력단 | 게르마늄이 도핑된 InZnO 활성층을 적용한 박막 트랜지스터 및 이의 제조방법 |
| KR102259754B1 (ko) * | 2020-01-23 | 2021-06-01 | 청주대학교 산학협력단 | 반도체 소자 및 그의 제조방법 |
| KR102276687B1 (ko) * | 2020-01-23 | 2021-07-12 | 청주대학교 산학협력단 | 반도체 소자 |
-
2010
- 2010-06-04 KR KR1020100052976A patent/KR20110133317A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160035304A (ko) * | 2014-09-23 | 2016-03-31 | 부산대학교 산학협력단 | 게르마늄이 도핑된 InZnO 활성층을 적용한 박막 트랜지스터 및 이의 제조방법 |
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