KR102259754B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 종래와는 달리 소스 전극 및 드레인 전극과 채널층 간에 전기적 접촉저항의 발생이 현저히 억제되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는 반도체 소자를 개시한다. 본 발명에 의한 반도체 소자는, 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 단일의 산화물 반도체층의 차례로 연속하는 영역들인 소스 전극 영역, 채널층 영역 및 드레인 전극 영역을 포함하고, 상기 단일의 산화물 반도체층의 상기 소스 전극 영역 및 드레인 전극 영역은 상기 산화물 반도체층의 상기 채널층 영역보다 더 높은 전기 전도도를 갖는 개질 영역으로 구성되어 상기 소스 전극 영역은 소스 전극으로서, 상기 드레인 전극 영역은 드레인 전극으로서, 상기 채널층 영역은 채널층으로서 각각 기능한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 종래와는 달리 소스 전극 및 드레인 전극과 채널층 간에 전기적 접촉저항의 발생이 현저히 억제되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는 반도체 소자에 관한 것이다.
또한, 본 발명은 상기 반도체 소자의 제조방법에 관한 것이다.
최근의 액정표시장치(LCD)나 유기발광 표시장치(OLED) 등의 평판 디스플레이 장치는 고품질의 화면 표시를 위하여 일반적으로 능동형의 화소 매트릭스가 채용된다. 그리고, 이러한 화소 매트릭스에서 각 단위화소별로 배치된 화소전극들이 이에 입력되는 전기적 신호를 제어하는 박막 트랜지스터들(TFT)에 의해 구동됨으로써 화상을 표시한다.
또한, 상기 박막 트랜지스터는 일반적으로 게이트 전극과 반도체층, 그리고 상기 반도체층을 채널로서 사이에 두며 서로 이격된 소스 전극 및 드레인 전극을 구비하는 구조로 이루어진다. 그리고, 상기 반도체 채널층은 일반적으로, 비정질 실리콘보다 공정이 더 복잡하지만 상대적으로 전자이동도가 더 높아 상기 단위화소들을 구동하기 위한 구동회로를 상기 화소영역의 주변부에 형성하는 것이 가능한 다결정 실리콘으로 구성된다.
그러나, 최근 디스플레이 패널이 점차 대형화되는 추세에 따라, 제조공정이 복잡하고 제조경비가 높은 상기 다결정 실리콘을 비정질의 산화물 반도체 물질로 대체하는 방안이 개발되고있다. 상기 산화물 반도체 물질을 채용하는 경우, 공정이 상대적으로 쉬우면서도 전자 이동도가 상기 비정질 실리콘보다 대략 10배 이상 크므로 충전용량이 큰 대면적의 박막 트랜지스터 기판에 유리하다.
다만, 일반적인 박막 트랜지스터의 공정상 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 채널은 공정상 서로 독립적으로 분리된 개체요소로서 각각 별개의 공정단계로 형성되어 서로 전기적 연결이 되도록 배치되며, 상기 소스 전극 및 드레인 전극은 상기 산화물 반도체층 채널과는 다른 조성인 금속물질(예컨대, Au, Al, Ti 등)로 형성되므로, 구조적으로 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 채널 간에 접촉저항이 발생할 수밖에 없다. 이러한 접촉저항은 박막 트랜지스터의 특성을 열화시킨다.
1. 일본공개특허공보 평21-081413호(2009. 4. 16)
2. 등록특허공보 제10-1212392호(2012. 12. 13)
본 발명은 종래와는 달리 소스 전극 및 드레인 전극과 채널층 간에 전기적 접촉저항의 발생이 현저히 억제되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는 반도체 소자 및 그의 제조방법을 제공하기 위한 것이다.
위 과제를 해결하기 위한 본 발명의 일 측면에 의한 반도체 소자는, 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 단일의 산화물 반도체층의 차례로 연속하는 영역들인 소스 전극 영역, 채널층 영역 및 드레인 전극 영역을 포함하고, 상기 단일의 산화물 반도체층의 상기 소스 전극 영역 및 드레인 전극 영역은 상기 산화물 반도체층의 상기 채널층 영역보다 더 높은 전기 전도도를 갖는 개질 영역으로 구성되어 상기 소스 전극 영역은 소스 전극으로서, 상기 드레인 전극 영역은 드레인 전극으로서, 상기 채널층 영역은 채널층으로서 각각 기능한다.
또한, 선택적으로, 상기 산화물 반도체층의 조성은 실리콘인듐산화아연(SiInZnO) 및 실리콘주석산화아연(SiZnSnO) 중의 하나 이상을 포함할 수 있고, 또한 상기 산화물반도체층의 조성은 0.001~30 wt% 범위의 실리콘 함량을 가질 수 있다.
또한, 선택적으로, 상기 산화물반도체층의 조성은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge) 및 니오븀(Nb) 중에서 선택된 하나 이상의 도펀트를 함유할 수 있다.
또한, 선택적으로, 상기 게이트 전극의 조성은 고농도로 도핑된 실리콘 기판, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐(In2O3), Si, Mo, Al, Ag, Au, Cu, 및 Ta으로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 게이트 절연막의 조성은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 기판의 조성은 고농도로 도핑된 실리콘 기판, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 실리콘, 유리 및 강화유리로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 기판과 게이트 전극 및 게이트 절연막은 상면에 산화실리콘(SiO2)막이 형성된 p++-Si 기판 또는 N++-Si 기판으로 될 수 있다.
또한, 본 발명의 다른 일 측면에 의한 반도체 소자의 제조방법은, 기판상에 게이트 전극 및 게이트 절연막을 순차적으로 형성하는 단계와; 상기 게이트 절연막 상에 단일의 산화물반도체막을 형성하는 단계와; 채널층을 형성할 상기 산화물반도체막의 일부 영역의 상면에 플라즈마 보호층을 형성한 후, 상기 산화물반도체막의 노출되어있는 나머지 영역들을 플라즈마 처리하여 전기 전도도가 증가하도록 개질함으로써 각각이 상기 일부 영역과 인접하도록 소스 전극으로 기능하는 소스 전극 영역과 드레인 전극으로 기능하는 드레인 전극 영역으로 형성하는 단계와; 상기 플라즈마 보호층을 제거하여 상기 일부 영역을 상기 채널층으로 형성하는 단계를 포함한다.
또한, 선택적으로, 상기 플라즈마 처리는 Ar, N2, O2, O3 및 활성가스 중의 하나 이상의 분위기내에서 수행될 수 있다. 이때, 선택적으로 상기 활성가스는 CF4 및 SF6 중의 하나 이상으로 될 수 있다.
또한, 선택적으로, 상기 산화물반도체막의 전기 전도도는 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge) 및 니오븀(Nb) 중에서 선택된 하나 이상의 도펀트의 함량을 조절함으로써 제어될 수 있다.
또한, 선택적으로, 상기 산화물반도체막은 CVD(Chemical Vapor Deposition) 증착, PVD(Physical Vapor Deposition) 증착, 스퍼터링, 인쇄 및 습식 용액 공정 중의 하나 이상으로 형성될 수 있다.
본 발명에 따른 반도체 소자는 종래와는 종래와는 달리 소스 전극 및 드레인 전극과 채널층 간에 전기적 접촉저항의 발생이 현저히 억제되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는다. 뿐만 아니라, 종래처럼 별개의 개체 및 별개의 공정으로 소스 전극과 드레인 전극을 형성하여 배치할 필요가 없으므로, 공정이 크게 단축되어 단순화될 뿐만 아니라 제조 경비와 제조 시간을 크게 줄일 수 있다.
도 1은 본 발명에 의한 반도체 소자에서 소스 전극과 드레인 전극으로서 각각 기능할 일부 영역의 비정질 산화물 반도체층이 플라즈마 처리에 의해 개질되는 메커니즘을 설명하기위한 모식도이다.
도 2는 본 발명의 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 3은 본 발명의 일 실시양태에 따라 도 2에 도시한 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로서 상기 제조방법의 흐름도이다.
도 4a~4d는 본 발명의 일 실시양태에 따라 도 3에 도시한 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로서 각 세부과정을 개략 도시한 도면이다.
도 5a~5b는 본 발명의 실시예들에 따라 제조된 반도체 소자에서 게이트 전압(Gate voltage) 대비 드레인 전류(Drain current)의 변화를 나타낸 그래프로서, 도 5a는 산화물반도체막(130)으로서 SiInZnO막이, 도 5b는 산화물반도체막(130)으로서 SiZnSnO막이 사용된 각 반도체 소자의 전도특성을 나타낸다.
도 2는 본 발명의 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 3은 본 발명의 일 실시양태에 따라 도 2에 도시한 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로서 상기 제조방법의 흐름도이다.
도 4a~4d는 본 발명의 일 실시양태에 따라 도 3에 도시한 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로서 각 세부과정을 개략 도시한 도면이다.
도 5a~5b는 본 발명의 실시예들에 따라 제조된 반도체 소자에서 게이트 전압(Gate voltage) 대비 드레인 전류(Drain current)의 변화를 나타낸 그래프로서, 도 5a는 산화물반도체막(130)으로서 SiInZnO막이, 도 5b는 산화물반도체막(130)으로서 SiZnSnO막이 사용된 각 반도체 소자의 전도특성을 나타낸다.
본 발명은 일반적으로 게이트 전극과 반도체층, 그리고 상기 반도체층을 채널로서 사이에 두며 서로 이격된 소스 전극 및 드레인 전극으로 구성되는 반도체 소자에 있어서, 상기 반도체층을 비정질 산화물 반도체층으로 구성하되, 상기 소스 전극 및 드레인 전극은 별개의 물질이 아닌 상기 비정질 산화물 반도체층의 일부 영역이 개질되어 형성되며, 이들 반도체층과 소스 전극 및 드레인 전극은 모두 단일의 상기 비정질 산화물 반도체층을 구성하는 각각의 일부 영역으로 된다.
따라서, 본 명세서에서 사용하는 용어인 "채널층 영역", "소스 전극 영역" 및 "드레인 전극 영역"은 하술하듯이 반도체 소자 내에서 단일의 비정질 산화물 반도체층의 서로 연속하는 일부 영역들로서, 상기 "채널층 영역"은 반도체 소자의 채널층의 기능을 수행하는 영역을, 상기 "소스 전극 영역"은 반도체 소자의 소스 전극의 기능을 수행하는 영역을, 그리고 상기 "드레인 전극 영역"은 반도체 소자의 드레인 전극의 기능을 수행하는 영역을 각각 가리킨다.
이로써, 본 발명에 의한 반도체 소자에서 상기 반도체층과 상기 소스 전극 및 드레인 전극은 하나의 비정질 산화물 반도체층의 연속적으로 분할된 각 영역들로서 구성된다. 따라서, 종래처럼 상기 비정질 산화물 반도체층과 상기 소스 전극 및 드레인 전극 각각이 별개의 공정과 별개의 물질로 형성되지 아니하고, 하나의 형성된 비정질 산화물 반도체층이 소스 전극 영역, 반도체층 채널 영역 및 드레인 전극 영역으로 구성됨으로써, 종래 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 채널이 서로 별개의 독립되고 분리된 개체로서 형성됨으로써 이들 간에 발생할 수밖에 없었던 접촉저항이 현저히 감소되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는다.
본 발명에서, 위와 같이 상기 소스 전극과 드레인 전극으로 각각 기능하는 비정질 산화물 반도체층의 상기 소스 전극 영역과 드레인 전극 영역은 플라즈마 처리에 의해 개질됨으로써 얻어진다. 도 1은 본 발명에 의한 반도체 소자에서 소스 전극과 드레인 전극으로서 각각 기능할 일부 영역의 비정질 산화물 반도체층이 플라즈마 처리에 의해 개질되는 메커니즘을 설명하기위한 모식도이다.
도 1에 도시하듯이, 본 발명에 따르면, 산화물 반도체층을 플라즈마 처리하면, 이온상태의 플라즈마 입자들이 표면에 충돌하여 이온충격(ion bombardment)을 일으키며 산화물 내의 금속원자-산소원자 결합을 파괴함으로써 산화물의 전기적 특성에 기여하는 산소 공공(vacancy) 등의 결함을 증가시키게 된다. 이러한 산소 공공 등의 캐리어 증가로 인하여 상기 플라즈마 처리된 일부 영역의 비정질 산화물 반도체층의 전자 이동도가 크게 증가되고 비저항은 크게 저하됨으로써 해당 영역의 전기 전도성이 크게 증가된다.
따라서, 본 발명에서, 플라즈마 처리된 이들 산화물 반도체층 영역은 각각 소스 전극과 드레인 전극으로서 기능하고, 플라즈마 처리되지 않은 산화물 반도체층 영역은 채널층으로서 기능한다.
도 2는 본 발명의 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 2를 참조하면, 본 발명의 반도체 소자(100)는 게이트 전극(110)과, 상기 게이트 전극(110) 상에 형성된 게이트 절연막(114)과, 그리고 상기 게이트 절연막(114) 상에 형성된 단일의 산화물 반도체막(130)이 분할되어 연속하는 제1영역 내지 제3영역들로서, 제1영역인 채널층 영역(132)과, 상기 채널층 영역(132)을 사이에 두고 일 측면이 상기 채널층 영역(132)의 일 측면과 각각 인접하는 제2영역인 소스 전극 영역(137) 및 제3영역인 드레인 전극 영역(138)을 포함하여 구성된다. 그리고, 상기 제2영역인 소스 전극 영역(137) 및 제3영역인 드레인 전극 영역(138)은 전술했듯이 각각 플라즈마 처리되어 개질된 산화물 반도체막(130)의 영역들로 된다.
먼저, 상기 게이트 전극(110)은 소정의 기판(도시되지않음) 상에 위치할 수도 있고, 상기 기판은 고농도로 도핑된 실리콘 기판, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 실리콘, 유리 및 강화유리로 구성된 군에서 선택된 하나 이상으로 될 수 있다.
또한, 상기 게이트 전극(110)은 고농도로 도핑된 실리콘 기판, 투명 전도성 산화물들인 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐(In2O3), Si, Mo, Al, Ag, Au, Cu, 및 Ta으로 구성된 군에서 선택된 하나 이상으로 될 수 있다.
또한, 상기 게이트 절연막(114)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 구성된 군에서 선택된 하나 이상으로 될 수 있다. 본 발명의 바람직한 일 실시예에서, 상기 게이트 절연막(14)으로서 산화실리콘(SiO2)이 사용될 수 있고 이것이 증착된 p++-Si 기판 또는 N++-Si 기판이 일체의 상기 기판(도시되지않음)-게이트 전극(110)-게이트 절연막(114)으로서 사용될 수 있다.
특히, 본 발명에 있어서, 단일의 산화물 반도체막(130)이 분할되어 연속하는 영역들로 구성된 소스 전극 영역(137)과 채널층 영역(132) 및 드레인 전극 영역(138)은 일체로 된 상기 단일의 산화물 반도체막(130)을 구성한다.
상기 소스 전극 영역(137) 및 드레인 전극 영역(138)은 플라즈마 처리되어 전자 이동도가 크게 증가되고 비저항은 크게 저하됨으로써 전기 전도성이 크게 증가된 영역들로서 각각 소스 전극과 드레인 전극의 기능을 한다. 이러한 전기 전도성의 큰 증가는 이후 실시예에서 해당 데이터와 함께 하술한다.
그리고, 본 발명의 일 실시예에서, 상기 플라즈마 처리는 Ar, N2, O2, O3 및 활성가스 중의 하나 이상의 분위기내에서 수행될 수 있고 상기 활성가스는 CF4, SF6를 포함한 공지된 임의의 활성가스를 포함할 수 있다. 본 발명에서 상기 플라즈마 처리는 바람직하게는 Ar 가스 분위기 내에서 수행된다.
또한, 상기 채널층 영역(132)은 상기 플라즈마 처리시 마스킹되어 플라즈마에 노출되지않은 순수 산화물 반도체 영역으로서 상기 소스 전극 영역(137) 및 드레인 전극 영역(138) 간에 전자가 이동하는 채널을 형성한다.
본 발명의 일 실시예에서, 상기 산화물 반도체막(130)은 실리콘인듐산화아연 (SiInZnO) 및 실리콘주석산화아연 (SiZnSnO) 중의 하나 이상으로 될 수 있고, 다른 일 실시예에서 상기 조성에서 실리콘(Si)의 바람직한 함량은 총량대비 0.001~30 wt%이다.
또한, 본 발명의 다른 일 실시예에서, 상기 산화물 반도체막(130)은 내부 산소 공공의 캐리어 농도와 그에 따른 전도성을 조절하기 위한 도펀트로서, 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge) 및 니오븀(Nb) 중 적어도 하나의 원소를 포함할 수 있다. 이들 원소는 In이나 Zn 대비 산소와의 결합력이 강하므로, 그의 함량이 증가하면, 상기 산화물 반도체막(130)은 내부 산소 공공의 캐리어 농도가 감소하여 전기 전도성이 저하된다.
도 3 및 도 4a~4d는 본 발명의 일 실시양태에 따라 도 2에 도시한 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로서, 도 3은 상기 제조방법의 흐름도이고 도 4a~4d는 각 세부과정을 개략 도시한 도면이다.
도 3 및 도 4a~4d를 참조하면, 본 발명에 따른 반도체 소자의 제조방법은 하기 단계들 (i)~(iv)을 포함한다:
(i) 기판(도시되지않음) 상에 게이트 전극(110) 및 게이트 절연막(114)을 순차적으로 형성하는 단계(S310~S320, 도 4a);
(ii) 상기 게이트 절연막(114) 상에 비정질의 산화물반도체막(130)을 형성하는 단계(S330, 도 4b);
(iii) 상기 산화물반도체막(130)의 상면 일부(즉, 추후 채널층(132)을 형성할 영역)에 일 예로서 마스크 패턴과 포토레지스트를 이용하여 플라즈마 보호층(140)을 형성한 후, 상기 산화물반도체막(130)을 플라즈마 처리하여 노출된 상기 산화물반도체막(130)의 영역들(즉, 추후 소스 전극 영역(137) 및 드레인 전극 영역(138)을 형성할 영역)을 개질하는 단계(S340~S350, 도 4c); 및
(iv) 상기 플라즈마 보호층(140)을 제거하고 상기 개질된 상기 산화물반도체막(130)의 영역들이 각각 소스 전극 영역(137) 및 드레인 전극 영역(138)으로서 기능하는 단계(S360, 도 4d).
상기 단계 (i)에서, 상기 산화물반도체막(130)은 상기 게이트 절연막(114) 상에 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 CVD(Chemical Vapor Deposition) 증착법, PLD(Pulsed Laser Deposition), 열증착법(thermal deposition), 전자빔 증착법(electron beam deposition) 등의 PVD(Physical Vapor Deposition) 증착법, 스퍼터링 공정, 인쇄 공정, 습식 용액 공정 등을 포함한 공지된 임의의 제조방법으로 형성될 수 있고, 일 실시예에서 증착시 쉐도우마스크를 이용하여 패턴화되거나, 다른 일 실시예에서 마스크 패턴과 식각공정에 의해 패턴화될 수도 있다.
또한, 상기 단계 (iv)에서, 상기 개질된 상기 산화물반도체막(130)의 영역들은 광노광 또는 리프트오프 공정으로 형성될 수 있다. 본 발명의 일 실시예에서, 네거티브 포토레지스트를 이용하여 소스 전극 영역(137) 및 드레인 전극 영역(138)으로 정의된 영역을 노출시킨 후 플라즈마 처리한 다음, 리프트오프 방식으로 상기 포토레지스트를 제거하고 개질된 상기 소스 전극 영역(137) 및 드레인 전극 영역(138)을 노출시킬 수 있다.
이하 본 발명의 바람직한 실시예들을 아래에서 상세히 설명한다. 다만, 이러한 실시예들은 본 발명의 전반적인 이해를 돕기 위하여 제공되는 것이며 본 발명을 한정하지않는다.
실시예
본 실시예들에서 산화실리콘(SiO2)이 증착되어있는 p++-Si 기판이 일체의 상기 게이트 전극(110)-게이트 절연막(114)으로서 사용되었다. 이때, 게이트 전극(110)은 p++-Si 기판 그 자체로 된다. 또한, 산화물반도체막(130)으로서, 일 실시예에서는 SiInZnO 조성이, 다른 일 실시예에서는 SiZnSnO 조성이 각각 사용되었다. 이하, 상기 실시예들은 다음과 같이 공통적으로 수행되었다.
먼저, 상기 기판에 RF 스퍼터링 기법으로 SiInZnO 또는 SiZnSnO으로 이루어진 산화물반도체막(130)을 증착하여 형성하였고, 사진식각 방식을 이용하여 추후 소스 전극 영역(137)과 채널층 영역(132) 및 드레인 전극 영역(138)으로 형성될 영역을 제외한 나머지 부분을 습식 에칭으로 제거하였다. 이때, 증착되는 박막 두께가 균일하도록 상기 기판을 회전시킬 수도 있다. 이후 상기 산화물반도체막(130)의 밀도 및 불순물을 제거하기 위한 열처리 공정을 진행하였다.
다음으로, 상기 산화물반도체막(130)에 소스/드레인 전극으로 사용될 부분을 정의하기 위하여 사진식각과 리프트오프 방식을 이용하여 플라즈마 보호층(40)을 형성시킨 후, RF 스퍼터 챔버를 이용하여 알곤(Ar) 분위기에서 플라즈마 처리를 진행하였다. 이때, RF 스퍼터 챔버 내부의 바이어스는 타겟이 아닌 상기 산화물반도체막(130)의 기판측으로 바이어싱하여 상기 기판에 플라즈마 처리가 이루어질 수 있도록 하였다. 그리고, 상기 플라즈마 처리 이후, 플라즈마 보호층(40)을 제거하고 개질된 상기 소스 전극 영역(137) 및 드레인 전극 영역(138)을 노출시켰다.
하기 표 1은 본 발명의 실시예에 따라 산화물반도체막(130)으로서 SiZnSnO 조성을 사용하여 도 2에 도시한 본 발명의 반도체 소자를 제조함에 있어서, 소스 전극 영역(137)과 드레인 전극 영역(138)으로 정의된 상기 SiZnSnO막(130)의 일부 영역들에 Ar 플라즈마 처리를 수행하기 전과 후의 각 특성을 정리한 것이다.
또한, 도 5a~5b는 본 발명의 실시예들에 따라 제조된 반도체 소자에서 게이트 전압(Gate voltage) 대비 드레인 전류(Drain current)의 변화를 나타낸 그래프로서, 도 5a는 산화물반도체막(130)으로서 SiInZnO막이, 도 5b는 산화물반도체막(130)으로서 SiZnSnO막이 사용된 각 반도체 소자의 전도특성을 나타낸다.
| Ar 플라즈마 처리 이전 | Ar 플라즈마 처리 이후 | |
| 벌크 농도(/㎝3) | -2.47×1015 | -7.44×1020 |
| 이동도(㎝2/Vs) | 5.29 | 13 |
| 비저항(Ω·㎝) | 4.76×102 | 6.43×10-4 |
표 1을 참조하면, Ar 플라즈마 처리를 하여 개질된 산화물반도체막(130) 영역들은 전자 이동도가 크게 증가되고 비저항은 크게 저하됨이 관찰되며, 이는 해당 영역의 전기 전도성이 크게 증가되었음을 의미한다. 이는 전술했듯이 Ar 플라즈마 처리에 의해 이온상태의 플라즈마 입자들에 의한 이온충격으로 상기 산화물반도체막(130) 영역들 내에서 산소 공공 등의 캐리어 농도가 증가하였기때문으로 사료된다. 도 5a~5b에 도시하듯이, 상기 개질된 산화물반도체막(130) 영역들은 전술했듯이 본 발명에서 각각 소스 전극 및 드레인 전극으로서 효과적으로 기능함이 확인된다.
위와 같이, 본 발명에 따른 반도체 소자는 특히 종래처럼 상기 비정질 산화물 반도체층과 상기 소스 전극 및 드레인 전극 각각이 별개의 개체 및 별개의 조성물질로 형성되지 아니하고, 단일의 산화물 반도체층(130)의 서로 연속하는 영역들로서, 채널층 영역(132)과, 서로간에 상기 채널층 영역(132)을 사이에 두고 각각의 일 측면이 상기 채널층 영역(132)의 서로 다른 일 측면과 인접하는 소스 전극 영역(137) 및 드레인 전극 영역(138)을 포함하고, 상기 소스 전극 영역(137) 및 드레인 전극 영역(138)은 상기 산화물 반도체층(130)보다 더 높은 전기 전도도를 갖는 개질된 영역으로 구성된다.
이러한 본 발명에 따른 반도체 소자는 종래와는 달리 상기 소스 전극 영역(137) 및 드레인 전극 영역(138)과 상기 채널층 영역(132) 간에 전기적 접촉저항의 발생이 현저히 억제되고 이에 따라 상기 접촉저항으로 인한 반도체 소자 특성의 열화가 거의 발생하지않는다.
뿐만 아니라, 종래처럼 별개의 개체 및 별개의 공정으로 소스 전극과 드레인 전극을 형성하여 배치할 필요가 없으므로, 공정이 크게 단축되어 단순화될 뿐만 아니라 제조 경비와 제조 시간을 크게 줄일 수 있다.
이상, 상술된 본 발명의 바람직한 실시양태들 및 실시예들은 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다.
100: 본 발명에 따른 반도체 소자
110: 게이트 전극
114: 게이트 절연막
130: 단일의 산화물 반도체막
132: 채널층 영역
137: 소스 전극 영역
138: 드레인 전극 영역
110: 게이트 전극
114: 게이트 절연막
130: 단일의 산화물 반도체막
132: 채널층 영역
137: 소스 전극 영역
138: 드레인 전극 영역
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- 기판상에 게이트 전극 및 게이트 절연막을 순차적으로 적층하는 단계와;
상기 게이트 절연막 상에 단일의 산화물반도체막을 적층하는 제1단계와;
상기 산화물반도체막을 연속하는 세영역으로 나누어 채널층을 형성할 상기 산화물반도체막의 가운데 영역의 상면에 플라즈마 보호층을 형성한 후, 상기 산화물반도체막의 노출되어있는 나머지 양측의 두 영역들을 플라즈마 처리하여 상기 영역들 내부에 존재하는 산소공공의 농도를 증가시켜 전기 전도도가 증가하도록 개질함으로써 상기 두 영역들 중의 하나는 소스 전극으로 기능하는 소스 전극 영역과 상기 두 영역들 중의 나머지 하나는 드레인 전극으로 기능하는 드레인 전극 영역으로 각각 형성하는 제2단계와;
상기 플라즈마 보호층을 제거하여 상기 소스 전극 영역과 채널층 영역 및 드레인 전극 영역이 연속하여 단일의 막을 이루는 제3단계를 포함하고,
상기 제1단계에서 상기 산화물반도체막의 조성은 실리콘인듐산화아연(SiInZnO)으로 되되, 상기 제2단계에서 형성될 상기 소스 전극 영역과 드레인 전극 영역의 상기 전기 전도도를 제어하기위해 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge) 및 니오븀(Nb) 중에서 선택된 하나 이상의 도펀트를 더 함유하고 상기 도펀트의 함량을 조절하면서 상기 산소공공의 농도를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제9항에 있어서,
상기 플라즈마 처리는 Ar, N2, O2, O3 및 활성가스 중의 하나 이상의 분위기내에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법. - 제10항에 있어서,
상기 활성가스는 CF4 및 SF6 중의 하나 이상으로 되는 것을 특징으로 하는 반도체 소자의 제조방법. - 삭제
- 제9항에 있어서,
상기 산화물반도체막은 CVD(Chemical Vapor Deposition) 증착, PVD(Physical Vapor Deposition) 증착, 스퍼터링, 인쇄 및 습식 용액 공정 중의 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200008999A KR102259754B1 (ko) | 2020-01-23 | 2020-01-23 | 반도체 소자 및 그의 제조방법 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102259754B1 true KR102259754B1 (ko) | 2021-06-01 |
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ID=76376118
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|---|---|
| KR (1) | KR102259754B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100092884A (ko) * | 2009-02-13 | 2010-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 및 그 트랜지스터를 구비한 반도체 장치, 및 그들의 제작 방법 |
| KR20110133317A (ko) * | 2010-06-04 | 2011-12-12 | 한국과학기술연구원 | 실리콘을 포함하는 산화물 반도체 박막 트랜지스터 |
| KR101212392B1 (ko) | 2011-10-19 | 2012-12-13 | 하이디스 테크놀로지 주식회사 | 표시장치용 박막트랜지스터 및 그 제조방법 |
| JP2013175716A (ja) * | 2012-01-26 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR20140048785A (ko) * | 2012-10-15 | 2014-04-24 | 청주대학교 산학협력단 | 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터 |
-
2020
- 2020-01-23 KR KR1020200008999A patent/KR102259754B1/ko active IP Right Grant
Patent Citations (5)
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