KR102276687B1 - 반도체 소자 - Google Patents

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KR102276687B1
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Abstract

본 발명은 반도체 소자에 있어서 전자의 이동을 위한 채널층의 조성이 종래의 인듐-갈륨-아연 산화물(IGZO)과 같이 고가의 희토류인 갈륨(Ga)을 함유하지않도록 설계되면서도 전반적으로 개선된 전기적 특성을 갖는다. 본 발명에 따른 상기 반도체 소자는 기판과, 상기 기판상에 형성된 게이트 전극(110)과, 상기 게이트 전극(110) 상에 형성된 게이트 절연막(114)과, 상기 게이트 절연막(114) 상에 형성되고 실리콘-인듐-아연 산화물(SIZO)를 포함하는 조성의 제1 산화물반도체 채널층(130)과, 상기 제1 산화물반도체 채널층(130) 상에 형성되고 실리콘-아연-주석 산화물(SZTO)를 포함하는 조성의 제2 산화물반도체 채널층(140)과, 서로간에 이격되도록 상기 제2 산화물반도체 채널층(140) 상에 형성되되 상기 제1 산화물반도체 채널층(130)과는 접촉하지않도록 형성된 소스 전극(170) 및 드레인 전극(180)을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 전자의 이동을 위한 채널층의 조성이 종래와 같이 고가의 희토류인 갈륨(Ga)을 함유하지않도록 설계되면서도 전반적으로 개선된 전기적 특성을 갖는 반도체 소자에 관한 것이다.
최근의 액정표시장치(LCD)나 유기발광 표시장치(OLED) 등의 평판 디스플레이 장치는 고품질의 화면 표시를 위하여 일반적으로 능동형의 화소 매트릭스가 채용된다. 그리고, 이러한 화소 매트릭스에서 각 단위화소별로 배치된 화소전극들이 이에 입력되는 전기적 신호를 제어하는 박막 트랜지스터들(TFT)에 의해 구동됨으로써 화상을 표시한다.
또한, 상기 박막 트랜지스터는 일반적으로 게이트 전극과 반도체층, 그리고 상기 반도체층을 전자 이동을 위한 채널로 하여 사이에 두며 서로 이격된 소스 전극 및 드레인 전극을 구비하는 구조로 이루어진다.
특히, 상기 반도체 채널층은 일반적으로 비정질 실리콘이나 다결정(poly) 실리콘 등의 반도체 물질로 구성될 수 있다. 상기 비정질 실리콘인 경우 전자 이동도가 낮아 구동회로의 고속 동작이 어려운 반면, 상기 다결정 실리콘은 상대적으로 전자이동도가 더 높고 상기 단위화소들을 구동하기 위한 구동회로를 상기 화소영역의 주변부에 형성하는 것이 가능하기때문에 상기 다결정 실리콘이 주로 사용된다.
그러나, 상기 다결정 실리콘은 공정이 복잡하고 동작시 문턱 전압이 불균일하여 부가의 보상회로가 필요하다는 등의 단점이 있다. 따라서, 최근 디스플레이 패널의 대형화 추세에 따라, 이러한 다결정 실리콘을 비정질의 산화물 반도체 물질로 대체하는 방안이 개발되고있다.
예컨대, 상기 반도체층의 조성으로서 산화아연(ZnO) 등을 주성분으로 포함하는 산화물 반도체 물질을 채용하는 경우, 기존의 저온 다결정 실리콘 공정이 그대로 적용 가능하면서도 전자 이동도가 상기 비정질 실리콘보다 크므로, 충전용량이 큰 대면적의 박막 트랜지스터 기판의 구성에 더 유리하다.
특히, 최근 개발된 비정질 산화물 반도체 물질은 주로 갈륨(Ga)이 함유된 In2O3-ZnO-Ga2O3(Indium-Galium-Zinc-Oxide: IGZO)계 조성으로 구성되며, 이는 비정질 실리콘보다 한자릿수나 더 높은 뛰어난 전계효과 이동도(field-effect mobility)를 갖는다. 그러나, 상기 갈륨(Ga)은 고가의 희토류로서 반도체 소자의 제조단가를 크게 상승시킨다는 문제가 있다.
1. 공개특허공보 제10-2018-0049780호(2018. 5. 11)
2. 일본 공개특허공보 제2004-273614호(2004. 9. 30)
3. Hideo Hosono, Journal of Non-Crystalline Solids, Volume 352, Issues 9-20, 15 June 2006, Pages 851-858
따라서, 본 발명은 채널층의 조성이 종래와 같이 고가의 희토류인 갈륨(Ga)을 함유하지않도록 설계되면서도 전반적으로 개선된 전기적 특성을 갖는 반도체 소자를 제공하기 위한 것이다.
위 과제를 해결하기 위한 본 발명에 의한 반도체 소자는, 기판과, 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고 실리콘-인듐-아연 산화물(Silicon-Indium-Zinc-Oxide: SIZO)을 포함하는 조성의 제1 산화물반도체 채널층과, 상기 제1 산화물반도체 채널층 상에 형성되고 실리콘-아연-주석 산화물(Silicon-Zinc-Tin-Oxide: SZTO)을 포함하는 조성의 제2 산화물반도체 채널층과, 서로간에 이격되도록 상기 제2 산화물반도체 채널층 상에 형성되되 상기 제1 산화물반도체 채널층과는 접촉하지않도록 형성된 소스 전극 및 드레인 전극을 포함한다.
또한, 선택적으로, 상기 제2 산화물반도체 채널층은 상기 제1 산화물반도체 채널층의 상면 전체와 측면의 일부 이상을 덮도록 형성될 수 있다.
또한, 선택적으로, 상기 소스 전극 및 드레인 전극은 상기 제2 산화물반도체 채널층의 측면의 일부 이상을 덮도록 형성될 수 있다.
또한, 선택적으로, 상기 SIZO는 총량대비 하기 함량 범위를 갖는 성분을 포함할 수 있다:-
- 실리콘(Si) 10wt% 이하;
- 인듐(In) 10wt% 이상 100wt% 미만; 및
- 아연(Zn) 80wt% 이하.
또한, 선택적으로, 상기 인듐(In)의 함량은 총량대비 10wt% 이상 95wt% 이하의 범위일 수 있다.
또한, 선택적으로, 상기 SZTO는 총량대비 하기 함량 범위를 갖는 성분을 포함할 수 있다:-
- 실리콘(Si) 0.01wt% 내지 40wt%;
- 아연(Zn) 20wt% 내지 80wt%; 및
- 주석(Sn) 0.01wt% 내지 70wt%.
또한, 선택적으로, 상기 제1 산화물반도체 채널층의 조성은 질소(N), 마그네슘(Mg), 니오븀(Nb), 알루미늄(Al), 금 (Au), 구리(Cu), 게르마늄(Ge), 티타늄(Ti), 리튬(Li), 칼륨(K), 텅스텐(W), 몰리브덴(Mo) 및 안티몬(Sb)로 이루어진 군에서 선택된 하나 이상을 더 포함할 수 있다.
또한, 선택적으로, 상기 제2 산화물반도체 채널층의 조성은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta) 및 갈륨(Ga)으로 이루어진 군에서 선택된 하나 이상을 더 포함할 수 있다.
또한, 선택적으로, 상기 제1 산화물반도체 채널층의 두께는 상기 제2 산화물반도체 채널층의 두께 이하일 수 있다.
또한, 선택적으로, 상기 제1 산화물반도체 채널층의 면적은 상기 제2 산화물반도체 채널층의 면적 이하일 수 있다.
또한, 선택적으로, 상기 제1 산화물반도체 채널층의 두께는 1~20㎚ 범위이고, 상기 제2 산화물반도체 채널층의 두께는 5~100㎚ 범위일 수 있다.
또한, 선택적으로, 상기 제1 산화물반도체 채널층의 길이는 상기 소스 전극과 드레인 전극 간의 이격 거리 이상의 크기일 수 있다.
또한, 선택적으로, 상기 게이트 전극의 조성은 고농도로 도핑된 실리콘 기판, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐(In2O3), Si, Mo, Al, Ag, Au, Cu 및 Ta으로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 게이트 절연막의 조성은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 기판의 조성은 고농도로 도핑된 실리콘 기판, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 실리콘, 유리 및 강화유리로 구성된 군에서 선택된 하나 이상을 포함할 수 있다.
또한, 선택적으로, 상기 기판과 게이트 전극 및 게이트 절연막은 상면에 산화실리콘(SiO2)막이 형성된 p++-Si 기판 또는 N++-Si 기판을 이룰 수 있다.
또한, 선택적으로, 상기 소스 전극 및 드레인 전극의 조성은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텅스텐(W), 몰리브덴(Mo), ITO 및 ISO가 이루는 군에서 선택된 하나 이상을 포함할 수 있다.
본 발명의 반도체 소자에 따르면, 채널층의 조성이 종래 고가의 희토류로서 제조경비를 크게 상승시킨 주된 원인이었던 갈륨(Ga)을 전혀 함유하지않아 제조경비를 크게 낮출 수 있다. 아울러, 본 발명에 따른 반도체 소자는 높은 ON 전류(Ion)값 및 낮은 OFF 전류(Ioff)값, 높은 전계효과 이동도(μFE), 그리고 문턱전압하의 낮은 스윙값(S.S) 등의 우수한 특성을 보이며 전류 이득이 높고 소비전력이 낮은 등 제반 전기적 특성이 크게 향상된다.
도 1은 본 발명의 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 2는 본 발명의 다른 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 3은 본 발명의 실시예에 따라 제조된 반도체 소자(100)의 게이트 전압(Gate voltage) 대비 드레인 전류(Drain current)의 변화를 나타낸 그래프이다. 이때, 본 발명의 실시예는 SIZO 산화물반도체 채널층(130) - SZTO 산화물반도체 채널층(140)의 이중 채널층 구조이고, 비교예는 SZTO 단일 산화물반도체 채널층 구조이다.
본 발명에 따른 반도체 소자에 있어서, 전자의 이동을 위한 채널층의 조성은 종래의 인듐-갈륨-아연 산화물(Indium-Galium-Zinc-Oxide: IGZO)과 같이 고가의 희토류인 갈륨(Ga)을 함유하지않도록 설계되면서도 전반적으로 개선된 전기적 특성을 갖는다.
본 발명에 따른 상기 채널층은 상대적으로 전기 전도성이 더 높은 하부층과 상대적으로 전기 전도성이 더 낮은 상부층의 이중 채널층 구조로 형성되며, 이를 위해 상기 하부층의 조성은 실리콘-인듐-아연 산화물(SiO2-In2O3-ZnO, Silicon-Indium-Zinc-Oxide: SIZO)을 포함하고, 상기 상부층의 조성은 실리콘-아연-주석 산화물(SiO2-ZnO-SnO, Silicon-Zinc-Tin-Oxide: SZTO)을 포함하도록 설계된다.
이로써, 본 발명에 따른 상기 채널층은 전자의 통로가 전기 전도성이 더 높고 문턱전압이 낮게 형성된 상기 하부층에 형성됨으로써, 상기 반도체 소자의 OFF 영역에서는 상기 상부층의 상대적 부도체 영역을 따라가며 매우 낮은 OFF 전류(Ioff)값을 갖는 반면, ON 영역에서는 상기 하부층 영역을 따라가며 높은 ON 전류(Ion)값과 높은 전계효과 이동도(field-effect mobility: μFE), 그리고 문턱전압하에서 낮은 스윙값(Subthreshold Swing: S.S)을 갖는다. 이리하여, 본 발명에 따른 반도체 소자는 전류 이득이 높고 소비전력이 낮은 등 제반 전기적 특성이 크게 향상된다.
아울러, 본 발명에 따른 상기 채널층의 조성은 종래 고가의 희토류로서 제조경비를 크게 상승시킨 주된 원인이었던 갈륨(Ga)을 전혀 함유하지않아 제조경비를 크게 낮출 수 있다.
이러한 본 발명과 개선된 특성은 이하 첨부도면을 참조하며 더 상세히 설명된다.
도 1은 본 발명의 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 1을 참조하면, 본 발명의 반도체 소자(100)는 게이트 전극(110), 상기 게이트 전극(110) 상에 형성된 게이트 절연막(114), 상기 게이트 절연막(114) 상에 형성되는 제1 산화물반도체 채널층(130), 상기 제1 산화물반도체 채널층(130) 상면에 형성되고 상기 제1 산화물반도체 채널층(130)의 전도도보다 더 낮은 전도도를 갖는 제2 산화물반도체 채널층(140), 그리고 상기 제2 산화물반도체 채널층(140) 상에 형성되되 상기 제1 산화물반도체 채널층(130)과는 접촉하지않도록 형성된 소스 전극(170)과 드레인 전극(180)을 포함하여 구성된다.
전술했듯이, 본 발명의 반도체 소자(100)에 있어서, 전자의 통로는 전기 전도성이 더 높고 문턱전압이 낮게 형성된 상기 제1 산화물반도체 채널층(130)에서 형성된다. 이에 따라, 반도체 소자(100)의 ON 영역에서는 전자가 상기 제1 산화물반도체 채널층(130) 영역을 따라가며 높은 ON 전류(Ion)값과 높은 전계효과 이동도(μFE)을 보이는 반면, OFF 영역에서는 상기 제2 산화물반도체 채널층(140)의 부도체 영역을 따라가며 매우 낮은 OFF 전류(Ioff)값을 보인다. 상기 반도체 소자(100)는 또한 낮은 스윙값(S.S)을 갖는다.
특히, 위와 같은 본 발명에서, 상기 제1 산화물반도체 채널층(130)의 조성은 실리콘-인듐-아연 산화물(SiO2-In2O3-ZnO: SIZO)을 포함하고, 상기 제2 산화물반도체 채널층(140)의 조성은 실리콘-아연-주석 산화물(SiO2-ZnO-SnO: SZTO)을 포함한다.
또한, 바람직한 일 실시예에서, 상기 제1 산화물반도체 채널층(130)의 조성인 실리콘-인듐-아연 산화물(SIZO)에서 인듐(In)의 함량은 총량대비 대략 10wt% 이상 100wt% 미만의 범위 또는 더 바람직하게는 총량대비 대략 10wt% 내지 95wt%의 범위, 실리콘(Si)의 함량은 총량대비 대략 0wt%보다 크고 10wt% 이하의 범위, 그리고 아연(Zn)의 함량은 총량대비 0wt%보다 크고 대략 80wt% 이하의 범위일 수 있다.
또한, 바람직한 일 실시예에서, 상기 제2 산화물반도체 채널층(140)의 조성인 실리콘-아연-주석 산화물(SZTO)에서 아연(Zn)의 함량은 총량대비 대략 20wt% 내지 80wt%의 범위, 실리콘(Si)의 함량은 총량대비 대략 0.01wt% 내지 40wt%의 범위, 그리고 주석(Sn)의 함량은 총량대비 대략 0.01wt% 내지 70wt%의 범위일 수 있다.
또한, 본 발명에서, 상기 제1 산화물반도체 채널층(130)과 제2 산화물반도체 채널층(140) 간의 전기 전도도 차이를 부가적으로 제어하기위하여, 상기 제1 산화물반도체 채널층(130)의 조성은 질소(N), 마그네슘(Mg), 니오븀(Nb), 알루미늄(Al), 금 (Au), 구리(Cu), 게르마늄(Ge), 티타늄(Ti), 리튬(Li), 칼륨(K), 텅스텐(W), 몰리브덴(Mo) 및 안티몬(Sb)로 이루어진 군에서 선택된 하나 이상을 더 포함할 수 있고, 상기 제2 산화물반도체 채널층(140)의 조성은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta) 및 갈륨(Ga)으로 이루어진 군에서 선택된 하나 이상을 더 포함할 수 있다.
또한, 본 발명에서, 상기 제1 산화물반도체 채널층(130)과 제2 산화물반도체 채널층(140) 간의 전기 전도도 차이를 부가적으로 제어하기위하여, 상기 제1 산화물반도체 채널층(130) 및 제2 산화물반도체 채널층(140) 간의 상대적인 두께 및 면적 차이의 조절이 고려될 수 있다.
즉, 전술했듯이, 본 발명의 반도체 소자(100)에서 전자의 통로는 전기 전도성이 더 높고 문턱전압이 낮게 형성된 상기 제1 산화물반도체 채널층(130)에서 형성되어 ON 전류(Ion)는 상기 제1 산화물반도체 채널층(130) 영역에 따르므로, 두께나 면적에서 상기 제1 산화물반도체 채널층(130)이 상기 제2 산화물반도체 채널층(140)보다 실질적으로 더 큰 경우, 오히려 상기 제1 산화물반도체 채널층(130)의 전도성 역할이 강해져 일반적인 트랜지스터 특성이 발현되지않고 상기 반도체 소자의 OFF 영역이 정의될 수 없는 현상이 관찰된다. 따라서, 본 발명에 따르면, 상기 제1 산화물반도체 채널층(130)의 두께 및/또는 면적은 각각 상기 제2 산화물반도체 채널층(140)의 대응하는 두께 및/또는 면적보다 이하로 설계될 수 있고, 바람직하게는 그 미만으로 설계될 수 있다. 일 실시예에서, 상기 제1 산화물반도체 채널층(130)의 두께는 대략 1~20㎚ 범위이고, 상기 제2 산화물반도체 채널층(140)의 두께는 대략 5~100㎚ 범위이다. 또한, 일 실시예에서, 상기 제1 산화물반도체 채널층(130)의 길이는 상기 소스 전극(170)과 드레인 전극(180) 간의 거리 이상의 크기일 수 있다.
또한, 상기 게이트 전극(110)은 소정의 기판(도시되지않음) 상에 위치할 수도 있고, 상기 기판은 고농도로 도핑된 실리콘 기판, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 실리콘, 유리 및 강화유리로 구성된 군에서 선택된 하나 이상으로 될 수 있다.
또한, 상기 게이트 전극(110)은 고농도로 도핑된 실리콘 기판, 투명 전도성 산화물들인 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐(In2O3), Si, Mo, Al, Ag, Au, Cu, 및 Ta으로 구성된 군에서 선택된 하나 이상으로 될 수 있다.
또한, 상기 게이트 절연막(114)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 구성된 군에서 선택된 하나 이상으로 될 수 있다. 본 발명의 바람직한 일 실시예에서, 상기 게이트 절연막(114)으로서 산화실리콘(SiO2)이 사용되고 이것이 증착된 p++-Si 기판 또는 N++-Si 기판이 일체의 상기 기판(도시되지않음)-게이트 전극(110)-게이트 절연막(114)으로서 사용될 수 있다.
또한, 본 발명에서, 상기 소스 전극(170) 및 드레인 전극(180)의 조성은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텅스텐(W), 몰리브덴(Mo), ITO 및 ISO가 이루는 군에서 선택된 하나 이상으로 될 수 있다.
도 2는 본 발명의 다른 일 실시양태에 따른 반도체 소자의 개략 단면도이다.
도 2를 참조하면, 본 발명의 반도체 소자(100')는 도 1의 반도체 소자(100)와 대비하여 제2 산화물반도체 채널층(140')이 제1 산화물반도체 채널층(130')을 완전히 덮는 구조만 상이하고 나머지 구성요소들(110, 114, 170, 180)은 모두 동일하다. 이에 따라, 도 2의 실시양태는 도 1의 실시양태와는 달리 상기 제1 산화물반도체 채널층(130')의 측부가 대기중에 노출되지아니하고 완전히 차단 및 보호된다. 또한, 일 실시예에서, 상기 제2 산화물반도체 채널층(140')은 상기 제1 산화물반도체 채널층(130')의 측부의 적어도 일부를 덮도록 형성될 수도 있다.
또한, 일 실시예에서, 소스 전극(170)과 드레인 전극(180)은 도 2의 구조에서 약간 변형됨으로써 상기 제2 산화물반도체 채널층(140')의 일부 상면뿐만 아니라 측면의 일부 이상도 덮도록 형성되어 상기 제2 산화물반도체 채널층(140')의 측면 또한 보호할 수 있다.
이하 본 발명의 바람직한 실시예를 아래에서 상세히 설명한다. 다만, 이러한 실시예는 본 발명의 전반적인 이해를 돕기 위하여 제공되는 것이며 본 발명을 한정하지않는다.
실시예
본 실시예에서는 산화실리콘(SiO2)이 대략 50~200㎚ 범위로 증착되어있는 p++-Si 기판이 일체의 상기 게이트 전극(110)-게이트 절연막(114)으로서 사용되었다. 이때, 게이트 전극(110)은 p++-Si 기판 그 자체로 된다.
이후, 상기 게이트 절연막(114) 상에 이층구조의 비정질 산화물 반도체 박막 층을 형성하되, RF 스퍼터링 기법을 활용하여 제1 산화물반도체 채널층(130)으로서 SIZO를 먼저 증착한 후, 제2 산화물반도체 채널층(140)으로서 SZTO를 증착하였다. 그리고, 채널층의 형성을 위하여 사진식각방식을 통한 식각 과정을 거친 후, 채널의 활성화와 밀도 증대 및 불순물 제거를 위하여 열처리 공정을 진행할 수 있다. 이후, 소스 전극(170)과 드레인 전극(180)을 형성하기위해 사진식각방식을 활용하여 금속물질을 증착한 후, 리프트 오프하여 반도체 소자(100)를 제조하였다.
또한, 비교예로서, SZTO 조성의 단일 산화물반도체 채널층을 위와 동일한 조건에서 형성하여 반도체 소자(100)를 제조하였다.
하기 표 1은 본 발명의 실시예에 따라 제조된 반도체 소자(100)의 제반 전기적 특성들을 정리한 것이다. 또한, 도 3은 본 발명의 실시예에 따라 제조된 반도체 소자(100)의 게이트 전압(Gate voltage) 대비 드레인 전류(Drain current)의 변화를 나타낸 그래프이다. 이때, 전술했듯이 본 발명의 실시예는 SIZO 산화물반도체 채널층(130) - SZTO 산화물반도체 채널층(140)의 이중 채널층 구조이고, 비교예는 SZTO 단일 산화물반도체 채널층 구조이다.
문턱전압
Vth(V)
ON 전류
Ion(A)
OFF 전류
Ioff(A)
Ion/off 전계효과
이동도
μFE(㎝2/Vs)
S.S
(V/decade)
히스테리시스
전압
Vhy(V)
본 발명
실시예
-0.8 8.78×10-4 2.00×10-14 4.39×1010 38.01 0.18 0.51
비교예 2.49 6.15×10-4 2.00×10-13 3.07×109 26.02 0.24 2.16
표 1과 도 3을 참조하면, 본 발명 실시예의 이중 채널층 구조에 따라, 높은 ON 전류(Ion)값 및 낮은 OFF 전류(Ioff)값, 높은 전계효과 이동도(μFE), 그리고 문턱전압하의 낮은 스윙값(S.S) 등 제반 전기적 특성이 크게 개선됨을 알 수 있다. 또한, 0과 1을 판단하는 기준인 히스테리시스 전압(Vhy)은 0V 부근으로 이동함이 관찰되며 우수한 이력특성을 보인다.
위와 같이, 본 발명에 따른 반도체 소자는 채널층이 상대적으로 전기 전도성이 더 높은 하부 채널층과 상대적으로 전기 전도성이 더 낮은 상부 채널층의 이중층 구조로 형성되며, 상기 하부층의 조성은 실리콘-인듐-아연 산화물(SIZO)을 포함하고, 상기 상부층의 조성은 실리콘-아연-주석 산화물(SZTO)을 포함한다.
따라서, 본 발명에 따르면, 상기 채널층의 조성은 종래 고가의 희토류로서 제조경비를 크게 상승시킨 주된 원인이었던 갈륨(Ga)을 전혀 함유하지않아 제조경비를 크게 낮출 수 있다. 아울러, 본 발명에 따른 반도체 소자는 높은 ON 전류(Ion)값 및 낮은 OFF 전류(Ioff)값, 높은 전계효과 이동도(μFE), 그리고 문턱전압하의 낮은 스윙값(S.S) 등의 우수한 특성을 보이며 전류 이득이 높고 소비전력이 낮은 등 제반 전기적 특성이 크게 향상된다.
이상, 상술된 본 발명의 바람직한 실시양태들 및 실시예들은 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다.
100, 100': 반도체 소자
110: 게이트 전극
114: 게이트 절연막
130, 130': 제1 산화물반도체 채널층
140, 140': 제2 산화물반도체 채널층
170: 소스 전극
180: 드레인 전극

Claims (17)

  1. 기판과;
    상기 기판상에 형성된 게이트 전극과;
    상기 게이트 전극 상에 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 차례로 적층되어 형성된, 제1 산화물반도체 채널층과, 상기 제1 산화물반도체 채널층보다 더 큰 두께 및 더 큰 면적 중의 하나 이상과 상기 제1 산화물반도체 채널층보다 더 낮은 전기 전도도를 갖고 상기 제1 산화물반도체 채널층보다 더 높은 문턱전압을 형성하는 제2 산화물반도체 채널층과;
    서로간에 이격되도록 상기 제2 산화물반도체 채널층 상에 형성되되 상기 제1 산화물반도체 채널층과는 접촉하지않도록 형성된 소스 전극 및 드레인 전극을 포함하고,
    작동시의 ON 전류(Ion)는 상기 제1 산화물반도체 채널층에 의해 형성되고 OFF 전류(Ioff)는 상기 제2 산화물반도체 채널층에 의해 형성되며,
    상기 제1 산화물반도체 채널층은 실리콘-인듐-아연 산화물(Silicon-Indium-Zinc-Oxide: SIZO)이고, 상기 제2 산화물반도체 채널층은 실리콘-아연-주석 산화물(Silicon-Zinc-Tin-Oxide: SZTO)인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 산화물반도체 채널층은 상기 제1 산화물반도체 채널층의 상면 전체와 측면의 일부 이상을 덮도록 형성된 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 소스 전극 및 드레인 전극은 상기 제2 산화물반도체 채널층의 측면의 일부 이상을 덮도록 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 SIZO는 총량대비 하기 함량 범위를 갖는 성분을 포함하는 것을 특징으로 하는 반도체 소자.
    실리콘(Si) 10wt% 이하;
    인듐(In) 10wt% 이상 100wt% 미만; 및
    아연(Zn) 80wt% 이하.
  5. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 SIZO는 총량대비 하기 함량 범위를 갖는 성분을 포함하는 것을 특징으로 하는 반도체 소자.
    실리콘(Si) 10wt% 이하;
    인듐(In) 10wt% 내지 95wt%; 및
    아연(Zn) 80wt% 이하.
  6. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 SZTO는 총량대비 하기 함량 범위를 갖는 성분을 포함하는 것을 특징으로 하는 반도체 소자.
    실리콘(Si) 0.01wt% 내지 40wt%;
    아연(Zn) 20wt% 내지 80wt%; 및
    주석(Sn) 0.01wt% 내지 70wt%.
  7. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 제1 산화물반도체 채널층의 조성은 질소(N), 마그네슘(Mg), 니오븀(Nb), 알루미늄(Al), 금 (Au), 구리(Cu), 게르마늄(Ge), 티타늄(Ti), 리튬(Li), 칼륨(K), 텅스텐(W), 몰리브덴(Mo) 및 안티몬(Sb)로 이루어진 군에서 선택된 하나 이상을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 제2 산화물반도체 채널층의 조성은 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta) 및 갈륨(Ga)으로 이루어진 군에서 선택된 하나 이상을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 제1 산화물반도체 채널층의 두께는 1~20㎚ 범위이고, 상기 제2 산화물반도체 채널층의 두께는 5~100㎚ 범위인 것을 특징으로 하는 반도체 소자.
  12. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 제1 산화물반도체 채널층의 길이는 상기 소스 전극과 드레인 전극 간의 이격 거리 이상의 크기인 것을 특징으로 하는 반도체 소자.
  13. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 게이트 전극의 조성은 고농도로 도핑된 실리콘 기판, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐(In2O3), Si, Mo, Al, Ag, Au, Cu 및 Ta으로 구성된 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 게이트 절연막의 조성은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 구성된 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 기판의 조성은 고농도로 도핑된 실리콘 기판, 폴리이미드(polyimide, PI), 폴리아미드(polyamide, PA), 폴리아미드-이미드(polyamide-imide), 폴리우레탄(polyurethane, PU), 폴리우레탄아크릴레이트(polyurethaneacrylate, PUA), 폴리아크릴아미드(polyacrylamide, PA), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET), 폴리에테르 설폰(Polyether sulfone, PES), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리카보네이트(polycarbonate, PC), 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리에테르이미드(polyetherimide, PEI), 폴리다이메틸실록세인(polydimethylsiloxane, PDMS), 폴리에틸렌(polyethylene, PE), 폴리비닐알코올(Polyvinyl alcohol, PVA), 폴리스틸렌(Polystyrene, PS), 이축연신폴리스틸렌(biaxially oriented PS, BOPS), 아크릴수지, 실리콘수지, 불소수지, 변성에폭시수지, 실리콘, 유리 및 강화유리로 구성된 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 기판과 게이트 전극 및 게이트 절연막은 상면에 산화실리콘(SiO2)막이 형성된 p++-Si 기판 또는 N++-Si 기판을 이루는 것을 특징으로 하는 반도체 소자.
  17. 제1항 내지 제3항 중의 어느 한 항에 있어서
    상기 소스 전극 및 드레인 전극의 조성은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텅스텐(W), 몰리브덴(Mo), ITO 및 ISO가 이루는 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
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